JP2012039101A - 半導体装置 - Google Patents

Abstract

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】第１のトランジスタ１６０と、第２のトランジスタ１６２と、第１のトランジスタ１６０のソース領域またはドレイン領域１２０と、第２のトランジスタ１６２のチャネル形成領域１４４との間に設けられた絶縁層１２８と、を含むメモリセルを有し、第１のトランジスタ１６０と、第２のトランジスタ１６２とは、少なくとも一部が重畳して設けられる半導体装置である。また、絶縁層１２８と第２のトランジスタのゲート絶縁層１４６は、式（（ｔ_ａ／ｔ_ｂ）×（ε_ｒｂ／ε_ｒａ）＜０．１）を満たす。（但し、式中、ｔ_ａはゲート絶縁層１４６の膜厚を示し、ｔ_ｂは絶縁層１２８の膜厚を示し、ε_ｒａはゲート絶縁層１４６の誘電率を示し、ε_ｒｂは絶縁層１２８の誘電率を示す。）
【選択図】図１

Description

本発明の一態様は、半導体素子を利用した半導体装置およびその作製方法に関するものである。

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。

揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。

上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶内容の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フラッシュメモリは、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。

特開昭５７−１０５８８９号公報

上述の問題に鑑み、本発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。さらには、新たな構造に係る半導体装置の集積度を高めることを目的の一とする。

本発明の一態様では、酸化物半導体を用いて半導体装置を構成する。特に、高純度化された酸化物半導体を用いる。酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。また、高純度化された酸化物半導体を用いる場合には、その程度はより顕著であり、極めて長期間にわたって情報を保持することが可能になる。

より具体的には、例えば次のような構成を採用することができる。

本発明の一態様は、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域を挟むように設けられたソース領域およびドレイン領域と、を有する第１のトランジスタと、第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続するソース電極およびドレイン電極と、第２のチャネル形成領域上に設けられた第２のゲート電極と、第２のチャネル形成領域と第２のゲート電極との間に設けられた第２のゲート絶縁層と、を有する第２のトランジスタと、ソース領域またはドレイン領域と、第２のチャネル形成領域との間に設けられた絶縁層と、を含むメモリセルを有し、第１のトランジスタと、第２のトランジスタとは、少なくとも一部が重畳して設けられ、第２のゲート絶縁層と絶縁層は、下記式（１）を満たす、半導体装置である。

（但し、式（１）中、ｔ_ａは第２のゲート絶縁層の膜厚を示し、ｔ_ｂは絶縁層の膜厚を示し、ε_ｒａは第２のゲート絶縁層の誘電率を示し、ε_ｒｂは絶縁層の誘電率を示す。）

または、本発明の他の一態様は、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域を挟むように設けられたソース領域およびドレイン領域と、を有する第１のトランジスタと、第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続するソース電極およびドレイン電極と、第２のチャネル形成領域上に設けられた第２のゲート電極と、第２のチャネル形成領域と第２のゲート電極との間に設けられた第２のゲート絶縁層と、を有する第２のトランジスタと、ソース領域またはドレイン領域と、第２のチャネル形成領域との間に設けられた絶縁層と、を含むメモリセルを有し、第１のトランジスタと、第２のトランジスタとは、少なくとも一部が重畳して設けられ、第２のゲート絶縁層と絶縁層は、下記式（２）を満たす、半導体装置である。

（但し、式（２）中、ｔ_ａは前記第２のゲート絶縁層の膜厚を示し、ｔ_ｂは前記絶縁層の膜厚を示し、ε_ｒａは前記第２のゲート絶縁層の誘電率を示し、ε_ｒｂは前記絶縁層の誘電率を示し、Ｖｍａｘは、前記ソース領域またはドレイン領域の電位を示し、Ｖ_ｔｈは前記第２のトランジスタのしきい値電圧を示す。）

上記構成において、第１のゲート電極は、ソース電極またはドレイン電極に電気的に接続されることが好ましい。また、上記構成においてソース電極またはドレイン電極と、第２のゲート絶縁層と、導電層とにより、容量素子が構成されることが好ましい。

また、上記構成において、第１のチャネル形成領域と、第２のチャネル形成領域とは、異なる半導体材料を含んで構成されることが好ましい。また、上記構成において、第２のチャネル形成領域は、酸化物半導体を含んで構成されることが好ましい。

なお、上記においては、酸化物半導体材料を用いてトランジスタを構成しているが、本発明の一態様はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎない。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

また、本発明の一態様に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。

また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。

半導体装置の断面図及び平面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の作製工程を示す断面図。 半導体装置の断面図及び平面図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置を用いた電子機器を説明するための図。

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、本発明の一態様は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成およびその作製方法について、図１乃至図７を参照して説明する。

〈半導体装置の断面構成及び平面図〉
図１は、半導体装置の構成の一例である。図１（Ａ）には半導体装置の断面を、図１（Ｂ）には半導体装置の平面を、それぞれ示す。図１（Ａ）において、Ａ１−Ａ２は、トランジスタのチャネル長方向に垂直な断面図であり、Ｂ１−Ｂ２は、トランジスタのチャネル長方向に平行な断面図である。図１に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。また、図１に示す半導体装置は、トランジスタ１６０とトランジスタ１６２と容量素子１６４とを、一つずつ有する構成として示しているが、それぞれ複数有する構成も含む。

ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

トランジスタ１６０およびトランジスタ１６２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１６０およびトランジスタ１６２は、いずれもｎチャネル型トランジスタとして説明する。また、本発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

トランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０（ソース領域またはドレイン領域とも記す）と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図１において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。

トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０上に絶縁層１２８が設けられている。なお、高集積化を実現するためには、図１に示すように、トランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設けても良い。

トランジスタ１６２は、絶縁層１２８などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ、を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。

ここで、トランジスタ１６２に用いられる酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、高純度化されたものであることが望ましい。例えば、酸化物半導体層１４４の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。また、酸化物半導体層１４４は、十分な酸素の供給により酸素欠損が低減されることが好ましい。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、高純度化され、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体層１４４を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。

なお、トランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層を用いているが、島状に加工されていない酸化物半導体層を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。

容量素子１６４は、ソース電極またはドレイン電極１４２ａ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ソース電極またはドレイン電極１４２ａと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。

なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層１４６の被覆性を向上させ、段切れを防止することができる。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。

トランジスタ１６２および容量素子１６４の上には絶縁層１５０および絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上には、電極１５４と接続する配線１５６が形成される。配線１５６はメモリセルの一と他のメモリセルとを接続する。なお、図１では電極１２６および電極１５４を用いて、金属化合物領域１２４、ソース電極またはドレイン電極１４２ｂ、および配線１５６を接続しているが、本発明の一態様はこれに限定されない。例えば、ソース電極またはドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ソース電極またはドレイン電極１４２ｂに接触させても良い。

また、図１において、金属化合物領域１２４とソース電極またはドレイン電極１４２ｂを接続する電極１２６と、ソース電極またはドレイン電極１４２ｂと配線１５６を接続する電極１５４とは重畳して配置されている。つまり、トランジスタ１６０のソース電極やドレイン電極として機能する電極１２６と、トランジスタ１６２のソース電極またはドレイン電極１４２ｂと、が接する領域は、トランジスタ１６２のソース電極またはドレイン電極１４２ｂと、電極１５４が接する領域と重なっている。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。

また、図１において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられている。また、トランジスタ１６２や容量素子１６４が、トランジスタ１６０と重畳するように設けられている。例えば、容量素子１６４の導電層１４８ｂは、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている。このような、平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ^２〜２５Ｆ^２とすることが可能である。

しかしながら、トランジスタ１６０と、トランジスタ１６２とが、少なくとも一部が重畳するように設けることにより、トランジスタ１６０のソース領域またはドレイン領域が、トランジスタ１６２のバックゲート電極として機能してしまうおそれがある。なお、ここでいうバックゲート電極とは、酸化物半導体層１４４のチャネル形成領域を挟んでゲート電極１４８ａとは逆側に設けられた疑似的なゲート電極をいう。つまり、トランジスタ１６０のソース領域またはドレイン領域に正電位が与えられた場合、例えば、その正電位がバックゲート電極からみたしきい値電圧Ｖｔｈ（ｂａｃｋ）を超えると、トランジスタ１６２はオンになってしまう。或いは、トランジスタ１６０のソース領域またはドレイン領域に与えられた正電位がトランジスタ１６２をオンにしない程度の大きさであっても、トランジスタ１６２のしきい値電圧Ｖｔｈは負（ノーマリーオン側）にシフトしてしまう。例えば、半導体装置の読み出し動作において、トランジスタ１６０のソース領域またはドレイン領域に正電位が与えられる場合、トランジスタ１６２のしきい値電圧Ｖｔｈは負（ノーマリーオン側）にシフトし、トランジスタ１６２のリーク電流が増加してしまい、電荷の保持特性が低下してしまうおそれが生じる。その結果、メモリリテンション特性が低下してしまうおそれが生じる。なお、メモリリテンション特性とは、メモリのデータ保持特性を表す。

トランジスタ１６０のソース領域またはドレイン領域がトランジスタ１６２のバックゲート電極として機能してしまう要因として、トランジスタ１６０のソース領域またはドレイン領域と、酸化物半導体層１４４のチャネル形成領域との間に設けられる絶縁層１２８の膜厚や誘電率が挙げられる。絶縁層１２８の膜厚が薄すぎると、トランジスタ１６０のソース領域またはドレイン領域の電位が酸化物半導体層１４４へ及ぼす影響は大きくなってしまう。また、絶縁層１２８の誘電率が高すぎても、トランジスタ１６０のソース領域またはドレイン領域の電位が酸化物半導体層１４４へ及ぼす影響は大きくなってしまう。

したがって、トランジスタ１６０のソース領域またはドレイン領域がトランジスタ１６２のバックゲート電極として及ぼす影響を低減するためには、絶縁層１２８を、トランジスタ１６２のゲート絶縁層１４６の膜厚で換算して、絶縁層１２８とゲート絶縁層１４６が、下記の式（１）を満たすことが好ましい。

（但し、式（１）中、ｔ_ａはゲート絶縁層１４６の膜厚を示し、ｔ_ｂは絶縁層１２８の膜厚を示し、ε_ｒａはゲート絶縁層１４６の誘電率を示し、ε_ｒｂは絶縁層１２８の誘電率を示す。）

上記式（１）を満たすことにより、トランジスタ１６０のソース領域またはドレイン領域の電位が酸化物半導体層１４４へ及ぼす影響は、トランジスタ１６２のゲート電極が酸化物半導体層１４４へ及ぼす影響の十分の一以下となる。つまり、トランジスタ１６０のソース領域またはドレイン領域の電位が酸化物半導体層１４４へ及ぼす影響を極めて小さくすることが可能となり、トランジスタ１６０のソース領域またはドレイン領域が、実質的にバックゲート電極としては機能しなくなる。

トランジスタ１６０のソース領域またはドレイン領域がトランジスタ１６２のバックゲート電極として及ぼす影響を低減するための別の好ましい条件について説明する。トランジスタ１６２を有するメモリセルがデータを保持する動作（例えば、半導体装置の書き込み動作において非選択となった場合）あるいは読み出し動作において、トランジスタ１６０のソース領域またはドレイン領域には最大Ｖｍａｘまで与えられるとする。そのとき、トランジスタ１６２のしきい値電圧Ｖｔｈは負（ノーマリーオン側）にシフトするが、トランジスタ１６２のしきい値電圧Ｖｔｈが負になってしまうとメモリセルの電荷保持特性は著しく低下してしまう。つまり、トランジスタ１６２のしきい値Ｖｔｈが正であることが好ましい条件といえる。

トランジスタ１６０のソース領域またはドレイン領域が０ＶからＶｍａｘに変化したときのトランジスタ１６２のしきい値電圧のシフト幅は、概ね、下記の式（２）で表される。

したがって、トランジスタ１６０のソース領域またはドレイン領域が０ＶからＶｍａｘに変化しても、トランジスタ１６２のしきい値Ｖｔｈが正であるためには、下記の式（３）を満たせばよい。

なお、電位Ｖｍａｘは、勿論、回路構成や駆動方法に依存するが、代表的には、読み出し動作で使用する電源電位である。他の場合として、書き込み動作において、フローティングゲートＦＧ部へ供給する電位がトランジスタ１６０のソース領域またはドレイン領域にも供給される場合がある。その場合、フローティングゲートＦＧ部へ供給する最大電位が電位Ｖｍａｘとなることがある。

上記式（１）または上記式（３）を満たすことにより、ソース領域またはドレイン領域は実質的にトランジスタ１６２のバックゲート電極として機能しなくなる。言い換えると、トランジスタ１６２のしきい値変動を十分に抑制することができる。これにより、半導体装置のメモリリテンション特性を向上させることができる。

〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図２および図３を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図４および図５を参照して説明する。

〈下部のトランジスタの作製方法〉
下部のトランジスタ１６０の作製方法について、図２および図３を参照して説明する。

まず、半導体材料を含む基板１００を用意する。半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。

半導体材料を含む基板１００として、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。

基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図２（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。

次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図２（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。

次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図２（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。

ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被研磨物の表面を、スラリーと被研磨物表面との間での化学反応と、研磨布と被研磨物との機械的研磨の作用により、被加工物の表面を研磨する方法である。

なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。

次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。

絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図２（Ｃ）参照）。

次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図２（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。

なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。

次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図３（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。

次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。

上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。

次に、金属化合物領域１２４の一部と接する領域に、電極１２６を形成する（図３（Ｂ）参照）。電極１２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。

次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図３（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８の単層構造としているが、本発明の一態様はこれに限定されない。２層以上の積層構造としても良い。３層構造とする場合には、例えば、酸化窒化シリコン層と、窒化酸化シリコン層と、酸化シリコン層の積層構造とすることができる。

なお、電極１２６は、絶縁層１２８を形成した後に、絶縁層１２８に金属化合物領域１２４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。

この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図３（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。

その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（図３（Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましい。

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ１６２および容量素子１６４の作製方法について、図４および図５を参照して説明する。

まず、ゲート電極１１０、電極１２６、絶縁層１２８などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図４（Ａ）参照）。なお、酸化物半導体層を形成する前に、ゲート電極１１０、電極１２６、絶縁層１２８の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。

酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、単元系金属酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ_２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。

また、酸化物半導体層は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。

酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットとしては、例えば、組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］のターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比のターゲットを用いることもできる。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高いターゲットを用いることにより、成膜した酸化物半導体層は緻密な膜とすることができるためである。

また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまうおそれがあるためである。

酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。

本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。

成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。

例えば、酸化物半導体層は、次のように形成することができる。

まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。

次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。

成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくくなる。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。

成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。

なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。

酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。

その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。

ところで、上述の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁層の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。

次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図４（Ｂ）参照）。

導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３−ＳｎＯ_２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。

導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。

上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。

次に、ソース電極またはドレイン電極１４２ａ、１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図４（Ｃ）参照）。

ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの材料を用いて形成する。また、ゲート絶縁層１４６は、１３族元素および酸素を含む材料を用いて形成することもできる。１３族元素および酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムなどを用いることができる。さらに、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成してもよい。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

ゲート絶縁層１４６は、水素、水などの不純物を混入させない方法を用いて成膜することが好ましい。ゲート絶縁層１４６に水素、水などの不純物が含まれると、後に形成される酸化物半導体膜に水素、水などの不純物の浸入や、水素、水などの不純物による酸化物半導体膜中の酸素の引き抜き、などによって酸化物半導体膜のバックチャネルが低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層１４６はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例えば、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガスとしては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。

なお、酸化物半導体層１４４に用いられる酸化物半導体材料には、１３族元素を含むものが多い。このため、１３族元素および酸素を含む材料を用いて、酸化物半導体層１４４と接するゲート絶縁層１４６を形成する場合には、酸化物半導体層１４４との界面の状態を良好に保つことができる。これは、１３族元素および酸素を含む材料と、酸化物半導体材料との相性が良いことによる。例えば、酸化物半導体層１４４と酸化ガリウムを用いたゲート絶縁層１４６を接して設けることにより、酸化物半導体層１４４とゲート絶縁層１４６との界面における水素のパイルアップを低減することができる。また、ゲート絶縁層１４６として、酸化アルミニウムを用いる場合は、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層１４４の水の浸入防止という点においても好ましい。

上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮ_ｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮ_ｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。

また、ゲート絶縁層１４６は、酸素が化学量論的組成比よりも多く含むことが好ましい。例えば、ゲート絶縁層１４６として酸化ガリウムを用いた場合、組成比はＧａ_２Ｏ_３＋α（０＜α＜１）と表すことができる。また、酸化アルミニウムを用いた場合は、Ａｌ_２Ｏ_３＋α（０＜α＜１）と表すことができる。さらに、酸化ガリウムアルミニウムを用いた場合は、Ｇａ_ｘＡｌ_２−ｘＯ_３＋α（０＜ｘ＜２、０＜α＜１）と表すことができる。

なお、酸化物半導体層の成膜後、酸化物半導体層１４４の形成後、またはゲート絶縁層１４６の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）をバルクに添加することを言う。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素ドープ処理を行うことにより、酸化物半導体層やゲート絶縁層に含まれる酸素を、化学量論的組成比より多くすることができる。

酸素ドープ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いて行うことが好ましい。

ここで、上述の式（１）または式（３）を満たすために、絶縁層１２８およびゲート絶縁層１４６の膜厚は、下記の値をとることが好ましい。

例えば、絶縁層１２８として、酸化シリコンまたは酸化窒化シリコンを用い、ゲート絶縁層１４６として酸化シリコンまたは酸化窒化シリコンを用いる場合は、絶縁層１２８の膜厚ｔｂ≧３００ｎｍ、ゲート絶縁層１４６の膜厚ｔａ≦３０ｎｍとすることが好ましい。なお、酸化シリコンまたは酸化窒化シリコンの誘電率は４程度である。

または、絶縁層１２８として、酸化シリコンまたは酸化窒化シリコン（誘電率は４程度）を用い、ゲート絶縁層１４６に窒化シリコン（誘電率は７程度）を用いる場合は、絶縁層１２８の膜厚ｔｂ≧１８０ｎｍ、ゲート絶縁層１４６の膜厚ｔａ≦３０ｎｍとすることが好ましい。

または、絶縁層１２８として、酸化シリコンまたは酸化窒化シリコン（誘電率は４程度）を用い、ゲート絶縁層１４６に酸化ハフニウム（誘電率は１４程度）を用いる場合は、絶縁層１２８の膜厚ｔｂ≧９０ｎｍ、ゲート絶縁層１４６の膜厚ｔａ≦３０ｎｍとすることが好ましい。

ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填することができる。

なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。

上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。

次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図４（Ｄ）参照）。

ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。

次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０および絶縁層１５２を形成する（図５（Ａ）参照）。絶縁層１５０および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム、酸化ガリウムアルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０および絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０および絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０および絶縁層１５２の単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。

次に、ゲート絶縁層１４６、絶縁層１５０および絶縁層１５２に、ソース電極またはドレイン電極１４２ｂにまで達する開口１５３を形成する。その後、絶縁層１５２上にソース電極またはドレイン電極１４２ｂと接する電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５６を形成する（図５（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。

電極１５４は、例えば、開口１５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。

より具体的には、例えば、開口１５３を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口１５３を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極１５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。

配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１４２ａ、１４２ｂなどと同様である。

以上により、トランジスタ１６２及び容量素子１６４を作製することができる。本実施の形態に示すトランジスタ１６２に用いられる酸化物半導体層１４４は、水素などの不純物が十分に除去されることにより、高純度化されたものであることが望ましい。例えば、酸化物半導体層１４４の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体層１４４は、十分な酸素の供給により酸素欠損が低減されることが好ましい。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、高純度化され、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体層１４４を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。

以上により、トランジスタ１６０、トランジスタ１６２、および容量素子１６４を含む半導体装置が完成する（図５（Ｂ）参照）。

酸化物半導体層を用いたトランジスタの作製工程は、高温処理を必要とせず、下部のトランジスタなど、他のデバイスや配線に影響を与えずに作製することができる。また、酸化物半導体層を用いたトランジスタの作製工程は、酸化物半導体以外の半導体材料（例えば、シリコン）を用いたトランジスタに比べて作製工程が少ない。

〈半導体装置の断面図および平面図〉
次に、図１とは一部異なる半導体装置の構成について、図６を参照して説明する。図６（Ａ）には半導体装置の断面を、図６（Ｂ）には半導体装置の平面を、それぞれ示す。図６（Ａ）において、Ａ１−Ａ２は、トランジスタのチャネル長方向に垂直な断面図であり、Ｂ１−Ｂ２は、トランジスタのチャネル長方向に平行な断面図である。図６に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６３を有する。なお、図６において、下部のトランジスタ１６０の構成および容量素子１６４は、図１と同様であるため、詳細な説明は省略する。

図６に示すトランジスタ１６３は、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、ゲート絶縁層１４６、ゲート電極１４８ａ、を含む点で、図１に示すトランジスタ１６２と共通している。トランジスタ１６３とトランジスタ１６２との相違は、酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂが接続する位置である。すなわち、トランジスタ１６３では、酸化物半導体層１４４の下部において、酸化物半導体層１４４とソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂとが、接続している。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

〈半導体装置の回路構成〉
次に、図１および図６に示す半導体装置の回路構成およびその動作について、図７を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。

〈基本構成〉
図７（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。なお、図７（Ａ−１）に示す回路構成は、図１に示す半導体装置に含まれる回路構成に相当する。

ここで、トランジスタ１６２には、例えば、上述の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。また、酸化物半導体を用いたトランジスタとして、トランジスタ１６２に換えて図６に示すトランジスタ１６３を用いることもできる。

なお、トランジスタ１６０については特に限定されないが、例えば、酸化物半導体以外の半導体材料を用いたトランジスタが適用される。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。

また、図７（Ｂ）に示すように、図７（Ａ−１）において容量素子１６４を設けない構成とすることも可能である。

図７（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷Ｑ_Ｌ、高電位を与える電荷を電荷Ｑ_Ｈという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。

しかしながら、図１で述べたように、トランジスタ１６０とトランジスタ１６２とが、少なくとも一部が重畳するように設けられている場合、トランジスタ１６０のソース領域またはドレイン領域が、トランジスタ１６２のバックゲート電極として機能してしまうおそれがある。上述の書き込み動作において、第１の配線あるいは第２の配線に正電位が与えられるような駆動方法が行われる場合には、トランジスタ１６２のしきい値電圧は、負（ノーマリーオン側）にシフトしてしまう。その結果、トランジスタ１６２のリーク電流が増加してしまい、メモリリテンション特性が低くなるおそれが生じる。

上述の式（１）または式（３）を満たすことにより、トランジスタ１６０のソース領域またはドレイン領域は、実質的にバックゲート電極として機能しなくなる。言い換えると、トランジスタ１６２のしきい値変動を十分に抑制することができる。これにより、半導体装置のメモリリテンション特性を向上させることができる。

次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱ_Ｈが与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱ_Ｌが与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ_０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｑ_Ｈが与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｑ_Ｌが与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。

しかしながら、図１で述べたように、トランジスタ１６０とトランジスタ１６２とが、少なくとも一部が重畳するように設けられている場合、トランジスタ１６０のソース領域またはドレイン領域が、トランジスタ１６２のバックゲート電極として機能してしまうおそれがある。つまり、上述の読み出し動作において、第１の配線あるいは第２の配線に正電位が与えられると、トランジスタ１６２のしきい値電圧は、負（ノーマリーオン側）にシフトしてしまう。その結果、トランジスタ１６２のリーク電流が増加してしまい、リテンション特性が低くなるおそれが生じる。

上述の式（１）または式（３）を満たすことにより、トランジスタ１６０のソース領域またはドレイン領域は、実質的にバックゲート電極として機能しなくなる。言い換えると、トランジスタ１６２のしきい値変動を十分に抑制することができる。これにより、半導体装置のメモリリテンション特性を向上させることができる。

なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。

このように、本発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。

なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。

例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０^４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。

また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。

図７（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図７（Ａ−２）のように考えることが可能である。つまり、図７（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。

トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。

逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。

一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。

上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。

本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。

一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。

また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。

容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、トランジスタ１６０を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。

このような構成を併せて用いることで、本発明の一態様に係る半導体装置の、より一層の高集積化が可能である。

なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷Ｑ_Ｌ、高電位を与える電荷Ｑ_Ｈに加え、他の電位を与える電荷Ｑをトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、Ｆ^２が十分に小さくならない回路構成を採用しても十分な記憶容量を確保することができる。

なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔をキャリアとするｐ型トランジスタを用いることができるのはいうまでもない。

以上のように、本実施の形態に係る半導体装置は高集積化に向いているが、本発明の一態様に係る配線の共通化、コンタクト領域の縮小などにより、さらに集積度を高めた半導体装置を提供することが可能である。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の応用例について、図８および図９を用いて説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。

図８（Ａ）、図８（Ｂ）および図８（Ｃ）は、図７（Ａ−１）に示す半導体装置（以下、メモリセルとも記載する。）を複数用いて形成される、記憶装置として用いることができる半導体装置の回路図である。図８（Ａ）および図８（Ｂ）は、メモリセルが直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図８（Ｃ）は、メモリセルが並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。

図８（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本の第２信号線Ｓ２、ｍ本のワード線ＷＬ、ｍ個のメモリセルを有する。図８（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。

各メモリセル（代表として、メモリセル５５０（ｉ）を考える。ここで、ｉは１以上ｍ以下の整数）において、トランジスタ５００（ｉ）のゲート電極と、トランジスタ５１０（ｉ）のドレイン電極（またはソース電極）と、容量素子５２０（ｉ）の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ５１０（ｉ）のソース電極（またはドレイン電極）とは、電気的に接続され、第２信号線Ｓ２（ｉ）と、トランジスタ５１０（ｉ）のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬ（ｉ）と、容量素子５２０（ｉ）の電極の他方は電気的に接続されている。

また、メモリセル５５０（ｉ）が有するトランジスタ５００（ｉ）のソース電極は、隣接するメモリセル５５０（ｉ−１）が有するトランジスタ５００（ｉ−１）のドレイン電極と電気的に接続され、メモリセル５５０（ｉ）が有するトランジスタ５００（ｉ）のドレイン電極は、隣接するメモリセル５５０（ｉ＋１）が有するトランジスタ５００（ｉ＋１）のソース電極と電気的に接続される。ただし、直列に接続されたｍ個のメモリセルのうち、メモリセル５５０（１）が有するトランジスタ５００（１）のドレイン電極は、ビット線ＢＬと電気的に接続される。また、直列に接続されたｍ個のメモリセルのうち、メモリセル５５０（ｍ）が有するトランジスタ５００（ｍ）のソース電極は、ソース線ＳＬと電気的に接続される。

メモリセル５５０（１）が有するトランジスタ５００（１）は、選択トランジスタを介してビット線ＢＬと電気的に接続されていてもよい（図示せず）。この場合、選択トランジスタのゲート電極には、選択線Ｇ（１）が接続される。また、メモリセル５５０（ｍ）が有するトランジスタ５００（ｍ）も、選択トランジスタを介してソース線ＳＬと電気的に接続されていてもよい（図示せず）。この場合、選択トランジスタのゲート電極には、選択線Ｇ（２）が接続される。

図８（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行（例えば、第ｉ行のメモリセル５５０（ｉ、１）〜（ｉ、ｎ））の第２の信号線Ｓ２（ｉ）にトランジスタ５１０（ｉ）がオン状態となる電位を与え、書き込みを行う行のトランジスタ５１０（ｉ）をオン状態にする。これにより、指定した行のトランジスタ５００（ｉ）のゲート電極に第２の信号線Ｓ２（ｉ）の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。

また、読み出し動作は次のように行われる。まず、選択線Ｇ（１）、選択線Ｇ（２）に電位を与えることにより、選択トランジスタをオンにする。また、読み出しを行う行（例えば、第ｉ行）以外のワード線ＷＬに、トランジスタ５００（ｉ）のゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ５００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオン状態とする。それから、読み出しを行う行のワード線ＷＬ（ｉ）に、トランジスタ５００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ５００（ｉ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ５００（１）〜５００（ｍ）のうち、読み出しを行う行のトランジスタ５００（ｉ）を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行う行のトランジスタ５００（ｉ）の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ５００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態（オン状態またはオフ状態）は異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。

図８（Ｂ）に示す半導体装置は、図８（Ａ）と一部構成が異なる半導体装置である。

図８（Ｂ）に示す半導体装置と図８（Ａ）に示す半導体装置との相違点の一として、図８（Ｂ）に示す半導体装置では、ビット線ＢＬと、メモリセル５５０（１）が有するトランジスタ５００（１）のドレイン電極とが、選択トランジスタ５３０を介して電気的に接続されている点が挙げられる。選択トランジスタ５３０はゲート電極において、選択トランジスタ５３０のオンオフを切り替えるための選択線Ｇ（１）と電気的に接続されている。また、ソース線ＳＬとメモリセル５５０（ｍ）が有するトランジスタ５００（ｍ）のドレイン電極とが、ゲート電極に選択線Ｇ（２）が電気的に接続された選択トランジスタを介して電気的に接続される構成としても良い。

また、図８（Ｂ）に示す半導体装置と図８（Ａ）に示す半導体装置との相違点の一として、図８（Ａ）に示す半導体装置においては、各メモリセルのトランジスタ５１０はソース電極（またはドレイン電極）が第１信号線Ｓ１に接続されているのに対して、図８（Ｂ）に示す半導体装置においては、各メモリセルのトランジスタ５１０は直列に接続されている点が挙げられる。つまり、メモリセル５５０（ｉ）が有するトランジスタ５１０（ｉ）のソース電極は、隣接するメモリセル５５０（ｉ−１）が有するトランジスタ５１０（ｉ−１）のドレイン電極と電気的に接続され、メモリセル５５０（ｉ）が有するトランジスタ５１０（ｉ）のドレイン電極は、隣接するメモリセル５５０（ｉ＋１）が有するトランジスタ５１０（ｉ＋１）のソース電極と電気的に接続される。ただし、直列に接続されたｍ個のメモリセルのうち、メモリセル５５０（１）が有するトランジスタ５１０（１）のソース電極は、第１信号線Ｓ１と電気的に接続される。また、直列に接続された各メモリセルにおいて、トランジスタ５１０（ｉ）のドレイン電極（またはソース電極）は、図８（Ａ）に示す半導体装置と同様に、トランジスタ５００（ｉ）のゲート電極と、容量素子５２０（ｉ）の電極の一方と電気的に接続される。

図８（Ｂ）に示す半導体装置の他の部分の構成については、図８（Ａ）に示す半導体装置と同様なので、詳細については上述の記載を参照することができる。

なお、図８（Ｂ）に示す半導体装置において、第１信号線Ｓ１とビット線ＢＬは別々に設けられているが、開示する発明はこれに限られるものではなく、第１信号線Ｓ１とビット線ＢＬを同一の配線とする構成としても良い。

図８（Ｂ）に示す半導体装置でも、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。

書き込み動作は、行ごとに第ｍ行から順番に行われる。第ｉ行（ｉ＝１〜ｍ）の書き込みを行う場合には、書き込みを行う行（第ｉ行）の第２信号線Ｓ２（ｉ）にトランジスタ５１０（ｉ）がオン状態となる電位を与え、書き込みを行う行のトランジスタ５１０（ｉ）をオン状態にする。ここで、トランジスタ５１０（ｉ）と第１信号線Ｓ１との間にトランジスタ５１０（１）乃至トランジスタ５１０（ｉ−１）が存在する場合には、書き込みを行う行までのトランジスタ５１０（１）乃至５１０（ｉ−１）もオン状態として、書き込みを行う行のメモリセル５５０（ｉ）に第１信号線Ｓ１の電位が与えられるようにする。これにより、指定した行のトランジスタ５００（ｉ）のゲート電極に第１信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。それから、第２信号線Ｓ２（ｉ）の電位をＧＮＤに固定すると、トランジスタ５００（ｉ）のゲート電極に蓄積された電荷が保持される。このようにして、指定した行（第ｉ行）のメモリセルにデータを書き込むことができる。

なお、図８（Ｂ）に示す半導体装置では、各メモリセル５５０を構成するトランジスタ５１０を直列に接続するため、任意の行のデータのみを書き換えることは困難である。そのため、駆動方法として、複数行の一括消去動作を設けることが好ましい。例えば、第１行から第ｍ行までをブロックとして、ブロック毎の消去を行うことが好ましい。所定のブロックのデータを書き換える場合には、まず当該ブロックのデータを消去して、第ｍ行から順番にデータを書き込むとよい。なお、直前に書き込んだ行のデータを書き換える場合には、消去動作は不要である。

また、読み出し動作は次のように行われる。まず、選択線Ｇ（１）に電位を与えることにより、選択トランジスタをオンにする。なお、選択線Ｇ（１）に接続される選択トランジスタと、選択線Ｇ（２）に接続される選択トランジスタがある場合には、２つのトランジスタをオン状態とする。また、読み出しを行う行（例えば、第ｉ行）以外のワード線ＷＬに、トランジスタ５００（ｉ）のゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ５００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオン状態とする。それから、読み出しを行う行のワード線ＷＬ（ｉ）に、トランジスタ５００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ５００（ｉ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ５００（１）〜５００（ｍ）のうち、読み出しを行う行のトランジスタ５００（ｉ）を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行う行のトランジスタ５００（ｉ）の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ５００（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態（オン状態またはオフ状態）は異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。

図８（Ｃ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬおよび第１信号線Ｓ１をそれぞれｎ本有し、第２信号線Ｓ２およびワード線ＷＬをそれぞれｍ数本有し、複数のメモリセル５５０（１、１）〜５５０（ｍ、ｎ）を有する。

各メモリセル（代表として、メモリセル５５０（ｉ、ｊ）を考える。ここで、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、トランジスタ５００（ｉ、ｊ）のゲート電極と、トランジスタ５１０（ｉ、ｊ）のドレイン電極（またはソース電極）と、容量素子５２０（ｉ、ｊ）の電極の一方とは、電気的に接続されている。また、ソース線ＳＬ（ｊ）とトランジスタ５００（ｉ、ｊ）のソース電極とは、電気的に接続され、ビット線ＢＬ（ｊ）とトランジスタ５００（ｉ、ｊ）のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１（ｊ）とトランジスタ５１０（ｉ、ｊ）のソース電極（またはドレイン電極）とは、電気的に接続され、第２信号線Ｓ２（ｉ）と、トランジスタ５１０（ｉ、ｊ）のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬ（ｉ）と、容量素子５２０（ｉ、ｊ）の電極の他方は電気的に接続されている。

図８（Ｃ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図８（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行（例えば、第ｉ行）以外のワード線ＷＬに、トランジスタ５００（ｉ、１）〜（ｉ、ｎ）のゲート電極に与えられた電荷がどのデータに対応するかによらず、読み出しを行う行以外のトランジスタ５００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ５００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬ（ｉ）に、トランジスタ５００（ｉ、１）〜（ｉ、ｎ）のゲート電極が有する電荷がどのデータに対応するかによってトランジスタ５００（ｉ、１）〜（ｉ、ｎ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬ（ｊ）に定電位を与え、ビット線ＢＬ（ｊ）に接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ（ｊ）−ビット線ＢＬ（ｊ）間のコンダクタンスの大小は、読み出しを行う行のトランジスタ５００（ｉ、１）〜（ｉ、ｎ）の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ５００（ｉ、１）〜（ｉ、ｎ）のゲート電極が有する電荷がどのデータに対応するかによって、ビット線ＢＬ（ｊ）の電位は異なる値をとることになる。ビット線ＢＬ（ｊ）の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。

なお、上記においては、各メモリセル５５０に保持させる情報量を１ビットとしたが、本実施の形態に示す半導体装置の構成はこれに限られない。書き込み時に各トランジスタ５００のゲート電極に与える電位を３種類以上用意して、各メモリセル５５０が保持する情報量を増加させても良い。例えば、書き込み時に各トランジスタ５００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。

図８において、第１信号線Ｓ１とビット線ＢＬは、兼用してもよい。第１信号線Ｓ１とビット線ＢＬを兼用することにより、配線数を低減することができる。また、図８（Ｃ）において、ソース線ＳＬは共通化してもよい。

次に、図８に示す半導体装置などに用いることができる読み出し回路の一例について図９を用いて説明する。

図９（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。

読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線ＢＬに接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、トランジスタに流れる電流が制御される。

読み出し回路の端子Ａに接続される負荷は、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小によって決まる。ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行うメモリセルが有するトランジスタ５００の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行うメモリセルが有するトランジスタ５００のゲート電極が有する電荷がどのデータに対応するかによって、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小が異なる値をとることになる。

読み出しを行うメモリセルが有するトランジスタ５００がオン状態の場合には、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは大きくなり、端子Ａの電位は参照電位Ｖｒｅｆより低くなる。その結果、センスアンプ回路はＬｏｗの信号を出力する。読み出しを行うメモリセルが有するトランジスタ５００がオフ状態の場合には、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは小さくなり、端子Ａの電位は参照電位Ｖｒｅｆより高くなる。その結果、センスアンプ回路はＨｉｇｈの信号を出力する。

このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。例えば、参照電位Ｖｒｅｆの代わりに参照用のビット線ＢＬが接続される構成としても良い。また、あらかじめビット線ＢＬをプリチャージしておいて、プリチャージした電荷が放電されるかどうかによって決まる端子Ａの電位を読み出しても良い。プリチャージした電荷が放電されるかどうかは、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小によって決まる。この場合、図９（Ａ）に示したトランジスタのような電流源を有さなくてもよい。また、プリチャージ回路を有しても良い。

図９（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力となる。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）の一方は入力端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒｅｆを与える。

図９（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、ノードＱ１及びノードＱ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位Ｖ１ｉｎとＶ２ｉｎを、ノードＱ１とノードＱ２にそれぞれ与える。その後、ノードＱ１とノードＱ２を浮遊状態とする。さらに信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして電源を供給する。その結果、Ｖ１ｉｎ＞Ｖ２ｉｎの関係にあれば、ノードＱ１はＨｉｇｈ、ノードＱ２はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、ノードＱ１はＬｏｗ、ノードＱ２はＨｉｇｈとなる。そして、ノードＱ１もしくはノードＱ２と出力端子とを導通させることで、信号が出力される。当該ラッチ型センスアンプを読み出し回路に用いる場合、例えば、ノードＱ１と端子Ａとをスイッチを介して接続し、ノードＱ２と参照電位Ｖｒｅｆとをスイッチを介して接続する。そして、ノードＱ１と出力端子とをスイッチを介して接続すればよい。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。

図１０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。

図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。

図１０（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。

図１０（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。

図１０（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。

図１０（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。

１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ ゲート電極
１４８ａ ゲート電極
１４８ｂ 導電層
１５０ 絶縁層
１５２ 絶縁層
１５３ 開口
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６３ トランジスタ
１６４ 容量素子
５００ トランジスタ
５１０ トランジスタ
５２０ 容量素子
５３０ トランジスタ
５５０ メモリセル
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機

Claims (6)

1. 第１のチャネル形成領域と、
   前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
   前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
   前記第１のチャネル形成領域を挟むように設けられたソース領域およびドレイン領域と、
   を有する第１のトランジスタと、
   第２のチャネル形成領域と、
   前記第２のチャネル形成領域と電気的に接続するソース電極およびドレイン電極と、
   前記第２のチャネル形成領域上に設けられた第２のゲート電極と、
   前記第２のチャネル形成領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、
   を有する第２のトランジスタと、
   前記ソース領域または前記ドレイン領域と、前記第２のチャネル形成領域との間に設けられた絶縁層と、
   を含むメモリセルを有し、
   前記第１のトランジスタと、前記第２のトランジスタとは、少なくとも一部が重畳して設けられ、
   前記第２のゲート絶縁層と前記絶縁層は、下記式（１）を満たす、半導体装置。
   

   

   （但し、式（１）中、ｔ_ａは前記第２のゲート絶縁層の膜厚を示し、ｔ_ｂは前記絶縁層の膜厚を示し、ε_ｒａは前記第２のゲート絶縁層の誘電率を示し、ε_ｒｂは前記絶縁層の誘電率を示す。）
2. 第１のチャネル形成領域と、
   前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
   前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
   前記第１のチャネル形成領域を挟むように設けられたソース領域およびドレイン領域と、
   を有する第１のトランジスタと、
   第２のチャネル形成領域と、
   前記第２のチャネル形成領域と電気的に接続するソース電極およびドレイン電極と、
   前記第２のチャネル形成領域上に設けられた第２のゲート電極と、
   前記第２のチャネル形成領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、
   を有する第２のトランジスタと、
   前記ソース領域または前記ドレイン領域と、前記第２のチャネル形成領域との間に設けられた絶縁層と、
   を含むメモリセルを有し、
   前記第１のトランジスタと、前記第２のトランジスタとは、少なくとも一部が重畳して設けられ、
   前記第２のゲート絶縁層と前記絶縁層は、下記式（２）を満たす、半導体装置。
   

   

   （但し、式（２）中、ｔ_ａは前記第２のゲート絶縁層の膜厚を示し、ｔ_ｂは前記絶縁層の膜厚を示し、ε_ｒａは前記第２のゲート絶縁層の誘電率を示し、ε_ｒｂは前記絶縁層の誘電率を示し、Ｖｍａｘは、前記ソース領域またはドレイン領域の電位を示し、Ｖ_ｔｈは前記第２のトランジスタのしきい値電圧を示す。）
3. 前記第１のゲート電極は、前記ソース電極または前記ドレイン電極に電気的に接続される、請求項１または２に記載の半導体装置。
4. 前記ソース電極または前記ドレイン電極と、前記第２のゲート絶縁層と、導電層とにより、容量素子が構成される、請求項１乃至３のいずれか一に記載の半導体装置。
5. 前記第１のチャネル形成領域と、前記第２のチャネル形成領域とは、異なる半導体材料を含んで構成される、請求項１乃至４のいずれか一に記載の半導体装置。
6. 前記第２のチャネル形成領域は、酸化物半導体を含んで構成される、請求項１乃至５のいずれか一に記載の半導体装置。

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