KR100621633B1 - 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법및 그에 의해 형성된 반도체 장치 - Google Patents

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Abstract

적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법 및 그에 의해 형성된 반도체 장치를 제공한다. 이 방법은 복수층의 층간절연막들과 반도체 단결정층을 패터닝하여 형성되는 공통 콘택홀의 위치가, 반도체 기판으로부터 에피택시얼막이 성장되는 영역의 위치와 다르게 형성되는 것을 특징으로 한다. 이로써 공통 콘택홀을 형성할 때 반도체 기판 상의 식각 저지막을 이용할 수 있어, 반도체 기판의 손상 없이 공통 콘택홀을 정확하게 형성할 수 있다. 따라서 상기 방법으로 형성된 반도체 장치에서는 공통 콘택의 저항이 증가되거나 반도체 기판으로 누설전류가 증가하지 않는다.
적층 트랜지스터

Description

적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법 및 그에 의해 형성된 반도체 장치{Method of forming a semiconductor device having stacked transisters and the device so formed }
도 1은 일반적인 인버터의 등가회로도이다.
도 2는 일반적인 풀시모스형(full CMOS type) 에스램 소자의 등가 회로도이다.
도 3 내지 도 5는 종래 기술에 따라 적층된 트랜지스터 구조를 갖는 반도체 장치에서 공통 콘택홀을 형성하는 과정을 나타내는 공정 단면도들이다.
도 6 내지 도 13은 본 발명의 일 실시예에 따라 인버터를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 14 내지 20은 본 발명의 다른 실시예에 따라 에스램 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
본 발명은 반도체 장치의 형성 방법 및 그에 의해 형성된 반도체 장치에 관한 것으로, 더욱 상세하게는 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법 및 그에 의해 형성된 반도체 장치에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 반도체 기판 상의 제한된 면적에 복수층의 트랜지스터들을 적층하는 구조들내 대해 많은 연구가 진행되고 있다. 적층형 트랜지스터 구조가 적용될 수 있는 반도체 장치들로서 예를 들면 인버터와 에스램 소자가 있다.
도 1은 일반적인 인버터의 등가회로도이다.
도 1을 참조하면, 엔모스인 제 1 트랜지스터(TR1)와 피모스인 제 2 트랜지스터(TR2)의 게이트 전극들은 입력 신호(Vin) 라인에 연결된다. 상기 제 2 트랜지스터 (TR2)의 소오스는 전원 전압(VDD)에 연결되고, 상기 제 2 트랜지스터(TR2)와 상기 제 1 트랜지스터(TR1)의 드레인 단자(C)는 출력 라인(Vout)에 연결된다. 그리고 상기 제 1 트랜지스터(TR1)의 소오스는 접지 라인(VSS)에 연결된다. 이와 같은 연결 구조를 갖는 소자는 전형적인 인버터(invertor) 소자로 동작할 수 있다.
상기 인버터 소자는 같은 평면 상에 서로 다른 타입의 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)를 배치하여 형성할 수도 있으나, 제 1 트랜지스터(TR1) 상에 제 2 트랜지스터(TR2)를 적층한 형태로 구성하는 것이 집적도 향상에 도움이 된다.
도 2는 일반적인 풀시모스형(full CMOS type) 에스램(SRAM, Static Random Access Memory) 소자의 등가 회로도이다.
도 2를 참조하면, 상기 에스램 소자는 두개의 인버터와 두개의 전송 트랜지 스터(TR3, TR6)로 구성된다. 상기 인버터는 엔모스 트랜지스터인 구동트랜지스터(TR1, TR4)와 피모스 트랜지스터인 부하 트랜지스터(TR2, TR5)로 구성되며 교차 접속된다. 상기 부하 트랜지스(TR2, TR5)의 소오스는 전원 전압(VDD)에 연결되고, 상기 구동 트랜지스터 (TR1, TR4)의 소오스는 접지 라인(VSS)에 연결된다. 상기 전송 트랜지스터(TR3, TR6)의 게이트 전극은 워드라인(WL)에 연결되며 소오스/드레인 중 한쪽 단자는 비트라인(BL,
Figure 112005020079816-pat00001
)에 연결된다. 상기 전송 트랜지스터 (TR3, TR6)의 소오스/드레인 중 다른 쪽 단자, 상기 구동 트랜지스터(TR1, TR4)의 드레인 및 상기 부하 트랜지스터(TR2, TR5)의 드레인은 하나의 공통 단자/콘택(C1, C2)에 의해 연결된다. 상기 공통 단자(C1, C2)는 또한 이웃하는 구동 트랜지스터(TR1, TR4)의 게이트 전극과 부하 트랜지스터 (TR2, TR5)의 게이트 전극과 연결된다.
상기 에스램 소자는 같은 평면상에 6개의 상기 트랜지스터들을 배치하여 형성할 수도 있으나, 구동 트랜지스터(TR1, TR4)를 최하부에 배치하고, 그 위에 부하 트랜지스터(TR2, TR5)를 배치하고, 그 위에 전송 트랜지스터(TR3, TR6)을 배치함으로써 집적도를 향상시킬 수 있다.
이와 같이 적층된 트랜지스터의 구조를 갖는 반도체 장치를 형성하는 종래의 방법을 도 3 내지 5를 참조하여 설명하고자 한다.
도 3을 참조하면, 반도체 기판(200) 상에 제 1 게이트 패턴(202)과 소오스/드레인 영역(204)로 이루어지는 제 1 트랜지스터를 형성하고 식각저지막(206)을 콘포말하게 적층한다. 상기 식각 저지막(206) 상에 제 1 층간절연막(208)을 적층한 다. 상기 제 1 층간절연막(208)과 상기 식각 저지막을(206) 차례로 패터닝하여 상기 반도체 기판(200)을 노출시키는 콘택홀(210)을 형성한다. 그리고 선택적 결정 성장 공정을 통해 상기 콘택홀(210)을 채우는 에피택시얼 콘택플러그(212)를 형성한다. 상기 반도체 기판(200)의 전면 상에 반도체 단결정층(214)을 형성한다. 상기 반도체 단결정층(214) 상에 제 2 게이트 패턴(216)과 소오스/드레인 영역(218)로 이루어지는 제 2 트랜지스터를 형성하고 이를 덮도록 제 2 층간절연막(220)을 적층한다. 도시하지는 않았지만, 선택적 결정 성장 공정을 포함하는 상기 방법들을 반복하여 3층 이상의 층에 위치하는 트랜지스터들을 형성할 수 있다.
다음으로 도 4 및 5를 참조하면, 상기 제 2 층간절연막(220), 상기 반도체 단결정층(214) 및 상기 에피택시얼 콘택플러그(212)를 식각하여, 상기 복수 층에 위치하는 트랜지스터들을 하나로 연결하기 위한 공통 콘택플러그(미도시)를 위한 공통 콘택홀(222)을 형성한다. 상기 공통 콘택 플러그는 일반적으로 공정의 편이성등을 위하여 상기 에피택시얼 콘택플러그(212)의 위치에 형성된다. 상기 공통 콘택홀(222)은 여러 층을 연속적으로 식각해서 형성되므로 큰 가로세로비(aspect ratio)를 갖는다. 또한 상기 공통 콘택홀(222)을 형성할 때, 실리콘 단결정으로 이루어지는 상기 에피택시얼 콘택플러그(212)가 식각되어 동일한 물질인 실리콘 단결정으로 이루어지는 상기 반도체 기판(200)을 노출시켜야 하므로, 서로 간에 식각 선택비가 없다. 따라서 종점 검출(End-point detection) 법을 이용하여 상기 식각 공정을 중단할 수 없고, 시간에 의존하는 time-etch로 식각 공정을 중단해야 한다.
상기 식각 공정에서 식각을 중단해야하는 시점이 정확하지 못하여 도 4와 같 이 상기 반도체 기판(200)이 노출되지 못하고 상기 에피택시얼 콘택플러그(212)가 바닥에 잔존할 수 있다. 또는 도 5와 같이 식각 공정이 과도하게 이루어져, 상기 반도체 기판(200)이 과도하게 식각될 수 있다. 도 4와 같이 상기 반도체 기판(200)이 노출되지 못하고 상기 에피택시얼 콘택플러그(212)가 잔존하면, 상기 에피택시얼 콘택플러그(212)는 도핑되지 않은 실리콘단결정으로 이루어져 저항이 매우 크기에, 후속에 형성되는 상기 공통 콘택의 저항이 매우 커질 수 있다. 도 5와 같이 상기 반도체 기판(200)이 과도하게 식각되면 식각 손상으로 누설전류가 급증할 수 있다.
따라서 상기 식각 공정에서 반도체 기판이 노출될 때 정확하게 식각 공정을 중단시킬 수 있어야 한다. 이를 위해 식각 저지막이 사용될 수 있다. 그러나, 상기 에피택시얼 콘택플러그(212)가 상기 식각 저지막(206)을 관통하여 형성되며, 상기 공통 콘택홀(222)은 상기 에피택시얼 콘택플러그(212)를 식각하여 형성되므로 상기 공통 콘택홀(222)을 형성할때 그 바닥에는 상기 식각 저지막(206)이 존재하지 않게된다. 따라서, 종래의 적층된 트랜지스터 구조를 갖는 반도체 장치의 형성 방법에서는 식각 저지막을 사용하여 정확하게 공통 콘택홀을 형성할 수 없다.
따라서, 상기 문제점을 해결하기 위한 것으로, 본 발명의 기술적 과제는 공통 콘택홀을 정확하게 형성할 수 있는 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법을 제공하는데 있다.
본 발명의 또 다른 기술적 과제는 공통 콘택의 저항을 낮추며 누설전류를 방 지할 수 있는 적층된 트랜지스터들을 구비하는 반도체 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 형성 방법은 복수층의 층간절연막들과 반도체 단결정층을 패터닝하여 형성되는 공통 콘택홀의 위치가, 반도체 기판으로부터 에피택시얼막이 성장되는 영역의 위치와 다르게 형성되는 것을 특징으로 한다. 이로써 공통 콘택홀을 형성할 때 반도체 기판 상의 식각 저지막을 이용할 수 있어, 반도체 기판의 손상 없이 공통 콘택홀을 정확하게 형성할 수 있다. 따라서 상기 방법으로 형성된 반도체 장치에서는 공통 콘택의 저항이 증가되거나 반도체 기판으로 누설전류가 증가하지 않는다.
구체적으로, 상기 반도체 장치의 형성 방법은 반도체 기판 상에 식각 저지막을 형성하는 단계; 상기 식각 저지막 상에 하부층간절연막을 형성하는 단계; 상기 하부층간절연막의 상부의 리세스된 영역에 위치하며 상기 식각 저지막과 접하지 않되 상기 하부층간절연막의 상부와 동일한 높이의 상부면을 갖는 에피택시얼 콘택 패턴을 형성하는 단계; 반도체 단결정층을 형성하는 단계; 상부층간절연막을 형성하는 단계; 상기 상부층간절연막, 상기 반도체 단결정층 및 상기 하부층간절연막을 패터닝하여 상기 식각 저지막을 노출시키는 임시 공통 콘택홀을 형성하는 단계; 상기 임시 공통 콘택홀에 의해 노출된 상기 식각 저지막을 제거하여 상기 반도체 기판을 노출시키는 공통 콘택홀을 형성하는 단계; 및 상기 공통 콘택홀을 채우는 공통 콘택 플러그를 형성하는 단계를 구비한다.
상기 에피택시얼 콘택 패턴을 형성하는 단계는, 상기 하부 층간절연막과 상 기 식각 저지막을 식각하여 상기 반도체 기판의 소정 영역을 노출시키되, 제 1 폭을 갖는 상부 콘택홀과, 상기 제 1 폭 보다 작은 제 2 폭을 갖되 상기 상부 콘택홀과 중첩되는 하부 콘택홀을 구비하는 이중 콘택홀을 형성하는 단계; 상기 이중 콘택홀을 채우는 에피택시얼 콘택플러그를 형성하는 단계; 상기 에피택시얼 콘택플러그를 식각하여 상기 하부 콘택홀과 중첩되며 상기 하부콘택홀에 의해 노출된 상기 반도체 기판을 다시 노출시키는 절연 콘택홀을 형성하는 동시에 상기 상부 콘택홀 안에 에피택시얼 콘택 패턴을 남기는 단계; 및 상기 절연 콘택홀을 채우는 절연 콘택플러그를 형성하는 단계를 구비할 수 있다.
상기 식각 저지막을 형성하기 전에, 상기 반도체 기판 상에 제 1 트랜지스터를 형성할 수 있다. 그리고, 상기 상부 층간절연막을 형성하기 전에, 상기 반도체 단결정층 상에 제 2 트랜지스터를 형성할 수 있다. 상기 공통 콘택홀은 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중 적어도 하나의 게이트 전극을 노출시킬 수 있다.
본 발명의 구체적 일 예에 따른 반도체 장치의 형성 방법은 반도체 기판 상에 제 1 트랜지스터를 형성하는 단계; 상기 반도체 기판 상에 식각 저지막을 콘포말하게 적층하는 단계; 상기 식각 저지막 상에 제 1 층간절연막을 형성하는 단계; 상기 제 1 층간절연막과 상기 식각 저지막을 식각하여 상기 반도체 기판을 노출시키되, 제 1 폭을 갖는 상부 콘택홀과, 상기 제 1 폭 보다 작은 제 2 폭을 갖되 상기 상부 콘택홀과 중첩되는 하부 콘택홀을 구비하는 이중 콘택홀을 형성하는 단계; 상기 이중 콘택홀을 채우는 에피택시얼 콘택플러그를 형성하는 단계; 상기 에피택 시얼 콘택플러그를 식각하여, 상기 하부 콘택홀과 중첩되며, 상기 하부콘택홀에 의해 노출된 상기 반도체 기판을 다시 노출시키는 절연 콘택홀을 형성하는 동시에, 상기 상부 콘택홀 안에 에피택시얼 콘택 패턴을 남기는 단계; 상기 절연 콘택홀을 채우는 절연 콘택플러그를 형성하는 단계; 상기 에피택시얼 콘택 패턴과 접하는 반도체 단결정 층을 형성하는 단계; 상기 반도체 단결정층 상에 제 2 트랜지스터를 형성하는 단계; 상기 반도체 단결정층을 덮는 제 2 층간절연막을 형성하는 단계; 상기 제 2 층간절연막, 상기 반도체 단결정층 및 상기 제 1 층간절연막을 패터닝하여 상기 식각 저지막을 노출시키는 임시 공통 콘택홀을 형성하는 단계; 상기 임시 공통 콘택홀에 의해 노출된 상기 식각 저지막을 제거하여 상기 반도체 기판을 노출시키는 공통 콘택홀을 형성하는 단계; 및 상기 공통 콘택홀을 채우는 공통 콘택 플러그를 형성하는 단계를 구비한다.
상기 공통 콘택 플러그를 형성하기 전에, 상기 공통 콘택홀에 의해 노출되는 상기 반도체 단결정층의 측면과 상기 반도체 기판의 상면에 오믹층을 형성하고, 확산방지막을 형성할 수 있다. 상기 에피택시얼 콘택플러그는 선택적 결정 성장 공정으로 형성될 수 있다. 상기 반도체 단결정층은, 상기 에피택시얼 콘택플러그가 형성된 상기 반도체 기판 상에 비정형(amorphous) 반도체층을 적층하고, 열처리 공정을 진행하여 상기 비정형 반도체층의 비정형 구조를 단결정 구조로 변환함으로써 형성될 수 있다. 상기 임시 공통 콘택홀을 형성하기 전에, 상기 제 2 층간절연막을 패터닝하여 상기 반도체 단결정층을 노출시키는 상부콘택홀을 형성하는 단계; 상기 상부 콘택홀을 채우는 상부 에피택시얼 콘택플러그를 형성하는 단계; 상기 제 2 층 간절연막 상에 상기 상부 에피택시얼 콘택플러그와 접하는 상부 반도체 단결정층을 형성하는 단계; 상기 상부 반도체 단결정층 상에 제 3 트랜지스터를 형성하는 단계; 및 상기 상부 반도체 단결정층을 덮는 제 3 층간절연막을 형성하는 단계를 더 구비할 수 있다. 여기서 상기 임시 공통 콘택홀을 형성할때, 상기 제 3 층간절연막, 상기 상부 반도체 단결정층 및 상기 상부 에피택시얼 콘택플러그도 식각된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 반도체 기판 상에 차례로 적층된 식각저지막 및 제 1 층간절연막; 상기 제 1 층간절연막과 상기 식각 저지막을 관통하여 상기 반도체 기판과 접하는 절연 콘택 플러그; 상기 제 1 층간절연막 상에 위치하는 차례로 적층된 반도체 단결정층 및 제 2 층간절연막; 및 상기 제 2 층간절연막, 상기 반도체 단결정층, 상기 제 1 층간절연막 및 상기 식각 저지막을 관통하여 상기 반도체 기판과 접하는 공통 콘택플러그를 구비한다.
상기 반도체 장치는 상기 반도체 기판 상에 위치하며 상기 식각 저지막으로 덮이는 제 1 트랜지스터; 및 상기 반도체 단결정층 상에 위치하며 상기 제 2 층간절연막으로 덮이는 제 2 트랜지스터를 더 구비할 수 있다. 상기 공통 콘택플러그는 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중 적어도 하나의 게이트 전극과 접할 수 있다. 상기 반도체 장치는 상기 절연 콘택플러그의 일 측벽과 정렬되는 일 측벽을 갖으며, 상기 제 1 층간절연막의 상부의 리세스된 영역에 위치하는 에피택시얼 콘택 패턴을 더 구비할 수 있다.
본 발명의 구체적 일 예에 따른 반도체 장치는 반도체 기판 상에 형성된 제 1 트랜지스터; 상기 반도체 기판을 콘포말하게 덮는 식각저지막; 상기 식각 저지막을 덮는 제 1 층간절연막; 상기 제 1 층간절연막과 상기 식각 저지막을 관통하여 상기 반도체 기판과 접하는 절연 콘택 플러그; 상기 제 1 층간절연막 상에 위치하는 반도체 단결정층; 상기 반도체 단결정층 상에 위치하는 제 2 트랜지스터; 상기 반도체 단결정층을 덮는 제 2 층간절연막; 및 상기 제 2 층간절연막, 상기 반도체 단결정층, 상기 제 1 층간절연막 및 상기 식각 저지막을 관통하여 상기 반도체 기판과 접하는 공통 콘택플러그를 구비할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 6 내지 도 13은 본 발명의 일 실시예에 따라 인버터를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 6을 참조하면, 반도체 기판(1)에 일반적인 얕은 트렌치 격리(Shallow Trench Isolation, STI) 방법등을 이용하여 제 1 소자분리막(3)을 형성하여 활성 영역을 한정한다. 상기 반도체 기판(1)을 열산화하여 활성 영역에 제 1 게이트 산화막(5)을 형성한다. 상기 반도체 기판(1)의 전면 상에 제 1 게이트 전극막(7)과 제 1 캐 핑막(9)을 적층하고 패터닝하여 제 1 게이트 패턴(11)을 형성한다. 상기 제 1 게이트 전극막(7)은 불순물이 도핑된 폴리실리콘, 텅스텐, 텅스텐실리사이드, 텅스텐질화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 제 1 게이트 패턴(11)을 이온주입 마스크로 사용하여 이온주입 공정을 진행하여 제 1 불순물 주입 영역(15s, 15d)을 형성하여 제 1 트랜지스터를 완성한다. 상기 제 1 불순물 주입 영역 (15s, 15d)은 제 1 소오스 영역(15s)과 제 1 드레인 영역(15d)을 구비할 수 있다. 상기 제 1 게이트 패턴(11)의 측벽을 덮는 제 1 스페이서(13)를 형성한다. 상기 제 1 스페이서(13)은 예를 들면 실리콘산화막, 실리콘산화질화막 및 실리콘질화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 도시하지는 않았지만, 상기 제 1 스페이서(13)와 상기 제 1 게이트 패턴(11)을 이용하여 고농도 이온주입 영역(미도시)을 형성할 수 있다. 상기 반도체 기판(1)의 전면 상에 식각 저지막(16)을 콘포말하게 적층한다. 상기 제 1 트랜지스터를 덮는 제 1 층간절연막(17)을 형성한다. 상기 식각 저지막(16)은 상기 제 1 층간절연막(17)을 이루는 물질로 예를 들면 실리콘 산화막과, 후속의 반도체 단결정층을 이루는 물질로 예를 들면 실리콘에 대해 식각 선택비를 갖는 물질로서 예를 들면 실리콘 질화막으로 형성될 수 있다.
도 7을 참조하면, 상기 제 1 층간절연막(17)과 상기 식각저지막(16)을 차례 로 식각하여 상기 반도체 기판(1)의 상기 제 1 드레인 영역(15d)을 노출시키는 이중 콘택홀(19)을 형성한다. 상기 이중 콘택홀(19)은 제 1 폭(W1)을 갖는 상부 콘택홀(18a)과 상기 제 1 폭(W1) 보다 작은 제 2 폭(W2)을 갖으며 상기 상부 콘택홀(18a)과 중첩된 하부 콘택홀(18b)을 구비한다. 상기 이중 콘택홀(19)은 일반적인 듀얼 다마신 콘택홀 형성 방법을 이용하여 형성될 수 있다. 한편, 상기 하부콘택홀(18a)의 위치는 후속에 형성될 공통 콘택홀의 위치와 다르게 형성된다. 상기 이중 콘택홀(19)을 형성한 후에, 선택적 결정 성장(Selective epitaxial growth, SEG) 공정 또는 고체상 에피택시얼 성장(Solid phase epitaxial, SPE) 공정을 통해 상기 이중 콘택홀(19)을 채우는 에피택시얼 콘택플러그(21)를 형성한다.
도 8을 참조하면, 상기 에피택시얼 콘택플러그(21)를 패터닝하여 상기 하부콘택홀(18b)에 의해 노출되었던 상기 반도체 기판(1)의 상기 드레인 영역(15d)을 다시 노출시키는 절연 콘택홀(22)을 형성한다. 이때, 상기 상부 콘택홀(18a)에 에피택시얼 콘택 패턴(21a)이 남는다. 상기 절연 콘택홀(22)은 상기 하부콘택홀(18b)의 상기 제 2 폭(W2)과 동일한 폭을 갖도록 형성될 수 있다.
도 9를 참조하면, 절연막을 형성하여 상기 절연 콘택홀(22)을 채운다. 그리고 평탄화 공정을 진행하여 상기 에피택시얼 콘택 패턴(21a)을 노출시키는 동시에 상기 절연 콘택홀(22)을 채우는 절연 콘택 플러그(24)를 형성한다. 상기 절연막은 예를 들면 상기 제 1 층간절연막(17)과 동일한 물질로 형성될 수 있다.
도 10을 참조하면, 상기 반도체 기판(1)의 전면 상에 반도체 단결정층(23)을 형성한다. 상기 반도체 단결정층(23)은 예를 들면, 비정형(amorphous) 폴리실리콘 막(미도시)을 적층하고 열처리하여 상기 비정형 폴리실리콘막이 단결정 실리콘 구조를 갖도록 변환시키는 SPE(Solid phase epitaxial) 방법을 이용함으로써 형성될 수 있다. 이때 상기 에피택시얼 콘택 패턴(21a)의 상부면은 단결정 시드층(seed layer)의 역할을 한다. 또는 상기 반도체 단결정층(23)은 상기 에피택시얼 콘택 패턴(21a)으로부터 선택적 결정성장(Selective epitaxial growth, SEG) 방법을 하여 형성될 수 있다. 이 경우 상부를 평탄화시키는 화학 기계적 연마 공정이 추가될 수 있다.
도 11을 참조하면, 상기 반도체 단결정층(23)에 일반적인 STI 방법을 이용하여 제 2 소자분리막(25)을 형성한다. 상기 제 2 소자분리막(25)은 상기 제 1 층간절연막(17)과 접하도록 도시되었으나 접하지 않을 수도 있다. 도 8에서 상기 제 2 소자분리막(25)은 상기 절연콘택플러그(24)와 접하도록 도시되었으나, 접하지 않을 수도 있다. 예를 들면, 상기 절연 콘택플러그(24)의 상부는 도전 패턴(미도시)과 접할 수 있다. 상기 절연 콘택홀(22)을 절연물질로 채워 상기 절연 콘택플러그(24)를 형성하는 이유는 그 상부에 형성될 수 있는 도전 패턴을 상기 반도체 기판(1)과 절연시키기 위한 것으로 도전 패턴이 배치될 수 있는 공정 마진을 향상시키기 위한 것이다. 상기 반도체 단결정층(23) 상에 제 2 게이트 산화막(27), 제 2 게이트 전극(29) 및 제 2 캐핑막(31)으로 이루어지는 제 2 게이트 패턴(33)과 그 측벽을 덮는 제 2 스페이서(35)를 형성한다. 그리고 이온주입 공정을 진행하여 제 2 소오스 영역(36s)과 제 2 드레인 영역(36d)을 형성하여 제 2 트랜지스터를 완성한다. 그리고 상기 제 2 트랜지스터를 덮는 제 2 층간절연막(37)을 형성한다.
도 12를 참조하면, 상기 제 2 층간절연막(37), 상기 반도체 단결정층(23), 상기 에피택시얼 콘택패턴(21a) 및 상기 제 1 층간절연막(17)을 차례로 패터닝하여 상기 제 1 드레인 영역(15d) 상의 상기 식각 저지막(16)을 노출시키는 임시 공통 콘택홀(39)을 형성한다. 상기 임시 공통 콘택홀(39)은 상기 반도체 기판(1)으로부터 에피택시얼막이 최초로 성장되는 영역인 상기 하부 콘택홀(18b)의 바닥의 위치와 다른 위치에서 형성된다. 상기 임시 공통 콘택홀(39)은 상기 절연 콘택플러그(24)와 중첩되지 않는 위치에 형성된다. 따라서 상기 임시 공통 콘택홀(39) 바닥에서는 상기 식각 저지막(16)이 존재한다.
상기 임시 공통 콘택홀(39)은 도 12에 도시된 위치와 반대 방향에서 형성될 수도 있다. 이 경우에는 상기 임시 공통 콘택홀(39)을 형성할 때, 상기 에피택시얼 콘택 패턴(21a)은 식각되지 않는다. 그리고 상기 드레인 영역들(15d, 36d)의 위치는 상기 소오스 영역들(15s, 36s)의 위치와 바뀔 수 있다. 상기 임시 공통 콘택홀(39)은 상기 제 2 소자분리막(25)을 노출시킬 수 있다. 상기 임시 공통 콘택홀(39)은, 상기 식각 저지막(16)이 식각이 잘 이루어지지 않는 식각 레서피를 이용하여 식각 공정을 진행하여 형성된다. 따라서 식각 공정 시간이 길어질지라도, 상기 식각저지막(16)은 식각이 잘 안되므로 상기 식각 저지막(16) 하부의 상기 반도체 기판(1)은 노출되지 않으며 상기 식각 저지막(16)으로 보호될 수 있다.
도 13을 참조하면, 상기 임시 공통 콘택홀(16)에 의해 노출된 상기 식각 저지막(16)을 습식 식각 또는 건식 식각 공정으로 제거한다. 상기 식각 공정에서는 상기 반도체 단결정층(23), 상기 반도체 기판(1), 상기 층간절연막들(17, 37)과 상 기 소자분리막(25)은 거의 식각되지 않고 상기 식각 저지막(16)은 상대적으로 식각이 매우 잘되는 식각 레서피를 이용하여 상기 식각 저지막(16)을 제거한다. 이로써, 상기 반도체 기판(1)의 표면이 손상되지 않는다. 상기 반도체 기판(1)의 전면 상에 금속막(47)을 콘포말하게 적층한다. 상기 금속막(47)은 바람직하게는 원자박막증착(ALD) 방법 또는 화학기상증착(CVD) 방법으로 형성될 수 있다. 상기 금속막(47)은 예를 들면 티타늄, 코발트, 니켈 및 텅스텐을 포함하는 그룹에서 선택되는 적어도 하나의 금속일 수 있다. 상기 금속막(47)을 적층한 후에 열처리 공정을 진행하여 상기 금속막(47)과 상기 반도체 단결정층(23) 사이, 상기 금속막(47)과 상기 반도체 기판(1) 사이, 그리고 상기 금속막(47)과 상기 에피택시얼 콘택 패턴(21a) 사이에 오믹층(49)을 형성한다. 또는 상기 오믹층(49)은 상기 금속막(47)을 ALD 또는 CVD 방법으로 증착할 때 동시에 형성될 수 있다. 상기 오믹층(49)은 예를 들면 상기 선택된 적어도 하나의 금속의 실리사이드로 형성될 수 있다. 상기 반도체 기판(1) 상의 전면 상에 장벽금속막(또는 확산방지막, 51)을 콘포말하게 적층하고 도전막(53)을 적층하여 상기 공통 콘택홀(39)을 채운다. 상기 장벽금속막(51)은 예를 들면 티타늄질화막, 탄탈륨질화막, 텅스텐 질화막, 티타늄알루미늄질화막 및 탄탈륨알루미늄질화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 도전막(53)은 예를 들면 텅스텐으로 형성될 수 있다. 상기 도전막에 대해 평탄화 공정을 진행하여 상기 공통 콘택홀(39)을 채우는 공통 콘택플러그를 형성한다.
상기 적층된 트랜지스터 구조를 갖는 인버터를 형성하는 방법에서 공통 콘택 홀을 형성할 때, 식각 저지막을 이용할 수 있으므로, 반도체 기판의 손상없이 공통 콘택홀을 잘 형성할 수 있다. 따라서 종래의 누설전류의 증가 또는 공통 콘택 저항의 증가와 같은 문제점을 해결할 수 있다.
상기 도 13의 인버터 구조에서, 상기 제 1 게이트 패턴(11)과 제 1 소오스 영역(15s) 및 제 1 드레인 영역(15d)은 도 1의 인버터 회로에서 예를 들면 제 1 트랜지스터(TR1)를 구성할 수 있다. 그리고 상기 제 2 게이트 패턴(35)와 제 2 소오스 영역(36s) 및 제 2 드레인 영역(36d)은 도 1의 인버터 회로에서 예를 들면 제 2 트랜지스터(TR2)를 구성할 수 있다. 그리고 상기 공통 콘택 플러그는 도 1의 인버터 회로에서 예를 들면 드레인 노드(C)일 수 있다.
다음은 본 발명의 다른 실시예에 따라 세개의 층에서 트랜지스터들이 적층된 구조를 갖는 에스램 소자를 형성하는 방법을 도 14 내지 20에 도시된 공정단면도들을 참조하여 설명하겠다.
도 14 내지 20은 본 발명의 다른 실시예에 따라 에스램 소자를 형성하는 방법을 순차적으로 나타내는 공정단면도들이다.
도 14을 참조하면, 반도체 기판(100) 상에 STI 방법등으로 제 1 소자분리막(102)을 형성하여 활성 영역을 정의한다. 상기 반도체 기판(100)을 열산화하여 활성 영역에 제 1 게이트 산화막(106)을 형성한다. 상기 반도체 기판(100)의 전면 상에 제 1 게이트 전극막(106)과 제 1 캐핑막(108)을 적층하고 패터닝하여 제 1 구동 게이트 패턴(110a)과 제 2 구동 게이트 패턴(110b)을 형성한다. 상기 구동 게이트 패턴들(110a, 110b)의 측벽을 덮는 제 1 스페이서(112)를 형성한다. 상기 제 1 스 페이서(112)는 실리콘 산화막 또는 실리콘산화질화막일 수 있다. 이온주입 공정을 진행하여 제 1 소오스 영역(114s)과 제 1 드레인 영역(114d)을 형성한다. 도 14 내지 도 20의 공정단면도에 개시된 상기 제 2 구동 게이트 패턴(110b)은 상기 소자분리막(102) 상부에 위치하는 것으로 도시되었으나 이는 일부 단면만을 나타낸 것으로, 도시되지 않은 영역에 상기 제 2 구동 게이트 패턴(110b)이 게이트 산화막을 구비하며 그 양측에 소오스/드레인 영역이 존재한다.
계속해서 도 14을 참조하면, 상기 구동 게이트 패턴들(110a, 110b)이 형성된 상기 반도체 기판(1)의 전면 상에 식각 저지막(115)을 콘포말하게 적층한다. 상기 식각 저지막(115)은 예를 들면 실리콘 질화막일 수 있다. 상기 식각저지막(115) 상에 제 1 층간절연막(116)을 형성하고 상부를 평탄화한다. 상기 제 1 층간절연막(116)과 상기 식각저지막(115)을 차례로 식각하여 상기 반도체 기판(100)의 상기 제 1 드레인 영역(114d)을 노출시키는 이중 콘택홀(119)을 형성한다. 상기 이중 콘택홀(119)은 제 1 폭(W3)을 갖는 상부 콘택홀(118a)과 상기 제 1 폭(W3) 보다 작은 제 2 폭(W4)을 갖으며 상기 상부 콘택홀(118a)과 중첩된 하부 콘택홀(118b)을 구비한다. 상기 이중 콘택홀(119)은 일반적인 듀얼 다마신 콘택홀 형성 방법을 이용하여 형성될 수 있다. 한편, 상기 하부콘택홀(118a)의 위치는 후속에 형성될 공통 콘택홀의 위치와 다르게 형성된다. 상기 이중 콘택홀(119)을 형성한 후에, 선택적 결정 성장(Selective epitaxial growth, SEG) 공정 또는 고체상 에피택시얼 성장(Solid phase epitaxial, SPE) 공정을 통해 상기 이중 콘택홀(119)을 채우는 제 1 에피택시얼 콘택플러그(120)를 형성한다.
도 15를 참조하면, 상기 제 1 에피택시얼 콘택플러그(120)를 패터닝하여 상기 하부콘택홀(118b)에 의해 노출되었던 상기 반도체 기판(100)의 상기 드레인 영역(114d)을 다시 노출시키는 절연 콘택홀(121)을 형성한다. 이때, 상기 상부 콘택홀(118a)에 에피택시얼 콘택 패턴(120a)이 남는다. 상기 절연 콘택홀(121)은 상기 하부콘택홀(118b)의 상기 제 2 폭(W2)과 동일한 폭을 갖도록 형성될 수 있다. 절연막을 형성하여 상기 절연 콘택홀(121)을 채운다. 그리고 평탄화 공정을 진행하여 상기 에피택시얼 콘택 패턴(121a)을 노출시키는 동시에 상기 절연 콘택홀(121)을 채우는 절연 콘택 플러그(123)를 형성한다. 상기 절연막은 예를 들면 상기 제 1 층간절연막(116)과 동일한 물질로 형성될 수 있다.
도 16을 참조하면, 상기 반도체 기판(100)의 전면 상에 제 1 반도체 단결정층(122)을 형성한다. 상기 제 1 반도체 단결정층(122)은 도 10을 참조하여 설명된 반도체 단결정층(23)의 형성 방법과 동일하게, 상기 에피택시얼 콘택 패턴(121a)을 단결정 시드층으로 이용하여 형성될 수 있다. 상기 제 1 반도체 단결정층(122)에 일반적인 STI 방법을 이용하여 제 2 소자분리막(124)을 형성한다. 제 2 게이트 산화막(126), 제 2 게이트 전극(128) 및 제 2 캐핑막(130)을 구비하는 제 1 부하 게이트 패턴(132a)과 제 2 부하 게이트 패턴(132b) 및 그 측벽을 덮는 제 2 스페이서(134)를 형성한다. 그리고 이온주입 공정을 진행하여 제 2 소오스 영역(135s)과 제 2 드레인 영역(135d)을 형성한다. 제 2 층간절연막(136)을 형성한다. 그리고 상기 제 2 층간절연막(136)을 패터닝하여 상기 에피택시얼 콘택 패턴(120a)을 일부 노출시키는 에피 콘택홀(138)을 형성한다. 그리고 선택적 결정 성장을 통해 상기 에피 콘택홀(138)을 채우는 제 2 에피택시얼 콘택플러그(140)를 형성한다. 상기 제 2 층간절연막(136) 상에 제 2 반도체 단결정층(142)을 형성한다.
도 17을 참조하면, 상기 제 2 반도체 단결정층(142)에 일반적인 STI 방법을 이용하여 제 3 소자분리막(144)을 형성한다. 제 3 게이트 산화막(146), 제 3 게이트 전극(148) 및 제 3 캐핑막(150)을 구비하는 전송 게이트 패턴(152)과 그 측벽을 덮는 제 3 스페이서(151)를 형성한다. 그리고 이온주입 공정을 진행하여 제 3 소오스/드레인 영역(153)을 형성한다. 제 3 층간절연막(154)을 형성한다. 도시되지는 않았지만, 상기 제 2 반도체 단결정층(142) 상에서 상기 제 2 부하 게이트 패턴(132b)과 중첩되도록 다른 전송 게이트 패턴이 존재할 수 있다.
도 18을 참조하면, 상기 제 3 층간절연막(154), 상기 제 2 반도체 단결정층(142), 상기 제 2 층간절연막(136), 상기 제 1 반도체 단결정층(122) 및 상기 제 1 층간절연막(116)을 패터닝하여 상기 에피 콘택홀(138)과 중첩되되 상기 에피 콘택홀(138)보다 넓은 폭을 갖는 임시 공통 콘택홀(156)을 형성한다. 상기 임시 공통 콘택홀(156)을 형성할때, 상기 제 2 에피택시얼 콘택플러그(140)와 그 하부의 상기 에피택시얼 콘택 패턴(120a)도 식각된다. 또한 상기 소자분리막들(124, 144)의 일부, 그리고 상기 제 2 부하 게이트 패턴(132b)에 구비된 상기 제 2 캐핑막(130)과 그 일 측벽을 덮는 제 2 스페이서(134)가 제거되어 상기 제 2 부하 게이트 패턴(132b)의 제 2 게이트 패턴(128)이 노출된다. 상기 임시 공통 콘택홀(156)은 상기 제 1 드레인 영역(114d) 상의 상기 식각 저지막(115)을 노출시킨다. 도 18에서 도시된바와 같이, 상기 임시 공통 콘택홀(156)은 다층의 여러 막들을 연속적으로 패 터닝하여 좁고 깊게 형성되므로 반도체 기판(100)의 손상없이 적절하게 형성하기가 매우 어렵다. 그러나 상기 임시 공통 콘택홀(156)의 바닥에 상기 반도체 기판(100)을 보호하는 식각 저지막(115)이 존재하므로 반도체 기판(100)의 손상없이 상기 임시 공통 콘택홀(156)을 형성할 수 있다.
도 19을 참조하면, 상기 임시 공통 콘택홀(156)의 바닥에 노출된 상기 식각 저지막(156)을 선택적으로 제거하여 상기 제 1 드레인 영역(114d)을 노출시키는 공통 콘택홀(157)을 형성한다. 그리고 상기 제 2 구동 게이트 패턴(110b)에 구비된 상기 제 1 캐핑막(108)의 일부와 그 일측벽을 덮는 제 1 스페이서(112)를 제거하여 상기 제 2 구동 게이트 패턴(110b)의 게이트 전극(106)을 노출시킨다.
도 20을 참조하면, 상기 반도체 기판(100)의 전면 상에 금속막(158)을 콘포말하게 적층한다. 그리고 열처리 공정을 진행하여 상기 금속막(158)과 상기 반도체 기판(100) 사이, 상기 금속막(158)과 상기 제 1 게이트 전극막(106) 사이, 상기 금속막(158)과 상기 제 1 반도체 단결정층(122) 사이, 상기 금속막(158)과 상기 에피택시얼 콘택 패턴(120a) 사이, 상기 금속막(158)과 상기 제 2 게이트 전극막(128) 사이, 그리고 상기 금속막(158)과 상기 제 2 반도체 단결정층(142) 사이에 오믹층(160)을 형성한다. 상기 반도체 기판(100) 상의 전면 상에 장벽금속막(또는 확산방지막, 162)을 콘포말하게 적층하고 도전막(164)을 적층하여 상기 공통 콘택홀(157)을 채운다. 상기 도전막(164)에 대해 평탄화 공정을 진행하여 상기 공통 콘택홀(157)을 채우는 공통 콘택플러그를 형성한다.
상기 적층된 트랜지스터 구조를 갖는 에스램 소자를 형성하는 방법에서 공통 콘택홀을 형성할 때, 식각 저지막을 이용할 수 있으므로, 반도체 기판의 손상없이 공통 콘택홀을 잘 형성할 수 있다. 따라서 에스램 소자에서 공통 콘택홀 형성에 따른 종래의 누설전류의 증가 또는 공통 콘택 저항의 증가와 같은 문제점을 해결할 수 있다.
상기 도 20의 에스램 소자에서, 상기 제 1 구동 게이트 패턴(110a)은 도 2에서 구동 트랜지스터들(TR1, TR4) 중의 하나의 게이트 패턴일 수 있고 상기 제 2 구동 게이트 패턴(110b)은 구동 트랜지스터들(TR1, TR4) 중의 나머지 하나의 게이트 패턴일 수 있다. 상기 도 20의 에스램 소자에서, 상기 제 1 부하 게이트 패턴(132a)은 도 2에서 부하 트랜지스터들(TR2, TR5) 중의 하나의 게이트 패턴일 수 있고 상기 제 2 부하 게이트 패턴(132b)은 구동 트랜지스터들 (TR2, TR5) 중의 나머지 하나의 게이트 패턴일 수 있다. 그리고 상기 전송 게이트 패턴(152)는 도 2에서 전송 트랜지스터들(TR3, TR6) 중의 하나일 수 있다. 상기 공통 콘택플러그는 도 2의 공통 단자들(C1, C2) 중의 하나일 수 있다.
따라서, 본 발명에 따른 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법에 따르면, 복수층의 층간절연막들과 반도체 단결정층을 패터닝하여 형성되는 공통 콘택홀의 위치가, 반도체 기판으로부터 에피택시얼막이 성장되는 영역의 위치와 다르다. 따라서 공통 콘택홀을 형성할 때 반도체 기판 상의 식각 저지막을 이용할 수 있어, 반도체 기판의 손상 없이 공통 콘택홀을 정확하게 형성할 수 있다. 따라서 상기 방법으로 형성된 반도체 장치에서는 공통 콘택의 저항이 증가되거 나 반도체 기판으로 누설전류가 증가하지 않는다.

Claims (19)

  1. 반도체 기판 상에 식각 저지막을 형성하는 단계;
    상기 식각 저지막 상에 하부층간절연막을 형성하는 단계;
    상기 하부층간절연막의 상부의 리세스된 영역에 위치하며 상기 식각 저지막과 접하지 않되 상기 하부층간절연막의 상부와 동일한 높이의 상부면을 갖는 에피택시얼 콘택 패턴을 형성하는 단계;
    반도체 단결정층을 형성하는 단계;
    상부층간절연막을 형성하는 단계;
    상기 상부층간절연막, 상기 반도체 단결정층 및 상기 하부층간절연막을 패터닝하여 상기 식각 저지막을 노출시키는 임시 공통 콘택홀을 형성하는 단계;
    상기 임시 공통 콘택홀에 의해 노출된 상기 식각 저지막을 제거하여 상기 반도체 기판을 노출시키는 공통 콘택홀을 형성하는 단계; 및
    상기 공통 콘택홀을 채우는 공통 콘택 플러그를 형성하는 단계를 구비하는 반도체 장치의 형성 방법.
  2. 제 1 항에 있어서,
    상기 에피택시얼 콘택 패턴을 형성하는 단계는,
    상기 하부 층간절연막과 상기 식각 저지막을 식각하여 상기 반도체 기판의 소정 영역을 노출시키되, 제 1 폭을 갖는 상부 콘택홀과, 상기 제 1 폭 보다 작은 제 2 폭을 갖되 상기 상부 콘택홀과 중첩되는 하부 콘택홀을 구비하는 이중 콘택홀을 형성하는 단계;
    상기 이중 콘택홀을 채우는 에피택시얼 콘택플러그를 형성하는 단계;
    상기 에피택시얼 콘택플러그를 식각하여 상기 하부 콘택홀과 중첩되며 상기 하부콘택홀에 의해 노출된 상기 반도체 기판을 다시 노출시키는 절연 콘택홀을 형성하는 동시에 상기 상부 콘택홀 안에 에피택시얼 콘택 패턴을 남기는 단계; 및
    상기 절연 콘택홀을 채우는 절연 콘택플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  3. 제 2 항에 있어서
    상기 식각 저지막을 형성하기 전에, 상기 반도체 기판 상에 제 1 트랜지스터를 형성하는 단계를 더 구비하며,
    상기 상부 층간절연막을 형성하기 전에, 상기 반도체 단결정층 상에 제 2 트랜지스터를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  4. 제 3 항에 있어서,
    상기 공통 콘택홀은 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중 적어도 하나의 게이트 전극을 노출시키는 것을 특징으로 하는 반도체 장치의 형성 방법.
  5. 반도체 기판 상에 차례로 적층된 식각저지막 및 제 1 층간절연막;
    상기 제 1 층간절연막과 상기 식각 저지막을 관통하여 상기 반도체 기판과 접하는 절연 콘택 플러그;
    상기 제 1 층간절연막 상에 위치하는 차례로 적층된 반도체 단결정층 및 제 2 층간절연막; 및
    상기 제 2 층간절연막, 상기 반도체 단결정층, 상기 제 1 층간절연막 및 상기 식각 저지막을 관통하여 상기 반도체 기판과 접하는 공통 콘택플러그를 구비하는 반도체 장치.
  6. 제 5 항에 있어서
    상기 반도체 기판 상에 위치하며 상기 식각 저지막으로 덮이는 제 1 트랜지스터; 및
    상기 반도체 단결정층 상에 위치하며 상기 제 2 층간절연막으로 덮이는 제 2 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 공통 콘택플러그는 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중 적어도 하나의 게이트 전극과 접하는 것을 특징으로 하는 반도체 장치.
  8. 제 5 항에 있어서,
    상기 절연 콘택플러그의 일 측벽과 정렬되는 일 측벽을 갖으며, 상기 제 1 층간절연막의 상부의 리세스된 영역에 위치하는 에피택시얼 콘택 패턴을 더 구비하는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판 상에 제 1 트랜지스터를 형성하는 단계;
    상기 반도체 기판 상에 식각 저지막을 콘포말하게 적층하는 단계;
    상기 식각 저지막 상에 제 1 층간절연막을 형성하는 단계;
    상기 제 1 층간절연막과 상기 식각 저지막을 식각하여 상기 반도체 기판을 노출시키되, 제 1 폭을 갖는 상부 콘택홀과, 상기 제 1 폭 보다 작은 제 2 폭을 갖되 상기 상부 콘택홀과 중첩되는 하부 콘택홀을 구비하는 이중 콘택홀을 형성하는 단계;
    상기 이중 콘택홀을 채우는 에피택시얼 콘택플러그를 형성하는 단계;
    상기 에피택시얼 콘택플러그를 식각하여, 상기 하부 콘택홀과 중첩되며, 상기 하부콘택홀에 의해 노출된 상기 반도체 기판을 다시 노출시키는 절연 콘택홀을 형성하는 동시에, 상기 상부 콘택홀 안에 에피택시얼 콘택 패턴을 남기는 단계;
    상기 절연 콘택홀을 채우는 절연 콘택플러그를 형성하는 단계;
    상기 에피택시얼 콘택 패턴과 접하는 반도체 단결정층을 형성하는 단계;
    상기 반도체 단결정층 상에 제 2 트랜지스터를 형성하는 단계;
    상기 반도체 단결정층을 덮는 제 2 층간절연막을 형성하는 단계;
    상기 제 2 층간절연막, 상기 반도체 단결정층 및 상기 제 1 층간절연막을 패터닝하여 상기 식각 저지막을 노출시키는 임시 공통 콘택홀을 형성하는 단계;
    상기 임시 공통 콘택홀에 의해 노출된 상기 식각 저지막을 제거하여 상기 반도체 기판을 노출시키는 공통 콘택홀을 형성하는 단계; 및
    상기 공통 콘택홀을 채우는 공통 콘택 플러그를 형성하는 단계를 구비하는 반도체 장치의 형성 방법.
  10. 제 9 항에 있어서,
    상기 공통 콘택홀은 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중 적어도 하나의 게이트 전극을 노출시키는 것을 특징으로 하는 반도체 장치의 형성 방법.
  11. 제 9 항에 있어서,
    상기 공통 콘택 플러그를 형성하기 전에,
    상기 공통 콘택홀에 의해 노출되는 상기 반도체 단결정층의 측면과 상기 반도체 기판의 상면에 오믹층을 형성하는 단계; 및
    확산방지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  12. 제 11 항에 있어서,
    상기 임시 공통 콘택홀을 형성할 때, 상기 에피택시얼 콘택 패턴의 일부도 패터닝되며,
    상기 오믹층은 상기 에피택시얼 콘택 패턴의 측벽에도 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  13. 제 9 항에 있어서,
    상기 에피택시얼 콘택플러그는 선택적 결정 성장 공정으로 형성되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  14. 제 9 항에 있어서,
    상기 반도체 단결정층을 형성하는 단계는,
    상기 에피택시얼 콘택플러그가 형성된 상기 반도체 기판 상에 비정형(amorphous) 반도체층을 적층하는 단계;
    열처리 공정을 진행하여 상기 비정형 반도체층의 비정형 구조를 단결정 구조로 변환하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  15. 제 9 항에 있어서,
    상기 임시 공통 콘택홀을 형성하기 전에,
    상기 제 2 층간절연막을 패터닝하여 상기 반도체 단결정층을 노출시키는 상부콘택홀을 형성하는 단계;
    상기 상부 콘택홀을 채우는 상부 에피택시얼 콘택플러그를 형성하는 단계;
    상기 제 2 층간절연막 상에 상기 상부 에피택시얼 콘택플러그와 접하는 상부 반도체 단결정층을 형성하는 단계;
    상기 상부 반도체 단결정층 상에 제 3 트랜지스터를 형성하는 단계; 및
    상기 상부 반도체 단결정층을 덮는 제 3 층간절연막을 형성하는 단계를 더 구비하되,
    상기 임시 공통 콘택홀을 형성할때, 상기 제 3 층간절연막, 상기 상부 반도체 단결정층 및 상기 상부 에피택시얼 콘택플러그도 식각되는 것을 특징으로 하는 반도체 장치의 형성 방법.
  16. 반도체 기판 상에 형성된 제 1 트랜지스터;
    상기 반도체 기판을 콘포말하게 덮는 식각저지막;
    상기 식각 저지막을 덮는 제 1 층간절연막;
    상기 제 1 층간절연막과 상기 식각 저지막을 관통하여 상기 반도체 기판과 접하는 절연 콘택 플러그;
    상기 제 1 층간절연막 상에 위치하는 반도체 단결정층;
    상기 반도체 단결정층 상에 위치하는 제 2 트랜지스터;
    상기 반도체 단결정층을 덮는 제 2 층간절연막; 및
    상기 제 2 층간절연막, 상기 반도체 단결정층, 상기 제 1 층간절연막 및 상기 식각 저지막을 관통하여 상기 반도체 기판과 접하는 공통 콘택플러그를 구비하 는 반도체 장치.
  17. 제 16 항에 있어서
    상기 공통 콘택플러그는 상기 제 1 트랜지스터와 상기 제 2 트랜지스터 중 적어도 하나의 게이트 전극과 접하는 것을 특징으로 하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 절연 콘택플러그의 일 측벽과 정렬되는 일 측벽을 갖으며, 상기 제 1 층간절연막의 상부의 리세스된 영역에 위치하는 에피택시얼 콘택 패턴을 더 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 공통 콘택플러그는 상기 에피택시얼 콘택 패턴을 관통하며,
    상기 공통 콘택플러그와 상기 반도체 단결정층 사이, 그리고 상기 공통 콘택플러그와 상기 에피택시얼 콘택 패턴 사이에 개재된 오믹층을 더 구비하는 것을 특징으로 하는 반도체 장치.
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