JP5808580B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5808580B2
JP5808580B2 JP2011123651A JP2011123651A JP5808580B2 JP 5808580 B2 JP5808580 B2 JP 5808580B2 JP 2011123651 A JP2011123651 A JP 2011123651A JP 2011123651 A JP2011123651 A JP 2011123651A JP 5808580 B2 JP5808580 B2 JP 5808580B2
Authority
JP
Japan
Prior art keywords
insulating layer
electrode
transistor
region
gate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011123651A
Other languages
English (en)
Other versions
JP2012015499A5 (ja
JP2012015499A (ja
Inventor
加藤　清
清 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2011123651A priority Critical patent/JP5808580B2/ja
Publication of JP2012015499A publication Critical patent/JP2012015499A/ja
Publication of JP2012015499A5 publication Critical patent/JP2012015499A5/ja
Application granted granted Critical
Publication of JP5808580B2 publication Critical patent/JP5808580B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
ところで、上述のような半導体素子を利用した記憶装置（単に半導体装置とも言う。）では、記憶容量の増大、製品単価抑制などの観点から、十分なサイズの低減が求められている。また、上述のような半導体素子を利用した記憶装置は、各種要求を満たす十分な機能を有しているとは言い難く、このため、記憶装置のさらなる高機能化が必要とされている。
上述の問題に鑑み、開示する発明の一態様では、高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
または、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置において、高度な集積化を実現することを目的の一とする。
開示する発明の一態様では、半導体装置が有するトランジスタの構成要素の側面（の一部）を一致させる。または、トランジスタを三次元的に集積化する。より具体的には、例えば、半導体装置の構成を以下のようなものにする。
開示する発明の一態様は、チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、ゲート絶縁層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。
ここで、チャネル形成領域は、酸化物半導体を含んで構成される場合がある。また、ゲート絶縁層と、ソース電極またはドレイン電極とには、同じ工程（例えば、同じエッチングガスを用いたドライエッチング工程など）で加工可能な材料が用いられている場合がある。また、ゲート絶縁層の側面は、チャネル長方向に垂直な側面の場合がある。
また、上記において、ゲート絶縁層上の、ソース電極またはドレイン電極と重畳する電極を有し、電極の側面の一部と、ゲート絶縁層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している場合がある。そして、チャネル形成領域を含む半導体層の側面の一部と、ソース電極またはドレイン電極の側面の別の一部と、は、平面方向から見て概略一致している場合がある。
開示する発明の別の一態様は、第１のチャネル形成領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のチャネル形成領域と重畳する第１のゲート電極と、第１のチャネル形成領域を挟む第１のソース領域および第１のドレイン領域と、を含む第１のトランジスタと、第２のチャネル形成領域を含む半導体層と、第２のチャネル形成領域と電気的に接続する第２のソース電極および第２のドレイン電極と、第２のチャネル形成領域と重畳する第２のゲート電極と、第２のチャネル形成領域と第２のゲート電極との間の第２のゲート絶縁層と、を含む第２のトランジスタと、を有し、第１のチャネル形成領域と第２のチャネル形成領域は、異なる半導体材料を主成分として構成され、第２のゲート絶縁層の側面の一部と、第２のソース電極または第２のドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。
ここで、第２のチャネル形成領域は、酸化物半導体を含んで構成される場合がある。また、第２のゲート絶縁層と、第２のソース電極および第２のドレイン電極とには、同じ工程で加工可能な材料が用いられている場合がある。また、第２のゲート絶縁層の側面は、チャネル長方向に垂直な側面の場合がある。また、第２のゲート絶縁層上の、第２のソース電極または第２のドレイン電極と重畳する電極を有し、電極の側面の一部と、第２のゲート絶縁層の側面の一部と、第２のソース電極または第２のドレイン電極の側面の一部と、は、平面方向から見て概略一致している場合がある。
また、上記において、第１のチャネル形成領域の側面の一部と、第１のゲート絶縁層の側面の一部と、第１のゲート電極の側面の一部と、は、平面方向から見て概略一致しており、第２のチャネル形成領域を含む半導体層の側面の一部と、第２のソース電極または第２のドレイン電極の側面の別の一部と、は、平面方向から見て概略一致している場合がある。また、第１のチャネル形成領域の側面は、第１のトランジスタのチャネル長方向に平行な側面の場合がある。また、第２のチャネル形成領域を含む半導体層の側面は、第２のトランジスタのチャネル長方向に平行な側面の場合がある。
また、上記において、第１のゲート電極と、第２のソース電極または第２のドレイン電極と、は、電気的に接続されている場合がある。また、第１のトランジスタおよび第２のトランジスタを複数有し、複数の第１のトランジスタの一における第１のソース領域または第１のドレイン領域は、隣接する第１のトランジスタにおける第１のドレイン領域または第１のソース領域と電気的に接続されている場合がある。
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
本明細書等において、「平面方向から見て、側面の一部が一致」とは、基板の表面（表面または裏面のいずれか）と垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。また、「概略一致」は、厳密な一致を要しない意味で用いる。例えば、「概略一致」の表現は、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。また、「チャネル長方向」とは、ソース領域（またはソース電極）からドレイン領域（またはドレイン電極）へと向かう方向、または、その反対の方向であって、ソース領域とドレイン領域との間隔が最小となる経路を通るものをいう。
また、本明細書等において「主成分」の用語は、含有率（原子％）が最大の成分をいう場合に用いる。これに従えば、例えば、いわゆる「シリコンウェハ」の主成分元素はシリコンである、ということができる。
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
開示する発明に係る半導体装置では、トランジスタの構成要素の側面（の一部）を一致させる態様を採用している。これにより、半導体装置の高集積化を実現することが可能である。特に、トランジスタを三次元的に集積化した構造においては、当該三次元的構成の採用による高集積化と相まって、より顕著な効果が得られる。
半導体装置の平面図および断面図。 半導体装置の作製工程に係る斜視図。 半導体装置の作製工程に係る斜視図。 半導体装置の作製工程に係る斜視図。 半導体装置の作製工程に係る斜視図。 半導体装置の作製工程に係る斜視図。 半導体装置の作製工程に係る斜視図。 半導体装置の回路図。 半導体装置の回路図。 タイミングチャート図。 半導体装置の回路図。 タイミングチャート図。 半導体装置を用いた電子機器を説明するための図。
開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図１乃至図７を参照して説明する。なお、図１乃至図７は、半導体装置およびその作製方法の説明のために、半導体装置の一部に相当する部分を抜き出して示したものであって、半導体装置の構成全てを示すものではないことを付記する。
〈半導体装置の断面構成および平面構成〉
図１は、半導体装置の構成の一例である。図１（Ａ）は、半導体装置の一部を示す平面図であり、図１（Ｂ）は、図１（Ａ）のＡ１−Ａ２における断面図である。図１に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２および容量素子１６４を有するものである。
ここで、第１の半導体材料と第２の半導体材料とは、異なる半導体材料を主成分として構成されることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。単結晶シリコンなどの酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。なお、本明細書等において「主成分」の用語は、含有率（原子％）が最大の成分をいう場合に用いる。これに従えば、例えば、いわゆる「シリコンウェハ」の主成分元素はシリコンである、ということができる。
なお、これらのトランジスタは、ｎチャネル型トランジスタとしても良いし、ｐチャネル型トランジスタとしても良い。
図１におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１０１に設けられたチャネル形成領域１３２と、チャネル形成領域を挟むように設けられた不純物領域１２８および不純物領域１３０と、チャネル形成領域１３２上に設けられたゲート絶縁層１１１と、ゲート絶縁層１１１上に設けられたゲート電極１２５と、を有する。ここで、不純物領域１２８および不純物領域１３０は、トランジスタのソース領域またはドレイン領域として機能する。また、不純物領域１２８は、高濃度に不純物元素が添加された領域であり、配線としても機能する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載にはドレイン領域が、含まれうる。
ここで、トランジスタ１６０を平面方向から見ると、基板１０１に設けられたチャネル形成領域１３２、ゲート絶縁層１１１およびゲート電極１２５の側面の一部は、概略一致している（図１（Ａ）参照）。特に、基板１０１に設けられたチャネル形成領域１３２、ゲート絶縁層１１１およびゲート電極１２５のチャネル長方向に平行な側面（例えば、図１（Ａ）の領域１５５に位置する側面）は概略一致している。このような平面レイアウトでトランジスタ１６０を形成することにより、トランジスタ１６０を含む半導体装置の高集積化を図ることができる。ここで、「平面方向から見て、側面の一部が一致」とは、基板１０１の表面（表面または裏面のいずれか）と垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。また、「概略一致」は、厳密な一致を要しない意味で用いる。例えば、「概略一致」の表現は、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。また、「チャネル長方向」とは、ソース領域からドレイン領域へと向かう方向、または、その反対の方向であって、ソース領域とドレイン領域との間隔が最小となる経路を通るものをいう。
また、図３（Ｂ）に示すように、基板１０１には、隣接するトランジスタ１６０どうしを分離する素子分離絶縁層１２１が埋め込まれており、また、図４（Ｃ）に示すように、トランジスタ１６０上に、ゲート電極１２５の上面を露出させるように絶縁層１３１が設けられている。なお、高集積化を実現するためには、図１に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２５の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１３０などを設けても良い。
ここで、絶縁層１３１は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁層１３１の表面は、二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さを１ｎｍ以下とすることが好ましい。絶縁層１３１の表面が平坦性に優れることで、その上に設けられるトランジスタ１６２の特性も高まるためである。
図１におけるトランジスタ１６２は、絶縁層１３１上に形成された、チャネル形成領域を含む酸化物半導体層１４１と、酸化物半導体層１４１の一部と接続するソース電極１４３およびドレイン電極１４５と、酸化物半導体層１４１を覆うゲート絶縁層１４７と、ゲート絶縁層１４７上に酸化物半導体層１４１と重畳するように設けられたゲート電極１４９と、を有する。ここで、トランジスタ１６２のソース電極１４３（ドレイン電極１４５の場合もある）と、トランジスタ１６０のゲート電極１２５とは電気的に接続されている。もちろん、開示する発明に係るトランジスタの接続関係はこれに限定されない。
ここで、酸化物半導体層１４１は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４１の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４１中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４１では、水素等のドナーに起因するキャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
また、絶縁層１３１の表面であって酸化物半導体層１４１と接する領域は、その二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。このように、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域にトランジスタ１６２のチャネル形成領域を設けることにより、トランジスタ１６２が微細化される状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を提供することが可能である。
ここで、トランジスタ１６２を平面方向から見ると、チャネル形成領域を含む酸化物半導体層１４１、ソース電極１４３（またはドレイン電極１４５）の側面の一部は概略一致している。特に、図５（Ｃ）に示すように、チャネル形成領域を含む酸化物半導体層１４１、ソース電極１４２（ソース電極１４３に対応）（またはドレイン電極１４５）のチャネル長方向に平行な側面（例えば、図１（Ａ）の領域１５７に位置する側面）は概略一致している。
また、同様に、トランジスタ１６２を平面方向から見ると、ゲート絶縁層１４７の側面の一部と、ソース電極１４３（またはドレイン電極１４５）の側面の一部は概略一致している。特に、図７に示すように、ゲート絶縁層１４７と、ソース電極１４３（またはドレイン電極１４５）のチャネル長方向に垂直な側面（例えば、図１（Ａ）の領域１５９に位置する側面）は概略一致している。
ここで、「平面方向から見て、側面の一部が一致」とは、基板１０１の表面（表面または裏面のいずれか）と垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。また、「概略一致」は、厳密な一致を要しない意味で用いる。例えば、「概略一致」の表現は、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。また、「チャネル長方向」とは、ソース領域からドレイン領域へと向かう方向、または、その反対の方向であって、ソース領域とドレイン領域との間隔が最小となる経路を通るものをいう。このような平面レイアウトでトランジスタ１６２を形成することにより、トランジスタ１６２を含む半導体装置の高集積化を図ることができる。
図１における容量素子１６４は、ソース電極１４３、ゲート絶縁層１４７、ゲート絶縁層１４７上の電極１５１、で構成される。すなわち、ソース電極１４３は、容量素子１６４の一方の電極として機能し、電極１５１は、容量素子１６４の他方の電極として機能することになる。一方で、開示する発明の一態様において、容量素子１６４は必須の構成ではないから、電極１５１などは適宜省略することも可能である。また、電極１５１の側面の一部は、トランジスタ１６２を平面方向から見ると、ゲート絶縁層１４７の側面の一部と、ソース電極１４３（またはドレイン電極１４５）の側面の一部と概略一致していることが好ましい。図７に示すように、電極１５１と、ゲート絶縁層１４７と、ソース電極１４３（またはドレイン電極１４５）のチャネル長方向に垂直な側面（例えば、図１（Ａ）の領域１５９に位置する側面）は概略一致していることが好ましい。
以上のように、トランジスタの構成要素の側面（の一部）を一致させる態様を採用することで、高度に集積化された半導体装置を実現することができる。特に、トランジスタを三次元的に集積化した構造においては、当該三次元的構成の採用による高集積化と相まって、より顕著な効果が得られる。なお、図１に示す半導体装置では、複数の領域（領域１５５、領域１５７、および領域１５９）においてトランジスタの構成要素の側面（の一部）を一致させているが、これらのうちの一のみが一致する場合であっても十分な効果を得ることが可能である。
なお、開示する発明に係る半導体装置の構成は、図１に示されるものに限定されない。開示する発明の一態様の技術的思想は、トランジスタの構成要素の側面（の一部）を一致させる態様とすることで半導体装置の高集積化を実現する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。
まず、半導体材料を含む基板１０１を用意する（図２（Ａ）参照）。なお、図２（Ａ）のＡ１−Ａ２における断面が、図１（Ｂ）に示される断面に相当する。以下、図２乃至図７において同様である。半導体材料を含む基板１０１としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１０１として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
半導体材料を含む基板１０１として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネル形成領域１３２となる領域に、不純物元素を添加しても良い。ここでは、トランジスタ１６０のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウム、ガリウムなどがある。
次に、基板１０１上に絶縁層１０３を形成する（図２（Ａ）参照）。絶縁層１０３は後のゲート絶縁層１１１となるものであり、例えば、半導体材料を含む基板１０１の表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。絶縁層１０３は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
次に、絶縁層１０３上に導電性材料を含む層１０５を形成する（図２（Ａ）参照）。導電性材料を含む層１０５は後のゲート電極１２５となるものである。導電性材料を含む層１０５は、リン、硼素等の一導電型を付与する不純物元素が添加された、多結晶シリコンなどの半導体材料を用いて形成することができる。また、導電性材料を含む層１０５は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成してもよい。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
次に、導電性材料を含む層１０５上に絶縁層１０７を形成する（図２（Ａ）参照）。絶縁層１０７は、後の工程で導電性材料を含む層１０５をエッチングする際に、導電性材料を含む層１０５のゲート電極１２５となる部分を保護する絶縁層１１５となるものである。絶縁層１０７は、後の工程で形成する素子分離絶縁層１２１とエッチングの選択比がとれる材料を用いて形成するのが好ましく、例えば、素子分離絶縁層１２１に酸化シリコンが用いられる場合には、絶縁層１０７には窒化シリコンなどを用いるのが好ましい。
それから、絶縁層１０７上にレジストマスク１０９を形成する（図２（Ａ）参照）。
次に、レジストマスク１０９を用いて、絶縁層１０７、導電性材料を含む層１０５、絶縁層１０３、および基板１０１の一部を選択的にエッチングして、レジストマスク１０９に覆われていない領域を除去する。これにより、ゲート絶縁層１１１、導電性材料を含む層１１３および絶縁層１１５が形成される（図２（Ｂ）参照）。また、これにより、後にチャネル形成領域１３２となる領域（上述のエッチングによって形成された、基板１０１の凸状の領域）の側面の一部と、ゲート絶縁層１１１の側面の一部と、後にゲート電極となる導電性材料を含む層１１３の側面の一部と、が、平面方向から見て概略一致することになる。また、上述の概略一致する側面（例えば、後にチャネル形成領域１３２となる領域の側面）は、チャネル長方向に平行な側面である。ここで、「平面方向から見て、側面の一部が一致」とは、基板１０１の表面に垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。また、「概略一致」は、厳密な一致を要しない意味で用いる。例えば、「概略一致」の表現は、上述のような、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。また、「チャネル長方向」とは、ソース領域からドレイン領域へと向かう方向、または、その反対の方向であって、ソース領域とドレイン領域との間隔が最小となる経路を通るものをいう。
上述のように、レジストマスク１０９を用いて、絶縁層１０７、導電性材料を含む層１０５、絶縁層１０３、および基板１０１の一部を一度にエッチングすることで、各構成要素を個別にエッチングして形成する場合に生じうる、マスクの位置合わせに起因する形状ばらつきを無くすことができる。これにより、マスクの位置合わせに余裕を持たせる必要が無くなるため、十分に集積度を高めることができる。
なお、上記エッチングの後には、レジストマスク１０９は除去する。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。また、導電性材料を含む層１０５、絶縁層１０３および基板１０１には、当該エッチング工程で条件変更により連続的に加工可能な材料を用いるのが好ましく、例えばドライエッチング工程においてガスの切り替えといった条件変更により連続的に加工可能な材料を用いるのが好ましい。特に好ましくは、導電性材料を含む層１０５、絶縁層１０３および基板１０１には、同じ工程（例えば、同じエッチングガスを用いたドライエッチング工程など）で加工可能な材料を用いる。
次に、基板１０１、ゲート絶縁層１１１、導電性材料を含む層１１３および絶縁層１１５を覆うように絶縁層１１７を形成する（図２（Ｃ）参照）。絶縁層１１７の形成方法は特に限定されないが、例えば、基板１０１、ゲート絶縁層１１１、導電性材料を含む層１１３および絶縁層１１５を熱酸化することにより得られる熱酸化膜で形成することができる。このように、絶縁層１１７を熱酸化で形成する場合には、例えば、ＣＶＤを用いた高温酸化膜を形成することが出来る。また、導電性材料を含む層１１３を、不純物元素が添加された多結晶シリコンなどの半導体材料を用いて形成する場合には、熱酸化を行って熱酸化膜を形成することが好ましい。この場合、熱酸化膜形成前後に加熱処理を行うことも可能である。このように熱酸化や加熱処理を行うことで、上述のエッチングの際に損傷した基板１０１、ゲート絶縁層１１１、導電性材料を含む層１１３および絶縁層１１５の一部を修復させることも可能である。
次に、基板１０１、ゲート絶縁層１１１、導電性材料を含む層１１３、絶縁層１１５および絶縁層１１７を覆うように絶縁層１１９を形成する（図３（Ａ）参照）。絶縁層１１９は後に素子分離絶縁層１２１となるものであり、酸化シリコンや窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを用いて形成される。
次に、少なくとも絶縁層１１５の一部が露出するように絶縁層１１９を加工して素子分離絶縁層１２１を形成し、その後、絶縁層１１５を除去することで、導電性材料を含む層１１３を露出させる（図３（Ｂ）参照）。絶縁層１１９の加工方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、ここでは、素子分離絶縁層１２１の上面が、導電性材料を含む層１１３の上面より低い位置に来るように、絶縁層１１９の一部を除去する例について示している。このとき、素子分離絶縁層１２１より上部に形成されている絶縁層１１７も同時に除去される場合がある。
次に、素子分離絶縁層１２１および導電性材料を含む層１１３上に絶縁層およびレジストマスク１２３を形成し、当該絶縁層を選択的にエッチングしてマスク１２４を形成する。また、導電性材料を含む層１１３を選択的にエッチングして、ゲート電極１２５を形成する（図３（Ｃ）参照）。上記絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができ、窒化酸化シリコンまたは窒化シリコンを用いて形成することが好ましい。なお、上記エッチングの際に、絶縁層１１７の一部が併せて除去される場合がある。
次に、上述のエッチングにより形成されたゲート電極１２５やレジストマスク１２３、マスク１２４などをマスクとして用い、領域１２７にリン（Ｐ）やヒ素（Ａｓ）などの不純物元素を照射して、基板１０１中に、チャネル形成領域１３２および不純物元素が添加された不純物領域１３０を形成する（図１、図３（Ｃ）参照）。当該工程の後には、レジストマスク１２３は除去する。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
なお、ゲート電極１２５のチャネル長方向の側面にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
また、ゲート電極１２５、不純物領域１３０等を覆うように金属層を形成し、熱処理によって当該金属層と半導体材料とを反応させて、金属化合物領域を形成しても良い。当該金属層は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層は、基板１０１を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。なお、このような金属化合物領域を形成する場合には、ゲート絶縁層１１１の一部をあらかじめ除去しておく必要がある。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域を形成した後には、金属層は除去する。
以上により、半導体材料を含む基板１０１を用いたトランジスタ１６０が形成される（図３（Ｃ）参照）。
次に、上述の工程により形成された各構成を覆うように、端部がマスク１２４と重畳するレジストマスク１２６を形成する。そして、当該レジストマスク１２６およびマスク１２４を用いて、ゲート絶縁層１１１、絶縁層１１７、および素子分離絶縁層１２１をエッチングし、その一部を選択的に除去する（図４（Ａ）参照）。この際、マスク１２４に用いられる材料によっては、マスク１２４の一部が選択的に除去されることもある（図４（Ａ）参照）。
そして、上述のマスク１２４やレジストマスク１２６などをマスクとして用い、基板１０１の露出した領域に、上記不純物領域１３０に添加されたものと同様の不純物元素を高濃度に添加して、不純物領域１２８を形成する（図１、図４（Ａ）参照）。不純物領域１２８は、不純物元素が高濃度に添加された領域であるから、配線として用いることも可能である。なお、当該工程の後には、マスク１２４およびレジストマスク１２６は除去する。
次に、上述の工程により形成された各構成を覆うように、絶縁層１２９を形成する（図４（Ｂ）参照）。絶縁層１２９は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２９に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２９には、これらの材料を用いた多孔質の絶縁層を適用しても良い。多孔質の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２９は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。絶縁層１２９は、単層構造としても良いし２層以上の積層構造としても良く、例えば、下層から順番に、酸化窒化シリコン層、窒化酸化シリコン層、酸化シリコン層となるような３層構造にすることもできる。
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２９にＣＭＰ処理を施して、ゲート電極１２５の上面を露出させた絶縁層１３１を形成する（図４（Ｃ）参照）。ゲート電極１２５の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能である。なお、トランジスタ１６２の特性を向上させるために、絶縁層１３１の表面は可能な限り平坦にしておくことが望ましく、この点においてはＣＭＰ処理が好適である。ＣＭＰ処理を用いる場合には、例えば、絶縁層１３１の表面を、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることができる。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
次に、絶縁層１３１、ゲート電極１２５などの上に酸化物半導体層１３３を形成する（図５（Ａ）参照）。酸化物半導体層１３３は、後に、トランジスタ１６２の構成要素である酸化物半導体層１４１に加工される。なお、絶縁層１３１の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。この場合には、下地として機能する絶縁層に開口部を形成して、ゲート電極１２５の上面を露出させておくことが望ましい。
酸化物半導体層１３３に用いる材料としては、例えば、インジウムを含有する酸化物半導体材料や、インジウムおよびガリウムを含有する酸化物半導体材料などがある。また、酸化物半導体層１３３に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、単元系金属の酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などがある。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層１３３をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］）の組成比を有するターゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）、（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］）の組成比を有するターゲットを用いることもできる。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
本実施の形態では、非晶質構造の酸化物半導体層１３３を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体層１３３の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
酸化物半導体層１３３の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１３３の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１３３を形成する。被処理物を熱しながら酸化物半導体層１３３を形成することにより、酸化物半導体層１３３に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
酸化物半導体層１３３の形成条件としては、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１３３の適切な厚さは、適用する酸化物半導体材料や、半導体装置の用途などにより異なるから、その厚さは、用いる材料や用途などに応じて選択すればよい。なお、上記のように絶縁層１３１を形成することにより、酸化物半導体層１３３のチャネル形成領域に相当する部分の形成表面を十分に平坦化することができるので、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。また、酸化物半導体層１３３のチャネル形成領域に相当する部分を平坦にすることができるため、平坦でない場合と比較して、リーク電流を低減することができる。
なお、酸化物半導体層１３３をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１３１の表面）の付着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
酸化物半導体層１３３の形成後には、酸化物半導体層１３３に対して熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１３３中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層１３３の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、後に形成される酸化物半導体層１３５の形成後や酸化物半導体層１４１の形成後、ゲート絶縁層１４７の形成後、ゲート電極１４９の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１３３を選択的にエッチングして酸化物半導体層１３５を形成する（図５（Ｂ）参照）。このエッチングにより、酸化物半導体層１４１のチャネル長方向の長さが決定される。酸化物半導体層１３３のエッチングは、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
そして、ゲート電極１２５、絶縁層１３１および酸化物半導体層１３５を覆うように導電層を成膜し、当該導電層を選択的にエッチングして、導電層１３７および導電層１３９を形成する（図５（Ｂ）参照）。導電層１３７および導電層１３９は、後にソース電極１４３およびドレイン電極１４５に加工される。なお、導電層の形成前に、導電層のエッチング工程における酸化物半導体層１３５の損傷を防ぐための保護絶縁層を酸化物半導体層１３５上に形成しても良い。
当該導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
当該導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４３、ドレイン電極１４５への加工が容易であるというメリットがある。
また、当該導電層は、導電性を有する金属酸化物を用いて形成しても良い。導電性を有する金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたもの、などを用いることができる。
なお、当該導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適である。また、形成されるソース電極１４３、およびドレイン電極１４５がテーパー形状となるように行っても良い。テーパー角は、例えば、３０°以上６０°以下とすることができる。
トランジスタ１６２のチャネル長（Ｌ）は、導電層１３７と導電層１３９（ソース電極１４３とドレイン電極１４５）の下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、十分に小さくすることが可能であり、これにより、回路の動作速度を高めることが可能である。
次に、酸化物半導体層１３５、導電層１３７および導電層１３９を選択的にエッチングして酸化物半導体層１４１、ソース電極１４２（後の工程でソース電極１４３に加工される。）、およびドレイン電極１４５を形成する（図５（Ｃ）参照）。当該エッチングによって、酸化物半導体層１４１の側面の一部と、ソース電極１４２の側面の一部（またはドレイン電極１４５の側面の一部）と、は、平面方向から見て概略一致することになる。また、上述の概略一致する側面（例えば、酸化物半導体層１４１の側面）は、チャネル長方向に平行な側面である。ここで、「平面方向から見て、側面の一部が一致」とは、基板１０１の表面に垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。また、「概略一致」は、厳密な一致を要しない意味で用いる。例えば、「概略一致」の表現は、上述のような、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。また、「チャネル長方向」とは、ソース電極１４２から、ドレイン電極１４５へと向かう方向、または、その反対の方向であって、ソース電極１４２と、ドレイン電極１４５との間隔が最小となる経路を通るものをいう。
上述のように、酸化物半導体層１３５、導電層１３７および導電層１３９を一度にエッチングすることで、各構成要素を個別にエッチングして形成する場合に生じうる、マスクの位置合わせに起因する形状ばらつきを無くすことができる。これにより、マスクの位置合わせに余裕を持たせる必要が無くなるため、十分に集積度を高めることができる。
なお、酸化物半導体層１３５、導電層１３７および導電層１３９のエッチングは、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。また、酸化物半導体層１３５、導電層１３７および導電層１３９には、同じ工程（例えば、同じエッチングガスを用いたドライエッチング工程など）で加工可能な材料を用いるのが好ましい。
次に、酸化物半導体層１４１を覆うようにゲート絶縁層１４６（後の工程でゲート絶縁層１４７に加工される。）を形成する（図６（Ａ）参照）。ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ガリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネート、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。なお、ゲート絶縁層１４６はトランジスタ１６２のゲート絶縁層として機能するだけでなく、容量素子１６４の誘電体としても機能する。
なお、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート、窒素が添加されたハフニウムシリケート、窒素が添加されたハフニウムアルミネートなどの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有しているため、電気的特性を確保しつつ、ゲート絶縁層を十分に厚くすることが可能である。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４１に酸素を供給し、酸化物半導体層１４１の酸素欠損を補填する。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。
上述のように、第１の熱処理と第２の熱処理を適用し、酸化物半導体層１４１中の不純物を低減し、酸素欠損を補填することで、酸化物半導体層１４１を、その主成分以外の不純物が極力含まれないように高純度化することができる。
なお、第２の熱処理に代えて、または、第２の熱処理と共に、酸素プラズマ処理を適用しても良い。酸素プラズマ処理によっても、酸化物半導体層１４１に酸素を供給し、酸化物半導体層１４１の酸素欠損を補填することができる。
次に、ゲート絶縁層１４６上にゲート電極１４９および電極１５１を形成する（図６（Ｂ）参照）。なお、ゲート電極１４９または電極１５１のチャネル長方向の側面にサイドウォール絶縁層を形成してもよい。このようにサイドウォール絶縁層を形成することにより、例えば、容量素子１６４の上部電極となる電極１５１の側面を保護し、容量素子１６４の上部電極と下部電極との間のリーク電流を抑えることができる。
ゲート電極１４９および電極１５１は、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４９および電極１５１となる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極１４３またはドレイン電極１４５などの場合と同様であり、これらの記載を参酌できる。
次に、上述の工程により形成された各構成を覆うように、端部が電極１５１と重畳するレジストマスク１５２を形成する。そして、当該レジストマスク１５２および電極１５１を用いて、ゲート絶縁層１４６、およびソース電極１４２（ドレイン電極１４５の場合もある）をエッチングし、その一部を選択的に除去し、ゲート絶縁層１４７およびソース電極１４３を形成する（図６（Ｃ）参照）。当該エッチングによって、ゲート絶縁層１４７の側面の一部と、ソース電極１４３の側面の一部（またはドレイン電極１４５の側面の一部）と、は、平面方向から見て概略一致することになる。さらに、ゲート絶縁層１４７の側面の一部と、ソース電極１４３の側面の一部（またはドレイン電極１４５の側面の一部）と、電極１５１の側面の一部とが、平面方向から見て概略一致することが好ましい。また、上述の概略一致する側面（例えば、ゲート絶縁層１４６の側面）は、チャネル長方向に垂直な側面である。ここで、「平面方向から見て、側面の一部が一致」とは、基板１０１の表面に垂直な方向から見て、対象物の側面が、一部の領域において重畳することを意味する。また、「概略一致」は、厳密な一致を要しない意味で用いる。例えば、「概略一致」の表現は、上述のような、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。また、「チャネル長方向」とは、ソース電極１４３から、ドレイン電極１４５へと向かう方向、または、その反対の方向であって、ソース電極１４３と、ドレイン電極１４５との間隔が最小となる経路を通るものをいう。
上述のエッチング工程によって、トランジスタ１６２のソース電極１４３（またはドレイン電極１４５）の分断を、最小の加工寸法で行うことができるため、半導体装置の集積度を十分に高めることができる。
なお、ゲート絶縁層１４７およびソース電極１４３（またはドレイン電極１４５）のエッチングは、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。また、ゲート絶縁層１４７およびソース電極１４３（またはドレイン電極１４５）には、当該エッチング工程で条件変更により連続的に加工可能な材料を用いるのが好ましく、例えばドライエッチング工程においてガスの切り替えといった条件変更により連続的に加工可能な材料を用いるのが好ましい。特に好ましくは、ゲート絶縁層１４７およびソース電極１４３（またはドレイン電極１４５）には、同じ工程（例えば、同じエッチングガスを用いたドライエッチング工程など）で加工可能な材料を用いる。
以上により、酸化物半導体層１４１を用いたトランジスタ１６２と、ソース電極１４３、電極１５１およびゲート絶縁層１４７からなる容量素子１６４とが完成する（図１、図７参照）。なお、上記トランジスタ１６２は、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４１を有するため、極めて優れた特性を示す。
なお、上述の工程で作製されたトランジスタ１６２は、オフ電流が十分に低減されているという特徴を有する。
上述の工程の後には、ゲート絶縁層１４７、ゲート電極１４９および電極１５１を覆うように絶縁層を形成しても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、当該絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層の態様で形成することができる。
また、当該絶縁層には、誘電率の低い材料や、誘電率の低い構造（多孔質の構造など）を用いることが望ましい。絶縁層の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
また、当該絶縁層は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層を形成することで、半導体装置を微細化した場合などにおいても、当該絶縁層上に、電極や配線などを好適に形成することができるためである。なお、当該絶縁層の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行うことができる。
また、上述の工程の後には、各種配線や電極などを形成しても良い。配線や電極は、いわゆるダマシン法、デュアルダマシン法などの方法を用いて形成することができる。
以上により、図１に示すような構成の半導体装置を作製することができる。
本実施の形態において示すように、トランジスタの構成要素の側面（の一部）を一致させる態様を採用することで、高度に集積化された半導体装置を実現することができる。特に、トランジスタを三次元的に集積化した構造においては、当該三次元的構成の採用による高集積化と相まって、より顕著な効果が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図８乃至図１２を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
〈基本回路〉
はじめに、基本的な回路構成およびその動作について、図８を参照して説明する。図８（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
ここで、トランジスタ１６２には、先の実施の形態で示した酸化物半導体を用いたトランジスタ１６２を適用することができる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
なお、トランジスタ１６０については特に限定されないが、先の実施の形態で示したトランジスタ１６０を適用することが好適である。また、情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
また、図８（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である。
図８（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体で形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
図８（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図８（Ａ−２）のように考えることが可能である。つまり、図８（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、トランジスタ１６０におけるソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ、およびＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑをトランジスタ１６０のゲート電極に与えることで、多値化を実現することができる。
〈応用例〉
次に、図８に示す回路を応用した、より具体的な回路構成および動作について、図９乃至図１２を参照して説明する。
図９に（ｍ×ｎ）ビットの記憶容量を有する半導体装置の回路図の一例を示す。
本発明の一態様に係る半導体装置は、ｍ本（ｍは２以上の整数）の信号線Ｓと、ｍ本のワード線ＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｋ本（ｋはｎ未満の自然数）のソース線ＳＬと、メモリセル１１００が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４といった周辺回路によって構成されている。ここで、メモリセル１１００としては、図８（Ａ−１）に示される構成が適用される。メモリセル１１００は各配線に並列に接続されている。
各メモリセル１１００は、第１のトランジスタ、第２のトランジスタ、容量素子をそれぞれ有している。各メモリセル１１００において、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線ＳＬと、第１のトランジスタのソース電極（ソース領域）とは、電気的に接続されている。さらに、ビット線ＢＬと、第２のトランジスタのソース電極またはドレイン電極の他方と、第１のトランジスタのドレイン電極とは電気的に接続され、ワード線ＷＬと、容量素子の電極の他方と、は電気的に接続され、信号線Ｓと、第２のトランジスタのゲート電極とは電気的に接続されている。つまり、ソース線ＳＬが、図８（Ａ−１）に示される構成における第１の配線（１ｓｔ Ｌｉｎｅ）に、ビット線ＢＬが第２の配線（２ｎｄ Ｌｉｎｅ）及び第３の配線（３ｒｄ Ｌｉｎｅ）に、信号線Ｓが第４の配線（４ｔｈ Ｌｉｎｅ）に、ワード線ＷＬが第５の配線（５ｔｈ Ｌｉｎｅ）に相当する。
また、図９に示すメモリセルアレイにおいて、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び信号線Ｓはマトリクスを構成する。ビット線ＢＬの一には、同じ列に配置されたｍ個のメモリセル１１００が接続されている。また、ワード線ＷＬの一、及び、信号線の一には、それぞれ同じ行に配置されたｎ個のメモリセル１１００が接続されている。また、ソース線ＳＬの本数は、ビット線ＢＬの本数よりも少ないため、ソース線ＳＬの一は、少なくとも異なるビット線ＢＬに接続されたメモリセル１１００を含む複数のメモリセルと接続する必要がある。すなわち、ソース線ＳＬの一には、ｊ個（ｊは（ｍ＋１）以上（ｍ×ｎ）以下の整数）のメモリセル１１００が接続されている。なお、ソース線ＳＬの一に接続された複数のメモリセル１１００が有する第１のトランジスタのソース領域は共通している。なお、ソース線ＳＬは、複数のビット線ＢＬに対して一本の割合で配置されている（すなわち、（ｎ／ｋ）が整数である）のが好ましく、この場合、各ソース線ＳＬに接続されるメモリセル１１００の数が等しいとすれば、ソース線ＳＬの一には、（ｍ×ｎ／ｋ）個のメモリセル１１００が接続される。
図９に示すメモリセルアレイのように、メモリセル１１００の一と他のメモリセル１１００とを接続するソース線ＳＬの一を、少なくとも異なるビット線ＢＬに接続されたメモリセルを含む複数のメモリセル１１００と接続する構成として、ソース線ＳＬの本数をビット線ＢＬの本数より少なくすることで、ソース線の数を十分に少なくすることができるため、半導体装置の集積度を向上させることができる。
ビット線ＢＬは、第１の駆動回路１１１１と電気的に接続されており、ソース線ＳＬは、第２の駆動回路１１１２と電気的に接続されており、信号線Ｓは第３の駆動回路１１１３と電気的に接続されており、ワード線ＷＬは、第４の駆動回路１１１４と電気的に接続されている。なお、ここでは、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４は、それぞれ独立に設けているが、開示する発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても良い。
次に、書き込み動作および読み出し動作について説明する。図１０は、図９に示す半導体装置の書き込み動作および読出し動作のタイミングチャートの一例である。
なお、ここでは、簡単のため、２行×２列のメモリセルアレイで構成される半導体装置の動作について説明するが、開示する発明はこれに限定されない。
第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）への書き込みを行う場合と、第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）からの読み出しを行う場合について説明する。なお、以下では、メモリセル（１，１）へ書き込むデータを”１”とし、メモリセル（１，２）へ書き込むデータを”０”とする場合について説明する。
はじめに、書き込みについて説明する。まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ（２）に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。
また、第１列目のビット線ＢＬ（１）に電位Ｖ２を与え、２列目のビット線ＢＬ（２）には電位０Ｖを与える。
その結果、メモリセル（１，１）のノードＦＧには電位Ｖ２が、メモリセル（１，２）のノードＦＧには電位０Ｖが与えられる。ここでは、電位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みを終了する。なお、電位Ｖ２は、電位Ｖ１と同程度または電位Ｖ１以下とするのが好ましい。
なお、書き込み動作の間、第１行目のワード線ＷＬ（１）及び第２行目のワード線ＷＬ（２）は電位０Ｖとしておく。また、書き込み終了時には、第１列目のビット線ＢＬ（１）の電位を変化させる前に第１行目の信号線Ｓ（１）を電位０Ｖとする。書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジスタのソース電極とドレイン電極の間の抵抗状態が変化する、ワード線ＷＬに接続される端子の電圧をいうものとする。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
次に、読み出しについて説明する。ここで、ビット線ＢＬには、図１１に示す読み出し回路が電気的に接続されているとする。
まず、第１行目のワード線ＷＬ（１）に電位０Ｖを与え、第２行目のワード線ＷＬ（２）には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ＷＬ（１）を電位０Ｖとすると、第１行目において、データ”０”が保持されているメモリセルの第１のトランジスタはオフ状態、データ”１”が保持されているメモリセルの第１のトランジスタはオン状態となる。ワード線ＷＬ（２）を電位ＶＬとすると、第２行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。
その結果、ビット線ＢＬ（１）−ソース線ＳＬ間は、メモリセル（１，１）の第１のトランジスタがオン状態であるため低抵抗状態となり、ビット線ＢＬ（２）−ソース線ＳＬ間は、メモリセル（１，２）の第１のトランジスタがオフ状態であるため、高抵抗状態となる。ビット線ＢＬ（１）、ビット線ＢＬ（２）に接続される読み出し回路は、ビット線の抵抗状態の違いから、データを読み出すことができる。
なお、読み出し動作の間、信号線Ｓ（１）には電位０Ｖを、信号線Ｓ（２）には電位ＶＬを与え、第２のトランジスタを全てオフ状態としておく。第１行目のノードＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ（１）を電位０Ｖとすることで第２のトランジスタを全てオフ状態とすることができる。一方、２行目のノードＦＧの電位は、ワード線ＷＬ（２）に電位ＶＬが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第２のトランジスタがオン状態となることを防止するために、信号線Ｓ（２）をワード線ＷＬ（２）と同じ低電位（電位ＶＬ）とする。つまり、読み出しを行わない行では、信号線Ｓとワード線ＷＬとを同じ低電位（電位ＶＬ）とする。以上により、第２のトランジスタを全てオフ状態とすることができる。
読み出し回路として、図１１に示す回路を用いる場合の出力電位について説明する。図１１に示す読出し回路では、ビット線ＢＬは、リードイネーブル信号（ＲＥ信号）によって制御されるスイッチを介して、クロックドインバータ、および、電位Ｖ１を与えられた配線にダイオード接続されたトランジスタに接続される。また、ソース線ＳＬには定電位（例えば０Ｖ）を与えておく。ビット線ＢＬ（１）−ソース線ＳＬ間は低抵抗であるため、クロックドインバータには低電位が入力され、出力Ｄ（１）はＨｉｇｈとなる。ビット線ＢＬ（２）−ソース線ＳＬ間は高抵抗であるため、クロックドインバータには高電位が入力され、出力Ｄ（２）はＬｏｗとなる。
動作電位は、例えば、Ｖ１＝２Ｖ、Ｖ２＝１．５Ｖ、ＶＨ＝２Ｖ、ＶＬ＝−２Ｖとすることができる。
次に、上述の書き込み動作とは異なる書き込み動作について説明する。書き込むデータは上述の書き込み動作と同じとする。図１２は、当該書き込み動作および読出し動作のタイミングチャートの一例である。
図１０に示すタイミングチャートを用いた書き込み（１行目の書き込み）では、書き込み時のワード線ＷＬ（２）の電位を電位０Ｖとしているため、例えばメモリセル（２，１）またはメモリセル（２，２）に書き込まれているデータがデータ”１”である場合には、ビット線ＢＬ（１）とビット線ＢＬ（２）間に定常電流が流れることになる。第１行目の書き込み時には、第２行目のメモリセルが有する第１のトランジスタがオン状態となり、ビット線ＢＬ（１）とビット線ＢＬ（２）が、ソース線を介して低抵抗で接続されるためである。図１２に示す書き込み動作は、このような定常電流の発生を防止する方法である。
まず、第１行目の信号線Ｓ（１）に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ（２）に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。
また、第１列目のビット線ＢＬ（１）に電位Ｖ２を与え、２列目のビット線ＢＬ（２）には電位０Ｖを与える。
その結果、メモリセル（１，１）のノードＦＧには電位Ｖ２が、メモリセル（１，２）のノードＦＧには電位０Ｖが与えられる。ここでは、電位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線Ｓ（１）の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みを終了する。
なお、書き込み動作の間、第１行目のワード線ＷＬ（１）の電位は電位０Ｖに、第２行目のワード線ＷＬ（２）の電位は電位ＶＬとしておく。第２行目のワード線ＷＬ（２）を電位ＶＬとすることで、第２行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。また、書き込み動作の間、ソース線ＳＬには電位Ｖ２を与える。書き込みデータが全て”０”の場合には、ソース線には電位０Ｖを与えても構わない。
また、書き込み終了時には、第１列目のビット線ＢＬ（１）の電位を変化させる前に第１行目の信号線Ｓ（１）を電位０Ｖとする。書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
当該書き込み動作において、書き込みを行わない行（この場合には第２行目）のメモリセルの第１のトランジスタはオフ状態であるから、ビット線とソース線の間の定常電流が問題になるのは、書き込みを行う行のメモリセルのみである。書き込みを行う行のメモリセルにデータ”０”を書き込む場合には、該メモリセルが有する第１のトランジスタはオフ状態となるため、定常電流の問題は生じない。一方で、書き込みを行う行のメモリセルにデータ”１”を書き込む場合には、該メモリセルが有する第１のトランジスタはオン状態となるため、ソース線ＳＬとビット線ＢＬ（この場合にはビット線ＢＬ（１））との間に電位差が存在する場合には、定常電流が発生する。そこで、ソース線ＳＬの電位を、ビット線ＢＬ（１）の電位Ｖ２と同じとすることで、ビット線とソース線の間の定常電流を防止できる。
以上のように、当該書き込み動作によって、書き込み時の定常電流の発生を防止できることがわかる。つまり、当該書き込み動作では、書き込み動作時の消費電力を十分に抑制することができる。
なお、読み出し動作については、上述の読み出し動作と同様である。
本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
本実施の形態に示す半導体装置では、トランジスタの構成要素の側面（の一部）を一致させる態様を採用することで、高度に集積化された半導体装置を実現することができる。特に、トランジスタを三次元的に集積化した構造においては、当該三次元的構成の採用による高集積化と相まって、より顕著な効果が得られる。これにより、高度に集積化された半導体装置を実現し、メモリセルの占有面積を低減することができるので、単位面積あたりの記憶容量を増加させることができる。
なお、開示する発明に係る半導体装置の回路構成は、図９に示されるものに限定されない。例えば、メモリセル１１００を構成するトランジスタ１６２が並列に接続されることなく、配線に対して直列に接続されるような構成の回路としても良いし、メモリセル１１００を構成するトランジスタ１６０が並列に接続されることなく、配線に対して直列に接続されるような構成の回路としても良い。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１３を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図１３（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、該半導体装置の高集積化を実現することが可能であり、また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図１３（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、該半導体装置の高集積化を実現することが可能であり、また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図１３（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、該半導体装置の高集積化を実現することが可能であり、また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図１３（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１３（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、該半導体装置の高集積化を実現することが可能であり、また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図１３（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、該半導体装置の高集積化を実現することが可能であり、また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図１３（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、該半導体装置の高集積化を実現することが可能であり、また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、該半導体装置の高集積化を実現することが可能であり、また、消費電力を低減した電子機器が実現される。
１０１ 基板
１０３ 絶縁層
１０５ 導電性材料を含む層
１０７ 絶縁層
１０９ レジストマスク
１１１ ゲート絶縁層
１１３ 導電性材料を含む層
１１５ 絶縁層
１１７ 絶縁層
１１９ 絶縁層
１２１ 素子分離絶縁層
１２３ レジストマスク
１２４ マスク
１２５ ゲート電極
１２６ レジストマスク
１２７ 領域
１２８ 不純物領域
１２９ 絶縁層
１３０ 不純物領域
１３１ 絶縁層
１３２ チャネル形成領域
１３３ 酸化物半導体層
１３５ 酸化物半導体層
１３７ 導電層
１３９ 導電層
１４１ 酸化物半導体層
１４２ ソース電極
１４３ ソース電極
１４５ ドレイン電極
１４６ ゲート絶縁層
１４７ ゲート絶縁層
１４９ ゲート電極
１５１ 電極
１５２ レジストマスク
１５５ 領域
１５７ 領域
１５９ 領域
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１１００ メモリセル
１１１１ 駆動回路
１１１２ 駆動回路
１１１３ 駆動回路
１１１４ 駆動回路

Claims (12)

  1. チャネル形成領域を含む半導体層と、
    前記チャネル形成領域と電気的に接続されたソース電極と、
    前記チャネル形成領域と電気的に接続されたドレイン電極と、
    前記チャネル形成領域と重なるゲート電極と、
    前記チャネル形成領域と前記ゲート電極との間のゲート絶縁層と、
    前記ゲート絶縁層上に電極と、を有し、
    前記ソース電極の上面と、前記ドレイン電極の上面とは、前記ゲート絶縁層に覆われており、
    前記ソース電極と前記ドレイン電極とは、金属、金属酸化物、または金属窒化物を含み、
    前記ソース電極は、前記半導体層の側面と接する領域を有し、
    前記ドレイン電極は、前記半導体層の側面と接する領域を有し、
    前記ゲート絶縁層の側面の一部と、前記ソース電極または前記ドレイン電極の側面の一部と、は、平面方向から見て概略一致しており、
    前記電極は、前記ゲート絶縁層を介して、前記ソース電極または前記ドレイン電極と重なる領域を有し、
    前記電極の側面の一部と、前記ゲート絶縁層の側面の一部とは、平面方向から見て概略一致していることを特徴とする半導体装置。
  2. 請求項１において、
    前記チャネル形成領域は、酸化物半導体を含むことを特徴とする半導体装置。
  3. 請求項１または２において、
    前記ゲート絶縁層と、前記ソース電極または前記ドレイン電極と、は、同じ工程で加工可能な材料を含むことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記ゲート絶縁層の側面の一部は、チャネル長方向に対し垂直であることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれか一において、
    前記半導体層の側面の一部と、前記ソース電極または前記ドレイン電極の側面の別の一部と、は、平面方向から見て概略一致していることを特徴とする半導体装置。
  6. 第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタは、
    半導体基板に設けられたソース領域と、
    前記半導体基板に設けられたドレイン領域と、
    前記半導体基板に設けられ、前記ソース領域と前記ドレイン領域との間の第１のチャネル形成領域と、
    前記第１のチャネル形成領域上の第１のゲート絶縁層と、
    前記第１のゲート絶縁層上に設けられ、前記第１のチャネル形成領域と重なる第１のゲート電極と、を有し、
    前記第２のトランジスタは、
    第２のチャネル形成領域を含む半導体層と、
    前記第２のチャネル形成領域と電気的に接続されたソース電極と、
    前記第２のチャネル形成領域と電気的に接続されたドレイン電極と、
    前記第２のチャネル形成領域と重なる第２のゲート電極と、
    前記第２のチャネル形成領域と前記第２のゲート電極との間の第２のゲート絶縁層と、を有し、
    前記第１のチャネル形成領域と前記第２のチャネル形成領域とは、互いに異なる半導体材料を含み、
    前記ソース電極の上面と、前記ドレイン電極の上面とは、前記第２のゲート絶縁層に覆われており、
    前記第１のゲート電極は、前記ソース電極または前記ドレイン電極と接する領域を有し、
    前記ソース電極と前記ドレイン電極とは、金属、金属酸化物、または金属窒化物を含み、
    前記ソース電極は、前記半導体層の側面と接する領域を有し、
    前記ドレイン電極は、前記半導体層の側面と接する領域を有し、
    前記第２のゲート絶縁層の側面の一部と、前記ソース電極または前記ドレイン電極の側面の一部と、は、平面方向から見て概略一致していることを特徴とする半導体装置。
  7. 請求項６において、
    前記第２のチャネル形成領域は、酸化物半導体を含むことを特徴とする半導体装置。
  8. 請求項６または７において、
    前記第２のゲート絶縁層と、前記ソース電極および前記ドレイン電極と、は、同じ工程で加工可能な材料を含むことを特徴とする半導体装置。
  9. 請求項６乃至８のいずれか一において、
    前記第２のゲート絶縁層の側面の一部は、前記第２のチャネル形成領域のチャネル長方向に対し垂直であることを特徴とする半導体装置。
  10. 請求項６乃至９のいずれか一において、
    前記第２のゲート絶縁層上に電極を有し、
    前記電極は、前記第２のゲート絶縁層を介して、前記ソース電極または前記ドレイン電極と重なる領域を有し、
    前記電極の側面の一部と、前記第２のゲート絶縁層の側面の一部とは、平面方向から見て概略一致していることを特徴とする半導体装置。
  11. 請求項６乃至１０のいずれか一において、
    前記半導体層の側面の一部と、前記ソース電極または前記ドレイン電極の側面の別の一部と、は、平面方向から見て概略一致していることを特徴とする半導体装置。
  12. 請求項６乃至１１のいずれか一において、
    前記第１のトランジスタを複数有し、
    前記第２のトランジスタを複数有し、
    前記複数の第１のトランジスタのうち、一におけるソース領域またはドレイン領域は、前記一と隣接する他の一におけるドレイン領域またはソース領域と電気的に接続されており、
    前記複数の第２のトランジスタのうち、一におけるソース電極またはドレイン電極は、前記一と隣接する他の一におけるソース電極またはドレイン電極と電気的に接続されていることを特徴とする半導体装置。
JP2011123651A 2010-06-04 2011-06-01 半導体装置 Expired - Fee Related JP5808580B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011123651A JP5808580B2 (ja) 2010-06-04 2011-06-01 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010129349 2010-06-04
JP2010129349 2010-06-04
JP2011123651A JP5808580B2 (ja) 2010-06-04 2011-06-01 半導体装置

Publications (3)

Publication Number Publication Date
JP2012015499A JP2012015499A (ja) 2012-01-19
JP2012015499A5 JP2012015499A5 (ja) 2014-07-10
JP5808580B2 true JP5808580B2 (ja) 2015-11-10

Family

ID=45063782

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011123651A Expired - Fee Related JP5808580B2 (ja) 2010-06-04 2011-06-01 半導体装置

Country Status (5)

Country Link
US (1) US8884283B2 (ja)
JP (1) JP5808580B2 (ja)
KR (1) KR101894897B1 (ja)
TW (1) TWI557881B (ja)
WO (1) WO2011152233A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
KR102097171B1 (ko) * 2012-01-20 2020-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9343468B1 (en) * 2015-03-26 2016-05-17 Texas Instruments Incorporated Feed-forward bidirectional implanted split-gate flash memory cell

Family Cites Families (127)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0654782B2 (ja) * 1985-02-08 1994-07-20 セイコー電子工業株式会社 薄膜トランジスタ装置の製造方法
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH04206775A (ja) * 1990-11-30 1992-07-28 Casio Comput Co Ltd 薄膜トランジスタ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06252171A (ja) * 1993-03-02 1994-09-09 Hitachi Ltd アクティブマトリクスパネルの製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR0147352B1 (ko) * 1995-05-17 1998-08-01 김주용 다이나믹 램의 셀 및 그 제조방법
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH11330076A (ja) * 1998-05-20 1999-11-30 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4823408B2 (ja) * 2000-06-08 2011-11-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
EP1312120A1 (en) * 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
DE10248723A1 (de) * 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensatoren und mit vorzugsweise planaren Transistoren und Herstellungsverfahren
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100598737B1 (ko) * 2003-05-06 2006-07-10 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR100604870B1 (ko) * 2004-06-16 2006-07-31 삼성전자주식회사 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR101107269B1 (ko) 2004-12-31 2012-01-19 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US7528447B2 (en) * 2005-04-06 2009-05-05 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR100730361B1 (ko) * 2007-01-10 2007-06-19 실리콘 디스플레이 (주) 이미지 센서가 내장된 능동구동 유기발광다이오드
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
US8748879B2 (en) * 2007-05-08 2014-06-10 Idemitsu Kosan Co., Ltd. Semiconductor device, thin film transistor and a method for producing the same
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009076653A (ja) 2007-09-20 2009-04-09 Toshiba Corp 半導体装置及びその製造方法
JP5366517B2 (ja) * 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
WO2009090969A1 (en) * 2008-01-15 2009-07-23 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR102187427B1 (ko) * 2008-09-19 2020-12-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105702631B (zh) 2009-12-28 2019-05-28 株式会社半导体能源研究所 半导体器件
KR101762316B1 (ko) 2009-12-28 2017-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
WO2011152254A1 (en) 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
KR20130079450A (ko) 2013-07-10
TWI557881B (zh) 2016-11-11
US20110297939A1 (en) 2011-12-08
JP2012015499A (ja) 2012-01-19
WO2011152233A1 (en) 2011-12-08
TW201220480A (en) 2012-05-16
US8884283B2 (en) 2014-11-11
KR101894897B1 (ko) 2018-09-04

Similar Documents

Publication Publication Date Title
KR102026027B1 (ko) 반도체 장치
JP6116737B2 (ja) 半導体装置及び半導体装置の作製方法
JP5695934B2 (ja) 半導体装置
JP5947842B2 (ja) 半導体装置
JP5694045B2 (ja) 半導体装置
JP5695912B2 (ja) 半導体装置
JP5604290B2 (ja) 半導体装置
JP6360925B2 (ja) 半導体装置の作製方法
JP5687960B2 (ja) 半導体装置
JP5666933B2 (ja) 半導体装置
JP5825742B2 (ja) 半導体装置
JP5681570B2 (ja) 半導体装置
JP5690675B2 (ja) 半導体装置
JP2012039059A (ja) 半導体装置
JP2011166128A (ja) 半導体装置
JP5808580B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140527

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140527

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150507

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150512

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150619

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150818

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150909

R150 Certificate of patent or registration of utility model

Ref document number: 5808580

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees