TWI822856B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施形態提供一種可減少消耗電力之半導體記憶裝置。 實施形態之半導體記憶裝置包含：第1配線BL；第2配線SL；第3配線SG；第4配線WL；第5配線TG；半導體層46，其一端位於第4配線與第5配線之間，另一端連接於第1配線；記憶胞MC；導電層，其一端連接於第2配線，另一端連接於半導體層；第1絕緣層45，其以延伸存在於第3配線與半導體層之間、第4配線與半導體層之間、及第5配線與導電層之間之方式設置；氧化物半導體層44，其以延伸存在於第4配線與第1絕緣層之間、及第5配線與第1絕緣層之間之方式設置；以及第2絕緣層43，其以延伸存在於第4配線與氧化物半導體層之間、及第5配線與氧化物半導體層之間之方式設置。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
近年來，利用資訊終端或網際網路、雲等處理之資料量爆發性地增加。隨之，要求記憶體裝置之大容量化、位元成本之降低。
理想之記憶體裝置係高速性、高記憶密度及低位元成本之非揮發性半導體記憶裝置。現狀下，不存在滿足所有要求之記憶體裝置，而係根據用途將合適之記憶體裝置提供給用戶。
本發明所要解決之問題係提供一種能夠減少消耗電力之半導體記憶裝置。
實施形態之半導體記憶裝置包含：第1配線；第2配線，其於第1方向上設置於第1配線之上方；第3配線，其於第1方向上設置於第1配線與第2配線之間之位置；第4配線，其於第1方向上設置於第2配線與第3配線之間之位置；第5配線，其於第1方向上設置於第2配線與第4配線之間之位置；半導體層，其於第1方向延伸，且於第1方向上一端位於第4配線與第5配線之間，另一端連接於第1配線；記憶胞，其對半導體層與第4配線之間施加電壓並記憶資訊；導電層，其於第1方向延伸，且於第1方向上一端連接於第2配線，另一端連接於半導體層；第1絕緣層，其於第1方向延伸，且以延伸存在於第3配線與半導體層之間、第4配線與半導體層之間、及第5配線與導電層之間之方式設置；氧化物半導體層，其於第1方向延伸，且以延伸存在於第4配線與第1絕緣層之間、及第5配線與第1絕緣層之間之方式設置；以及第2絕緣層，其於第1方向延伸，且以延伸存在於第4配線與氧化物半導體層之間、及第5配線與氧化物半導體層之間之方式設置。
以下，參照圖式，對實施形態進行說明。於該說明時，對具有大致相同之功能及構成之構成要素標註相同符號。又，以下所示之各實施形態係例示用來將該實施形態之技術思想具體化之裝置或方法之實施形態，實施形態之技術思想並非將構成零件之材質、形狀、構造、配置等特定為下述情況。實施形態之技術思想可於申請專利範圍中添加各種變更。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。於本實施形態中，對在記憶胞之電荷儲存層使用氧化物半導體之情形進行說明。
1.1構成 1.1.1半導體記憶裝置之構成 首先，使用圖1對半導體記憶裝置1之整體構成進行說明。再者，於圖1之例子中，利用箭頭線表示各區塊之連接之一部分，但各區塊間之連接並不限定於此。
如圖1所示，半導體記憶裝置1電性連接於主機設備2。主機設備2例如係記憶體控制器或處理器(例如CPU(Central Processing Unit，中央處理單元))等。
半導體記憶裝置1例如響應來自主機設備2之要求(指令)，而執行資料之讀出動作、寫入動作、及刪除動作等。
主機設備2設置於半導體記憶裝置1之外部。再者，半導體記憶裝置1亦可設置於主機設備2之內部。
主機設備2當使半導體記憶裝置1動作時，將指令、位址、及各種控制信號發送至半導體記憶裝置1。更具體而言，例如，主機設備2於半導體記憶裝置1之寫入動作時，將應寫入之資料(應記憶之資料)與寫入指令一同發送至半導體記憶裝置1。又，例如，主機設備2於半導體記憶裝置1之讀出動作時，接收自半導體記憶裝置1讀出之資料作為對讀出指令之應答。
半導體記憶裝置1包含記憶胞陣列10、解碼器11、列控制電路12、行控制電路13、寫入/讀出電路14、輸入輸出電路15、電壓產生電路16、及定序器17。
記憶胞陣列10例如包含1個或複數個子陣列。子陣列包含非揮發地記憶資料之複數個記憶體單元MU。子陣列包含沿著列方向配置之複數條字元線、傳送閘極線、及選擇閘極線。又，子陣列包含沿著行方向配置之複數條位元線及源極線。記憶體單元MU與字元線、傳送閘極線、選擇閘極線、位元線、及源極線建立關聯而配置於m×n個(m及n為1以上之整數)矩陣上。
解碼器11對自主機設備2供給之位址進行解碼。利用解碼器11對記憶胞陣列10之列位址、及記憶胞陣列10之行位址進行解碼。
列控制電路12基於利用解碼器11所得之列位址之解碼結果，控制配置於記憶胞陣列10之列方向之字元線、傳送閘極線、及選擇閘極線。更具體而言，列控制電路12基於列位址來選擇子陣列。進而，列控制電路12選擇所選擇之子陣列中之列方向，將自電壓產生電路16供給之電壓施加至字元線等。例如，列控制電路12包含字元線驅動器(字元線選擇電路)等。
行控制電路13基於利用解碼器11所得之行位址之解碼結果，控制配置於記憶胞陣列10之行方向之位元線及源極線。行控制電路13包含BL選擇電路18及SL選擇電路19。
BL選擇電路18基於行位址，選擇1條或複數條位元線。
SL選擇電路19基於行位址，選擇1條或複數條源極線。
寫入/讀出電路14基於寫入指令及讀出指令，進行針對記憶胞陣列10內所選擇之記憶體單元MU之資料之寫入動作及讀出動作。例如，寫入/讀出電路14包含資料暫存器、寫入驅動器、讀出驅動器、及感測放大器等。
輸入輸出電路15作為半導體記憶裝置1之內部介面發揮功能。輸入輸出電路15自主機設備2接收資料、指令、控制信號、及位址等。輸入輸出電路15將自記憶胞陣列10讀出之資料向主機設備2發送。例如，輸入輸出電路15包含能夠暫時保持資料、指令、信號、及位址之鎖存電路。
電壓產生電路16產生用於寫入動作及讀出動作等之各種電壓。電壓產生電路16將所產生之電壓供給至列控制電路12、行控制電路13、及寫入/讀出電路14等。
定序器17基於指令及控制信號，以執行主機設備2所要求之動作之方式控制半導體記憶裝置1內之各電路10～16之動作。
1.1.2記憶胞陣列之電路構成 接下來，使用圖2，對記憶胞陣列10之電路構成進行說明。於圖2之例子中，為了使說明簡略，而表示記憶胞陣列10內之m×n個記憶體單元MU中之呈2×2(m＝n＝2)排列之記憶體單元MU。再者，於以下說明中，將電晶體之源極或汲極之其中一者稱為「電晶體之一端」，將源極或汲極之另一者稱為「電晶體之另一端」。
如圖2所示，於記憶胞陣列10內，複數個(此處為4個)記憶體單元MU沿著列方向及行方向排列。
複數條(此處為2條)位元線BL(BL1及BL2)以與排列於列方向之記憶體單元MU之個數對應之方式，設置於記憶胞陣列10內。於各位元線BL共通連接有排列於行方向之複數個(此處為2個)記憶體單元MU。各位元線BL之一端連接於BL選擇電路18。
複數條(此處為2條)源極線SL(SL1及SL2)以與排列於列方向之記憶體單元MU之個數對應之方式，設置於記憶胞陣列10內。於各源極線SL共通連接有排列於行方向之複數個(此處為2個)記憶體單元MU。各源極線SL之一端連接於SL選擇電路19。
複數條(此處為2條)傳送閘極線TG(TG1及TG2)以與排列於行方向之記憶體單元MU之個數對應之方式，設置於記憶胞陣列10內。於各傳送閘極線TG共通連接有排列於列方向之複數個(此處為2個)記憶體單元MU。各傳送閘極線TG之一端連接於列控制電路12。
複數條(此處為2條)選擇閘極線SG(SG1及SG2)以與排列於行方向之記憶體單元MU之個數對應之方式設置於記憶胞陣列10內。於各選擇閘極線SG共通連接有排列於列方向之複數個(此處為2個)記憶體單元MU。各選擇閘極線SG之一端連接於列控制電路12。
複數條(此處為2條)字元線WL(WL1及WL2)以與排列於行方向之記憶體單元MU之個數對應之方式設置於記憶胞陣列10內。於各字元線WL共通連接有排列於列方向之複數個(此處為2個)記憶體單元MU。各字元線WL之一端連接於列控制電路12。
接下來，對記憶體單元MU進行說明。
記憶體單元MU包含記憶胞MC、傳送電晶體TT、及選擇電晶體ST。
記憶胞MC具備控制閘極及電荷儲存層CS，非揮發地保持資料。即，記憶胞MC係積層閘極構造之場效電晶體。再者，記憶胞MC能夠保持1位元以上之資料。於電荷儲存層CS例如使用氧化物半導體。換言之，本實施形態中之電荷儲存層CS係使用氧化物半導體之浮閘。記憶胞MC之一端連接於源極線SL，記憶胞MC之另一端連接於選擇電晶體ST之一端。又，記憶胞MC之閘極連接於字元線WL，電荷儲存層CS連接於傳送電晶體TT之一端。
資料之寫入動作係針對連接於任一字元線WL之複數個記憶胞MC(記憶體單元MU)一併進行。
傳送電晶體TT作為用來控制記憶胞MC之資料保持狀態之元件發揮功能。例如，於寫入動作及刪除動作中，經由傳送電晶體TT進行記憶胞MC之電荷儲存層CS中之電荷之充放電(電荷之傳送)。又，傳送電晶體TT於寫入動作及刪除動作中，作為用來於行方向上選擇記憶體單元MU之選擇元件發揮功能。
傳送電晶體TT之另一端連接於源極線SL，傳送電晶體TT之閘極連接於傳送閘極線TG。即，記憶胞MC之電荷儲存層CS經由傳送電晶體TT之通道區域而連接於源極線SL。
選擇電晶體ST於讀出動作中，當選擇排列於行方向之複數個記憶體單元MU中之任一個時使用。選擇電晶體ST之另一端連接於位元線BL，選擇電晶體ST之閘極連接於選擇閘極線SG。
1.1.3記憶體單元MU之整體構成 接下來，使用圖3對記憶體單元之整體構成進行說明。圖3係記憶體單元MU之立體圖。再者，於圖3之例子中，省略了絕緣層。
如圖3所示，例如，於由X方向及與X方向正交之Y方向形成之XY平面中，設置有於Y方向延伸之配線層30。配線層30作為位元線BL發揮功能。在與XY平面正交之Z方向上，於配線層30之上方，沿X方向延伸之3層配線層31～33於Z方向上隔開、即於各個配線層間介置未圖示之絕緣層而依次積層。配線層31作為選擇閘極線SG發揮功能。配線層32作為字元線WL發揮功能。配線層33作為傳送閘極線TG發揮功能。進而，於Z方向上，於配線層33之上方，於Z方向上隔開而設置有沿Y方向延伸之配線層34。配線層34作為源極線SL發揮功能。
貫通配線層31～33且底面與配線層30相接之柱PLR於Z方向上延伸設置。1個柱PLR與1個記憶體單元MU對應。於柱PLR之上表面設置有上表面與配線層34之底面相接之導電層35。導電層35作為將柱PLR與配線層34電性連接之接觸插塞V1發揮功能。
於配線層31與柱PLR交叉之位置(交叉部)設置有選擇電晶體ST。同樣地，於配線層32與柱PLR交叉之位置設置有記憶胞MC。於配線層33與柱PLR交叉之位置設置有傳送電晶體TT。
1.1.4記憶胞陣列之平面構成 接下來，使用圖4對記憶胞陣列10之平面構成進行說明。圖4表示XY平面內之配線層32(字元線WL)之上表面。
如圖4所示，於沿Y方向延伸之複數個配線層30(位元線BL)之上方設置有沿X方向延伸之配線層31(未圖示)、配線層32、及配線層33(未圖示)。於配線層32內設置有複數個柱PLR，該等複數個柱PLR配置於各配線層30上且貫通配線層32(以及配線層31及33)。
圖4之例子表示X方向上之配線層30之間距與柱PLR之中心軸之間距相同之情形。即，於柱PLR之下方配置有1個配線層30。再者，未圖示之配線層34(源極線SL)於柱PLR上方以與配線層30相同之間距配置。即，於柱PLR之上方配置1個配線層34。
複數個柱PLR於X方向上以成為一行錯開排列之方式配置。例如，第1柱PLR與第2柱PLR於X方向上相鄰配置，第3柱PLR於X方向上配置於第1柱PLR與第2柱PLR之間，於Y方向上配置於與第1柱PLR及第2柱PLR不同之位置。再者，亦可為複數個柱PLR沿著X方向排列成一行。又，X方向上之配線層30(及34)之配線寬度任意。X方向上之配線層30(及34)之配線寬度可小於X方向上之柱PLR之直徑，亦可大於X方向上之柱PLR之直徑。
沿著配線層32之上表面之柱PLR之截面例如於XY平面中具有圓形之形狀。例如，柱PLR包含以Z方向為中心軸呈同心圓狀配置之複數個層(膜)。例如，柱PLR包含層43～47。更具體而言，於配線層32與柱PLR之中心部(軸部)之層47之間依次設置有複數個層46、45、44、及43。
層47例如於XY平面中具有圓形之形狀。於層47使用絕緣體。例如，於層47使用氧化矽。以下，將層47亦表述為絕緣層47。
層46設置於層47之側面(與XY平面平行之方向之面，以下亦稱為外周面)上。層46設置於層47與層45之間。層46係半導體層。以下，將層46亦表述為半導體層46。半導體層46於記憶胞MC中係形成通道之區域。
半導體層46之材料係自多晶矽(Si)、多晶鍺(Ge)、多晶矽鍺(SiGe)、氧化物半導體(例如InGaZnO)、及二維半導體材料(例如MoS2 或WSe2 )等中選擇。再者，亦可將包含由該等材料所構成之膜中之至少2種之積層膜、例如矽與鍺之積層膜、或複數種二維半導體材料之積層膜用於半導體層46。
層45設置於層46之側面(外周面)上。層45設置於層46與層44之間。於層45使用絕緣體。以下，將層45亦表述為絕緣層45。絕緣層45於記憶胞MC中作為隧道絕緣膜發揮功能。例如，XY平面中之隧道絕緣膜(絕緣層45)之膜厚設定為1 nm至10 nm左右之範圍。例如，XY平面中之隧道絕緣膜之膜厚較佳為3 nm至7 nm之範圍內之厚度。
例如，絕緣層45之材料係選自氧化矽、氮化矽、氮氧化矽、高介電常數材料(例如氧化鋁、氧化鉿、或氧化鋯)等。絕緣層45亦可為該等材料之混合物膜或積層膜。
層44設置於層45之側面(外周面)上。層44設置於層45與層43之間。於層44使用氧化物半導體。以下，將層44亦表述為氧化物半導體層44。氧化物半導體層44於記憶胞MC中作為電荷儲存層CS發揮功能。例如，XY平面中之電荷儲存層CS(氧化物半導體層44)之膜厚設定為1 nm至15 nm左右之範圍。例如，XY平面中之電荷儲存層CS之膜厚較佳為3 nm至10 nm之範圍內之厚度。
氧化物半導體層44之材料為銦(In)、鎵(Ga)、鋅(Zn)、錫(Sn)等之氧化物、或該等氧化物之混合物(化合物)。例如，氧化物半導體層44之材料為InGaZnO及InGaSnO等。再者，亦可將用於氧化物半導體層44之材料用於半導體層46。
層43設置於層44之側面(外周面)上。層43設置於層44與配線層32之間。於層43使用絕緣體。以下，將層43亦表述為絕緣層43。絕緣層43作為記憶胞MC中之阻擋絕緣膜發揮功能。例如，XY平面中之阻擋絕緣膜(絕緣層43)之膜厚設定為與隧道絕緣膜之膜厚相同程度。再者，阻擋絕緣膜之膜厚亦可與隧道絕緣膜之膜厚不同。
例如，於絕緣層43使用與絕緣層45相同之材料。再者，於絕緣層43亦可使用與絕緣層45不同之絕緣材料。
1.1.5記憶體單元之截面構成 接下來，使用圖5對記憶胞陣列10之截面構成進行說明。圖5係沿著圖4之A1-A2線之記憶體單元MU之剖視圖。
如圖5所示，於半導體基板100上形成有絕緣層40。於絕緣層40例如使用氧化矽。再者，亦可於形成有絕緣層40之區域、即半導體基板100與配線層30之間設置有列控制電路12或行控制電路13等電路。
於絕緣層40上形成有絕緣層41及配線層30。於絕緣層41例如使用氧化矽。
配線層30於Y方向延伸。配線層30由導電材料構成。例如，配線層30係包含添加了雜質之半導體、金屬(例如鎢(W)、銅(Cu)、鋁(Al)、鈦(Ti)、鉭(Ta))、及導電性化合物(例如氮化鈦、氮化鉭、氮化鎢)中之至少一種之單層膜或積層膜。
於配線層30之上方分別介隔絕緣層41依次積層有沿X方向延伸之配線層31～33。
配線層31～33由導電材料構成。例如，配線層31～33係包含添加了雜質之半導體、金屬(例如鎢、銅、鋁、鈦、鉭)、及導電性化合物(例如氮化鈦、氮化鉭、氮化鎢)中之至少一種之單層膜或積層膜。再者，於配線層31～33可使用相同之導電材料，亦可使用不同之導電材料。
於配線層33上形成有絕緣層41，進而於絕緣層41之上層形成有絕緣層42。於絕緣層42例如使用氧化矽。
於絕緣層42上形成有絕緣層41及配線層34。配線層34於Y方向延伸。配線層34由導電材料構成。例如，配線層34係包含添加了雜質之半導體、金屬(例如鎢、銅、鋁、鈦、鉭)、及導電性化合物(例如氮化鈦、氮化鉭、氮化鎢)中之至少一種之單層膜或積層膜。
形成有記憶體孔MH，該記憶體孔MH貫通設置於配線層31上之絕緣層41、配線層32、設置於配線層32上之絕緣層41、及配線層33且底面與配線層31相接。於記憶體孔MH之側面及一部分底面依次積層有絕緣層43及氧化物半導體層44。
氧化物半導體層44之底面(一端部)於Z方向上較配線層31之上表面更高，且較配線層32之底面更低。又，氧化物半導體層44之上表面(另一端部)較配線層33之上表面更高，且能夠與配線層34(源極線SL)電性連接。
形成有孔HL，該孔HL貫通配線層30上之絕緣層41、配線層31、及記憶體孔MH且底面與配線層30相接。因此，於XY平面中，孔HL之直徑小於記憶體孔MH之直徑。於孔HL之側面形成有絕緣層45。即，絕緣層45之側面與氧化物半導體層44之側面、絕緣層43之底面之一部分、配線層31之側面、及設置於配線層31上之絕緣層41之側面相接。
於孔HL內之下部區域形成有半導體層46，該半導體層46之側面與絕緣層45之側面之一部分相接且底面(一端部)與配線層30相接。半導體層46之上表面(另一端部)於Z方向上較配線層32之上表面更高，較配線層33之底面更低。
以將半導體層46之內部填埋之方式，即，以側面及底面與半導體層46相接之方式，形成有絕緣層47。
於孔HL內之上部區域形成有導電層48，該導電層48之側面與絕緣層45之側面之一部分相接且底面與半導體層46之上表面及絕緣層47之上表面相接。導電層48之底面於Z方向上較配線層32之上表面更高，較配線層33之底面更低。又，導電層48之上表面於Z方向上為與氧化物半導體層44之上表面大致相同之高度。導電層48作為用來將氧化物半導體層44、半導體層46及配線層34(源極線SL)電性連接之接觸插塞V0發揮功能。導電層48由導電材料構成。例如，導電層48係包含添加了雜質之半導體、金屬(例如鎢、銅、鋁、鈦、鉭)、及導電性化合物(例如氮化鈦、氮化鉭、氮化鎢)中之至少一種之單層膜或積層膜。
於氧化物半導體層44及導電層48上形成有導電層49。導電層49之下表面與絕緣層45接觸。再者，導電層49之下表面亦可不與絕緣層45接觸。導電層49作為用來將氧化物半導體層44及導電層48與配線層34(源極線SL)電性連接之接觸插塞CH發揮功能。導電層49由導電材料構成。例如，導電層49係包含添加了雜質之半導體、金屬(例如鎢、銅、鋁、鈦、鉭)、及導電性化合物(例如氮化鈦、氮化鉭、氮化鎢)中之至少一種之單層膜或積層膜。
於導電層49上設置有上表面與配線層34之底面相接之導電層35。導電層35由導電材料構成。例如，導電層35係包含添加了雜質之半導體、金屬(例如鎢、銅、鋁、鈦、鉭)、及導電性化合物(例如氮化鈦、氮化鉭、氮化鎢)中之至少一種之單層膜或積層膜。
再者，導電層48、49、及35亦可由1個導電層構成。於此情形時，例如，亦可將導電層48表述為第1部分，將導電層49表述為第2部分，將導電層35表述為第3部分。又，導電層35(接觸插塞V1)亦可省略。例如，當於X方向上源極線之配線寬度充分大於導電層49(接觸插塞CH)之直徑之情形時，亦可省略導電層35。
柱PLR包含上述絕緣層43、氧化物半導體層44、絕緣層45、半導體層46、絕緣層47、以及導電層48及49。
於柱PLR與配線層32之交叉部構成記憶胞MC。氧化物半導體層44作為記憶胞MC之電荷儲存層CS發揮功能。於半導體層46形成記憶胞MC之通道。
於柱PLR與配線層31之交叉部構成選擇電晶體ST。於半導體層46形成選擇電晶體ST之通道。於柱PLR與配線層31之交叉部未設置氧化物半導體層44。因此，選擇電晶體ST係不包含浮閘之電晶體。
於柱PLR與配線層33之交叉部構成傳送電晶體TT。於氧化物半導體層44形成傳送電晶體TT之通道。於柱PLR與配線層33之交叉部，未設置半導體層46，而設置有與半導體層46連接之導電層48。因此，傳送電晶體TT中之氧化物半導體層44不作為浮閘發揮功能。
1.2記憶胞之特性 接下來，使用圖6對記憶胞MC之特性進行說明。圖6係表示記憶胞MC之V-I特性之曲線圖。
於圖6中，曲線圖之橫軸與記憶胞MC(電晶體)之閘極電壓對應，曲線圖之縱軸與記憶胞MC之汲極電流對應。特性線(實線)L1表示於記憶胞MC之電荷儲存層CS內儲存有電子之狀態(累積狀態)下之電晶體之V-I特性。特性線(虛線)L2表示於記憶胞MC之電荷儲存層CS內未儲存電子之狀態(空乏狀態)下之電晶體之V-I特性。
如圖6所示，記憶胞MC於電荷儲存層CS(氧化物半導體層44)內未儲存電荷之狀態(空乏狀態)下為常導通(normally on)型電晶體。因此，如特性線L2所示般，電荷儲存層CS內未儲存電荷之狀態之記憶胞MC具有負閾值電壓Va1。
於常導通型記憶胞MC之閘極電壓為0 V之情形時，記憶胞MC為導通狀態。於此情形時，記憶胞MC輸出電流值I1之汲極電流。
如特性線L1所示，電荷儲存層CS內儲存有電荷之狀態(累積狀態)之記憶胞MC之閾值電壓值上升。藉由控制電荷儲存層CS內之電荷量，而記憶胞MC變為常斷開(normally off)型電晶體。
例如，於常斷開型記憶胞MC之閘極電壓為0 V之情形時，記憶胞MC為斷開狀態。於此情形時，記憶胞MC之汲極電流實質上為0。具有累積狀態之電荷儲存層CS之記憶胞MC藉由被施加較高於0 V之閾值電壓Va2更高之閘極電壓，而變為導通狀態。藉此，具有累積狀態之電荷儲存層之記憶胞MC輸出汲極電流。
其結果為，可藉由將汲極電流之大小(或記憶胞之導通/斷開狀態)與資料建立關聯，而判別記憶胞MC係保持著“1”資料還是保持著“0”資料。
以下，對如下情況進行說明：對電荷儲存層CS設定為空乏狀態之記憶胞MC分配“0”資料，對電荷儲存層CS設定為累積狀態之記憶胞MC分配“1”資料。再者，資料之分配能夠任意地設定，亦可對電荷儲存層CS處於空乏狀態之記憶胞MC分配“1”資料，對電荷儲存層CS處於累積狀態之記憶胞MC分配“0”資料。
例如，若將0 V之閘極電壓作為讀出電壓VRD施加至記憶胞MC之控制閘極電極(字元線WL)，則可基於汲極電流之大小判定記憶胞MC內之資料為“1”資料還是“0”資料。
記憶胞MC之閾值電壓根據記憶胞MC之電荷儲存層CS內之電荷(電子)之有無而變化。其結果為，於對記憶胞MC之閘極施加了某一大小之讀出電壓VRD之情形時，汲極電流之大小根據電荷儲存層CS內之電荷量而變化。利用此種特性，本實施形態之半導體記憶裝置1中之記憶胞MC可記憶1位元以上之資料。
1.3寫入動作 接下來，使用圖7及圖8對寫入動作進行說明。圖7係用來說明對記憶體單元MU(記憶胞MC)進行之寫入動作之模式圖。圖8表示記憶體單元MU之等效電路。再者，於圖7之例子中，省略了半導體基板100、以及絕緣層40、41、及42。
如圖7所示，於對記憶體單元MU例如寫入“1”資料之情形時，對電荷儲存層CS、即記憶胞MC之控制閘極電極(字元線WL)施加較源極線SL更高之電壓。藉此，自源極線SL向記憶胞MC之電荷儲存層CS內儲存電荷。
更具體而言，電荷(e-)自源極線SL經由接觸插塞V1及CH、以及導通狀態之傳送電晶體TT中之氧化物半導體層44內所形成之通道被供給至電荷儲存層CS。
再者，對記憶胞MC之電荷儲存層CS進行之電荷供給(或電荷釋放)係自相對於電荷儲存層CS之層面(氧化物半導體膜44之膜面)平行之方向執行。電荷儲存層CS之層面係相對於Z方向實質上平行之面。
如圖8所示，對源極線SL施加電壓Vx。電壓Vx例如係0 V、或小於寫入電壓VWR之正電壓。
對傳送電晶體TT之閘極電極(傳送閘極線TG)施加導通電壓Von。電壓Von係將對應之電晶體設為導通狀態、即，使通道產生之電壓，根據電晶體之特性而不同。藉此，傳送電晶體TT設為導通狀態，於傳送電晶體TT之氧化物半導體層44內形成通道。記憶胞MC之電荷儲存層CS經由傳送電晶體TT之氧化物半導體層44內之通道(以及接觸插塞CH及V1)而電性連接於源極線SL。
於將電荷儲存(累積)於電荷儲存層CS內之情形時，即，於對記憶體單元MU寫入“1”資料之情形時，對記憶胞MC之控制閘極電極(字元線WL)例如施加寫入電壓VWR。電壓VWR係較施加至源極線SL之電壓Vx更高之正電壓。藉此，電荷(e-)自源極線SL經由傳送電晶體TT而儲存於記憶胞MC之電荷儲存層CS內。
對選擇電晶體ST之閘極電極(選擇閘極線SG)施加斷開電壓Voff。斷開電壓Voff係將對應之電晶體設為斷開狀態、即、不使通道產生之電壓，根據電晶體之特性而不同。例如，於電晶體為常導通型電晶體之情形時，電壓Voff設定為負電壓。藉此，選擇電晶體ST設為斷開狀態。
位元線BL未與記憶胞MC電性連接。因此，對位元線BL可施加與源極線SL相同之電壓Vx，亦可設為浮動狀態，還可施加任意之電壓。
於將電荷儲存於電荷儲存層CS之後，於對字元線WL施加了電壓VWR之狀態下，對傳送閘極線TG施加斷開電壓Voff。藉此，傳送電晶體TT設為斷開狀態。累積有電荷之狀態之電荷儲存層CS與源極線SL電性分離，防止電荷自電荷儲存層CS向源極線SL洩漏。
於電荷儲存層CS與源極線SL電性分離之後，字元線WL設定為電性浮動狀態。又，對源極線SL及位元線BL施加例如電壓Voff。藉此，記憶胞MC維持將電子儲存(累積)於電荷儲存層CS內之狀態。藉由於電荷儲存層CS內儲存電荷，記憶胞MC成為常斷開型電晶體。
接下來，對將記憶胞MC之電荷儲存層CS設定為空乏狀態之情形進行說明。即，對在記憶體單元MU寫入”0”資料之情形或刪除動作之情形進行說明。
於記憶體單元MU中，於傳送電晶體TT之氧化物半導體層44內之通道產生時，例如將電壓Voff(例如電壓VSS或0 V)施加至字元線WL。藉此，於記憶胞MC之電荷儲存層CS內不誘發電子而將電子自電荷儲存層CS釋放。其結果為，記憶胞MC之電荷儲存層CS設定為空乏狀態。
以如上方式，執行針對記憶胞MC之資料寫入動作。如此，藉由獲得電荷儲存層CS內儲存有電荷之累積狀態及電荷儲存層CS內未儲存電荷之空乏狀態，記憶胞MC可保持1位元之資料。
接下來，使用圖9，對記憶胞MC之“1”資料保持狀態(累積狀態)進行說明。圖9係表示記憶胞MC之“1”資料保持狀態下之帶隙狀態之模式圖。於圖9中，基於記憶胞MC與傳送電晶體TT之位置關係表示用於電荷儲存層CS之氧化物半導體層44之傳導帶下端之能量Ec及價帶上端之能量Ev之帶能量之狀態。
如圖9所示，傳送電晶體TT及記憶胞MC設置於連續之氧化物半導體層44上。於電荷(e-)累積於電荷儲存層CS之情形時，記憶胞MC中之氧化物半導體層44之能量Ec較費米能階(Fermi level)Ef降低。
用於電荷儲存層CS之氧化物半導體層44之帶隙(能量Ec與能量Ev之差)具有矽帶隙之3倍左右之大小。例如，InGaZnO之帶隙為3.5 eV左右。因此，即便於記憶胞之電荷儲存層CS內儲存有電荷(e-)，因與氧化物半導體層44中之傳導帶及價帶之間之帶間隧道導致之電子之洩漏亦小至可忽視。因此，只要傳送電晶體TT未導通，則記憶胞MC之電荷儲存層CS內之電荷便保持於氧化物半導體層44內，不會釋放到源極線SL。
因此，於本實施形態之半導體記憶裝置1中，即便記憶胞MC之電荷儲存層CS並非自其他構件孤立之浮閘電極，記憶胞MC亦能實質上非揮發地保持資料。
1.4讀出動作
接下來，使用圖10對讀出動作進行說明。
如圖10所示，對位元線BL施加正電壓VBL。電壓VBL係高於斷開電壓Voff之電壓。對源極線SL例如施加電壓Voff。再者，源極線SL亦可設為浮動狀態。
對傳送電晶體TT之閘極電極(傳送閘極線TG)施加斷開電壓Voff。藉此，傳送電晶體TT設為斷開狀態。
對選擇電晶體ST之閘極電極(選擇閘極線SG)施加導通電壓Von。藉此，選擇電晶體ST成為導通狀態，於選擇電晶體ST之半導體層46內形成通道。
於該狀態下，對記憶胞MC之控制閘極電極(字元線WL)施加讀出電壓VRD。電流(讀出電流)根據被施加了讀出電壓VRD之記憶胞MC之動作而流入至源極線SL與位元線BL之間之半導體層46內。
讀出電流之大小根據記憶胞MC之電荷儲存層CS內之電荷量而變化。更具體而言，於記憶胞MC處於累積狀態之情形時，即，於記憶胞MC之閾值電壓為Va2(＞VRD)之情形時，記憶胞MC處於斷開狀態。另一方面，於記憶胞MC處於空乏狀態之情形時，即，於記憶胞MC之閾值電壓為Va1(＜VRD)之情形時，記憶胞MC處於導通狀態。由此，與處於累積狀態之記憶胞MC對應之讀出電流變得較與處於空乏狀態之記憶胞MC對應之讀出電流更小。再者，以確保與電荷儲存層CS內之電荷量對應之讀出電流之電流值之容限之方式，適當設定讀出電壓VRD。
寫入/讀出電路14之感測放大器感測讀出電流(或源極線SL之電位)，並與某一參考值進行比較。或者，感測放大器感測讀出電流之有無。藉此，判別選擇胞MC內之資料為“1”資料還是“0”資料。
1.5寫入動作及讀出動作中之各配線之電壓 接下來，使用圖11對寫入動作及讀出動作中之各配線之電壓之一例進行說明。圖11之例子表示寫入動作、資料保持動作、及讀出動作中之各配線之電壓。以下，作為動作之對象被選擇之記憶體單元MU及記憶胞MC分別表述為選擇單元MU及選擇胞MC。相對於此，未被選擇之記憶體單元MU及記憶胞MC分別表述為非選擇單元MU及非選擇胞MC。又，與選擇單元MU對應之源極線SL、傳送閘極線TG、字元線WL、選擇閘極線SG、及位元線BL分別表述為源極線SL(選擇)、傳送閘極線TG(選擇)、字元線WL(選擇)、選擇閘極線SG(選擇)、及位元線BL(選擇)。與非選擇單元MU對應之源極線SL、傳送閘極線TG、字元線WL、選擇閘極線SG、及位元線BL分別表述為源極線SL(非選擇)、傳送閘極線TG(非選擇)、字元線WL(非選擇)、選擇閘極線SG(非選擇)、及位元線BL(非選擇)。
首先，對寫入動作進行說明。
如圖11所示，於時刻t0，對源極線SL(選擇/非選擇)、傳送閘極線TG(選擇/非選擇)、字元線WL(選擇/非選擇)、選擇閘極線SG(選擇/非選擇)、及位元線BL(選擇/非選擇)之各配線施加斷開電壓Voff。
其次，於時刻t1，寫入/讀出電路14經由SL選擇電路19對與選擇單元MU對應之源極線SL(選擇)施加電壓Vx。又，寫入/讀出電路14於連接於傳送閘極線TG(選擇)之非選擇單元MU為累積狀態(“1”資料保持狀態)之情形時，向對應之源極線SL(非選擇)施加電壓Vx，於非選擇單元MU為空乏狀態(“0”資料保持)之情形時，對非選擇源極線SL施加電壓Voff。藉此，防止向非選擇單元MU之誤寫入。
於該狀態下，列控制電路12對與選擇單元MU對應之傳送閘極線TG(選擇)施加電壓Von。藉此，連接於傳送閘極線TG(選擇)之傳送電晶體TT設為導通狀態。
列控制電路12於在電荷儲存層CS中儲存電荷而設為累積狀態之情形(例如寫入“1”資料之情形)時，對字元線WL(選擇)施加電壓VWR。又，列控制電路12於將電荷儲存層CS之電荷釋放而設為空乏狀態之情形(例如寫入“0”資料之情形或刪除動作之情形)時，對字元線WL(選擇)施加電壓Voff。
接下來，於時刻t2，對源極線SL(選擇/非選擇)、字元線WL(選擇)、及傳送閘極線TG(選擇)施加電壓Voff。藉此，選擇胞MC之電荷儲存層CS與源極線SL電性分離，而保持選擇胞MC之電荷儲存層CS之空乏狀態或累積狀態。
例如，於對選擇胞MC進行之寫入動作結束時，定序器17對主機設備2通知動作已結束之意旨。
於時刻t2～t3期間，記憶胞MC之資料被保持。更具體而言，對源極線SL(選擇/非選擇)、傳送閘極線TG(選擇/非選擇)、字元線WL(選擇/非選擇)、選擇閘極線SG(選擇/非選擇)、及位元線BL(選擇/非選擇)之各配線施加斷開電壓Voff。藉此，將選擇胞MC內之電荷儲存層CS設為浮動狀態，而抑制電荷之發散(洩漏)或侵入。藉此，繼續記憶胞MC之資料之保持狀態。
接下來，對讀出動作進行說明。
於時刻t3，寫入/讀出電路14對源極線SL(選擇/非選擇)及位元線BL(非選擇)施加電壓Voff，對位元線BL(選擇)施加電壓VBL。
於該狀態下，列控制電路12對與選擇單元MU對應之傳送閘極線TG(選擇)施加電壓Voff，對字元線WL(選擇)施加電壓VRD，對選擇閘極線SG(選擇)施加電壓Von。藉此，將選擇單元MU中之傳送電晶體TT設為斷開狀態，將選擇電晶體ST設為導通狀態。然後，與選擇胞MC之閾值電壓(電荷儲存層CS之電荷量)對應之讀出電流自位元線BL(選擇)流向源極線SL(選擇)。
更具體而言，於選擇胞MC之閾值電壓低於電壓VRD之情形時，即，選擇胞MC為空乏狀態之情形時，選擇胞MC被設為導通狀態，相對較大之讀出電流自位元線BL(選擇)流向源極線SL(選擇)。另一方面，於選擇胞MC之閾值電壓高於電壓VRD之情形時，即，選擇胞MC為累積狀態之情形時，選擇胞MC被設為斷開狀態，相對較小之讀出電流自位元線BL(選擇)流向源極線SL(選擇)。
又，列控制電路12對與非選擇單元MU對應之字元線WL(非選擇)施加電壓Voff，對傳送閘極線TG(非選擇)及選擇閘極線SG(非選擇)施加負電壓Vneg。例如，於氧化物半導體層44受到導電層48(V0)之電位之影響、或因設定閾值電壓而變為傳送電晶體TT中之寄生通道，且半導體層46變為選擇電晶體ST中之寄生通道之情形時，以非選擇單元MU之傳送電晶體TT及選擇電晶體ST成為斷開狀態之方式適當設定負電壓Vneg。再者，對傳送閘極線TG(非選擇)及選擇閘極線SG(非選擇)施加之電壓並不限定於負電壓Vneg。只要將傳送電晶體TT及選擇電晶體ST設為斷開狀態，則施加至傳送閘極線TG(非選擇)及選擇閘極線SG(非選擇)之電壓亦可為0 V。藉此，將非選擇單元MU之非選擇胞MC、傳送電晶體TT、及選擇電晶體ST設為斷開狀態。
寫入/讀出電路14之感測放大器感測讀出電流(或源極線SL(選擇)之電位)。藉此，判別選擇胞MC內之資料是“1”資料還是“0”資料。
於時刻t4，對傳送閘極線TG(非選擇)、字元線WL(選擇)、選擇閘極線(選擇/非選擇)、及位元線BL(選擇)施加電壓Voff。
於時刻t4～t5期間，例如，定序器17將讀出之資料傳送給主機設備2，讀出動作結束。
1.6記憶胞陣列之製造方法 接下來，使用圖12至圖20對記憶胞陣列之製造方法進行說明。
如圖12所示，首先，於半導體基板100上形成絕緣層40。接下來，於絕緣層40上形成配線層30。再者，配線層30可藉由對用於配線層30之導電材料進行蝕刻而形成，亦可作為槽配線(鑲嵌配線)形成。之後，以被覆配線層30之方式形成絕緣層41。於絕緣層41上，使絕緣層41介置在配線層間而依次積層配線層31～33。進而，於配線層33上形成絕緣層41。
接下來，形成底面到達配線層31之記憶體孔MH。
如圖13所示，依次積層絕緣層43、半導體層44、及絕緣層45。其後，藉由回蝕將最上層之絕緣層41之表面及記憶體孔MH底面之半導體層44及絕緣層45去除。再者，於圖13之例子中，於最上層之絕緣層41之表面去除了絕緣層43，但絕緣層43亦可殘留。
如圖14所示，形成孔HL，該孔HL貫通記憶體孔MH且底面到達配線層30。接下來，形成絕緣層45，被覆最上層之絕緣層41之表面以及孔HL之側面及底面。
如圖15所示，藉由回蝕將孔HL底部之絕緣層45去除。其後，形成半導體層46。
如圖16所示，利用絕緣層47將孔HL之下部區域填埋。此時，絕緣層47之上表面設為較配線層32之上表面更高且較配線層33之底面更低之位置。更具體而言，利用絕緣層47將孔HL內填埋之後，對絕緣層47進行回蝕，來調整孔HL內之絕緣層47之上表面之高度位置。
如圖17所示，藉由蝕刻將於絕緣層45上之表面及孔HL之上部區域之側面露出之半導體層46去除。此時，殘留之半導體層46之上表面設為較配線層32之上表面更高且較配線層33之底面更低之位置。又，於對露出之半導體層46進行蝕刻時，亦對絕緣層45進行蝕刻，直至半導體層44之上表面露出為止。
如圖18所示，利用導電層48將孔HL內填埋。導電層48之底面與半導體層46及絕緣層47相接。更具體而言，例如，於使用鎢作為導電材料之情形時，首先，於形成鈦及氮化鈦作為障壁金屬之後，形成鎢將孔HL內填埋。其後，藉由CMP(chemical mechanical polishing，化學機械研磨)將絕緣層41上之剩餘之鈦、氮化鈦、及鎢去除。
如圖19所示，於形成絕緣層41之後，形成與接觸插塞CH對應之接觸孔。其後，利用導電層49將接觸孔內填埋。導電層49之底面之一部分與氧化物半導體層44及導電層48相接。再者，導電層49之材料可與導電層48相同，亦可不同。
如圖20所示，於形成絕緣層42之後，形成與接觸插塞V1對應之接觸孔。其後，利用導電層35將接觸孔內填埋。導電層35之底部與導電層49相接。再者，導電層35之材料可與導電層48或49相同，亦可不同。
其後，如圖5所示，於導電層35上形成配線層34。
1.7本實施形態之效果
若係本實施形態之構成，則可減少消耗電力。對本效果詳細地進行敍述。
例如，使用電容器之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)於讀出動作後及資料保持時，執行用來維持資料之可靠性的更新動作。DRAM具有因更新動作引起之消耗電力增大之問題。
又，於使用DRAM之系統中，會產生如於系統休眠時，自DRAM內向非揮發記憶體之資料之退避動作、動作重新開始時之資料載入等般因DRAM為揮發性記憶體而導致之多餘動作。隨之，有系統成本增大之可能性。
相對於此，本實施形態之半導體記憶裝置1藉由於具有相對較大之帶隙之氧化物半導體層44內累積電荷，而記憶資料。藉此，本實施形態之半導體記憶裝置1可抑制電荷自記憶胞MC洩漏，從而能夠提高記憶胞MC之資料保持特性。因此，本實施形態之半導體記憶裝置1可削減更新動作之執行。其結果為，本實施形態之半導體記憶裝置1可減少消耗電力。
進而，本實施形態之半導體記憶裝置1可自相對於電荷儲存層CS之層面平行之方向執行針對記憶胞MC之電荷儲存層CS之電荷供給。因此，可不使用高電壓而實現記憶胞MC之寫入動作/讀出動作，因此，可抑制記憶胞MC之膜之劣化。
進而，本實施形態之半導體記憶裝置1可提高記憶胞陣列10中之胞密度。
更具體而言，例如，於傳送閘極線TG(配線層33)沿Y方向延伸、字元線WL(配線層32)及選擇閘極線SG(配線層31)沿X方向延伸之情形時，傳送閘極線TG為了供柱PLR貫通，必須使X方向上之配線寬度較柱PLR之直徑更寬。又，於配置複數條傳送閘極線TG之情形時，必須於X方向上確保配線間之空間。因此，X方向上之柱PLR之間隔依存於傳送閘極線TG之配線間距。
相對於此，本實施形態之半導體記憶裝置1包含於X方向延伸之字元線WL(配線層32)、傳送閘極線TG(配線層33)、及選擇閘極線SG(配線層31)、於Y方向延伸之位元線BL(配線層30)及源極線SL(配線層34)、以及貫通字元線WL、傳送閘極線TG、及選擇閘極線SG之柱PLR。本實施形態之半導體記憶裝置1可使字元線WL、傳送閘極線TG、及選擇閘極線SG於相同方向延伸。因此，X方向上之柱PLR之間隔可基於柱PLR之直徑與位元線BL及源極線SL之配線間距來設定。因此，於本實施形態之半導體記憶裝置1中，可使X方向上之柱PLR之間隔較字元線WL、傳送閘極線TG、及選擇閘極線SG未於相同方向延伸之情形更窄(密集)。由此，可提高記憶胞陣列10中之胞密度。因此，本實施形態之半導體記憶裝置1可減少用於資料記憶之控制單元之面積。
進而，本實施形態之半導體記憶裝置1可使保持於記憶胞MC內之資料多值化。由此，本實施形態之半導體記憶裝置1可減少位元成本。
進而，於本實施形態之半導體記憶裝置1中，於選擇閘極線SG與柱PLR之交叉部未設置氧化物半導體層44。又，於傳送閘極線TG與柱PLR之交叉部未設置半導體層46。因此，氧化物半導體層44不作為選擇電晶體ST及傳送電晶體TT之浮閘發揮功能。由此，選擇電晶體ST及傳送電晶體TT之閾值電壓幾乎不變動。因此，例如，可抑制於讀出動作中因選擇電晶體ST及傳送電晶體TT之閾值電壓之變動導致之讀出電流之變動。由此，可抑制誤讀出，從而提高半導體記憶裝置1之可靠性。
2.第2實施形態 接下來，對第2實施形態進行說明。關於第2實施形態，對與第1實施形態不同之柱PLR之佈局進行說明。以下，以與第1實施形態不同之方面為中心進行說明。
2.1記憶胞陣列之平面構成 使用圖21對記憶胞陣列之平面構成進行說明。圖21表示XY平面內之配線層33(傳送閘極線TG)及配線層34(源極線SL)之俯視圖。再者，於圖21中，省略了絕緣層41及42。
如圖21所示，於沿Y方向延伸之複數個配線層34之下方設置有沿X方向延伸之配線層33。於配線層33內設置有貫通配線層33之複數個柱PLR。
圖21之例子表示於1個柱PLR之上方配置有2個配線層34之情形。於此情形時，複數個柱PLR以於X方向上成為兩行錯開排列之方式配置。沿著Y方向排列之2個柱PLR經由導電層35(接觸插塞V1)分別連接於配置於柱PLR上方之不同之2個配線層34。再者，未圖示之配線層30(位元線BL)於配線層31～33之下方，以與配線層34相同之間距配置。即，於柱PLR之下配置有2個配線層30。
再者，圖21之例子表示於柱PLR上方配置2條源極線SL之情形，但並不限定於此。例如，亦可於柱PLR上方配置3條以上之源極線SL。於此情形時，於配線層33(以及配線層31及32)內，沿著Y方向配置與源極線SL之條數對應個數之柱PLR。
2.2本實施形態之效果 若係本實施形態之構成，則可獲得與第1實施形態同樣之效果。
3.第3實施形態 接下來，對第3實施形態進行說明。於第3實施形態中，對將記憶體單元MU呈三維配置之情形進行說明。以下，以與第1及第2實施形態不同之方面為中心進行說明。
3.1記憶胞陣列之截面構成 使用圖22對記憶胞陣列之截面構成之一例進行說明。
如圖22所示，於半導體基板100之上方設置有第1陣列層200及第2陣列層201。
於第1陣列層200內，複數個記憶體單元MU於XY平面上二維地配置。與第1陣列層200同樣地，於第2陣列層201內，複數個記憶體單元MU於XY平面上二維地配置。各記憶體單元MU之構成與第1實施形態相同。
再者，積層於半導體基板100上方之陣列層(記憶體單元MU)之數量係任意，亦可積層2層以上。進而，各陣列層中之記憶體單元MU之配置於各陣列層中可任意地設定。
3.2記憶胞陣列之電路構成 接下來，使用圖23對記憶胞陣列10之電路構成進行說明。於圖23之例子中，為了使說明簡略，而表示設置於第1陣列層200之2個記憶體單元MU1及MU2、以及設置於第2陣列層201之2個記憶體單元MU3及MU4。
如圖23所示，設置於第1陣列層200之記憶體單元MU1及MU2共通連接於傳送閘極線TG1、字元線WL1、及選擇閘極線SG1。又，記憶體單元MU1連接於位元線BL1及源極線SL1，記憶體單元MU2連接於位元線BL2及源極線SL2。
設置於第2陣列層201之記憶體單元MU3及MU4共通連接於傳送閘極線TG2、字元線WL2、及選擇閘極線SG2。又，記憶體單元MU3連接於位元線BL1及源極線SL1，記憶體單元MU4連接於位元線BL2及源極線SL2。
記憶體單元MU1～MU4之構成與第1實施形態之圖2相同。
位元線BL1及BL2分別經由電晶體60_1及60_2而連接於BL選擇電路18。再者，電晶體60_1及60_2亦可設置於BL選擇電路18內。
於電晶體60_1及60_2之閘極分別連接有信號線SBL1及SBL2。例如，自解碼器11對信號線SBL1及SBL2發送基於行位址之解碼結果之控制信號。例如，於控制信號為“高”位準之情形時，電晶體設為導通狀態，於控制信號為“低”位準之情形時，電晶體設為斷開狀態。
源極線SL1及SL2分別經由電晶體61_1及61_2而連接於SL選擇電路19。再者，電晶體61_1及61_2亦可設置於SL選擇電路19內。
於電晶體61_1及61_2之閘極分別連接有信號線SSL1及SSL2。例如，自解碼器11對信號線SSL1及SSL2發送基於行位址之解碼結果之控制信號。
傳送閘極線TG1及TG2分別經由電晶體62_1及62_2而連接於列控制電路12。再者，電晶體62_1及62_2亦可設置於列控制電路12內。
於電晶體62_1及62_2之閘極分別連接有信號線STG1及STG2。例如，自解碼器11對信號線STG1及STG2發送基於列位址之解碼結果之控制信號。
字元線WL1及WL2分別經由電晶體63_1及63_2而連接於列控制電路12。再者，電晶體63_1及63_2亦可設置於列控制電路12內。
於電晶體63_1及63_2之閘極分別連接有信號線SWL1及SWL2。例如，自解碼器11對信號線SWL1及SWL2發送基於列位址之解碼結果之控制信號。
選擇閘極線SG1及SG2分別經由電晶體64_1及64_2而連接於列控制電路12。再者，電晶體64_1及64_2亦可設置於列控制電路12內。
於電晶體64_1及64_2之閘極分別連接有信號線SSG1及SSG2。例如，自解碼器11對信號線SSG1及SSG2發送基於列位址之解碼結果之控制信號。
例如，於選擇設置於第1陣列層200之記憶體單元MU1及MU2之情形時，對信號線STG1、SWL1、及SSG1發送“高”位準之控制信號，電晶體62_1、63_1、及64_1設為導通狀態。另一方面，對信號線STG2、SWL2、及SSG2發送“低”位準之控制信號，電晶體62_2、63_2、及64_2設為斷開狀態。
進而，於選擇記憶體單元MU1之情形時，對信號線SBL1及SSL1發送“高”位準之控制信號，電晶體60_1及61_1設為導通狀態。另一方面，對信號線SBL2及SSL2發送“低”位準之控制信號，電晶體60_2及61_2設為斷開狀態。
3.3本實施形態之效果 若係本實施形態之構成，則可獲得與第1實施形態同樣之效果。
進而，若係本實施形態之構成，則可將記憶體單元MU三維地配置。由此，可提高記憶胞陣列10之記憶密度，從而可抑制晶片面積之增加。
4.第4實施形態 接下來，對第4實施形態進行說明。關於第4實施形態，對與第1實施形態不同之記憶體單元MU之構成進行說明。以下，以與第1實施形態不同之方面為中心進行說明。
4.1記憶胞陣列之電路構成 首先，使用圖24對記憶胞陣列之電路構成進行說明。於圖24之例子中，為了使說明簡略，而表示記憶胞陣列10內之m×n個記憶體單元MU中之呈2×2(m＝n＝2)排列之記憶體單元MU。
如圖24所示，與第1實施形態之圖2同樣地，於記憶胞陣列10內，複數個(此處為4個)記憶體單元MU沿著列方向及行方向排列。
記憶胞MC之一端連接於位元線BL，記憶胞MC之另一端連接於選擇電晶體ST之一端。又，記憶胞MC之閘極連接於字元線WL，電荷儲存層CS連接於傳送電晶體TT之一端。
傳送電晶體TT之另一端連接於位元線BL，閘極連接於傳送閘極線TG。
選擇電晶體之另一端連接於源極線SL，閘極連接於選擇閘極線SG。
4.2記憶體單元MU之截面構成 接下來，使用圖25對記憶體單元MU之截面構成進行說明。
如圖25所示，本實施形態之記憶體單元MU成為將第1實施形態之圖5之位元線BL(配線層34)與源極線SL(配線層30)調換之構成。因此，導電層48作為用來將氧化物半導體層44、半導體層46及配線層30(位元線BL)電性連接之接觸插塞V0發揮功能。其他構成與圖5相同。
4.3本實施形態之效果 若係本實施形態之構成，則可獲得與第1實施形態同樣之效果。
5.第5實施形態 接下來，對第5實施形態進行說明。於第5實施形態中，對在記憶胞MC之電荷儲存層CS處於空乏狀態之情形時，記憶胞MC為常斷開型電晶體之情形進行說明。以下，以與第1～第4實施形態不同之方面為中心進行說明。
5.1記憶胞之特性 本實施形態中，使用圖26對記憶胞MC之特性進行說明。圖26係表示記憶胞MC之V-I特性之曲線圖。
於圖26中，特性線(實線)L3表示於記憶胞MC之電荷儲存層CS內儲存有電荷之狀態(累積狀態)下之電晶體之V-I特性。特性線(虛線)L4表示於記憶胞MC之電荷儲存層CS內未儲存電荷之狀態(空乏狀態)下之電晶體之V-I特性。
如圖26所示，常斷開型記憶胞MC於施加0 V之閘極電壓時，為斷開狀態。藉由將高於0 V之正電壓施加至閘極電極，常斷開型記憶胞MC變為導通狀態。
如特性線L3及L4所示般，於將常斷開型電晶體用於記憶胞MC之情形時，記憶胞MC之閾值電壓Vb1、Vb2及汲極電流之大小亦根據電荷儲存層CS中之電子之有無(累積狀態/空乏狀態)而變化。
於此情形時，藉由將讀出電壓VRD設定為成為Vb1＜VRD＜Vb2之正電壓，可與常導通型電晶體同樣地判定記憶胞MC內之資料是“1”資料還是“0”資料。
藉此，記憶胞MC可保持1位元以上之資料。
例如，於在半導體層46使用低濃度之n型半導體層(n- 型半導體層)或p型半導體層之情形時，記憶胞MC作為常斷開型電晶體動作。
5.2本實施形態之效果 可將本實施形態之構成應用於第1至第4實施形態。
6.變化等 上述實施形態之半導體記憶裝置包含：第1配線(BL)；第2配線(SL)，其於第1方向(Z方向)上設置於第1配線之上方；第3配線(SG)，其於第1方向上設置於第1配線與第2配線之間之位置；第4配線(WL)，其於第1方向上設置於第2配線與第3配線之間之位置；第5配線(TG)，其於第1方向上設置於第2配線與第4配線之間之位置；半導體層(46)，其於第1方向延伸，且於第1方向上，一端位於第4配線與第5配線之間，另一端連接於第1配線；記憶胞(MC)，其對半導體層與第4配線之間施加電壓而記憶資訊；導電層(48、49、35)，其等於第1方向延伸，且於第1方向上，一端連接於第2配線，另一端連接於半導體層；第1絕緣層(45)，其於第1方向延伸，且以延伸存在於第3配線與半導體層之間、第4配線與半導體層之間、及第5配線與導電層之間之方式設置；氧化物半導體層(44)，其於第1方向延伸，且以延伸存在於第4配線與第1絕緣層之間、及第5配線與第1絕緣層之間之方式設置；以及第2絕緣層(43)，其於第1方向延伸，且以延伸存在於第4配線與氧化物半導體層之間、及第5配線與氧化物半導體層之間之方式設置。
藉由應用上述實施形態，可提供一種能夠減少消耗電力之半導體記憶裝置。
再者，實施形態並不限定於上文所說明之形態，能夠進行各種變化。
例如，記憶胞MC亦可記憶2位元以上之資料。於此情形時，於記憶胞MC中，設定與各資料對應之閾值電壓位準。例如，於寫入動作中，設定與各閾值電壓位準對應之寫入電壓VWR。藉此，藉由控制儲存於電荷儲存層CS之電荷量(閾值電壓位準)，記憶胞MC可記憶2位元以上之資料。又，例如，於讀出動作中，分別設定與閾值電壓位準對應之讀出電壓VRD。藉此，可讀出與閾值電壓位準對應之資料。
又，可將第1至第5實施形態儘可能地組合。
又，上述實施形態中之“連接”亦包含中間介置例如電晶體或電阻等其他構件而間接地連接之狀態。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為例子提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請] 本申請享有以日本專利申請2018-205642號(申請日：2018年10月31日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1:半導體記憶裝置 2:主機設備 10:記憶胞陣列 11:解碼器 12:列控制電路 13:行控制電路 14:寫入/讀出電路 15:輸入輸出電路 16:電壓產生電路 17:定序器 18:BL選擇電路 19:SL選擇電路 30:配線層 31:配線層 32:配線層 33:配線層 34:配線層 35:導電層 40:絕緣層 41:絕緣層 42:絕緣層 43:絕緣層 44:氧化物半導體層 45:絕緣層 46:半導體層 47:絕緣層 48:導電層 49:導電層 60_1:電晶體 60_2:電晶體 61_1:電晶體 61_2:電晶體 62_1:電晶體 62_2:電晶體 63_1:電晶體 63_2:電晶體 64_1:電晶體 64_2:電晶體 100:半導體基板 200:陣列層 201:陣列層 BL:位元線 BL1:位元線 BL2:位元線 CH:接觸插塞 CS:電荷儲存層 Ec:能量 Ef:費米能階 Ev:能量 HL:孔 I1:電流值 L1:特性線 L2:特性線 L3:特性線 L4:特性線 MC:記憶胞 MH:記憶體孔 MU:記憶體單元 MU1:記憶體單元 MU2:記憶體單元 MU3:記憶體單元 MU4:記憶體單元 PLR:柱 SBL1:信號線 SBL2:信號線 SG:選擇閘極線 SG1:選擇閘極線 SG2:選擇閘極線 SL:源極線 SL1:源極線 SL2:源極線 SSG1:信號線 SSG2:信號線 SSL1:信號線 SSL2:信號線 ST:選擇電晶體 STG1:信號線 STG2:信號線 SWL1:信號線 SWL2:信號線 TG:傳送閘極線 TG1:傳送閘極線 TG2:傳送閘極線 TT:傳送電晶體 V0:接觸插塞 V1:接觸插塞 Va1:閾值電壓 Va2:閾值電壓 Vb1:閾值電壓 Vb2:閾值電壓 VBL:電壓 Vdd:電壓 Vneg:負電壓 Voff:電壓 Von:電壓 VRD:電壓 VWR:寫入電壓 Vx:電壓 WL:字元線 WL1:字元線 WL2:字元線 X:方向 Y:方向 Z:方向
圖1係第1實施形態之半導體記憶裝置之整體圖。 圖2係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶體單元之立體圖。 圖4係第1實施形態之半導體記憶裝置所具備之記憶胞陣列中之字元線之俯視圖。 圖5係第1實施形態之半導體記憶裝置所具備之記憶體單元之剖視圖。 圖6係表示第1實施形態之半導體記憶裝置所具備之記憶胞之V-I特性之曲線圖。 圖7係表示第1實施形態之半導體記憶裝置所具備之記憶體單元之寫入動作之模式圖。 圖8係表示第1實施形態之半導體記憶裝置之寫入動作之記憶體單元之等效電路圖。 圖9係第1實施形態之半導體記憶裝置所具備之記憶體單元中之氧化物半導體之帶隙圖。 圖10係表示第1實施形態之半導體記憶裝置之讀出動作之記憶體單元之等效電路圖。 圖11係表示第1實施形態之半導體記憶裝置之寫入動作、資料保持狀態、及讀出動作時之各配線之電壓之時序圖。 圖12係表示第1實施形態之半導體記憶裝置所具備之記憶體單元之製造步驟之剖視圖。 圖13係表示第1實施形態之半導體記憶裝置所具備之記憶體單元之製造步驟之剖視圖。 圖14係表示第1實施形態之半導體記憶裝置所具備之記憶體單元之製造步驟之剖視圖。 圖15係表示第1實施形態之半導體記憶裝置所具備之記憶體單元之製造步驟之剖視圖。 圖16係表示第1實施形態之半導體記憶裝置所具備之記憶體單元之製造步驟之剖視圖。 圖17係表示第1實施形態之半導體記憶裝置所具備之記憶體單元之製造步驟之剖視圖。 圖18係表示第1實施形態之半導體記憶裝置所具備之記憶體單元之製造步驟之剖視圖。 圖19係表示第1實施形態之半導體記憶裝置所具備之記憶體單元之製造步驟之剖視圖。 圖20係表示第1實施形態之半導體記憶裝置所具備之記憶體單元之製造步驟之剖視圖。 圖21係第2實施形態之半導體記憶裝置所具備之記憶胞陣列中之傳送閘極線之俯視圖。 圖22係第3實施形態之半導體記憶裝置所具備之記憶胞陣列之俯視圖。 圖23係第3實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖24係第4實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖25係第4實施形態之半導體記憶裝置所具備之記憶體單元之剖視圖。 圖26係表示第5實施形態之半導體記憶裝置所具備之記憶胞之V-I特性之曲線圖。
30:配線層
31:配線層
32:配線層
33:配線層
34:配線層
35:導電層
40:絕緣層
41:絕緣層
42:絕緣層
43:絕緣層
44:氧化物半導體層
45:絕緣層
46:半導體層
47:絕緣層
48:導電層
49:導電層
100:半導體基板
BL:位元線
CH:接觸插塞
CS:電荷儲存層
HL:孔
MC:記憶胞
MH:記憶體孔
MU:記憶體單元
PLR:柱
SG:選擇閘極線
SL:源極線
ST:選擇電晶體
TG:傳送閘極線
TT:傳送電晶體
V0:接觸插塞
V1:接觸插塞
WL:字元線
X:方向
Y:方向
Z:方向

Claims (20)

  1. 一種半導體記憶裝置，其具備：第1配線；第2配線，其於第1方向上設置於上述第1配線之上方；第3配線，其於上述第1方向上設置於上述第1配線與上述第2配線之間之位置；第4配線，其於上述第1方向上設置於上述第2配線與上述第3配線之間之位置；第5配線，其於上述第1方向上設置於上述第2配線與上述第4配線之間之位置；半導體層，其於上述第1方向延伸，且於上述第1方向上，一端位於上述第4配線與上述第5配線之間，另一端連接於上述第1配線；記憶胞，其於上述半導體層與上述第4配線之間記憶資訊；導電層，其於上述第1方向延伸，且於上述第1方向上，一端連接於上述第2配線，另一端連接於上述半導體層，上述導電層之上述另一端位於上述第4配線與上述第5配線之間；第1絕緣層，其於上述第1方向延伸，且以延伸存在於上述第3配線與上述半導體層之間、上述第4配線與上述半導體層之間、及上述第5配線與上述導電層之間之方式設置；氧化物半導體層，其於上述第1方向延伸，且以延伸存在於上述第4配線與上述第1絕緣層之間、及上述第5配線與上述第1絕緣層之間之方式設置；及 第2絕緣層，其於上述第1方向延伸，且以延伸存在於上述第4配線與上述氧化物半導體層之間、及上述第5配線與上述氧化物半導體層之間之方式設置。
  2. 如請求項1之半導體記憶裝置，其中上述第1配線及第2配線於與上述第1方向交叉之第2方向延伸，上述第3、第4、及第5配線於與上述第1及上述第2方向交叉之第3方向延伸。
  3. 如請求項1之半導體記憶裝置，其中上述導電層具有：第1部分，其與上述半導體層之上表面連接，且於上述第1方向延伸；以及第2部分，其連接於上述第1部分之上表面及上述氧化物半導體層。
  4. 如請求項3之半導體記憶裝置，其中上述導電層進而具有第3部分，該第3部分連接於上述第2部分之上表面，於上述第1方向延伸，且連接於上述第2配線。
  5. 如請求項1之半導體記憶裝置，其中上述第1絕緣層與上述導電層中連接於上述氧化物半導體層之部分之下表面接觸。
  6. 如請求項1之半導體記憶裝置，其中上述氧化物半導體層之一端於上述第1方向上位於上述第3配線與上述第4配線之間。
  7. 如請求項1之半導體記憶裝置，其進而具備：第1電晶體，其包含上述第3配線及上述半導體層；以及第2電晶體，其包含上述第5配線及上述氧化物半導體層。
  8. 如請求項1之半導體記憶裝置，其中上述第1配線為位元線，上述第2配線為源極線。
  9. 如請求項1之半導體記憶裝置，其中上述氧化物半導體層之上述第1方向上之第1端部電性連接於上述第2配線，且上述氧化物半導體層之上述第1方向上之第2端部與上述第1配線電性分離。
  10. 一種半導體記憶裝置，其具備：第1配線；第2配線，其與上述第1配線於第1方向相鄰配置；第3配線，其與上述第2配線於上述第1方向相鄰配置；第4配線，其在與上述第1方向交叉之第2方向上設置於上述第1配線之上方；第5配線，其與上述第4配線於上述第1方向相鄰配置；第6配線，其與上述第5配線於上述第1方向相鄰配置；第7配線，其設置於上述第1配線與上述第4配線之間、上述第2配線與上述第5配線之間、上述第3配線與上述第6配線之間；第8配線，其設置於上述第7配線與上述第4配線之間、上述第7配線與上述第5配線之間、及上述第7配線與上述第6配線之間； 第9配線，其設置於上述第8配線與上述第4配線之間、上述第8配線與上述第5配線之間、及上述第8配線與上述第6配線之間；第1柱，其於上述第2方向延伸，一端電性連接於上述第1配線，另一端電性連接於上述第4配線，且設置於上述第7配線、上述第8配線及上述第9配線；第2柱，其與上述第1柱於上述第1方向相鄰，於上述第2方向延伸，一端電性連接於上述第3配線，另一端電性連接於上述第6配線；以及第3柱，其一端電性連接於第2配線，另一端電性連接於上述第5配線，於上述第1方向上，設置於上述第1柱與上述第2柱之間，於與上述第1及第2方向交叉之第3方向上，設置於與上述第1柱及上述第2柱不同之位置；且上述第1柱包含：第1半導體層，其於上述第2方向延伸，且於上述第2方向上，一端位於上述第8配線與上述第9配線之間，另一端與上述第1配線連接；第1記憶胞，其於上述第1半導體層與上述第8配線之間記憶資訊；第1導電層，其於上述第2方向延伸，且於上述第2方向上，一端連接於上述第4配線，另一端連接於上述第1半導體層；第1絕緣層，其於上述第2方向延伸，且以延伸存在於上述第7配線與上述第1半導體層之間、上述第8配線與上述第1半導體層之間、及上述第9配線與上述第1導電層之間之方式設置；第1氧化物半導體層，其於上述第2方向延伸，且以延伸存在於上述第8配線與上述第1絕緣層之間、及上述第9配線與上述第1絕緣層之間之方式設置；以及 第2絕緣層，其於上述第2方向延伸，且以延伸存在於上述第8配線與上述第1氧化物半導體層之間、及上述第9配線與上述第1氧化物半導體層之間之方式設置。
  11. 如請求項10之半導體記憶裝置，其中上述第2柱包含：第2半導體層，其於上述第2方向延伸，且於上述第2方向上，一端位於上述第8配線與上述第9配線之間，另一端與上述第3配線連接；第2記憶胞，其於上述第2半導體層與上述第8配線之間記憶資訊；第2導電層，其於上述第2方向延伸，且於上述第2方向上，一端連接於上述第6配線，另一端連接於上述第2半導體層；第3絕緣層，其於上述第2方向延伸，且以延伸存在於上述第7配線與上述第2半導體層之間、上述第8配線與上述第2半導體層之間、及上述第9配線與上述第2導電層之間之方式設置；第2氧化物半導體層，其於上述第2方向延伸，且以延伸存在於上述第8配線與上述第3絕緣層之間、及上述第9配線與上述第3絕緣層之間之方式設置；以及第4絕緣層，其於上述第2方向延伸，且以延伸存在於上述第8配線與上述第2氧化物半導體層之間及上述第9配線與上述第2氧化物半導體層之間之方式設置；且上述第3柱包含：第3半導體層，其於上述第2方向延伸，且於上述第2方向上，一端位於上述第8配線與上述第9配線之間，另一端與上述第2配線連接； 第3記憶胞，其對上述第3半導體層與上述第8配線之間施加電壓而記憶資訊；第3導電層，其於上述第2方向延伸，且於上述第2方向上，一端連接於上述第5配線，另一端連接於上述第3半導體層；第5絕緣層，其於上述第2方向延伸，且以延伸存在於上述第7配線與上述第3半導體層之間、上述第8配線與上述第3半導體層之間、及上述第9配線與上述第3導電層之間之方式設置；第3氧化物半導體層，其於上述第2方向延伸，且以延伸存在於上述第8配線與上述第5絕緣層之間及上述第9配線與上述第5絕緣層之間之方式設置；以及第6絕緣層，其於上述第2方向延伸，且以延伸存在於上述第8配線與上述第3氧化物半導體層之間及上述第9配線與上述第3氧化物半導體層之間之方式設置。
  12. 如請求項10之半導體記憶裝置，其中上述第1至第6配線於上述第3方向延伸，上述第7至第9配線於上述第1方向延伸。
  13. 如請求項10之半導體記憶裝置，其中上述第1導電層具有：第1部分，其與上述第1半導體層之上表面連接，且於上述第2方向延伸；以及第2部分，其連接於上述第1部分之上表面及上述第1氧化物半導體層。
  14. 如請求項13之半導體記憶裝置，其中上述第1導電層進而具有第3部分，該第3部分連接於上述第2部分之上表面，於上述第2方向延伸，且與上述第4配線連接。
  15. 如請求項10之半導體記憶裝置，其進而具備：第1電晶體，其包含上述第7配線及上述第1半導體層；以及第2電晶體，其包含上述第9配線及上述第1氧化物半導體層。
  16. 如請求項10之半導體記憶裝置，其中上述第1配線為位元線，上述第2配線為源極線。
  17. 一種半導體記憶裝置，其具備：位元線；源極線；柱，其延伸存在於自上述位元線朝向上述源極線之第1方向，且包含半導體層；第1、第2、及第3導電層，其等沿著上述第1方向配置，且與上述柱之側面對向；第1電晶體，其配置於上述第1導電層與上述柱之第1交叉部；記憶胞，其配置於上述第2導電層與上述柱之第2交叉部，且包含由配置於上述半導體層與上述第2導電層之間之氧化物半導體層構成之電荷儲存層；及第2電晶體，其配置於上述第3導電層與上述柱之第3交叉部；且 上述氧化物半導體層之上述第1方向上之第1端部可經由上述第2電晶體而電性連接於上述源極線；上述氧化物半導體層之上述第1方向上之第2端部位於上述第1交叉部與上述第2交叉部之間，且與上述位元線電性分離。
  18. 如請求項17之半導體記憶裝置，其中上述半導體層之上述第1方向上之第1端部位於上述第2交叉部與上述第3交叉部之間，上述半導體層之上述第1方向上之第2端部與上述位元線接觸。
  19. 如請求項17或18之半導體記憶裝置，其中上述第1電晶體之通道區域及上述記憶胞之通道區域配置於上述半導體層內。
  20. 如請求項17至18中任一項之半導體記憶裝置，其中上述第2電晶體之通道區域配置於上述氧化物半導體層內。
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