CN117746944A - 具有外围上单元结构的存储器核心电路和存储器装置 - Google Patents

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金尚玧
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Abstract

提供了具有外围上单元结构的存储器核心电路和存储器装置。所述存储器核心电路包括：(i)存储器单元阵列，在其中具有子单元阵列，以及(ii)核心控制电路，在其中具有子外围电路，使得每个子外围电路在对应的子单元阵列下方延伸。每个子单元阵列包括分别连接到字线和位线的存储器单元。每个子外围电路包括：子字线驱动器，被配置为驱动字线；位线感测放大器，被配置为感测位线的电压；行解码电路，被配置为控制子字线驱动器，以选择字线中的一条；电源电路，被配置为将电力供应到每个子外围电路；以及控制电路，被配置为控制每个子外围电路的操作。通过使用高效地提供核心控制电路的CoP结构，存储器核心电路的尺寸可被减小并且设计裕度可被增强。

Description

具有外围上单元结构的存储器核心电路和存储器装置
本申请要求于2022年9月21日提交的第10-2022-0119052号韩国专利申请，所述韩国专利申请的公开通过引用包含于此。
技术领域
示例实施例总体上涉及半导体集成电路，更具体地，涉及高效地利用外围上单元(CoP)结构的存储器核心电路和在其中包括存储器核心电路的存储器装置。
背景技术
由于高性能电子产品需要小型化和多功能化，因此需要高集成度来提供高容量集成电路装置。随着存储器装置(诸如，DRAM(动态随机存取存储器)装置)的特征尺寸减小，需要用于驱动存储器装置的电路的更高效的布置。
常规DRAM装置通常具有开口位线结构，在开口位线结构中，形成互补对的两条位线存在于不同的单元块上，并且位线感测放大器向左和向右扩展。根据与常规DRAM装置的单元晶体管的典型实现相关联的限制和实现难度的增加，正在进行使用垂直沟道晶体管(VCT)结构实现单元晶体管的研究，以便解决实现问题并减小DRAM装置的尺寸。然而，即使垂直结构被采用以减小存储器装置的尺寸，存储器装置的尺寸减小通常受驱动存储器单元阵列的电路限制。
发明内容
一些示例实施例可提供能够高效地利用被配置为驱动存储器单元阵列的核心控制电路的存储器核心电路和包括存储器核心电路的存储器装置。
根据一些示例实施例，一种存储器核心电路包括：(i)存储器单元阵列，在其中具有多个子单元阵列，所述多个子单元阵列布置在多个阵列行和多个阵列列的矩阵中；以及(ii)核心控制电路，在其中具有多个子外围电路，所述多个子外围电路布置在所述多个阵列行和所述多个阵列列的矩阵中，使得每个子外围电路设置在每个子单元阵列下方。每个子单元阵列可包括分别连接到多条字线和多条位线的多个存储器单元。每个子外围电路可包括：(i)多个子字线驱动器，被配置为驱动所述多条字线；(ii)多个位线感测放大器，被配置为感测所述多条位线的电压；(iii)行解码电路，被配置为控制所述多个子字线驱动器，以选择所述多条字线中的一条；(iv)电源电路，被配置为将电力供应到每个子外围电路；以及(v)控制电路，被配置为控制每个子外围电路的操作。
根据示例实施例，一种存储器核心电路包括：存储器单元阵列，在其中具有多个子单元阵列，所述多个子单元阵列布置在多个阵列行和多个阵列列的矩阵中；以及核心控制电路，在其中具有多个子外围电路，所述多个子外围电路布置在所述多个阵列行和所述多个阵列列的矩阵中，每个子外围电路在每个对应的子单元阵列下方延伸。每个子单元阵列包括分别连接到多条字线和多条位线的多个存储器单元。每个子外围电路包括：字线驱动器区域，具有多个子字线驱动器；感测放大器区域，包括多个位线感测放大器；解码器区域，包括行解码电路；以及电源和控制区域，包括电源电路和控制电路。
根据附加实施例，一种存储器装置包括：存储器核心电路；以及外围电路，被配置为控制存储器核心电路。存储器核心电路包括：存储器单元阵列，包括多个子单元阵列，所述多个子单元阵列布置在多个阵列行和多个阵列列的矩阵中；以及核心控制电路，包括多个子外围电路，所述多个子外围电路布置在所述多个阵列行和所述多个阵列列的矩阵中，使得每个子外围电路在每个对应的子单元阵列下方延伸。在一些实施例中，每个子单元阵列可包括分别连接到多条字线和多条位线的多个存储器单元。每个子外围电路包括：字线驱动器区域，包括多个子字线驱动器；感测放大器区域，包括多个位线感测放大器；解码器区域，包括行解码电路；以及电源和控制区域，包括电源电路和控制电路。
根据示例实施例的存储器核心电路和存储器装置可使用核心控制电路被高效地设置的CoP结构来减小存储器核心电路的尺寸；存储器核心电路的设计裕度还可通过减轻位线感测放大器的长度限制被增强。另外，存储器核心电路和存储器装置的操作特性和性能可通过电压驱动器的高效布置而被增强。
附图说明
从下面的结合附图的详细描述，将更清楚地理解本公开的示例实施例。
图1是根据示例实施例的存储器核心电路的立体图。
图2是示出根据示例实施例的包括在存储器核心电路中的子外围电路的布局的示例实施例的示图。
图3和图4是示出根据示例实施例的包括在存储器核心电路中的核心控制电路的布局的示例实施例的示图。
图5是示出根据示例实施例的存储器装置的框图。
图6是示出根据示例实施例的存储器核心电路的示意性布局的示图。
图7是沿着图6中的线A-A截取的剖视图。
图8是沿着图6中的线B-B截取的剖视图。
图9是示出根据示例实施例的存储器核心电路的示意性配置的示图。
图10是示出包括在图9的存储器核心电路中的位线感测放大器的示例实施例的示图。
图11是示出包括在图9的存储器核心电路中的局部感测放大器的示例实施例的示图。
图12是示出包括在图9的存储器核心电路中的子字线驱动器的示例实施例的示图。
图13和图14是示出根据示例实施例的存储器核心电路的字线连接的示例实施例的示图。
图15是示出根据示例实施例的存储器核心电路的感测放大器区域以及功率和控制区域的布局的示例实施例的示图。
图16是示出根据示例实施例的存储器核心电路的字线和位线的连接的示例实施例的示图。
图17和图18是示出根据示例实施例的包括在存储器核心电路中的电压驱动器的布置的示例实施例的示图。
图19、图20和图21是示出根据示例实施例的包括在存储器核心电路中的电压开关的布置的示例实施例的示图。
图22是示出根据示例实施例的存储器装置的示图。
图23是示出根据示例实施例的移动系统的框图。
具体实施方式
在下文中将参照示出了一些示例实施例的附图更全面地描述各种示例实施例。在附图中，相同的标号始终表示相同的元件。可省略重复的描述。
图1是根据示例实施例的存储器核心电路的立体图，并且图2是示出根据示例实施例的包括在存储器核心电路中的子外围电路的布局的示例实施例的示图。
在下文中，垂直方向Z指示与半导体基底的上表面正交的方向，行方向X和列方向Y指示与半导体基底的上表面平行的两个方向。例如，行方向X和列方向Y可彼此垂直。行方向X可被称为第一方向或第一水平方向，列方向Y可被称为第二方向或第二水平方向，并且垂直方向Z可被称为第三方向。由附图中的箭头指示的方向和相反的方向可被认为是同一方向。
参照图1，存储器核心电路MCC包括至少一个存储器单元阵列MCA和核心控制电路CCC。存储器核心电路MCC可具有外围上单元(或外围上方单元)(CoP)结构，使得核心控制电路CCC相对于下层基底被设置在存储器单元阵列MCA下方。
如所示出的，存储器单元阵列MCA可包括多个子单元阵列SCA，多个子单元阵列SCA以多个阵列行AR1至AR4和多个阵列列AC1至AC8的矩阵被布置。同样地，核心控制电路CCC可包括多个子外围电路SPC，多个子外围电路SPC以多个阵列行AR1至AR4和多个阵列列AC1至AC8的矩阵被布置，使得每个子外围电路SPC被设置在对应的子单元阵列SCA下方。
每个子单元阵列可包括分别连接到多条字线和多条位线的多个存储器单元。每个存储器单元可包括垂直沟道晶体管和设置在垂直沟道晶体管上方(例如，在垂直沟道晶体管上方延伸)的单元电容器。下面将参照图6、图7和图8描述使用垂直沟道晶体管的CoP结构。
如下面将更全面地描述的，每个子外围电路可包括被配置为驱动多条字线的多个子字线驱动器、被配置为感测多条位线的电压的多个位线感测放大器、被配置为控制多个子字线驱动器以选择多条字线中的一条的行解码电路、被配置为将电力供应到每个子外围电路的电源电路、以及被配置为控制每个子外围电路的操作的控制电路。为了便于说明，图1示出了与四个阵列行AR1至AR4和八个阵列列AC1至AC8对应的三十二个子单元阵列SCA和三十二个子外围电路SPC，并且示例性实施例不限于特定数量的子单元阵列SCA和子外围电路SPC。
图2示出一个子外围电路SPC的布局，并且包括在图1的存储器核心电路MCC中的各个子外围电路SPC可具有与图2中所示出的相同的布局。参照图2，每个子外围电路SPC可包括包含多个子字线驱动器的字线驱动器区域RWD、包括多个位线感测放大器的感测放大器区域RSA、包括行解码电路的解码器区域RRD、以及包括电源电路和控制电路的电源和控制区域RPC。
如图2中所示出的，字线驱动器区域RWD、感测放大器区域RSA、解码器区域RRD以及电源和控制区域RPC沿行方向X布置。在一些示例实施例中，字线驱动器区域RWD和感测放大器区域RSA可设置在每个子外围电路SPC的沿行方向X的两端处。解码器区域RRD可在字线驱动器区域RWD与感测放大器区域RSA之间沿行方向X邻近于字线驱动器区域RWD被设置(或延伸)。电源和控制区域RPC可在字线驱动器区域RWD与感测放大器区域RSA之间沿行方向X邻近于感测放大器区域RSA被设置(或延伸)。
图2还示出每个子外围电路SPC内的元件在行方向上的示例性尺寸。例如，每个子外围电路SPC的整个行尺寸可以是约147μm，感测放大器区域RSA的行尺寸可以是约74μm，字线驱动器区域RWD的行尺寸可以是约30μm，解码器区域RRD的行尺寸可以是约24μm，并且电源和控制区域RPC的行尺寸可以是约20μm。这样，感测放大器区域RSA的面积可以是每个子外围电路SPC的面积的一半。示例实施例不限于图2中所示出的特定尺寸。
图3和图4是示出根据示例实施例的包括在存储器核心电路中的核心控制电路的布局的示例实施例的示图。参照图3，核心控制电路CCC1可包括以包括多个阵列行AR1至AR4和多个阵列列AC1至AC8的矩阵布局布置的多个子外围电路SPC11至SPC48。在一些示例实施例中，核心控制电路CCC1可具有移位结构(shift structure)，使得针对沿行方向X邻近的第一子外围电路和第二子外围电路，第一子外围电路的字线驱动器区域RWD可沿行方向X邻近于第二子外围电路的感测放大器区域RSA(例如，邻近于第二子外围电路的感测放大器区域RSA延伸)。
例如，针对第一阵列行AR1中的沿行方向X邻近的两个子外围电路SPC13和SPC14，子外围电路SPC13的字线驱动器区域RWD可沿行方向X邻近于子外围电路SPC14的感测放大器区域RSA。同样地，针对第二阵列行AR2中的沿行方向X邻近的两个子外围电路SPC25和SPC26，子外围电路SPC26的字线驱动器区域RWD可沿行方向X邻近于子外围电路SPC25的感测放大器区域RSA。
在一些示例实施例中，针对沿列方向Y邻近的第三子外围电路和第四子外围电路，第三子外围电路的感测放大器区域RSA可沿列方向Y邻近于第四子外围电路的字线驱动器区域RWD(例如，邻近于第四子外围电路的字线驱动器区域RWD延伸)。例如，针对沿列方向Y邻近的两个子外围电路SPC13和SPC23，子外围电路SPC13的感测放大器区域RSA可沿列方向Y邻近于子外围电路SPC23的字线驱动器区域RWD；并且，子外围电路SPC23的感测放大器区域RSA可沿列方向Y邻近于子外围电路SPC13的字线驱动器区域RWD。同样地，针对沿列方向Y邻近的两个子外围电路SPC25和SPC35，子外围电路SPC25的感测放大器区域RSA可沿列方向Y邻近于子外围电路SPC35的字线驱动器区域RWD。
可选地，如由图4所示，核心控制电路CCC2可包括以多个阵列行AR1至AR4和多个阵列列AC1至AC8的矩阵布置的多个子外围电路SPC11至SPC48。在一些示例实施例中，存储器核心电路MCC可具有镜像结构，使得针对沿行方向邻近的第一子外围电路和第二子外围电路，第一子外围电路的字线驱动器区域RWD可沿行方向X邻近于第二子外围电路的字线驱动器区域RWD，或者第一子外围电路的感测放大器区域RSA可沿行方向X邻近于第二子外围电路的感测放大器区域RSA。
例如，针对沿行方向X邻近的两个子外围电路SPC14和SPC15，分别包括在两个子外围电路SPC14和SPC15中的两个感测放大器区域RSA可彼此邻近，并且可彼此面对。相比之下，针对沿行方向X邻近的两个子外围电路SPC24和SPC25，分别包括在两个子外围电路SPC24和SPC25中的两个字线驱动器区域RWD可彼此邻近。
现在参照图5，根据示例实施例的存储器装置400的框图被示出为包括控制逻辑410、地址寄存器420、存储体控制逻辑430、行地址复用器(RA MUX)440、列地址锁存器(或CA锁存器)450、行解码器(或存储体行解码器)460、列解码器470、存储器单元阵列MCA 480、核心控制电路CCC 485、输入-输出(I/O)门控电路(或I/O门控)490、数据输入-输出(I/O)缓冲器495和刷新计数器445。
存储器单元阵列480可包括多个存储体阵列480a至480h。行解码器460可包括分别结合到存储体阵列480a至480h的多个存储体行解码器460a至460h，列解码器470可包括分别结合到存储体阵列480a至480h的多个存储体列解码器470a至470h，并且核心控制电路485可包括分别结合到存储体阵列480a至480h的多个存储体核心控制电路485a至485h。多个存储体阵列480a至480h和多个存储体核心控制电路485a至485h可沿垂直方向堆叠以形成CoP结构。
地址寄存器420可从存储器控制器(未示出)接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器420可将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑430，可将接收到的行地址ROW_ADDR提供给行地址复用器440，并且可将接收到的列地址COL_ADDR提供给列地址锁存器450。
存储体控制逻辑430可响应于存储体地址BANK_ADDR生成存储体控制信号。存储体控制信号可包括用于激活与存储体地址BANK_ADDR对应的选择存储器存储体的存储体使能信号BEN。与存储体地址BANK_ADDR对应的存储体行解码器460a至460h中的一个可响应于存储体控制信号而被激活，并且与存储体地址BANK_ADDR对应的存储体列解码器470a至470h中的一个可响应于存储体控制信号而被激活。
行地址复用器440可从地址寄存器420接收行地址ROW_ADDR，并且可从刷新计数器445接收刷新行地址REF_ADDR。行地址复用器440可选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器440输出的行地址RA可被施加到存储体行解码器460a至460h。
存储体行解码器460a至460h中的激活的一个可对从行地址复用器440输出的行地址RA进行解码，并且可激活与行地址RA对应的字线。例如，激活的存储体行解码器可将字线驱动电压施加到与行地址RA对应的字线。
列地址锁存器450可从地址寄存器420接收列地址COL_ADDR，并且可临时存储接收到的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器450可生成从接收到的列地址COL_ADDR递增的列地址。列地址锁存器450可将临时存储或生成的列地址施加到存储体列解码器470a至470h。存储体列解码器470a至470h中的激活的一个可对从列地址锁存器450输出的列地址COL_ADDR进行解码，并且可控制输入-输出I/O门控电路490以便输出与列地址COL_ADDR对应的数据。
I/O门控电路490可包括用于门控输入/输出数据的电路系统。I/O门控电路490还可包括用于存储从存储体阵列480a至480h输出的数据的读取数据锁存器、和用于将数据写入存储体阵列480a至480h的写入驱动器。将从存储体阵列480a至480h中的一个存储体阵列读取的数据可由结合到将从其读取数据的一个存储体阵列的感测放大器单元485感测，并且可被存储在读取数据锁存器中。存储在读取数据锁存器中的数据可经由数据I/O缓冲器495被提供给存储器控制器。将被写入存储体阵列480a至480h中的一个存储体阵列中的数据DQ可从存储器控制器被提供给数据I/O缓冲器495。写入驱动器可将数据DQ写入存储体阵列480a至480h中的一个存储体阵列中。
控制逻辑410可控制存储器装置400的操作。例如，控制逻辑410可生成用于存储器装置400的控制信号以便执行写入操作或读取操作。控制逻辑410可包括对从存储器控制器接收到的命令CMD进行解码的命令解码器411、和设置存储器装置400的操作模式的模式寄存器集合(或模式寄存器)412。例如，命令解码器411可通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成与命令CMD对应的控制信号。
图6是示出根据示例实施例的存储器核心电路的示意性布局的示图。图7是沿着图6中的线A-A截取的剖视图，并且图8是沿着图6中的线B-B截取的剖视图。
参照图6、图7和图8，根据一些实施例的存储器装置包括第一基底100、导电线120、第一层间绝缘膜112、栅电极150A和150B、栅极绝缘层140、沟道层130、第二层间绝缘膜114、连接垫(landing pad)160A和160B以及电容器结构170A和170B。尽管第一基底100可具有在其中堆叠基部基底和外延层的结构，但是本公开不限于此。第一基底100可以是硅基底、砷化镓基底、硅锗基底或SOI(绝缘体上半导体)基底。
导电线120可形成在第一基底100上。例如，下绝缘膜110可形成在第一基底100上，并且导电线120可放置在下绝缘膜110上。导电线120可沿列方向Y纵向延伸。多条导电线120各自沿列方向Y延伸，并且可沿与列方向Y相交的行方向X以相等间隔彼此间隔开。下绝缘膜110可形成在导电线120之间的空间中(例如，填充导电线120之间的空间)。在一些实施例中，下绝缘膜110的上表面可放置在与导电线120的上表面相同的水平处。根据一些实施例，导电线120可充当半导体存储器装置的位线。
导电线120可包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，导电线120可包括，但不限于掺杂多晶硅、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)、钴(Co)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化铌(NbN)、铝化钛(TiAl)、氮化钛铝(TiAlN)、硅化钛(TiSi)、氮化钛硅(TiSiN)、硅化钽(TaSi)、氮化钽硅(TaSiN)、氮化钌钛(RuTiN)、硅化镍(NiSi)、硅化钴(CoSi)、氧化铱(IrOx)、氧化钌(RuOx)或它们的组合。可选地，导电线120可包括二维半导体材料。二维半导体材料可包括例如石墨烯、碳纳米管或它们的组合。导电线120可包括上述导电材料的单层或多层。
第一层间绝缘膜112可形成在第一基底100上。第一层间绝缘膜112可包括(例如，限定)沿行方向X纵向延伸并且穿过导电线120的单元沟槽112t。多个单元沟槽112t各自沿行方向X延伸，并且可沿列方向Y以相等的间隔彼此间隔开。因此，第一层间绝缘膜112中的每个可形成沿行方向X延伸并且通过单元沟槽112t彼此间隔开的针状绝缘图案。
在一些实施例中，第一层间绝缘膜112可放置在下绝缘膜110的上表面上以覆盖导电线120。在一些实施例中，单元沟槽112t的下部/表面可与导电线120的上表面间隔开。在一些实施例中，单元沟槽112t的宽度可朝向第一基底100的上表面减小。这里，单元沟槽112t的宽度表示列方向Y上的宽度。宽度的这种减小可以是由于用于形成单元沟槽112t的蚀刻工艺的特性。
第一层间绝缘膜112可包括例如但不限于氧化硅、氮氧化硅、氮化硅和具有比氧化硅低的介电常数的低介电常数(低k)材料中的至少一者。栅电极150A和150B可形成在单元沟槽112t中。例如，栅电极150A和150B可沿着单元沟槽112t的下表面和侧表面延伸。此外，栅电极150A和150B可各自沿行方向X纵向延伸并且穿过导电线120。
在一些实施例中，栅电极150A和150B可包括沿列方向Y彼此间隔开的第一栅电极150A和第二栅电极150B。第一栅电极150A和第二栅电极150B可在单元沟槽112t中彼此面对。例如，第一栅电极150A可沿着单元沟槽112t的下表面和第一侧表面延伸，并且第二栅电极150B可沿着单元沟槽112t的下表面和其面对第一侧表面的第二侧表面延伸。作为示例，在与行方向X相交的截面中(例如，在图7中)，栅电极150A和150B可各自具有“L”形状。第一栅电极150A可用作根据一些实施例的半导体存储器装置的第一字线，并且第二栅电极150B可用作根据一些实施例的半导体存储器装置的第二字线。
在一些实施例中，分隔沟槽150t可形成在第一层间绝缘膜112以及栅电极150A和150B中。分隔沟槽150t可沿行方向X延伸以分隔第一栅电极150A和第二栅电极150B。此外，分隔沟槽150t可与导电线120的一部分重叠(例如，暴露导电线120的一部分)。例如，分隔沟槽150t的下部/表面可与导电线120的上表面的一部分重叠/暴露导电线120的上表面的一部分。
栅电极150A和150B可各自包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，栅电极150A和150B可包括但不限于掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合。
在一些实施例中，第一栅电极150A和第二栅电极150B可各自包括第一导电图案152和第一阻挡导电膜154。第一导电图案152和第一阻挡导电膜154可顺序地堆叠在单元沟槽112t中。例如，第一导电图案152可沿着单元沟槽112t的下表面和侧表面共形地延伸。第一阻挡导电膜154可沿着第一导电图案152的轮廓共形地延伸。第一阻挡导电膜154可设置在第一导电图案152与下面将描述的栅极绝缘层140之间。
第一阻挡导电膜154可减少/防止包括在第一导电图案152中的元素的扩散。作为示例，第一导电图案152可包括钨(W)、铝(Al)和铜(Cu)中的至少一者，并且第一阻挡导电膜154可包括钛(Ti)、氮化钛(TiN)、钽(Ta)和氮化钽(TaN)中的至少一者。
栅极绝缘层140可堆叠在栅电极150A和150B上。例如，栅极绝缘层140可沿着栅电极150A和150B的轮廓共形地延伸。栅极绝缘层140可设置在栅电极150A和150B与下面将描述的沟道层130之间。在一些实施例中，栅极绝缘层140还可沿着第一层间绝缘膜112的上表面延伸。在一些实施例中，栅极绝缘层140可沿着分隔沟槽150t的侧表面延伸。
在一些实施例中，栅极绝缘层140可在其中具有与导电线120的一部分重叠(例如，暴露导电线120的一部分)的间隙/开口。例如，栅极绝缘层140可在分隔沟槽150t内部包括接触沟槽140t。接触沟槽140t的下部/表面可与导电线120的上表面的一部分重叠/暴露导电线120的上表面的一部分。尽管图6示出了接触沟槽140t具有矩形形状，但这仅是示例。作为另一示例，接触沟槽140t可具有圆形或其他多边形形状。此外，尽管图6示出了一个接触沟槽140t与一条导电线120重叠/暴露一条导电线120，但这也仅是示例。作为另一示例，一个接触沟槽140t可沿行方向X纵向延伸以与多条导电线120重叠/暴露多条导电线120。
栅极绝缘层140可包括氧化硅、氮氧化硅、具有比氧化硅高的介电常数的高介电常数材料或它们的组合。高介电常数材料可包括但不限于例如氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆(ZrO2)、氧化铝(Al2O3)或它们的组合。
在一些实施例中，栅极绝缘层140可将根据一些实施例的半导体存储器装置提供为铁电存储器元件(铁电RAM，FeRAM)。作为示例，栅极绝缘层140可包括铁电体(诸如，钛酸钡(BaTiO3)、锆钛酸铅(PbZrTiO3，PZT)、钽酸锶铋(STB，SrBi2Ta2O9)、氧化铋铁(BiFeO3，BFO)和氧化铪(HfO2))。
沟道层130可堆叠在栅极绝缘层140上(例如，可堆叠在栅极绝缘层140的上表面上)。沟道层130可在单元沟槽112t内部(例如，可填充单元沟槽112t的至少一部分)。例如，沟道层130可沿着栅电极150A和150B以及栅极绝缘层140的轮廓延伸。因此，栅电极150A和150B以及栅极绝缘层140中的每个可设置在第一层间绝缘膜112与沟道层130之间。
沟道层130可连接到导电线120。在一些实施例中，沟道层130可通过延伸穿过分隔沟槽150t和接触沟槽140t而电连接到导电线120的上表面。如图6中所示出的，多个沟道层130沿列方向Y和行方向X彼此间隔开，并且可以以矩阵形式布置。
在根据一些实施例的半导体存储器装置中，沟道层130可包括沿着与列方向Y和行方向X相交的垂直方向Z布置的第一源极/漏极区域和第二源极/漏极区域。例如，沟道层130的下部可用作第一源极/漏极区域，并且沟道层130的上部可用作第二源极/漏极区域。第一源极/漏极区域与第二源极/漏极区域之间的沟道层130的一部分可用作沟道区域。
沟道层130可包括半导体材料。作为示例，沟道层130可包括氧化物半导体材料。氧化物半导体材料可减小半导体存储器装置的泄漏电流。氧化物半导体材料可包括例如IGZO(铟镓锌氧化物，InxGayZnzO)、IGSO(铟镓硅氧化物，InxGaySizO)、ITZO(铟锡锌氧化物，InxSnyZnzO)、IZO(铟锌氧化物，InxZnyO)、ZnO(氧化锌，ZnxO)、ZTO(锌锡氧化物，ZnxSnyO)、ZnON(氮氧化锌，ZnxOyN)、ZZTO(锆锌锡氧化物，ZrxZnySnzO)、SnO(锡氧化物，SnxO)、HIZO(铪铟锌氧化物，HfxInyZnZO)、GZTO(镓锌锡氧化物，GaxZnySnzO)、AZTO(铝锌锡氧化物，AlxZnySnzO)、YGZO(镱镓锌氧化物，YbxGayZnzO)、IGO(铟镓氧化物，InxGayO)或它们的组合。
作为另一示例，沟道层130可包括作为元素半导体材料的硅(Si)和锗(Ge)，或掺杂到元素半导体材料的材料。可选地，沟道层130还可包括IV-IV族化合物半导体或III-V族化合物半导体。IV-IV族化合物半导体可以是例如包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两者或更多者的二元化合物或三元化合物，或者是通过将这些元素掺杂IV族元素而获得的化合物。
作为另一示例，沟道层130可包括二维半导体材料。二维半导体材料可包括例如石墨烯、碳纳米管、过渡金属二硫属化物(TMD)或它们的组合。TMD可包括例如Mo、W、Nb、钒(V)、Ta、Ti、Zr、Hf、锝(Tc)、铼(Re)、Cu、Ga、In、Sn、Ge和Pb之中的一种金属元素、以及硫(S)、硒(Se)和碲(Te)之中的一种硫族元素。
根据一些实施例，沟道层130可包括上述单层或多层半导体材料。更优地，沟道层130可包括IGZO。并且，在其他实施例中，沟道层130可具有比硅(Si)的带隙能量大的带隙能量。例如，沟道层130可具有约1.5电子伏特(eV)至5.6eV的带隙能量。更优地，沟道层130可具有约2.0eV至4.0eV的带隙能量。沟道层130可以是但不限于例如多晶或非晶。
如所示出的，沟道层130可以是包括穿透部分132、第一延伸部分134A和第二延伸部分134B中的每个的连续层。穿透部分132可设置在第一栅电极150A与第二栅电极150B之间。穿透部分132可穿透第一层间绝缘膜112并且连接(例如，电连接)到导电线120。例如，穿透部分132可在接触沟槽140t内部(例如，可填充接触沟槽140t)。第一延伸部分134A可沿着第一栅电极150A的侧表面从穿透部分132延伸。第二延伸部分134B可沿着第二栅电极150B的侧表面从穿透部分132延伸。
在根据一些实施例的半导体存储器装置中，第一延伸部分134A可用作包括第一栅电极150A的第一晶体管的第一沟道区域，并且第二延伸部分134B可用作包括第二栅电极150B的第二晶体管的第二沟道区域。因此，可为每个沟道层130提供两个晶体管结构。
在一些实施例中，第一延伸部分134A和第二延伸部分134B可在单元沟槽112t内部彼此面对(例如，可彼此相对、平行)。作为示例，在与行方向X相交的截面中(例如，在图7中)，第一延伸部分134A和第二延伸部分134B可共同地具有“U”形。
在一些实施例中，第一延伸部分134A的一部分和第二延伸部分134B的一部分可放置在第一层间绝缘膜112的上表面上。例如，第一延伸部分134A还可沿着第一栅电极150A的上表面延伸，并且第二延伸部分134B还可沿着第二栅电极150B的上表面延伸。
第二层间绝缘膜114可形成在沟道层130上。例如，第二层间绝缘膜114可形成在栅极绝缘层140上。第二层间绝缘膜114可将彼此间隔开并以矩阵形式布置的多个沟道层130分开。在一些实施例中，第二层间绝缘膜114的上表面可放置在与沟道层130的上表面相同的水平处。也就是说，第二层间绝缘膜114可在沟道层130的侧表面上(例如，可覆盖沟道层130的侧表面)。在一些实施例中，第二层间绝缘膜114可设置在第一延伸部分134A与第二延伸部分134B之间。例如，第二层间绝缘膜114可形成在沟道层130上以填充单元沟槽112t。该第二层间绝缘膜114可包括但不限于例如氧化硅、氮氧化硅、氮化硅和具有比氧化硅低的介电常数的低介电常数(低k)材料中的至少一者。
连接垫160A和160B可形成在第一层间绝缘膜112和第二层间绝缘膜114上。连接垫160A和160B中的每个可电连接到沟道层130。例如，第三层间绝缘膜116可形成在第一层间绝缘膜112和第二层间绝缘膜114上。连接垫160A和160B各自形成在第三层间绝缘膜116中，并且可电连接到沟道层130的上部。
在一些实施例中，连接垫160A和160B中的每个可放置为沿垂直方向Z与沟道层130的至少一部分重叠。多个连接垫160A和160B沿列方向Y和行方向X上彼此间隔开，并且可以以矩阵形式布置。然而，这仅是示例，并且连接垫160A和160B的放置不受限制，只要连接垫电连接到沟道层130即可。作为另一示例，多个连接垫160A和160B还可以以蜂窝形式布置。
在一些实施例中，连接垫160A和160B可包括沿列方向Y彼此间隔开的第一连接垫160A和第二连接垫160B。第一连接垫160A可与沟道层130的邻近于第一栅电极150A的一端(例如，第一端)接触，并且第二连接垫160B可与沟道层130的邻近于第二栅电极150B的另一端(例如，与第一端相对的第二端)接触。例如，第一连接垫160A可与第一延伸部分134A接触，并且第二连接垫160B可与第二延伸部分134B接触。
在一些实施例中，第一连接垫160A可与沿着第一栅电极150A的上表面延伸的第一延伸部分134A的上表面接触，并且第二连接垫160B可与沿着第二栅电极150B的上表面延伸的第二延伸部分134B的上表面接触。
尽管附图示出了第一连接垫160A沿垂直方向Z与第一栅电极150A重叠，并且第二连接垫160B沿垂直方向Z与第二栅电极150B重叠，但这仅是示例。只要第一连接垫160A和第二连接垫160B中的每个电连接到沟道层130，第一连接垫160A和第二连接垫160B的放置就可变化。在一些实施例中，第一连接垫160A和第二连接垫160B可各自包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，连接垫160A和160B可包括(但不限于)掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合。
电容器结构170A和170B可形成在连接垫160A和160B上。电容器结构170A和170B可布置为对应于连接垫160A和160B。连接垫160A和160B可电连接沟道层130以及电容器结构170A和170B。电容器结构170A和170B可各自包括下电极173A和173B、电容器介电层175和上电极178。
在一些实施例中，电容器结构170A和170B可提供根据一些实施例的半导体存储器装置作为动态存储器元件(动态RAM，DRAM)。例如，电容器结构170A和170B可通过利用在下电极173A和173B与上电极178之间出现的电位差来将数据(电荷)存储在电容器介电层175内部。
下电极173A和173B可电连接到连接垫160A和160B。下电极173A和173B中的每个可具有但不限于沿垂直方向Z延伸的柱形状。在一些实施例中，下电极173A和173B可被放置为沿垂直方向Z与连接垫160A和160B重叠。例如，多个下电极173A和173B可在列方向Y和行方向X上彼此间隔开，并且可以以矩阵形式布置。
在一些实施例中，下电极173A和173B可沿列方向Y彼此间隔开。下电极173A可与第一连接垫160A的上表面接触，并且下电极173B可与第二连接垫160B的上表面接触。因此，电容器结构170A和170B可包括沿着列方向Y布置的第一电容器结构170A和第二电容器结构170B。
电容器介电层175可设置在下电极173A和173B与上电极178之间。作为示例，电容器介电层175可沿着下电极173A和173B的外周表面以及第三层间绝缘膜116的上表面共形地延伸。上电极178可形成在电容器介电层175的上表面上。
在一些实施例中，上电极178可以是沿着与垂直方向Z相交的平面延伸的板状结构。作为示例，填充下电极173A与173B之间的空间的第四层间绝缘膜118可形成在电容器介电层175上。上电极178可沿着第四层间绝缘膜118的上表面延伸。然而，这仅是一个示例，并且可省略第四层间绝缘膜118。作为另一实例，上电极178可形成在电容器介电层175上以填充下电极173A与173B之间的空间。
下电极173A和173B以及上电极178可各自包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，下电极173A和173B以及上电极178可包括但不限于掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合。
电容器介电层175可包括氧化硅、氮氧化硅、具有比氧化硅高的介电常数的高介电常数材料、或它们的组合。高介电常数材料可包括但不限于氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆(ZrO2)、氧化铝(Al2O3)或它们的组合。
在一些实施例中，下电极173A和下电极173B中的每个可包括第二导电图案171和第二阻挡导电膜172。第二导电图案171和第二阻挡导电膜172可顺序地堆叠在连接垫160A和160B上。例如，第二导电图案171可具有在连接垫160A和160B上沿垂直方向Z延伸的柱形状。第二阻挡导电膜172可沿着第二导电图案171的侧表面和上表面共形地延伸。第二阻挡导电膜172可设置在第二导电图案171与电容器介电层175之间。
第二阻挡导电膜172可减少/防止包括在第二导电图案171中的元素的扩散。作为示例，第二导电图案171可包括钨(W)、铝(Al)和铜(Cu)中的至少一者，并且第二阻挡导电膜172可包括钛(Ti)、氮化钛(TiN)、钽(Ta)和氮化钽(TaN)中的至少一者。
在一些实施例中，上电极178可包括第三阻挡导电膜177和第三导电图案176。第三阻挡导电膜177和第三导电图案176可顺序地堆叠在电容器介电层175上。例如，第三阻挡导电膜177可沿着电容器介电层175共形地延伸。在一些实施例中，第三阻挡导电膜177可在电容器介电层175与第四层间绝缘膜118之间延伸。
第三导电图案176可以是沿着与垂直方向Z相交的平面延伸的板状结构。第三导电图案176可沿着第三阻挡导电膜177的最上表面延伸。在一些实施例中，第三导电图案176可沿着第四层间绝缘膜118的上表面延伸。例如，第四层间绝缘膜118的上表面可放置在与第三阻挡导电膜177的最上表面相同的水平处。
第三阻挡导电膜177可减少/防止包括在第三导电图案176中的元素的扩散。作为示例，第三导电图案176可包括钨(W)、铝(Al)和铜(Cu)中的至少一者，并且第三阻挡导电膜177可包括钛(Ti)、氮化钛(TiN)、钽(Ta)和氮化钽(TaN)中的至少一者。
为了提高半导体存储器装置的集成度，提出了包括具有沿垂直方向延伸的沟道的垂直沟道晶体管的半导体存储器装置。为了实现这样的半导体存储器装置，栅极绝缘层和栅电极可堆叠在沿垂直方向延伸的沟道层的侧表面上。然而，在这样的情况下，在形成栅极绝缘层和栅电极的处理(其可包括热处理等)中，沟道层可能被损坏或其特性可能劣化，并且可能导致半导体存储器装置的性能和可靠性的降低。
在根据一些实施例的半导体存储器装置中，沟道层130可通过被堆叠在栅电极150A和150B以及栅极绝缘层140上而被形成。因此，具有提高的性能和可靠性的半导体存储器装置可被提供。另外，根据一些实施例的半导体存储器装置可针对每个沟道层130具有两个晶体管结构。例如，如上所述，栅电极150A和150B可包括在单元沟槽112t中彼此间隔开的第一栅电极150A和第二栅电极150B。因此，可提供具有更高集成度的半导体存储器装置。
此外，在根据一些实施例的半导体存储器装置中，沟道层130的一部分可放置在第一层间绝缘膜112的上表面上。例如，如上所述，第一延伸部分134A还可沿着第一栅电极150A的上表面延伸，并且第二延伸部分134B还可沿着第二栅电极150B的上表面延伸。在这样的情况下，连接垫160A和160B与栅电极150A和150B之间的距离可通过沟道层130的厚度被调整。因此，可提供根据一些实施例的连接垫160A和160B与栅电极150A和150B之间的距离可被容易地调整的半导体存储器装置。
外围电路元件PT和布线间绝缘膜210可形成在第一基底100上。外围电路元件PT可控制形成在第一基底100上的包括控制元件和虚设元件的半导体存储器元件的功能。布线间绝缘膜210可覆盖外围电路元件PT。在一些实施例中，外围电路元件PT可包括顺序地形成在第一基底100的上表面上的第四导电图案220和第五导电图案230。第四导电图案220和第五导电图案230可形成用于控制半导体存储器元件的功能的各种电路元件。外围电路元件PT不仅可包括例如各种有源元件(诸如，晶体管)，还可包括各种无源元件(诸如，电容器、电阻器和电感器)，以及它们的组合。
在一些实施例中，外围电路元件PT和布线间绝缘膜210可放置在第一层间绝缘膜112下方。例如，下绝缘膜110可堆叠在布线间绝缘膜210的上表面上。第一层间绝缘膜112可堆叠在下绝缘膜110的上表面上。也就是说，根据一些实施例的半导体存储器装置可具有CoP(外围上单元)结构。
在一些实施例中，外围电路元件PT可电连接到导电线120。例如，电连接到外围电路元件PT的布线图案240可形成在布线间绝缘膜210中。另外，穿透下绝缘膜110并电连接导电线120和布线图案240的连接过孔250可被形成。因此，导电线120可由外围电路元件PT电控制。
图9是示出根据示例实施例的存储器核心电路的示意性配置的示图。参照图9，子单元阵列SCA、感测放大器区域RSA、字线驱动器区域RWD以及电源和控制区域RPC可设置在存储器核心电路中。在图9中省略了上述解码器区域RRD。如所示出的，子单元阵列SCA可包括沿行方向延伸的多条字线WL0至WL7、沿列方向延伸的多条位线BT0至BT3、以及设置在字线WL0至WL7与位线BT0至BT3的交叉点处的存储器单元MC。字线驱动器区域RWD可包括可分别对字线WL0至WL7进行驱动的多个子字线驱动器SWD。感测放大器区域RSA可包括结合到具有开口位线结构的位线BT0至BT3的位线感测放大器BLSA、以及局部感测放大器(LSA)电路570。位线感测放大器BLSA可对位线BT0至BT3之间的电压差进行感测和放大，以将放大的电压差提供给局部I/O线对LIO1和LIOB1。用于将电力供应到每个子外围电路的电源电路和用于控制每个子外围电路的操作的控制电路可设置在电源和控制区域RPC中。图9示出了设置在电源和控制区域RPC中的电压驱动器VG，但是示例实施例不限于此。
图10是示出包括在图9的存储器核心电路中的位线感测放大器的示例实施例的示图。如本领域技术人员将理解的，通过行地址选择的字线WL在半导体存储器装置中被激活时，来自与字线WL连接的多个存储器单元MC的数据被传送到一对位线BL和/BL。电压开关MP和MN响应于P感测信号PSE和N感测信号NSE而被接通，以分别将外部放大器电压VINTA和地电压VSS供应到感测放大器电源线LA和感测放大器地线LAB。位线感测放大器BLSA被激活并且与一对位线BL与/BL之间的电压差有关地进行操作。如通常实现的，大量位线感测放大器BLSA同时操作。因此，当外部放大器电压VINTA被施加作为具有相对低电平的常规内部阵列电源电压时，难以在短时间段期间对来自大量单元的数据进行放大。换言之，半导体存储器装置的位线感测速度相对于被处理的数据量而降低，并且最终半导体存储器装置不能以足够高的速度进行操作。
除了前述限制之外，因为整个半导体存储器装置以更高的装置集成度制造，所以实现感测放大器的金属氧化物半导体(MOS)晶体管的尺寸不可避免地减小。当位线感测放大器BLSA的MOS晶体管的尺寸减小时，因为p型MOS(PMOS)晶体管SP1和SP2的固有电流驱动能力小，所以减小通常形成为比n型MOS(NMOS)晶体管SN1和SN2大的p型MOS(PMOS)晶体管SP1和SP2的尺寸是高效的。然而，当PMOS晶体管SP1和SP2的尺寸减小时，位线感测放大器BLSA难以将数据适当地放大到足够高的电平。幸运的是，为了解决上述问题，用于供应外部放大器电压VINTA的电压驱动器可如下面将参照图17和图18所描述的而被高效地设置。
图11是示出包括在图9的存储器核心电路中的局部感测放大器的示例实施例的示图。参照图11，局部感测放大器电路570可包括局部感测放大器575和局部I/O线控制器580。局部感测放大器575可响应于局部感测使能信号PLSAEN来对局部I/O线对LIO1与LIOB1之间的电压差进行放大，并且可将放大的电压差提供给全局I/O线对GIO1和GIOB1。局部I/O线控制器580可包括第一至第四NMOS晶体管581、582、583和584，并且可响应于第一连接控制信号PMUXON1和第二连接控制信号PMUXON2来提供局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的电连接。
例如，当局部感测使能信号PLSAEN、第一连接控制信号PMUXON1和第二连接控制信号PMUXON2中的每个是低电平时，局部感测放大器575可被去激活，并且局部I/O线控制器580可切断局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接。
例如，当局部感测使能信号PLSAEN、第一连接控制信号PMUXON1和第二连接控制信号PMUXON2中的每个是高电平时，局部感测放大器575可被激活，并且局部I/O线控制器580可提供局部I/O线对LIO1和LIOB1与全局I/O线对GIO1和GIOB1之间的连接。
图12是示出包括在图9的存储器核心电路中的子字线驱动器的示例实施例的示图。图12示出多条字线WL1至WL4通过子字线驱动器SWD1至SWD4连接到一条主字线NWE的示例。信号PXID1至PXID4和信号PXIB1至PXIB4通过地址解码而被生成。信号PXID1至PXID4可由包括在上述解码器区域RRD中的行解码电路生成。行解码电路通过对行地址的至少一部分进行解码来生成信号PXID1至PXID4。
图13和图14是示出根据示例实施例的存储器核心电路的字线连接的示例实施例的示图。为了便于说明和描述，图13和图14仅示出了沿列方向Y邻近的第一字线WL1和第二字线WL2。每个阵列行可包括沿列方向Y重复布置的更多数量的字线。
图13示出了具有如上面参照图3描述的移位结构的核心控制电路CCC1，并且与图3重复的描述可被省略。参照图13，每条字线可连接到设置在同一阵列行中的所有子外围电路的字线驱动器区域RWD。例如，如图13中所示出的，第一字线WL1和第二字线WL2中的每条可连接到设置在同一阵列行中的分别包括在八个子外围电路SPC11至SPC18中的所有八个字线驱动器区域RWD。
图14示出了具有如上面参照图4描述的镜像结构的核心控制电路CCC2，并且可与图4重省略复的描述。参照图14，第一字线WL1可连接到设置在同一阵列行中的所有奇数编号的子外围电路的字线驱动器区域RWD，并且沿列方向Y与第一字线WL1邻近的第二字线WL2可连接到设置在同一阵列行中的所有偶数编号的子外围电路的字线驱动器区域RWD。例如，如图14中所示出的，第一字线WL1可连接到设置在同一阵列行中的奇数编号的子外围电路SPC11、SPC13、SPC15和SPC17的四个字线驱动器区域RWD，并且沿列方向Y与第一字线WL1邻近的第二字线WL2可连接到设置在同一阵列行中的四个偶数编号的子外围电路SPC12、SPC14、SPC16和SPC18的四个字线驱动器区域RWD。有利地，通过使用如图13和图14中所示出的字线连接，可一致地设置驱动每条字线的子字线驱动器，并且因此可减小沿着每条字线的电压降的偏差。
为了便于说明，图13和14通过点示出了字线和子字线驱动器的连接。字线可通过各种路由方案连接到子字线驱动器。在一些示例实施例中，如下面将参照图16所描述的，字线可通过垂直接触件连接到包括在字线驱动器区域RWD中的子字线驱动器，垂直接触件设置在沿行方向X邻近的(例如，沿行方向彼此邻近地延伸的)两个子外围电路SPC之间的边界区域中。
图15是示出根据示例实施例的存储器核心电路的感测放大器区域以及电源和控制区域的布局的示例实施例的示图。参照图15，分别包括在子外围电路SPC1和SPC2中的感测放大器区域RSA可包括沿列方向Y布置的多个放大器块10。放大器块10可包括相同数量的位线感测放大器。例如，如果512条位线设置在子外围电路SPC1和SPC2中的每个的上方，则感测放大器区域RSA1和RSA2中的每个可包括八个放大器块10，并且每个放大器块10可包括64个位线感测放大器。
在一些示例实施例中，感测放大器区域RSA1和RSA2中的每个还可包括如上面参照图11所描述的连接局部输入-输出线和全局输入-输出线的局部感测放大器11。如图15中所示出的，局部感测放大器11可设置在沿列方向Y邻近的两个放大器块10之间。电源和控制区域RPC1和RPC2中的每个可包括用于生成控制信号(诸如，上面参照图10所描述的P感测信号PSE)的电路12、和用于分配控制信号的中继器14。电压开关13等可设置在沿列方向Y邻近的子外围电路SPC1与SPC2之间的边界区域BNR中。
图16是示出根据示例实施例的存储器核心电路的字线和位线的连接的示例实施例的示图。图16示出了如参照图6、图7和图8所描述的CoP结构，其中，单元电容器CP、字线WL和位线BL沿垂直方向Z顺序地设置。位线BL可通过导电层BP和LM0中的导电图案PT和垂直接触件VC连接到感测放大器区域RSA中的位线感测放大器BLSA。字线WL可通过导电层BP和LM0中的导电图案PT和垂直接触件VC连接到字线驱动器区域RWD中的子字线驱动器SWD。在一些示例实施例中，如图16中所示出的，字线WL可通过设置在沿行方向X邻近的两个子外围电路SPC1与SPC2之间的边界区域BNR中的垂直接触件VC而连接到包括在字线驱动器区域RWD中的子字线驱动器SWD。
图17和图18是示出根据示例实施例的包括在存储器核心电路中的电压驱动器的布置的示例实施例的示图。参照图17和图18，核心控制电路CCC3和CCC4中的每个可包括多个虚设子外围电路21至24，虚设子外围电路21至24沿行方向X设置在核心控制电路CCC3和CCC4中的每个的两端。虚设子外围电路21至24中的每个可包括除了感测放大器区域RSA之外的字线驱动器区域RWD、解码器区域RRD以及电源和控制区域RPC。虚设子外围电路SPC 21至24可被设置为在如上面参照图4所描述的镜像结构的情况下，对字线的沿行方向X的端部附近的电压降进行补偿。
在这种情况下，边缘区域RE可被固定，使得每个边缘区域RE可在沿列方向Y邻近的两个虚设子外围电路之间。在一些示例实施例中，核心控制电路CCC3和CCC4中的每个可包括设置在边缘区域RE中的(例如，在在边缘区域中延伸的)电压驱动器VG1至VG4，以提供外部放大器电压VINTA。如图17中所示出的，可针对一个阵列行设置一个电压驱动器，或者如图18中所示出的，可针对两个阵列行设置一个电压驱动器。通过电压驱动器VG1至VG4的这样的高效布置，可增强存储器核心电路和存储器装置的操作特性和性能。
图19、图20和图21是示出根据示例实施例的包括在存储器核心电路中的电压开关的布置的示例实施例的示图。如参照图10所描述的，电压开关MP响应于P感测信号PSE控制外部放大器电压VINTA与感测放大器电源线LA之间的连接。根据示例实施例，可使用存储器核心电路MCC的布局高效地设置电压开关MP。
在一些示例实施例中，如图19中所示出的，电压开关MP可设置在边缘区域RE中，边缘区域RE固定在虚设子外围电路21至24之中的沿列方向邻近的两个虚设子外围电路之间。在一些示例实施例中，如图20中所示出的，电压开关MP可设置在沿行方向X邻近的两个子外围电路SPC之间的边界区域中。在一些示例实施例中，如图21中所示出的，电压开关MP可设置在电源和控制区域RPC中。
图22是示出根据示例实施例的存储器装置的示图。图22示出了示例高带宽存储器(HBM)组织。参照图20，HBM 1100可具有多个DRAM半导体裸片1120、1130、1140和1150的堆叠。堆叠结构的HBM可通过被称为通道的多个独立接口而被优化。根据HBM标准，每个DRAM堆叠可支持多达8个通道。图22示出了包含4个DRAM半导体裸片1120、1130、1140和1150的示例堆叠，并且每个DRAM半导体裸片支持两个通道CHANNEL0和CHANNEL1。每个通道提供对DRAM存储体的独立集合的访问。来自一个通道的请求可不访问附加到不同通道的数据。通道被独立地计时，并且不需要是同步的。
HBM 1100还可包括堆叠结构底部处的接口裸片1110或逻辑裸片，以提供信号路由和其他功能。DRAM半导体裸片1120、1130、1140和1150的一些功能可以以接口裸片1110被实现。DRAM半导体裸片1120、1130、1140和1150中的每个可具有如参照图1至21所描述的CoP结构。
图23是示出根据示例实施例的移动系统的框图。参照图23，移动系统1200包括应用处理器(AP)1210、连接单元1220、易失性存储器装置(VM)1230、非易失性存储器装置(NVM)1240、用户接口1250和电源1260。在一些实施例中，移动系统1200可以是例如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、音乐播放器、便携式游戏机、导航系统或另外类型的电子装置。
应用处理器1210可执行应用(例如，网络浏览器、游戏应用、视频播放器等)。连接单元1220可执行与外部装置的有线或无线通信。易失性存储器装置1230可存储由应用处理器1210处理的数据或者可作为工作存储器进行操作。非易失性存储器装置1240可存储用于启动移动系统1200的启动图像。用户接口1250可包括至少一个输入装置(诸如，小键盘、触摸屏等)和至少一个输出装置(诸如，扬声器、显示装置等)。电源1260可将电源电压供应到移动系统1200。
根据示例实施例，易失性存储器装置1230可包括如上面参照图1至图21所描述的核心控制电路CCC。存储器核心电路MCC可具有CoP结构，使得核心控制电路CCC设置在存储器单元阵列MCA下方。
如上所述，根据示例实施例的存储器核心电路和存储器装置可通过在其中核心控制电路被高效地设置的CoP结构来减小存储器核心电路的尺寸，并且通过减轻位线感测放大器的长度限制来增强存储器核心电路的设计裕度。另外，存储器核心电路和存储器装置的操作特性和性能可通过电压驱动器的高效布置而被增强。
在此的实施例可应用于存储器装置和包括存储器装置的系统。例如，本发明构思可应用于诸如存储卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏机、导航系统、可穿戴装置、物联网(IoT)装置、万物联网(IoE)装置、电子书、虚拟现实(VR)装置、增强现实(AR)装置、服务器系统、汽车装置等的系统。
前述是示例实施例的说明，并且不应被解释为对示例实施例的限制。尽管已经描述了数个示例实施例，但是本领域技术人员将容易地理解，在实质上不脱离本发明构思的情况下，许多修改在示例实施例中是可行的。

Claims (20)

1.一种存储器核心电路，包括：
存储器单元阵列，在其中具有多个子单元阵列，所述多个子单元阵列以包含阵列行和阵列列的矩阵被布置；以及
核心控制电路，在其中具有多个子外围电路，所述多个子外围电路以包含阵列行和阵列列的矩阵被布置，使得每个子外围电路在对应的子单元阵列下方延伸；
其中，每个子单元阵列在其中包括多个存储器单元，所述多个存储器单元连接到多条字线和多条位线；并且
其中，每个子外围电路包括：
多个子字线驱动器，被配置为驱动对应的多条字线；
多个位线感测放大器，被配置为感测对应的多条位线上的电压；
行解码电路，被配置为：控制对应的多个子字线驱动器，从而响应于地址选择所述多条字线中的一条；
电源电路，被配置为供应子外围电路内的电力；以及
控制电路，被配置为控制子外围电路的操作。
2.根据权利要求1所述的存储器核心电路，其中，每个子外围电路被分割为：
字线驱动器区域，包括所述多个子字线驱动器；
感测放大器区域，包括所述多个位线感测放大器；
解码器区域，包括行解码电路；以及
电源和控制区域，包括电源电路和控制电路。
3.根据权利要求2所述的存储器核心电路，其中，字线驱动器区域、感测放大器区域、解码器区域和电源和控制区域沿行方向布置。
4.根据权利要求2所述的存储器核心电路，
其中，字线驱动器区域和感测放大器区域设置在每个子外围电路的沿行方向的两端处；
其中，解码器区域沿行方向邻近于字线驱动器区域并且在字线驱动器区域与感测放大器区域之间延伸；并且
其中，电源和控制区域沿行方向邻近于感测放大器区域并且在字线驱动器区域与感测放大器区域之间延伸。
5.根据权利要求2所述的存储器核心电路，其中，感测放大器区域的面积是每个子外围电路的面积的一半。
6.根据权利要求2所述的存储器核心电路，其中，核心控制电路具有移位结构，使得针对沿行方向邻近的第一子外围电路和第二子外围电路，第一子外围电路的字线驱动器区域沿行方向邻近于第二子外围电路的感测放大器区域延伸。
7.根据权利要求6所述的存储器核心电路，其中，每条字线连接到设置在同一阵列行中的所有子外围电路的字线驱动器区域。
8.根据权利要求6所述的存储器核心电路，其中，针对沿列方向彼此邻近的第三子外围电路和第四子外围电路，第三子外围电路的感测放大器区域沿列方向邻近于第四子外围电路的字线驱动器区域延伸。
9.根据权利要求2所述的存储器核心电路，其中，核心控制电路具有镜像结构，使得针对沿行方向邻近的第一子外围电路和第二子外围电路，第一子外围电路的字线驱动器区域沿行方向邻近于第二子外围电路的字线驱动器区域，或者第一子外围电路的感测放大器区域沿行方向邻近于第二子外围电路的感测放大器区域。
10.根据权利要求9所述的存储器核心电路，
其中，第一字线连接到设置在同一阵列行中的所有奇数编号的子外围电路的字线驱动器区域；并且
其中，沿列方向与第一字线邻近的第二字线连接到设置在同一阵列行中的所有偶数编号的子外围电路的字线驱动器区域。
11.根据权利要求2所述的存储器核心电路，其中，感测放大器区域包括沿列方向布置的多个放大器块，所述多个放大器块在其中具有相同数量的位线感测放大器。
12.根据权利要求11所述的存储器核心电路，其中，感测放大器区域还包括连接局部输入-输出线和全局输入-输出线的局部感测放大器；并且其中，局部感测放大器设置在沿列方向彼此邻近的两个放大器块之间。
13.根据权利要求2所述的存储器核心电路，其中，核心控制电路还包括：
多个虚设子外围电路，设置在核心控制电路的沿行方向的两端处，每个虚设子外围电路包括字线驱动器区域、解码器区域以及电源和控制区域。
14.根据权利要求13所述的存储器核心电路，其中，核心控制电路还包括：电压驱动器，在边缘区域中延伸，使得每个边缘区域在沿列方向彼此邻近的两个虚设子外围电路之间。
15.根据权利要求2所述的存储器核心电路，其中，每条字线使用垂直接触件连接到包括在字线驱动器区域中的子字线驱动器，垂直接触件设置在沿行方向彼此邻近地延伸的两个子外围电路之间的边界区域中。
16.根据权利要求1所述的存储器核心电路，其中，每个存储器单元包括垂直沟道晶体管和在垂直沟道晶体管上方延伸的单元电容器。
17.一种存储器核心电路，包括：
存储器单元阵列，在其中具有多个子单元阵列，所述多个子单元阵列布置在包含多个阵列行和多个阵列列的矩阵中；以及
核心控制电路，在其中具有多个子外围电路，所述多个子外围电路布置在包含所述多个阵列行和所述多个阵列列的矩阵中，每个子外围电路在每个对应的子单元阵列下方延伸；
其中，每个子单元阵列包括分别连接到多条字线和多条位线的多个存储器单元；并且
其中，每个子外围电路包括：
字线驱动器区域，包括多个子字线驱动器；
感测放大器区域，包括多个位线感测放大器；
解码器区域，包括行解码电路；以及
电源和控制区域，包括电源电路和控制电路。
18.根据权利要求17所述的存储器核心电路，
其中，字线驱动器区域和感测放大器区域设置在每个子外围电路的沿行方向的两端处；
其中，解码器区域沿行方向邻近于字线驱动器区域并且在字线驱动器区域与感测放大器区域之间延伸；以及
其中，电源和控制区域沿行方向邻近于感测放大器区域并且在字线驱动器区域与感测放大器区域之间延伸。
19.一种存储器装置，包括：
存储器核心电路，在基底上，存储器核心电路包括：
存储器单元阵列，包括多个子单元阵列，所述多个子单元阵列布置在包含多个阵列行和多个阵列列的矩阵中；以及
核心控制电路，在其中具有多个子外围电路，所述多个子外围电路布置在包含所述多个阵列行和所述多个阵列列的矩阵中，每个子外围电路在每个对应的子单元阵列下方延伸；
其中，每个子单元阵列包括分别连接到多条字线和多条位线的多个存储器单元；并且
其中，每个子外围电路包括：
字线驱动器区域，包括多个子字线驱动器；
感测放大器区域，包括多个位线感测放大器；
解码器区域，包括行解码电路；以及
电源和控制区域，包括电源电路和控制电路。
20.根据权利要求19所述的存储器装置，其中，字线驱动器区域、感测放大器区域、解码器区域以及电源和控制区域沿行方向布置。
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