JP2022048832A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体装置の信頼性及び生産性を向上する。【解決手段】半導体装置は、交互に積層された絶縁層とモリブデンを含む導電層と、前記絶縁層と前記導電層との間に設けられる酸化アルミニウム層と、前記酸化アルミニウム層に接し、前記酸化アルミニウム層中のアルミニウムと結合した炭素、窒素または硫黄のいずれかを含み、前記導電層に接する保護層と、を含む積層体を備える。前記積層体は、前記絶縁層および前記導電層に内に設けられ、前記絶縁層の一部と、前記酸化アルミニウム層の一部と、前記保護層の一部と、前記導電層の一部とに接する絶縁体を有する。【選択図】図３

Description

本開示の実施形態は半導体装置及び半導体装置の製造方法に関する。
複数のメモリセルを３次元配置して構成された３次元メモリデバイスが提案されている。３次元メモリデバイスは、絶縁膜と導電膜とを交互に積層した積層体、及び積層体の積層方向に設けられた柱状の半導体層を有する。メモリセルは、積層体の導電膜と柱状の半導体層との間に設けられる。
米国特許出願公開第２０１９／００６７０９４号明細書
本開示の実施形態に係る半導体装置及び半導体装置の製造方法を用いて、半導体装置の信頼性及び生産性を向上する。
一実施形態に係る半導体装置は、交互に積層された絶縁層とモリブデンを含む導電層と、前記絶縁層と前記導電層との間に設けられる酸化アルミニウム層と、前記酸化アルミニウム層に接し、炭素と前記酸化アルミニウム層中のアルミニウムと結合した炭素、窒素または硫黄のいずれかを含み、前記導電層に接する保護層と、を含む積層体を備える。
一実施形態に係る半導体装置の製造方法は、基板上に絶縁層を形成し、前記絶縁層上に酸化アルミニウム層を形成し、前記酸化アルミニウム層に、炭素、窒素または硫黄のいずれかを含む第１のガスを供給し、前記第１のガスを供給後に、モリブデンを含む材料ガスと、前記材料ガスを還元する還元ガスをさらに供給し、前記モリブデンを含む導電層を形成する。
一実施形態に係る半導体装置を示す斜視図である。 一実施形態に係る半導体装置を示す断面図である。 一実施形態に係る半導体装置を示す断面図である。 一実施形態に係る半導体装置を示す断面図である。 一実施形態に係る半導体装置を示す断面図である。 一実施形態に係る半導体装置の製造方法を示すフローチャートである。 一実施形態に係る半導体装置の製造方法を説明するための図である。 一実施形態に係る半導体装置の製造方法を説明するための図である。 一実施形態に係る半導体装置の製造方法を説明するための図である。 一実施形態に係る半導体装置の製造方法を説明するための図である。 一実施形態に係る半導体装置の製造方法を説明するための図である。 一実施形態に係る半導体装置の製造方法を説明するための図である。 各材料の表面に吸着するガスの吸着エネルギー、及び、各材料の表面から脱離するガスの脱離エネルギーの第１原理計算結果を示す図である。 水素を含むガスを供給した場合の絶縁層の結晶状態の計算結果を示す図である。 絶縁層から脱離するガスの脱離エネルギーの第１原理計算結果を示す図である。 炭素を含むガスを供給した場合の結晶状態の計算結果、及び、原料ガスを供給した場合の結晶状態の計算結果を示す図である。 一実施形態に係る半導体装置の製造方法と一実施形態に係る半導体装置の製造方法を用いない場合の製造方法における成膜サイクルと膜厚の関係を説明するための図である。 一実施形態に係る半導体装置の製造方法を説明するための図である。 一実施形態に係る半導体装置の製造方法を説明するための図である。 一実施形態に係る半導体装置の製造方法を説明するための図である。 一実施形態に係る半導体装置の製造方法を説明するための図である。 一実施形態に係る半導体装置の製造方法を説明するための図である。 一実施形態に係る半導体装置の製造方法を説明するための図である。 一実施形態に係る半導体装置の製造方法を説明するための図である。 一実施形態に係る半導体装置の製造方法を説明するための図である。
以下、本実施形態に係る半導体装置及び半導体装置の製造方法を、図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号又は同一符号の後にアルファベットが追加された符号（数字の後にａ、ｂ、Ａ、Ｂなどを付した符号）が付されており、詳細な説明を適宜省略することがある。また、各要素に対する「第１」、「第２」と付記された文字は、各要素を区別するために用いられる便宜的な標識であり、特段の説明がない限りそれ以上の意味を有さない。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成要素の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想には、特許請求の範囲に記載されたものに対して、種々の変更を加えたものが含まれる。
また、本実施形態に係る半導体装置及び半導体装置の上下方向は、基板に対してメモリセルが設けられる面を上とした場合の相対的な方向を示す。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板とメモリセルとの上下関係が図示と逆になるように配置されてもよい。また、以下の説明で、例えば基板上のメモリセルという記載は、上記のように基板とメモリセルとの上下関係を説明しているに過ぎず、基板とメモリセルとの間に他の部材が配置されてもよい。
以下の各実施形態では、半導体装置として複数のメモリセルを含む不揮発性メモリに適用する例を示す。本開示の技術を不揮発性メモリ以外の半導体装置（例えば、ＣＰＵ、ディスプレイ、インターポーザなど）に適用してもよい。
＜半導体装置１００の全体構成＞
図１から図５を用いて、本実施形態に係る半導体装置１００の全体構成を説明する。図１は、本実施形態に係る半導体装置１００を示す斜視図である。図２は、図１に示す半導体装置１００のＹ方向とＺ方向に沿った断面を示す断面図である。図３は、図２に示す半導体装置１００に含まれる積層体２を拡大した断面を示す断面図である。図４は、図２に示す半導体装置１００に含まれるメモリホールＭＨのＸ方向とＹ方向に沿った断面を示す断面図である。図５は、図３に示す領域１１０を拡大した断面を示す断面図である。本実施形態において、積層体２の積層方向をＺ方向とし、Ｚ方向と直交する方向をＹ方向とし、Ｚ方向およびＹ方向のそれぞれと直交する方向をＸ方向とする。本実施形態に係る半導体装置１００の構成は、図１から図５に示す構成に限定されない。
図１に示すように、半導体装置１００は複数のメモリセルＭＣ（図３）を３次元配置して構成された３次元メモリデバイスを有する不揮発性メモリである。例えば、不揮発性メモリは、ＮＡＮＤ型フラッシュメモリである。
半導体装置１００は、基体部１と、積層体２と、複数の柱状部ＣＬとを含む。
基体部１は、基板１０と、絶縁層１１と、導電層１２と、半導体部１３とを含む。絶縁層１１と、導電層１２と、半導体部１３とは、基板１０の上方に、この順に設けられる。
基板１０は、半導体基板、例えば、シリコン基板である。基板１０の表面領域は、例えば、素子分離領域１０ｉと、アクティブ領域ＡＡと、を含む。素子分離領域１０ｉは、例えば、シリコン酸化物を含む絶縁領域である。アクティブ領域ＡＡは、トランジスタＴｒのソースおよびドレイン領域を含む。素子分離領域１０ｉは、複数のアクティブ領域ＡＡを互いに絶縁する。
絶縁層１１は、基板１０に接し、基板１０上に設けられる。絶縁層１１は、例えば、トランジスタＴｒのゲート電極とゲート絶縁層とを含む。絶縁層１１は、層間絶縁層であり、複数のトランジスタＴｒを互いに絶縁する。絶縁層１１内には、例えば、配線１１ａａと、配線１１ａｂと、絶縁層１１ｄとが、絶縁層１１に対して下方（基板１０が設けられる側）から上方（導電層１２設けられる側）に、この順に積層される。すなわち、絶縁層１１は絶縁層と配線層とが交互に積層された多層配線構造を含む。図２では、２層の配線層と３層の絶縁層を含む多層配線構造を示すが、多層配線構造は図２に示す例に限定されず、本実施形態の主旨を逸脱しない範囲の数の層を積層した構造である。配線１１ａａは、トランジスタＴｒと電気的に接続された配線である。配線１１ａｂは、配線１１ａａと電気的に接続された配線である。
導電層１２は、絶縁層１１に接し、絶縁層１１上に設けられる。半導体部１３は、導電層１２に接し、導電層１２上に設けられる。複数のトランジスタＴｒは、不揮発性メモリの周辺回路を構成する。
積層体２は、基板１０の上方に設けられ、半導体部１３に対してＺ方向に位置する。積層体２は、Ｚ方向に、複数の導電層２１および複数の絶縁層２２を交互に積層して構成される。Ｚ方向が積層体２の積層方向である。絶縁層２２は、Ｚ方向に隣接する複数の導電層２１間を電気的に絶縁する。導電層２１および絶縁層２２のそれぞれの積層数は任意である。絶縁層２２は、例えば、空間（ギャップ）であってもよい。積層体２と、半導体部１３との間には、例えば、絶縁層２ｇが設けられる。
導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを構成する。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域（積層体２に対して半導体部１３が設けられる側の領域）に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域（積層体２に対して半導体部１３が設けられる側と反対側の領域）に設けられる。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。本実施形態において、例えば、メモリセルＭＣのゲート電極、及び、ワード線ＷＬはコントロールゲートとして機能する。
積層体２は、さらに半導体部１４を含む。半導体部１４は、積層体２と半導体部１３との間に位置する。半導体部１４は、半導体部１３に最も近い絶縁層２２と絶縁層２ｇとの間に設けられる。半導体部１４は、例えば、ソース側選択ゲートＳＧＳとして機能する。
半導体装置１００は、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、複数のメモリセルＭＣおよびドレイン側選択トランジスタＳＴＤが直列に接続された構造は、メモリストリング、又は、ＮＡＮＤストリングと呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方（積層体２に対して半導体部１３が設けられる側と反対側の方向）に設けられ、Ｙ方向に延伸する。
図２から図５を用いて、半導体装置１００の断面構造を説明する。図２から図４を用いた半導体装置１００の断面構造の説明では、主に図１と異なる点について説明し、図１と同一、又は類似する構成の説明は省略されることがある。
図２に示すように、半導体装置１００は、半導体層１３１と、半導体層１３２と、半導体層１３３とを含む。半導体部１３（図１）は、半導体層１３１と、半導体層１３２と、半導体層１３３とを含む。半導体層１３１は、導電層１２に接し、導電層１２上に設けられる。半導体層１３２は、半導体層１３１に接し、半導体層１３１上に設けられる。半導体層１３３は、半導体層１３２に接し、半導体層１３２上に設けられる。なお、図２では、図１に示した素子分離領域１０ｉと、アクティブ領域ＡＡと、トランジスタＴｒと、配線１１ａａと、配線１１ａｂと、絶縁層１１ｄとを省略する。
図２から図５を用いて、半導体装置１００に含まれる積層体２と、メモリホールＭＨと、スリットＳＴとを、より詳細に説明する。
図２から図５に示すように、複数の柱状部ＣＬの各々は、メモリホールＭＨの内部に設けられる。メモリホールＭＨは、積層体２の上端から積層体２を貫通するようにＺ方向に設けられる。メモリホールＭＨの内部には、半導体ボディ２１０、メモリ膜２２０およびコア層２３０が設けられる。半導体ボディ２１０、メモリ膜２２０およびコア層２３０は、メモリホールＭＨに沿ってＺ方向に延伸する。半導体柱（半導体層）としての半導体ボディ２１０は、半導体部１３と電気的に接続される。Ｙ方向に配列された複数の柱状部ＣＬは、コンタクトＣｂ（図１）を介して１本のビット線ＢＬ（図１）に共通に接続される。Ｘ－Ｙ平面におけるメモリホールＭＨの形状（図４）は、例えば、円状又は楕円状である。
導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁層２１ａと、保護層２１ｂとが設けられる。ブロック絶縁層２１ａは、導電層２１と半導体ボディ２１０との間、導電層２１と絶縁層２２との間に設けられる。
ブロック絶縁層２１ａは、導電層２１の周囲に設けられ、導電層２１と半導体ボディ２１０との間、導電層２１と絶縁層２２との間に設けられる。
保護層２１ｂは、ブロック絶縁層２１ａに接するように、ブロック絶縁層２１ａの周囲に設けられ、導電層２１と半導体ボディ２１０との間、導電層２１と絶縁層２２との間に設けられる。
半導体ボディ２１０の形状は、例えば、筒状である。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣおよびソース側選択トランジスタＳＴＳのそれぞれのチャネル領域として機能する。
メモリ膜２２０は、ブロック絶縁層２１ａと、保護層２１ｂと、カバー絶縁層２２１と、電荷捕獲層２２２と、トンネル絶縁層２２３とを含む。メモリ膜２２０は、メモリホールＭＨの内壁に沿ってＺ方向に延伸するように筒状に設けられる。また、メモリ膜２２０は、半導体ボディ２１０と導電層２１又は絶縁層２２との間に設けられる。複数のメモリセルＭＣは、半導体ボディ２１０と導電層２１との間のメモリ膜２２０を記憶領域として有する。複数のメモリセルＭＣは、Ｚ方向に配列される。導電層２１は、ワード線ＷＬであってよく、ワード線ＷＬと電気的に接続される配線であってもよい。半導体ボディ２１０、電荷捕獲層２２２およびトンネル絶縁層２２３の各々は、メモリホールＭＨの内壁に沿って成膜され、Ｚ方向に延伸する。
カバー絶縁層２２１は、絶縁層２２と電荷捕獲層２２２との間に設けられる。カバー絶縁層２２１は、犠牲層２３（図１８）を導電層２１にリプレースするとき（リプレース工程において）、電荷捕獲層２２２を保護する。その結果、カバー絶縁層２２１は、電荷捕獲層２２２がエッチングされることを抑制する。絶縁層２２に接していないカバー絶縁層２２１は、犠牲層２３と共に除去されてもよい。また、図示は省略するが、絶縁層２２に接していないカバー絶縁層２２１の一部は、犠牲層２３と共に除去されずに、残されてもよい。絶縁層２２に接していないカバー絶縁層２２１の一部が残されるとき、カバー絶縁層２２１は導電層２１と電荷捕獲層２２２との間に設けられる。
電荷捕獲層２２２は、ブロック絶縁層２１ａ又はカバー絶縁層２２１と、トンネル絶縁層２２３との間に設けられる。電荷捕獲層２２２のうち、導電層２１（ワード線ＷＬ）と半導体ボディ２１０との間に挟まれた部分又は領域は、メモリセルＭＣの電荷捕獲部又は記憶領域である。電荷捕獲部又は記憶領域には、例えば、電荷をトラップするトラップサイトが存在する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中にトラップされた電荷の電荷量に応じて変化する。すなわち、電荷捕獲層２２２は、注入される電荷を蓄積又は格納する記憶層として機能する。その結果、メモリセルＭＣは、データを保持することができる。
トンネル絶縁層２２３は、半導体ボディ２１０と電荷捕獲層２２２との間に設けられる。半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁層２２３の電位障壁を通過（トンネリング）する。
トンネル絶縁層２２３は、導電層２１と半導体ボディ２１０との間に設けられ、電荷捕獲層２２２はトンネル絶縁層２２３と導電層２１との間に設けられ、ブロック絶縁層２１ａ及び保護層２１ｂは電荷捕獲層２２２と導電層２１との間に設けられる。その結果、電荷捕獲層２２２は、トンネル絶縁層２２３を介して半導体ボディ２１０から電荷を取り込む、又は、トンネル絶縁層２２３を介して半導体ボディ２１０から電荷を放出する。一方、ブロック絶縁層２１ａ及び保護層２１ｂは、電荷捕獲層２２２に蓄積された電荷を導電層２１へ通過させず、また、導電層２１からの電荷を電荷捕獲層２２２へ通過させない。その結果、メモリセルＭＣは、電荷捕獲層２２２にデータを格納することができ、又は、メモリセルＭＣは、電荷捕獲層２２２からデータを消去することができる。
筒状の半導体ボディ２１０の内部空間は、コア層２３０を用いて埋め込まれる。コア層２３０の形状は、例えば、柱状である。
ワード線ＷＬ及びコントロールゲートとして機能する導電層２１は、Ｚ方向に互いに隣接する複数の絶縁層２２間に設けられる。導電層２１は、Ｙ方向において、スリットＳＴに面し、スリットＳＴに接する。詳細は後述するが、スリットＳＴは、導電層２１を形成する際に、形成される。スリットＳＴを用いて、犠牲層２３（図１８）を、導電層２１を形成する材料に置換（リプレース）する。導電層２１を形成する材料をスリットＳＴ内および絶縁層２２間に埋め込んだ後、スリットＳＴ内の導電層２１の材料を除去する。このとき、図３及び図５に示すように、絶縁層２２間に埋め込まれた導電層２１を形成する材料は残置される。スリットＳＴ内の導電層２１を形成する材料は除去され、絶縁層２２間に残置された導電層２１の各々は互いに電気的に分離される。その結果、導電層２１の各々はワード線ＷＬとして機能することができる。その後、スリットＳＴの内部には、絶縁層３が設けられる（充填される）。なお、図５は図３の領域１１０を拡大した図であり、複数の導電層２１（複数のワード線ＷＬ）のうちの１つの導電層２１が示される。
図３及び図５に示すように、メモリセルＭＣは、積層体２の積層方向（Ｚ方向）と交差する方向（Ｘ方向及びＹ方向）において、導電層２１と、チャネル領域（半導体層）と、トンネル絶縁層２２３と、電荷捕獲層２２２、カバー絶縁層２２１と、絶縁層２２（第１の絶縁層）と、ブロック絶縁層２１ａ（第２の絶縁層）と、保護層２１ｂとを用いて、構成される。また、複数のメモリセルＭＣは、複数の導電層２１の積層方向（Ｚ方向）に並んでおり、交互に積層された絶縁層２２および導電層２１のうち、複数の導電層２１の各々に対して設けられる。すなわち、複数の導電層２１の各々は、複数のメモリセルＭＣに接続される。
上記のように、メモリセルＭＣにおいて、半導体ボディ２１０はチャネル領域として機能し、導電層２１はワード線ＷＬ及びコントロールゲートとして機能する。電荷捕獲層２２２はチャネル領域から注入される電荷を蓄積する記憶層として機能する。複数のメモリセルＭＣは複数の導電層２１の積層方向（Ｚ方向）に並んでおり、複数の導電層２１は、それぞれ複数のメモリセルＭＣに接続される。本実施形態に係る半導体装置は、メモリセルＭＣに接続された導電層２１への電圧を制御し、当該メモリセルＭＣへの書き込み動作又は消去動作を制御することができる。
＜半導体装置１００の導電層２１の製造方法＞
図６から図１２を用いて、本実施形態に係る半導体装置１００の導電層２１の製造方法を説明する。図６は、本実施形態に係る半導体装置１００の導電層２１の製造方法を示すフローチャートである。図７から図１２は、本実施形態に係る半導体装置１００の導電層２１の製造方法を説明するための図である。本実施形態に係る半導体装置１００の製造方法は、図６から図１２に示す構成に限定されない。図１から図５と同一、又は類似する構成の説明は省略されることがある。
上述のように、本実施形態に係る半導体装置１００の導電層２１の製造方法では、スリットＳＴを用いて、犠牲層２３（図１８）を、導電層２１を形成する材料に置換（リプレース）する。犠牲層２３（図１８）を除去したのち、導電層２１の形成を開始する。
図６及び図７に示すように、ステップ１１（Ｓ１１）において、ブロック絶縁層２１ａを形成する。ブロック絶縁層２１ａは、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて、スリットＳＴを介して、空間Ｓ２の内壁に形成される。より具体的には、ブロック絶縁層２１ａは、絶縁層２２の表面２２ａａ及び表面２２ａｂの上と、カバー絶縁層２２１の一部と、電荷捕獲層２２２の一部に形成される。ブロック絶縁層２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。また、ブロック絶縁層２１ａは、導電層２１を形成する際に、第１の金属元素の積層（導電層２１の形成）を促進するシード層としても機能する。本実施形態において、絶縁層２２は第１の絶縁層と呼ばれ、絶縁層２２の表面２２ａａ及び表面２２ａｂは第１の面と呼ばれ、ブロック絶縁層２１ａは酸化アルミニウム層又は第２の絶縁層と呼ばれることがある。
ブロック絶縁層２１ａを形成する材料として、例えば、第２の金属元素を含む絶縁性材料が用いられる。本実施形態では、例えば、第２の金属元素はアルミニウム（Ａｌ）であり、第２の金属元素を含む絶縁性材料は酸化アルミニウム（Ａｌ2Ｏ3）である。酸化アルミニウムの厚さは、例えば、１ｎｍ以上５ｎｍ以下である。
次に、図６及び図８に示すように、ステップ１３（Ｓ１３）において、保護層２１ｂを形成する。保護層２１ｂは、例えば、ブロック絶縁層２１ａの表面２１ａａ、表面２１ａｂ、及び表面２１ａｃの上に形成される。保護層２１ｂは、熱ＣＶＤ法等を用いて、スリットＳＴを介して、第３の元素を含む第１のガス２１ｃを供給し、形成される。第３の元素は、例えば、炭素（Ｃ）、窒素（Ｎ）、又は硫黄（Ｓ）である。保護層２１ｂは、第３の元素を含んでよく、第３の元素と第２の金属元素とを含んでよく、第３の元素と第２の金属元素との結合を含んでもよく、第３の元素と第２の金属元素との結合を含む層を含んでよい。本実施形態において、例えば、保護層２１ｂは、炭素とアルミニウムとの結合を含む層を含む。保護層２１ｂは、酸素（Ｏ）を含んでもよい。保護層２１ｂの厚さは、１原子層レベルであり、例えば、約０．０３ｎｍである。図８では、本実施形態の製造方法の理解の促進のため、第１のガス２１ｃを１つにまとめて記載しているが、第１のガス２１ｃはスリットＳＴ及びブロック絶縁層２１ａが形成された空間に分布する。
第１のガス２１ｃを供給し、保護層２１ｂを形成する条件は、例えば、第１のガス２１ｃを供給する際の温度は摂氏３００度以上６５０度以下、第１のガス２１ｃを供給する際の圧力は１００パスカル（Ｐａ）以上１００００Ｐａ以下、第１のガス２１ｃを供給する時間は３分以下である。
第３の元素が炭素であるとき、第１のガス２１ｃは、例えば、ＣＯ、ＣＯ2、ＣＨ4、Ｃ2Ｈ2、Ｃ2Ｈ4、Ｃ3Ｈ6、Ｃ3Ｈ8、Ｃ4Ｆ6、Ｃ4Ｆ8またはＣＨ3ＯＨのうち、少なくとも１つを含むガスであり、保護層２１ｂは、炭素を含んでよく、炭素とアルミニウムとを含んでよく、炭素とアルミニウムとの結合を含んでもよく、炭素とアルミニウムとの結合を含む層を含んでよい。
第３の元素が窒素であるとき、第１のガスは、例えば、ＮＨ3を含むガスであり、保護層２１ｂは、窒素を含んでよく、窒素とアルミニウムとを含んでよく、窒素とアルミニウムとの結合を含んでもよく、窒素とアルミニウムとの結合を含む層を含んでよい。
第３の元素が硫黄であるとき、第１のガスは、例えば、Ｈ2Ｓを含むガスであり、保護層２１ｂは、保護層２１ｂは、硫黄を含んでよく、硫黄とアルミニウムとを含んでよく、硫黄とアルミニウムとの結合を含んでもよく、硫黄とアルミニウムとの結合を含む層を含んでよい。
保護層２１ｂは、ブロック絶縁層２１ａに接し形成される。その結果、後述する導電層２１を形成する際に、保護層２１ｂは、第１の金属元素の積層（導電層２１の形成）に含まれる塩素などによる、ブロック絶縁層２１ａの腐食を抑制する。また、保護層２１ｂは、導電層２１を形成する際に、第１の金属元素の積層（導電層２１の形成）を促進するシード層としても機能する。すなわち、保護層２１ｂを用いることで、第１の金属元素は、保護層２１ｂ上に積層されやすくなる。また、保護層２１ｂの厚さは１原子層レベルと極めて薄いため、保護層２１ｂの厚さが厚くなり導電層２１の厚さが薄くなることに伴い導電層２１の抵抗が増大することを抑制可能である。
次に、図６、図９、図１０及び図１１に示すように、ステップ１５（Ｓ１５）において、導電層２１を形成する。導電層２１は、例えば、保護層２１ｂの表面２１ｂａ、表面２１ｂｂ、表面２１ｂｃ、及びスリットＳＴの表面（内壁）の上に形成される。導電層２１は、熱ＣＶＤ法またはＡＬＤ法等を用いて、温度は摂氏５００度から６００度の雰囲気中にて、スリットＳＴを介して、第１の金属元素を含む原料ガス２１ｄと、還元ガス２１ｆとを交互に供給し、形成される。図９では、本実施形態の製造方法の理解の促進のため、原料ガス２１ｄを１つにまとめて記載している。また、図１０では、本実施形態の製造方法の理解の促進のため、還元ガス２１ｆを１つにまとめて記載している。しかし、原料ガス２１ｄ及び還元ガス２１ｆはスリットＳＴ及びブロック絶縁層２１ａが形成された空間に分布する。本実施形態において、原料ガスは材料ガスと呼ばれる。
導電層２１を形成する材料として、例えば、第１の金属元素を含む導電性材料が用いられる。例えば、第１の金属元素はモリブデン（Ｍｏ）である。また、第１の金属元素を含む原料ガスは、モリブデンと塩素（Ｃｌ）とを含むガスであり、例えば、ＭｏＣｌ5、ＭｏＯＣｌ4、ＭｏＯ2Ｃｌ2等のガスである。塩素は原料ガスに含まれる不純物である。導電層２１中の塩素の体積密度は、１×１０15ａｔｏｍｓ／ｃｍ3以上１×１０20ａｔｏｍｓ／ｃｍ3以下である。還元ガス２１ｆ、例えば、水素（Ｈ2）ガス、又は、アンモニア（ＮＨ3）等である。
また、本実施形態において、例えば、第２の金属元素はアルミニウムであり、第３の元素は炭素であり、保護層２１ｂは、炭素とアルミニウムとの結合を含む層を含み、第１の金属元素はモリブデンであり、第１の金属元素を含む原料ガスは、モリブデンと塩素とを含むガスであり、還元ガスは水素ガスであり、導電層２１はモリブデンと塩素を含む。図９及び図１０に示すように、導電層２１を形成する過程で、モリブデンと塩素とを含むガスと水素ガスとを交互に供給すると、原料ガスに含まれる塩素又は導電層２１に含まれる塩素と、水素ガスと、保護層２１ｂに含まれる炭素とが化学的に反応し、塩素を含むガス２１ｅが、ブロック絶縁層２１ａの表面２１ａａ、表面２１ａｂ、及び表面２１ａｃ、保護層２１ｂの表面２１ｂａ、表面２１ｂｂ、及び表面２１ｂｃから脱離する。その結果、導電層２１に含まれる塩素が脱離した部分にモリブデンが吸着し、導電層２１において、モリブデンを含む層の形成が促進される。すなわち、空間Ｓ２における保護層２１ｂの内側に、モリブデンが徐々に堆積され、モリブデンを含む層が形成される。
次に、図６に示すように、ステップ１７（Ｓ１７）において、導電層２１の膜厚が所望の膜厚でない場合（ＮＯ）、図９及び図１０に示すように、導電層２１は、空間Ｓ２における保護層２１ｂの内側を埋めきっていない。その結果、導電層２１の膜厚が所望の膜厚に達するまで、ステップ１５（Ｓ１５）が繰り返し実行される。一方、図６に示すように、ステップ１７（Ｓ１７）において、導電層２１の膜厚が所望の膜厚である場合（ＹＥＳ）、図１１に示すように、導電層２１は、空間Ｓ２における保護層２１ｂの内側を埋めきっているため、空間Ｓ２における保護層２１ｂの内側への導電層２１の形成が完了する。
次に、図１２に示すように、絶縁層２２間の空間Ｓ２における保護層２１ｂの内側に設けられた導電層２１を残置させたまま、スリットＳＴ内における絶縁層２２の側壁に設けられた導電層２１を除去する。例えば、スリットＳＴを介して、ウエットエッチングを用いて、導電層２１がエッチングされる。ウエットエッチングに用いられるエッチング液は、例えば、リン酸を含む混合液である。以上説明したように、スリットＳＴ内の絶縁層２２の側壁に設けられた導電層２１が除去（エッチバック）される。その結果、例えば、図２に示すように、Ｚ方向に配列される複数の空間Ｓ２における保護層２１ｂの内側に設けられた導電層２１は互いに電気的に切り離される。よって、互いに電気的に切り離された各々の導電層２１が、ワード線ＷＬ及びコントロールゲートとして機能することができる。
本実施形態において、ブロック絶縁層２１ａの表面２１ａａ、表面２１ａｂ及び表面２１ａｃは第２の面と呼ばれ、保護層２１ｂの表面２１ｂａ、表面２１ｂｂ、及び表面２１ｂｃは第３の面と呼ばれる。なお、本実施形態では、図示は省略するが、導電層２１は粒界を含んでいてもよい。
図６から図１２を用いて説明した半導体装置１００の導電層２１の製造方法において、図１３から図１７を用いて導電層２１形成の仕組み（メカニズム）の一例を説明する。図１３は、各材料の表面に吸着するガスの吸着エネルギー、及び、各材料の表面から脱離するガスの脱離エネルギーの第１原理計算結果を示す図である。図１４は、水素を含むガスを供給した場合の絶縁層の結晶状態の計算結果を示す図である。図１５は、本実施形態に係る半導体装置１００のブロック絶縁層２１ａから脱離するガスの脱離エネルギーの第１原理計算結果を示す図である。図１６は、本実施形態に係る半導体装置１００の製造方法において、炭素を含むガスを供給した場合の結晶状態の計算結果、及び、原料ガスを供給した場合の結晶状態の計算結果を示す図である。図１７は、本実施形態に係る半導体装置１００の導電層２１の製造方法と、本実施形態に係る半導体装置１００の導電層２１の製造方法を用いない場合の製造方法における成膜サイクルと膜厚の関係を説明するための図である。本実施形態に係る半導体装置１００の製造方法の仕組みは、図１３から図１７に示す構成に限定されない。図１から図１２と同一、又は類似する構成の説明は省略されることがある。
図１３に示すように、材料の表面（下地）は、Ｍｏ（１１０）面、γ－Ａｌ2Ｏ3（１００）面、又は窒化チタン（ＴｉＮ）（１１０）面であり、吸着するガスは、ＭｏＯ2Ｃｌ2、又はＨ2を含むガス、脱離するガスは、Ｈ2Ｏ、又はＨＣｌを含むガスである例を示す。各数値は、吸着するガスの吸着し易さ、又は脱離するガスの脱離し易さを示す。吸着するガスにおいては、数値が小さいと吸着し易く脱離し難く、脱離するガスにおいては、数値が大きいと脱離し難く吸着し易い。特に、Ｃｌの脱離エネルギーは、Ｍｏ（１１０）面に対しては２．７６eV、γ－Ａｌ2Ｏ3（１００）面に対しては４．３８eV、窒化チタン（ＴｉＮ）（１１０）面に対しては２．２０eVであり、Ｃｌは材料の表面に吸着し易く、脱離し難いことがわかる。
水素を含むガスを供給した場合、例えば、塩素２１ｇと水素２１ｈがＡｌ2Ｏ3表面に吸着し、塩素２１ｇ、水素２１ｈ、アルミニウム２１ｉ、酸素２１ｊは、図１４の左図に示すように結合している。図１４の右図に示すように、Ａｌ2Ｏ3では、Ａｌ2Ｏ3表面に吸着された塩素２１ｇと水素２１ｈとが結合し脱離する。しかし、図１３に示すように、Ｃｌは材料の表面に吸着し易く、脱離し難い。例えば、Ａｌ2Ｏ3は、塩素を含んだままでは、腐食し易い。図１３に示すように、Ａｌ2Ｏ3上に導電層を形成する場合、導電層を形成する原料ガスに含まれるＣｌがＡｌ2Ｏ3上に吸着し易く脱離し難い。その結果、ＣｌがＡｌ2Ｏ3に残ってしまうため、Ａｌ2Ｏ3は腐食してしまう。また、ＣｌがＡｌ2Ｏ3に残ってしまうため、導電層を形成する金属元素がＡｌ2Ｏ3上に吸着又は堆積され難い。その結果、Ａｌ2Ｏ3上に導電層を形成するためには、時間を要する。
本実施形態においては、材料の表面に含まれるＣｌを脱離させるため、図１５に示すようなガスの種類に記載されるガスを用いて、金属元素を含む絶縁膜（例えば、Ａｌ2Ｏ3）の表面を改質する。図１５に示すように、ガスの種類は、炭素を含むガス（例えばＣＨ4を含むガス）、窒素を含むガス（例えばＮＨ3を含むガス）、硫黄を含むガス（例えばＨ2Ｓを含むガス）であり、脱離するガス（ＸＣｌＨn脱離（ＸはＣ、Ｎ、Ｓの何れか））は、ＣＣｌＨ3を含むガス（ＣＣｌＨ3脱離）、ＮＣｌＨ2を含むガス（ＮＣｌＨ2脱離）、ＮＣｌＨ2を含むガス（ＳＣｌＨ脱離）である例を示す。図１５においても、図１３と同様に、脱離するガスにおいては、数値が大きいと脱離し難く吸着し易い。図１５に示すＣＨ4を含むガスを用いて材料の表面に含まれるＣｌとＣとを反応させＣｌを脱離させる場合の脱離エネルギーは、０．１１eVであり、図１５に示すＮＨ3を含むガスを用いて材料の表面に含まれるＣｌとＮとを反応させＣｌを脱離させる場合の脱離エネルギーは１．６０eVである。図１５に示すＣＨ4を含むガスを用いて材料の表面を改質した場合の脱離エネルギーは、図１３に示す材料の表面に対するＣｌの脱離エネルギーと比較して、大幅に改善される。また、Ｈ2Ｓを含むガスを用いて材料の表面を改質した場合の脱離エネルギー（３．４９eV）は、図１３に示すＡｌ2Ｏ3からの脱離エネルギー（４．３８eV）と比較して、改善される。
本実施形態では、図１６の左図（ＣＨ4フロー（Ｃ吸着、Ｃ被覆））に示すように、例えば、図６及び図８を用いて説明したステップ１３（Ｓ１３）において、ブロック絶縁層２１ａであるＡｌ2Ｏ3の上に、ＣＨ4を含む第１のガスを供給し、ＡｌとＣとを含む層（保護層２１ｂ）を形成する。例えば、ブロック絶縁層２１ａであるＡｌ2Ｏ3の上に保護層２１ｂであるＡｌとＣとを含む層が形成され、アルミニウム２１ｉ、酸素２１ｊ、炭素２１ｋは、図１６の左図に示すように結合している。その結果、ＡｌとＣとを含む層が、Ａｌ2Ｏ3の表面を保護（被覆）することができる。すなわち、ステップ１３（Ｓ１３）によって、Ａｌ2Ｏ3の表面を改質することができる。
本実施形態では、図１６の右図（ＭｏＯ2Ｃｌ2フロー（Ｍｏ吸着））に示すように、例えば、図６、図９及び図１０を用いて説明したステップ１５（Ｓ１５）において、保護層２１ｂの上に、ＭｏとＣｌを含むガス（原料ガス、例えば、ＭｏＯ2Ｃｌ2）と還元ガス（Ｈ2）とを交互に供給し、Ｍｏを含む導電層２１を形成する。例えば、ブロック絶縁層２１ａであるＡｌ2Ｏ3の上に保護層２１ｂであるＡｌとＣとを含む層が形成され、塩素２１ｇ、アルミニウム２１ｉ、酸素２１ｊ、炭素２１ｋ、モリブデン２１ｍは、図１６の右図に示すように結合している。さらに、図１６の右図に示す結晶状態から、ＭｏとＣｌを含むガス（ＭｏＯ2Ｃｌ2）と還元ガス（Ｈ2）と保護層２１ｂであるＡｌとＣとを含む層とが反応し、例えば、ＣＣｌＨ3を含むガスが脱離し、モリブデン２１ｍが保護層２１ｂ上に吸着又は堆積する。その結果、保護層２１ｂ上にモリブデン２１ｍを含む層（導電層２１）が形成される。
例えば、本実施形態の製造方法を用いない場合、上述のように、ＣｌがＡｌ2Ｏ3上に吸着し易く脱離し難いため、ＣｌがＡｌ2Ｏ3上に残っていることから、導電層を形成する金属元素がＡｌ2Ｏ3上に吸着又は堆積され難い。例えば、図１７に示すように、本実施形態の製造方法を用いない場合、ブロック絶縁層２１ａ上へ導電層２１の形成を０．０９［ｎｍ／ｃｙｃｌｅ］（１サイクル当たり０．０９ｎｍ成膜）の形成速度で形成すると、成膜サイクルで約５０サイクル遅れて、導電層２１が形成される。本実施形態において、成膜開始の遅れは、例えば、インキュベーションサイクル有りと呼び、成膜開始の遅れ無しは、例えば、インキュベーションサイクル無しと呼ぶ。
一方、本実施形態の製造方法を用いる場合、上述のように、例えば、ブロック絶縁層２１ａであるＡｌ2Ｏ3の上に、ＣＨ4を含む第１のガスを供給し、ＡｌとＣとを含む層（保護層２１ｂ）を形成する。ブロック絶縁層２１ａであるＡｌ2Ｏ3の上に保護層２１ｂであるＡｌとＣとを含む層が形成され、さらに、金属原子とＣｌを含む原料ガスと還元ガス（Ｈ2）と保護層２１ｂであるＡｌとＣとを含む層とが反応し、例えば、ＣＣｌＨ3を含むガスが脱離し、金属原子を含む導電層２１が形成される。本実施形態の製造方法を用いることで、ＣｌがＡｌ2Ｏ3上から脱離し、導電層２１を形成する金属元素がＡｌ2Ｏ3上に吸着又は堆積することを促進することができる。例えば、図１７に示すように、本実施形態の製造方法を用いる場合、ブロック絶縁層２１ａ上へ導電層２１の形成を０．０９［ｎｍ／ｃｙｃｌｅ］（１サイクル当たり０．０９ｎｍ成膜）の形成速度で形成すると、インキュベーションサイクル無しで、導電層２１が形成される。また、インキュベーションサイクル無しで、金属原子を含む導電層２１を形成することができる。そのため、導電層２１がＡｌ2Ｏ3上に一様に形成される。その結果、本実施形態に係る製造方法を用いることで、導電層２１の膜厚が一様に形成されない場合と比較して、導電層２１の段差に対する被覆性を改善することができる。また、インキュベーションサイクル無しで、導電層２１を形成することができるため、成膜サイクル数に対して形成された膜厚（層の厚さ）を算出することができる。
本実施形態の半導体装置１００及び半導体装置１００の製造方法を用いることで、ブロック絶縁層２１ａの上に保護層２１ｂを形成することができる。その結果、保護層２１ｂに含まれる、例えば、アルミニウム（Ａｌ）と炭素（Ｃ）の結合を含む層が、ブロック絶縁層２１ａを保護することができるため、ブロック絶縁層２１ａの腐食を抑制することができる。
また、導電層２１を形成するための原料ガスが、炭素（Ｃ）及び不純物である塩素（Ｃｌ）と反応することで、例えば、保護層２１ｂから塩素を含むガスを脱離させることができる。その結果、原料ガスに含まれる導電層２１を形成する金属原子が保護層２１ｂに堆積され、堆積された金属原子を核として、導電層２１の形成を開始することができる。よって、導電層２１の形成が遅れることなく、インキュベーションサイクルを低減することができる。その結果、本実施形態に係る半導体装置１００及び半導体装置１００の製造方法を用いることで、段差に対する被覆性を損ねることなく、段差上に導電層２１を形成することができる。
以上説明したように、本本実施形態に係る半導体装置１００及び半導体装置１００の製造方法を用いることで、交互に積層された絶縁層と導電層の信頼性及び生産性を向上することができる。
上記のように、本実施形態に係る半導体装置１００は、導電層２１と、絶縁層２２（第１の絶縁層）と、ブロック絶縁層２１ａ（酸化アルミニウム（Ａｌ2Ｏ3）層）と、保護層２１ｂとを有する積層体２を有する。導電層２１と絶縁層２２とは交互に積層される。導電層２１はモリブデン（Ｍｏ、第１の元素）を含む。絶縁層２２は表面２２ａａ及び表面２２ａｂ（第１の面）を有する。ブロック絶縁層２１ａは、表面２２ａａ及び表面２２ａｂに接し、表面２２ａａ及び表面２２ａｂと導電層２１との間に設けられる。すなわち、ブロック絶縁層２１ａは、絶縁層２２及び導電層２１に接する。また、ブロック絶縁層２１ａは、アルミニウム（Ａｌ、第２の元素）を含み、表面２１ａａ、表面２１ａｂ及び表面２１ａｃ（第２の面）を有する。保護層２１ｂは、表面２１ａａ、表面２１ａｂ及び表面２１ａｃに接する。また、保護層２１ｂは、炭素（Ｃ、第３の元素）とアルミニウムとの結合を含み、表面２１ｂａ、表面２１ｂｂ、及び表面２１ｂｃ（第３の面）を有する。表面２１ｂａ、表面２１ｂｂ、及び表面２１ｂｃは、導電層２１に接する。すなわち、保護層２１ｂは、ブロック絶縁層２１ａ及び導電層２１に接する。本実施形態では、便宜上、面、表面と定義している場合があるが、表面、面は、例えば、第１の膜または第１の層と、第２の膜または第２の層とが接する部分である。
また、積層体２は、複数のメモリホールＭＨ（第２の開口部）と、半導体ボディ２１０（半導体層）と、カバー絶縁層２２１と、電荷捕獲層２２２と、トンネル絶縁層２２３と、を有する。複数のメモリホールＭＨは、積層体２の積層方向（Ｚ方向）に延伸し、絶縁層２２及び導電層２１に内に設けられる。複数のメモリホールＭＨは、複数のスリットＳＴ（第１の開口部）とは異なる開口部である。半導体ボディ２１０は、複数のメモリホールＭＨの内側に沿って、積層体２の積層方向（Ｚ方向）に延伸するように筒状に設けられる。カバー絶縁層２２１は、電荷捕獲層２２２と絶縁層２２又は導電層２１との間に設けられる。電荷捕獲層２２２は、トンネル絶縁層２２３と導電層２１との間に設けられる。トンネル絶縁層２２３は、導電層２１と半導体ボディ２１０との間に設けられる。本実施形態では、例えば、ストッパ層３ｓ（絶縁体、図２２）が、複数のスリットＳＴの内側に沿って、積層体２の積層方向（Ｚ方向）に延伸するように設けられる。
また、本実施形態に係る半導体装置１００の製造方法では、表面２２ａａ及び表面２２ａｂ（第１の面）を有する絶縁層２２（第１の絶縁層）を形成し、表面２２ａａ及び表面２２ａｂに表面２１ａａ、表面２１ａｂ及び表面２１ａｃ（第２の面）を有するブロック絶縁層２１ａ（酸化アルミニウム（Ａｌ2Ｏ3）層）を形成し、表面２１ａａ、表面２１ａｂ及び表面２１ａｃ（第２の面）に表面２１ｂａ、表面２１ｂｂ、及び表面２１ｂｃ（第３の面）を有する保護層２１ｂを形成し、表面２１ｂａ、表面２１ｂｂ、及び表面２１ｂｃ（第３の面）に導電層２１を形成する。すなわち、基板上に絶縁層２２を形成し、絶縁層２２上にブロック絶縁層２１ａ（酸化アルミニウム層）を形成し、ブロック絶縁層２１ａ（酸化アルミニウム層）上に保護層２１ｂを形成し、保護層２１ｂ上に導電層２１を形成する。ブロック絶縁層２１ａはアルミニウム（Ａｌ、第２の元素）を含み、保護層２１ｂは炭素（Ｃ、第３の元素）とアルミニウム（Ａｌ、第２の元素）との結合を含み、導電層２１はモリブデン（Ｍｏ、第１の元素）を含む。保護層２１ｂを形成するとき、炭素、窒素（Ｎ、第３の元素）または硫黄（Ｓ、第３の元素）の何れかを含むガス（第１のガス）を供給する。導電層２１を形成するとき、モリブデン（Ｍｏ、第１の元素）を含む材料ガスを供給し、材料ガスを還元する水素を含むガス（Ｈ2、還元ガス）を供給する。
また、本実施形態に係る半導体装置１００の製造方法では、基板１０の上方に、複数の絶縁層２２（第１の絶縁層）と複数の犠牲層２３とを交互に積層して積層体２を形成し、複数の絶縁層２２および複数の犠牲層２３に共通に、積層体２の積層方向（Ｚ方向）に延伸する複数のスリットＳＴ（第１の開口部）を形成し、複数のスリットＳＴを介して複数の犠牲層２３を除去し、複数の絶縁層２２の間に複数の犠牲層２３を除去した複数の空間Ｓ２を形成し、第１のガス、材料ガスおよび還元ガスをスリットＳＴを介して複数の空間Ｓ２に供給し、複数のスリットＳＴを介して、複数の空間Ｓ２の各々に、ブロック絶縁層２１ａ（酸化アルミニウム（Ａｌ2Ｏ3）層）と、保護層２１ｂと、導電層２１と、を形成し、複数の空間Ｓ２の各々に設けられたブロック絶縁層２１ａと、保護層２１ｂと、導電層２１とを残置させたまま、複数のスリットＳＴに設けられた導電層２１を除去する。
＜半導体装置１００の製造方法＞
図１、図２、及び図１８から図２５を用いて本実施形態に係る半導体装置１００の製造方法を説明する。図１８から図２５は、本実施形態に係る半導体装置１００の製造方法を説明するための図である。本実施形態に係る半導体装置１００の製造方法は、図１８から図２５に示す製造方法に限定されない。図１から図１７と同一、又は類似する構成の説明は省略されることがある。なお、図２と同様に、図１８から図２５では、図１に示した素子分離領域１０ｉと、アクティブ領域ＡＡと、トランジスタＴｒと、配線１１ａａと、配線１１ａｂと、絶縁層１１ｄとを省略する。
図１に示すように、素子分離領域１０ｉを基板１０内に形成し、トランジスタＴｒをアクティブエリアＡＡ内に形成する。次に、絶縁層１１を、基板１０上に形成する。絶縁層１１は、例えば、トランジスタＴｒのゲート電極と、ゲート絶縁層と、配線１１ａａと、配線１１ａｂと、絶縁層１１ｄとを含む。すなわち、絶縁層１１は絶縁層と配線層とが交互に積層された多層配線構造を含む。絶縁層１１を形成する材料は、例えば、シリコン酸化物を用いることができる。次に、導電層１２を、絶縁層１１ｄ上に形成する。導電層１２を形成する材料として、例えば、タングステン等の導電性金属が用いられる。
次に、図１８に示すように、半導体層１３１を、導電層１２上に形成する。次に、中間層１３ａを、半導体層１３１上に形成する。中間層１３ａを形成する材料として、例えば、シリコン酸化膜が用いられる。次に、犠牲層１３ｂを、中間層１３ａ上に形成する。犠牲層１３ｂを形成する材料として、例えば、不純物をドープしたシリコン、又は、不純物をドープしないシリコンが用いられる。次に、中間層１３ｃを、犠牲層１３ｂ上に形成する。中間層１３ｃを形成する材料として、例えば、シリコン酸化膜が用いられる。次に、半導体層１３３を、中間層１３ｃ上に形成する。半導体層１３１と、中間層１３ａと、犠牲層１３ｂと、中間層１３ｃと、半導体層１３３とで、例えば、半導体部１３が形成される。半導体部１３を形成する材料として、例えば、シリコン等の半導体材料が用いられる。半導体層１３１、半導体層１３２、及び半導体層１３３を形成する材料として、例えば、不純物をドープしたシリコン、又は、不純物をドープしないシリコンが用いられる。以上説明したように、基体部１が形成される。
続いて、図１８に示すように、絶縁層２ｇを、半導体層１３３上に形成する。次に、半導体層１３４を、絶縁層２ｇ上に形成する。絶縁層２ｇを形成する材料として、例えば、シリコン酸化物、シリコン酸化物の比誘電率より高い比誘電率の誘電体、金属酸化物などが用いられる。以上説明したように、半導体部１４が形成される。次に、半導体層１３４上に、絶縁層２２ｂを形成する。さらに、絶縁層２２ｂ上に、犠牲層２３と絶縁層２２とを交互に積層する。絶縁層２２を形成する材料として、例えば、シリコン酸化物が用いられる。絶縁層２２は、例えば、ＴＥＯＳ層である。ＴＥＯＳ層は、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料とした酸化シリコン層である。ＴＥＯＳ層は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。絶縁層２２ｂを形成する材料は、上述した絶縁層２２を形成する材料と同様の材料が用いられる。犠牲層２３を形成する材料として、例えば、シリコン窒化膜が用いられる。以上説明したように、半導体部１３の上方に積層体２が形成される。
続いて、図１９に示すように、基体部１の一部及び積層体２に含まれるセル領域（図示は省略）において、積層体２と、半導体層１３４と、絶縁層２ｇと、半導体層１３３と、中間層１３ｃ、犠牲層１３ｂ、中間層１３ａおよび半導体層１３１を異方性エッチングし、メモリホールＭＨを形成する。メモリホールＭＨは、開口部である。メモリホールＭＨは、積層体２の積層方向に延伸するように形成され、積層体２の上端から半導体層１３１の途中まで設けられる。
続いて、図２０に示すように、メモリ膜２２０を、メモリホールＭＨ内に形成する。このとき、図２から図５で説明したカバー絶縁層２２１、電荷捕獲層２２２、トンネル絶縁層２２３がメモリホールＭＨ内にこの順番で形成される。カバー絶縁層２２１を形成する材用として、例えば、シリコン酸化物が用いられる。電荷捕獲層２２２を形成する材料として、例えば、シリコン窒化物が用いられる。トンネル絶縁層２２３を形成する材料として、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等の絶縁性材料が用いられる。次に、半導体ボディ２１０を、メモリ膜２２０上に形成する。半導体ボディ２１０を形成する材料として、例えば、ポリシリコン等の半導体材料が用いられる。次に、コア層２３０を、半導体ボディ２１０上に形成する。コア層２３０を形成する材料として、例えば、シリコン酸化物等の絶縁性材料が用いられる。以上説明したように、メモリホールＭＨの内壁に、メモリ膜２２０（カバー絶縁層２２１、電荷捕獲層２２２、トンネル絶縁層２２３）、半導体ボディ２１０、コア層２３０をこの順に成膜する。メモリホールＭＨは、メモリ膜２２０、半導体ボディ２１０およびコア層２３０を用いて埋め込まれる。
次に、図２１に示すように、積層体２を異方性エッチングし、スリットＳＴを形成する。スリットＳＴは、積層体２内をＺ方向に延伸し、積層体２の上端から積層体２を貫通して犠牲層１３ｂの途中まで形成され、絶縁層２２及び犠牲層１３ｂに共通に設けられる。スリットＳＴは、メモリホールＭＨとは異なる開口部であり、Ｘ方向にも延伸する開口部として形成される。スリットＳＴは、積層体２を貫通する限り、任意の深さに形成されてよい。本実施形態において、メモリホールＭＨはスリットＳＴより前（先）に形成される。本実施形態において、例えば、スリットＳＴは第１の開口部とよばれ、メモリホールＭＨは第２の開口部と呼ばれ、開口部は溝とも呼ばれる。
続いて、図２２に示すように、ストッパ層３ｓを、スリットＳＴの側壁上に形成する。ストッパ層３ｓを形成する材料として、例えば、シリコン窒化物が用いられる。本実施形態において、例えば、ストッパ層３ｓは絶縁体とも呼ばれる。
続いて、図２３に示すように、スリットＳＴを介して、中間層１３ｃ、犠牲層１３ｂ、中間層１３ａを除去（エッチング）し、半導体層１３２を埋め込む。このとき、ストッパ層３ｓがスリットＳＴの内壁を被覆しているため、絶縁層２２はエッチングされない。半導体層１３２を形成する材料は、上述した半導体層１３１及び半導体層１３３を形成する材料と同様の材料を用いることができる。例えば、半導体層１３２を形成する材料として、不純物をドープしたシリコン、又は、不純物をドープしないシリコンが用いられる。
続いて、図２４に示すように、熱リン酸溶液を用いて、スリットＳＴを介して、ストッパ層３ｓと共に、犠牲層２３を等方的にエッチングする。熱リン酸溶液は、シリコン酸化膜およびシリコンに対して、シリコン窒化膜を選択的にエッチングする。従って、図２４に示すように、絶縁層２２を残置させたまま、犠牲層２３が選択的に除去（エッチング）され、Ｙ方向およびＸ方向に空間Ｓ２が形成される。このとき、犠牲層２３のエッチングは、Ｙ方向において、スリットＳＴからメモリホールＭＨに向かって進行する。カバー絶縁層２２１がシリコン酸化膜で形成されているため、犠牲層２３のエッチングは、カバー絶縁層２２１でストップする。従って、空間Ｓ２は、Ｚ方向に隣接する複数の絶縁層２２間に、スリットＳＴからメモリホールＭＨのカバー絶縁層２２１まで設けられる。カバー絶縁層２２１は、電荷捕獲層２２２を保護するために設けられるため、絶縁層２２に接していないカバー絶縁層２２１は、エッチングされる犠牲層２３と共に除去されてもよく、絶縁層２２に接していないカバー絶縁層２２１の一部は犠牲層２３と共に除去されずに残されてもよい。
次に、図２５に示すように、導電層２１を形成する。導電層２１の形成は、図７から図１１を用いて詳細に説明したため、ここでは簡単に説明する。図７から図１１、及び図１２を用いて説明したように、熱ＣＶＤ法又はＡＬＤ法等を用いて、スリットＳＴを介して、空間Ｓ２の内壁に酸化アルミニウム（Ａｌ2Ｏ3）をブロック絶縁層２１ａとして薄く形成する。次に、熱ＣＶＤ法等を用いて、スリットＳＴを介して、例えば、炭素（Ｃ）を含む第１のガス（ＣＨ4を含むガス）を供給し、アルミニウム（Ａｌ）と炭素（Ｃ）との結合を含む層を含む保護層２１ｂをブロック絶縁層２１ａ上に薄く形成する。次に、熱ＣＶＤ法等を用いて、スリットＳＴを介して、モリブデン（Ｍｏ）を含む原料ガス（ＭｏＯ2Ｃｌ2を含むガス）と、還元ガス（水素（Ｈ2）ガス）とを交互に供給し、導電層２１をブロック絶縁層２１ａ上に形成する。このとき、導電層２１は、スリットＳＴ内における絶縁層２２の側壁にも形成される。また、スリットＳＴは、積層体２内をＺ方向に延伸し、積層体２の上端から積層体２を貫通し、絶縁層２２及び導電層２１に共通に設けられている。積層体２に含まれるスリットＳＴは、絶縁層２２の一部と、ブロック絶縁層２１ａ（図９から図１１）の一部と、保護層２１ｂ（図９から図１１）の一部と、導電層２１の一部とに接する。
次に、絶縁層２２間の空間Ｓ２内に充填されたモリブデンを残置させたまま、スリットＳＴ内における絶縁層２２の側壁に設けられた導電層２１を除去する。例えば、リン酸を含む混合液を用いて、スリットＳＴを介してウエットエッチングで絶縁層２２の側壁に設けられた導電層２１をエッチングする。その結果、Ｚ方向に配列される複数の空間Ｓ２における保護層２１ｂの内側に設けられた導電層２１は互いに電気的に切り離され複数の導電層２１（ワード線ＷＬ）が形成される。
次に、図２に示すように、スリットＳＴ内に絶縁層３が充填される。絶縁層３を形成する材料として、例えば、シリコン酸化膜等の絶縁材料が用いられる。その後、図１に示すように、コンタクトＣｂ（図１）、ビット線ＢＬ（図１）、配線等を形成される。以上説明したように、本実施形態に係る半導体装置１００（図１）が形成される。
本実施形態を不揮発性メモリ以外の半導体装置に適用する場合、例えば、Ｘ方向、Ｙ方向、Ｚ方向の何れかに隣接する複数の絶縁層間に、導電層（例えば、モリブデン）を形成する。この導電層は、例えば、配線として用いることができる。
以上、本開示のいくつかの実施形態の構成、製造方法などを説明したが、これらの構成、製造方法などは、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、適宜組み合わせて実施してもよく、種々の省略、置き換え、変更を行うことができる。これらの実施形態、実施形態の構成、製造方法など、または、その変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：基体部、２：積層体、２ｇ：絶縁層、３：絶縁層、３ｓ：ストッパ層、１０：基板、１０ｉ：素子分離領域、１１：絶縁層、１１ａ：配線、１１ａａ：配線、１１ａｂ：配線、１１ｄ：絶縁層、１２：導電層、１３：半導体部、１３ａ：中間層、１３ｂ：犠牲層、１３ｃ：中間層、１４：半導体部、２１：導電層、２１ａ：ブロック絶縁層、２１ｂ：保護層、２２：絶縁層、２２ｂ：絶縁層、２３：犠牲層、１００：半導体装置、１００ａ：半導体装置、１１０：領域、１３１：半導体層、１３２：半導体層、１３３：半導体層、１３４：半導体層、２１０：半導体ボディ、２２０：メモリ膜、２２１：カバー絶縁層、２２２：電荷捕獲層、２２３：トンネル絶縁層、２３０：コア層

Claims (14)

  1. 交互に積層された絶縁層とモリブデンを含む導電層と、
    前記絶縁層と前記導電層との間に設けられる酸化アルミニウム層と、
    前記酸化アルミニウム層に接し、前記酸化アルミニウム層中のアルミニウムと結合した炭素、窒素または硫黄のいずれかを含み、前記導電層に接する保護層と、
    を含む積層体を備えた、半導体装置。
  2. 前記積層体は、前記絶縁層および前記導電層に内に設けられ、前記絶縁層の一部と、前記酸化アルミニウム層の一部と、前記保護層の一部と、前記導電層の一部とに接する絶縁体を有する、請求項１に記載の半導体装置。
  3. 前記積層体は、
    前記絶縁層および前記導電層に内に設けられ、前記積層体の積層方向に延伸する半導体層と、
    前記導電層と前記半導体層との間に設けられたトンネル絶縁層と、
    前記トンネル絶縁層と前記導電層との間に設けられた電荷捕獲層と、
    前記電荷捕獲層と前記導電層との間に設けられたカバー絶縁層と、を有する、請求項２に記載の半導体装置。
  4. 前記積層体の積層方向と交差する方向において、前記導電層と前記半導体層と前記トンネル絶縁層と前記電荷捕獲層と前記カバー絶縁層と前記絶縁層と前記酸化アルミニウム層とを用いて、メモリセルを構成し、
    前記メモリセルは、前記交互に積層された前記絶縁層および前記導電層のうち、複数の前記導電層の各々に対して設けられる、請求項３に記載の半導体装置。
  5. 複数の前記メモリセルの各々は、前記メモリセルへの書き込み又は消去を制御するコントロールゲートを含み、
    複数の前記導電層の各々は、複数の前記コントロールゲートに接続される、請求項４に記載の半導体装置。
  6. 前記導電層は塩素を不純物として含む、請求項１に記載の半導体装置。
  7. 基板上に絶縁層を形成し、
    前記絶縁層上に酸化アルミニウム層を形成し、
    前記酸化アルミニウム層に、炭素、窒素または硫黄のいずれかを含む第１のガスを供給し、
    前記第１のガスを供給後に、モリブデンを含む材料ガスと、前記材料ガスを還元する還元ガスをさらに供給し、
    前記モリブデンを含む導電層を形成する、半導体装置の製造方法。
  8. 複数の前記絶縁層と複数の犠牲層とを交互に積層し、
    前記複数の前記絶縁層および前記複数の前記犠牲層を積層方向に延伸する第１の開口部を形成し、
    前記前記第１の開口部を介して前記複数の前記犠牲層を除去し、前記複数の前記絶縁層の間に前記複数の前記犠牲層を除去した複数の空間を形成し、
    前記第１のガス、前記材料ガスおよび前記還元ガスは、前記第１の開口部を介して前記複数の空間に供給される
    、請求項７に記載の半導体装置の製造方法。
  9. 前記第１の開口部を形成する前に、
    前記複数の前記絶縁層および前記複数の前記犠牲層を前記積層方向に延伸する第２の開口部を形成し、
    前記第２の開口部の内側に沿って、カバー絶縁層と、電荷捕獲層と、トンネル絶縁層と、半導体層と、をこの順に形成する、請求項８に記載の半導体装置の製造方法。
  10. 前記積層方向と交差する方向において、前記導電層と前記半導体層と前記トンネル絶縁層と前記電荷捕獲層と前記カバー絶縁層と前記絶縁層と前記酸化アルミニウム層とを用いて、メモリセルを構成し、
    前記メモリセルは、前記交互に積層された前記複数の前記絶縁層および複数の前記導電層のうち、前記複数の前記導電層の各々に対して設けられる、請求項９に記載の半導体装置の製造方法。
  11. 複数の前記メモリセルの各々は、前記メモリセルへの書き込み又は消去を制御するコントロールゲートを含み、
    複数の前記導電層の各々は、複数の前記コントロールゲートに接続される、請求項１０に記載の半導体装置の製造方法。
  12. 前記導電層は塩素を不純物として含む、請求項７に記載の半導体装置の製造方法。
  13. 前記第１のガスは、Ｃ2Ｈ2、Ｃ2Ｈ4又はＣ3Ｈ6のうち、少なくとも１つを含む、請求項７に記載の半導体装置の製造方法。
  14. 前記導電層を形成することは、ＣＶＤ法又はＡＬＤ法を用いる、請求項７に記載の半導体装置の製造方法。
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