TW202226556A - 半導體裝置及半導體裝置的製造方法 - Google Patents

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Abstract

半導體裝置係具備層疊體，該層疊體係包含： 被交替層疊的絕緣層與含鉬的導電層； 被設在前述絕緣層與前述導電層之間的氧化鋁層；及 接觸於前述氧化鋁層，含與前述氧化鋁層中的鋁結合的碳、氮或硫磺的任一者，接觸於前述導電層的保護層。 前述層疊體，係具有：被設在前述絕緣層及前述導電層之中，接觸於前述絕緣層的一部分、前述氧化鋁層的一部分、前述保護層的一部分及前述導電層的一部分之絕緣體。

Description

半導體裝置及半導體裝置的製造方法
本案的實施形態是有關半導體裝置及半導體裝置的製造方法。 [關聯申請案] 本案是以2020年09月15日申請的日本專利申請案第2020-154872號為基礎主張優先權，且在此引用其内容全體。
三維配置複數的記憶格而構成的三維記憶體裝置被提案。三維記憶體裝置是具有：交替層疊絕緣膜與導電膜的層疊體、及被設在層疊體的層疊方向的柱狀的半導體層。記憶格是被設在層疊體的導電膜與柱狀的半導體層之間。
利用本案的實施形態的半導體裝置及半導體裝置的製造方法來提升半導體裝置的可靠度及生產性。
一實施形態的半導體裝置，係具備層疊體，該層疊體係包含： 被交替層疊的絕緣層與含鉬的導電層； 被設在前述絕緣層與前述導電層之間的氧化鋁層；及 接觸於前述氧化鋁層，含與前述氧化鋁層中的鋁結合的碳、氮或硫磺的任一者，接觸於前述導電層的保護層。
一實施形態的半導體裝置的製造方法為： 在基板上形成絕緣層， 在前述絕緣層上形成氧化鋁層， 對前述氧化鋁層供給含碳、氮或硫磺的任一者的第1氣體， 在供給前述第1氣體之後，更供給含鉬的材料氣體及還原前述材料氣體的還原氣體， 形成含前述鉬的導電層。
若根據上述的構成，則可提升半導體裝置的可靠度及生產性。
以下，參照圖面具體說明有關本實施形態的半導體裝置及半導體裝置的製造方法。在以下的說明中，有關大致同一機能及構成的要素，是附上同一符號或在同一符號之後追加字母的符號(在數字之後附上a、b、A、B等的符號)，有適當省略詳細的說明的情形。又，對於各要素附記「第1」、「第2」的文字是為了方便區別各要素而使用的標識，除非有特別的說明，否則沒有其他的意思。以下所示的各實施形態是舉例說明用以將該實施形態的技術思想具體化的裝置或方法者，並非是將構成要素的材質、形狀、構造、配置等特定於下述者。實施形態的技術思想是包含對於申請專利範圍記載者施加各種的變更者。
又，本實施形態的半導體裝置及半導體裝置的上下方向是表示對於基板而言以設有記憶格的面作為上面時的相對的方向。如此，為了說明的方便起見，利用上方或下方的語句來說明，但例如基板與記憶格的上下關係亦可被配置為形成與圖示相反。又，以下的說明，例如基板上的記憶格的記載，只不過是如上述般說明基板與記憶格的上下關係，亦可在基板與記憶格之間配置其他的構件。
在以下的各實施形態中，顯示適用於含有複數的記憶格的非揮發性記憶體作為半導體裝置的例子。亦可將本案的技術適用於非揮發性記憶體以外的半導體裝置(例如CPU、顯示器、中介板(Interposer)等)。
＜半導體裝置100的全體構成＞ 利用圖1~圖5來說明本實施形態的半導體裝置100的全體構成。圖1是表示本實施形態的半導體裝置100的立體圖。圖2是表示沿著圖1所示的半導體裝置100的Y方向與Z方向的剖面的剖面圖。圖3是表示將圖2所示的半導體裝置100中含的層疊體2擴大後的剖面的剖面圖。圖4是表示沿著圖2所示的半導體裝置100中含的記憶體孔MH的X方向與Y方向的剖面的剖面圖。圖5是表示將圖3所示的區域110擴大後的剖面的剖面圖。在本實施形態中，將層疊體2的層疊方向設為Z方向，將與Z方向正交的方向設為Y方向，且將與Z方向及Y方向的各者正交的方向設為X方向。本實施形態的半導體裝置100的構成是不被限定於圖1~圖5所示的構成。
如圖1所示般，半導體裝置100是具有三維配置複數的記憶格MC(圖3)而構成的三維記憶體裝置之非揮發性記憶體。例如，非揮發性記憶體是NAND型快閃記憶體。
半導體裝置100是包含基體部1、層疊體2及複數的柱狀部CL。
基體部1是包含基板10、絕緣層11、導電層12及半導體部13。絕緣層11、導電層12及半導體部13是在基板10的上方，依此順序設置。
基板10是半導體基板，例如矽基板。基板10的表面區域是例如包含元件分離區域10i及主動(active)區域AA。元件分離區域10i是例如含矽氧化物的絕緣區域。主動區域AA是含電晶體Tr的源極及汲極區域。元件分離區域10i是將複數的主動區域AA互相絕緣。
絕緣層11是接觸於基板10，被設在基板10上。絕緣層11是例如包含電晶體Tr的閘極電極及閘極絕緣層。絕緣層11是層間絕緣層，將複數的電晶體Tr互相絕緣。在絕緣層11内是例如配線11aa、配線11ab及絕緣層11d會依此順序對於絕緣層11從下方(設有基板10的側)層疊至上方(設有導電層12的側)。亦即，絕緣層11是包含絕緣層與配線層交替層疊的多層配線構造。在圖2中，顯示包含2層的配線層及3層的絕緣層的多層配線構造，但多層配線構造是不被限定於圖2所示的例子，可為層疊不脫離本實施形態的主旨的範圍的數量的層之構造。配線11aa是與電晶體Tr電性連接的配線。配線11ab是與配線11aa電性連接的配線。
導電層12是接觸於絕緣層11，被設在絕緣層11上。半導體部13是接觸於導電層12，被設在導電層12上。複數的電晶體Tr是構成非揮發性記憶體的周邊電路。
層疊體2是被設在基板10的上方，對於半導體部13而言位於Z方向。層疊體2是在Z方向交替層疊複數的導電層21及複數的絕緣層22而構成。Z方向為層疊體2的層疊方向。絕緣層22是將鄰接於Z方向的複數的導電層21間予以電性絕緣。導電層21及絕緣層22的各者的層疊數為任意。絕緣層22是例如亦可為空間(間隙(gap))。在層疊體2與半導體部13之間是設有例如絕緣層2g。
導電層21是構成至少1個的源極側選擇閘SGS、複數的字元線WL及至少1個的汲極側選擇閘SGD。源極側選擇閘SGS是源極側選擇電晶體STS的閘極電極。字元線WL是記憶格MC的閘極電極。汲極側選擇閘SGD是汲極側選擇電晶體STD的閘極電極。源極側選擇閘SGS是被設在層疊體2的下部區域(對於層疊體2而言設有半導體部13的側的區域)。汲極側選擇閘SGD是被設在層疊體2的上部區域(對於層疊體2而言與設有半導體部13的側相反側的區域)。字元線WL是被設在源極側選擇閘SGS與汲極側選擇閘SGD之間。在本實施形態中，例如記憶格MC的閘極電極及字元線WL是作為控制閘極(Control gate)機能。
層疊體2是更包含半導體部14。半導體部14是位於層疊體2與半導體部13之間。半導體部14是被設在最接近半導體部13的絕緣層22與絕緣層2g之間。半導體部14是例如作為源極側選擇閘SGS機能。
半導體裝置100是具有被串聯於源極側選擇電晶體STS與汲極側選擇電晶體STD之間的複數的記憶格MC。串聯源極側選擇電晶體STS、複數的記憶格MC及汲極側選擇電晶體STD的構造是被稱為記憶體串或NAND串。記憶體串是例如經由接點Cb來連接至位元線BL。位元線BL是被設在層疊體2的上方(對於層疊體2而言與設有半導體部13的側相反側的方向)，延伸於Y方向。
利用圖2~圖5來說明半導體裝置100的剖面構造。在利用圖2~圖4的半導體裝置100的剖面構造的說明中，主要說明有關與圖1相異的點，與圖1相同或類似的構成的說明是有被省略的情形。
如圖2所示般，半導體裝置100是包含半導體層131、半導體層132及半導體層133。半導體部13(圖1)是包含半導體層131、半導體層132及半導體層133。半導體層131是接觸於導電層12，被設在導電層12上。半導體層132是接觸於半導體層131，被設在半導體層131上。半導體層133是接觸於半導體層132，被設在半導體層132上。另外，在圖2中，省略圖1所示的元件分離區域10i、主動區域AA、電晶體Tr、配線11aa、配線11ab及絕緣層11d。
利用圖2~圖5來更詳細說明在半導體裝置100中所含的層疊體2、記憶體孔MH及縫隙ST。
如圖2~圖5所示般，複數的柱狀部CL的各者是被設在記憶體孔MH的内部。記憶體孔MH是以從層疊體2的上端貫通層疊體2的方式設於Z方向。在記憶體孔MH的内部是設有半導體基體210、記憶體膜220及核心層230。半導體基體210、記憶體膜220及核心層230是沿著記憶體孔MH來延伸於Z方向。作為半導體柱(半導體層)的半導體基體210是與半導體部13電性連接。被配列於Y方向的複數的柱狀部CL是經由接點Cb(圖1)來共通連接至1條的位元線BL(圖1)。X-Y平面的記憶體孔MH的形狀(圖4)是例如圓狀或橢圓狀。
在導電層21與絕緣層22之間是設有構成記憶體膜220的一部分的區塊絕緣層21a及保護層21b。區塊絕緣層21a是被設在導電層21與半導體基體210之間、導電層21與絕緣層22之間。
區塊絕緣層21a是被設在導電層21的周圍，被設在導電層21與半導體基體210之間、導電層21與絕緣層22之間。
保護層21b是以接觸於區塊絕緣層21a的方式，被設在區塊絕緣層21a的周圍，被設在導電層21與半導體基體210之間、導電層21與絕緣層22之間。
半導體基體210的形狀是例如筒狀。半導體基體210是作為汲極側選擇電晶體STD、記憶格MC及源極側選擇電晶體STS的各者的通道區域機能。
記憶體膜220是包含區塊絕緣層21a、保護層21b、護罩絕緣膜221、電荷捕獲層222及隧道絕緣層223。記憶體膜220是以沿著記憶體孔MH的内壁來延伸於Z方向的方式設成筒狀。又，記憶體膜220是被設在半導體基體210與導電層21或與絕緣層22之間。複數的記憶格MC是具有半導體基體210與導電層21之間的記憶體膜220作為記憶區域。複數的記憶格MC是被配列於Z方向。導電層21是字元線WL即可，亦可為與字元線WL電性連接的配線。半導體基體210、電荷捕獲層222及隧道絕緣層223的各者是沿著記憶體孔MH的内壁來成膜，延伸於Z方向。
護罩絕緣膜221是被設在絕緣層22與電荷捕獲層222之間。護罩絕緣膜221是將犧牲層23(圖18)置換成導電層21時(在置換工程中)，保護電荷捕獲層222。其結果，護罩絕緣膜221是抑制電荷捕獲層222被蝕刻。未接觸於絕緣層22的護罩絕緣膜221是亦可與犧牲層23一起被除去。又，雖圖示省略，但未接觸於絕緣層22的護罩絕緣膜221的一部分是亦可不與犧牲層23一起被除去，被留下。當未接觸於絕緣層22的護罩絕緣膜221的一部分被留下時，護罩絕緣膜221是被設在導電層21與電荷捕獲層222之間。
電荷捕獲層222是被設在區塊絕緣層21a或護罩絕緣膜221與隧道絕緣層223之間。電荷捕獲層222之中，被夾於導電層21(字元線WL)與半導體基體210之間的部分或區域是記憶格MC的電荷捕獲部或記憶區域。在電荷捕獲部或記憶區域是例如存在誘捕電荷的誘捕地點(trap site)。記憶格MC的臨界值電壓是按照被誘捕於電荷捕獲部中的電荷的電荷量而變化。亦即，電荷捕獲層222是作為蓄積或儲存被注入的電荷的記憶層機能。其結果，記憶格MC可保持資料。
隧道絕緣層223是被設在半導體基體210與電荷捕獲層222之間。從半導體基體210往電荷捕獲部注入電子時(寫入動作)、及從半導體基體210往電荷捕獲部注入電洞時(消去動作)，電子及電洞會分別通過隧道絕緣層223的電位障壁(隧道效應)。
隧道絕緣層223是被設在導電層21與半導體基體210之間，電荷捕獲層222是被設在隧道絕緣層223與導電層21之間，區塊絕緣層21a及保護層21b是被設在電荷捕獲層222與導電層21之間。其結果，電荷捕獲層222是經由隧道絕緣層223來從半導體基體210取入電荷，或經由隧道絕緣層223來從半導體基體210放出電荷。另一方面，區塊絕緣層21a及保護層21b是不使被蓄積於電荷捕獲層222的電荷往導電層21通過，又，不使來自導電層21的電荷往電荷捕獲層222通過。其結果，記憶格MC是可將資料儲存於電荷捕獲層222，或記憶格MC可從電荷捕獲層222消去資料。
筒狀的半導體基體210的内部空間是利用核心層230來埋入。核心層230的形狀是例如柱狀。
作為字元線WL及控制閘極機能的導電層21是被設在彼此鄰接於Z方向的複數的絕緣層22間。導電層21是在Y方向，面對縫隙ST，接觸於縫隙ST。詳細後述，縫隙ST是在形成導電層21時，被形成。利用縫隙ST，將犧牲層23(圖18)置換(Replace)成形成導電層21的材料。將形成導電層21的材料埋入至縫隙ST内及絕緣層22間之後，除去縫隙ST内的導電層21的材料。此時，如圖3及圖5所示般，形成被埋入至絕緣層22間的導電層21的材料是被留置。形成縫隙ST内的導電層21的材料是被除去，被留置於絕緣層22間的導電層21的各者是彼此被電性分離。其結果，導電層21的各者是可作為字元線WL機能。然後，在縫隙ST的内部是設有(被充填)絕緣層3。另外，圖5是擴大圖3的區域110的圖，顯示複數的導電層21(複數的字元線WL)之中的1個的導電層21。
如圖3及圖5所示般，記憶格MC是在與層疊體2的層疊方向(Z方向)交叉的方向(X方向及Y方向)，利用導電層21、通道區域(半導體層)、隧道絕緣層223、電荷捕獲層222、護罩絕緣膜221、絕緣層22(第1絕緣層)、區塊絕緣層21a(第2絕緣層)及保護層21b來構成。又，複數的記憶格MC是排列於複數的導電層21的層疊方向(Z方向)，交替層疊的絕緣層22及導電層21之中，對於複數的導電層21的各者設置。亦即，複數的導電層21的各者被連接至複數的記憶格MC。
如上述般，在記憶格MC中，半導體基體210是作為通道區域機能，導電層21是作為字元線WL及控制閘極機能。電荷捕獲層222是作為蓄積從通道區域注入的電荷的記憶層機能。複數的記憶格MC是排列於複數的導電層21的層疊方向(Z方向)，複數的導電層21是分別連接至複數的記憶格MC。本實施形態的半導體裝置是控制往被連接至記憶格MC的導電層21的電壓，可控制往該記憶格MC的寫入動作或消去動作。
＜半導體裝置100的導電層21的製造方法＞ 利用圖6~圖12來說明本實施形態的半導體裝置100的導電層21的製造方法。圖6是表示本實施形態的半導體裝置100的導電層21的製造方法的流程圖。圖7~圖12是用以說明本實施形態的半導體裝置100的導電層21的製造方法的圖。本實施形態的半導體裝置100的製造方法是不被限定於圖6~圖12所示的構成。與圖1~圖5同一或類似的構成的說明是有被省略的情形。
如上述般，在本實施形態的半導體裝置100的導電層21的製造方法中，利用縫隙ST來將犧牲層23(圖18)置換(Replace)成形成導電層21的材料。除去犧牲層23 (圖18)之後，開始導電層21的形成。
如圖6及圖7所示般，在步驟11(S11)中，形成區塊絕緣層21a。區塊絕緣層21a是利用熱CVD(Chemical Vapor Deposition)法或ALD(Atomic Layer Deposition)法等，經由縫隙ST來形成於空間S2的内壁。更具體而言，區塊絕緣層21a是被形成於絕緣層22的表面22aa及表面22ab上、護罩絕緣膜221的一部分、以及電荷捕獲層222的一部分。區塊絕緣層21a是抑制從導電層21往記憶體膜220側的電荷的後隧道效應。又，區塊絕緣層21a是在形成導電層21時，亦作為促進第1金屬元素的層疊(導電層21的形成)的種層機能。在本實施形態中是有絕緣層22被稱為第1絕緣層，絕緣層22的表面22aa及表面22ab被稱為第1面，區塊絕緣層21a被稱為氧化鋁層或第2絕緣層的情形。
作為形成區塊絕緣層21a的材料，例如使用含第2金屬元素的絕緣性材料。在本實施形態中，例如第2金屬元素是鋁(Al)，含第2金屬元素的絕緣性材料是氧化鋁(Al 2O 3)。氧化鋁的厚度是例如1nm以上5nm以下。
其次，如圖6及圖8所示般，在步驟13(S13)中，形成保護層21b。保護層21b是例如被形成於區塊絕緣層21a的表面21aa、表面21ab及表面21ac上。保護層21b是利用熱CVD法等，經由縫隙ST來供給含第3元素的第1氣體21c，而被形成。第3元素是例如碳(C)、氮(N)或硫磺(S)。保護層21b是含第3元素即可，含第3元素及第2金屬元素即可，亦可含有第3元素與第2金屬元素的結合，亦可包含含有第3元素與第2金屬元素的結合的層。在本實施形態中，例如，保護層21b是包含含有碳與鋁的結合的層。保護層21b是亦可含氧(O)。保護層21b的厚度是1原子層等級，例如約0.03nm。在圖8中，為了促進本實施形態的製造方法的理解，將第1氣體21c匯集成1個記載，但第1氣體21c是分佈於形成有縫隙ST及區塊絕緣層21a的空間。
供給第1氣體21c，形成保護層21b的條件是例如供給第1氣體21c時的溫度是攝氏300度以上650度以下，供給第1氣體21c時的壓力是100帕司卡(Pa)以上10000Pa以下，供給第1氣體21c的時間是3分鐘以下。
當第3元素為碳時，第1氣體21c是例如CO、CO 2、CH 4、C 2H 2、C 2H 4、C 3H 6、C 3H 8、C 4F 6、C 4F 8或CH 3OH之中至少含1個的氣體，保護層21b是含碳即可，含碳及鋁即可，亦可含有碳與鋁的結合，或亦可包含含有碳與鋁的結合的層。
當第3元素為氮時，第1氣體是例如含NH 3的氣體，保護層21b是含氮即可，含氮及鋁即可，亦可含有氮與鋁的結合，或亦可包含含有氮與鋁的結合的層。
當第3元素為硫磺時，第1氣體是例如含H 2S的氣體，保護層21b是含硫磺即可，含硫磺及鋁即可，亦可含有硫磺與鋁的結合，或亦可包含含有硫磺與鋁的結合的層。
保護層21b是接觸形成於區塊絕緣層21a。其結果，在形成後述的導電層21時，保護層21b是抑制第1金屬元素的層疊(導電層21的形成)中含的氯等所致的區塊絕緣層21a的腐蝕。又，保護層21b是在形成導電層21時，亦作為促進第1金屬元素的層疊(導電層21的形成)的種層機能。亦即，藉由使用保護層21b，第1金屬元素是容易被層疊於保護層21b上。又，由於保護層21b的厚度是1原子層等級，極薄，因此可抑制隨著保護層21b的厚度變厚且導電層21的厚度變薄而導電層21的電阻增大的情形。
其次，如圖6、圖9、圖10及圖11所示般，在步驟15(S15)中，形成導電層21。導電層21是例如被形成於保護層21b的表面21ba、表面21bb、表面21bc及縫隙ST的表面(内壁)上。導電層21是利用熱CVD法或ALD法等，在溫度為攝氏500度~600度的環境中，經由縫隙ST，交替供給含第1金屬元素的原料氣體21d及還原氣體21f，而被形成。在圖9中，為了促進本實施形態的製造方法的理解，將原料氣體21d匯集成1個記載。又，圖10中，為了促進本實施形態的製造方法的理解，而將還原氣體21f匯集成1個記載。但，原料氣體21d及還原氣體21f是分佈於形成有縫隙ST及區塊絕緣層21a的空間。在本實施形態中，原料氣體是被稱為材料氣體。
作為形成導電層21的材料，例如使用含第1金屬元素的導電性材料。例如，第1金屬元素是鉬(Mo)。又，含第1金屬元素的原料氣體是含鉬及氯(Cl)的氣體，例如MoCl 5、MoOCl 4、MoO 2Cl 2等的氣體。氯是含在原料氣體的雜質。導電層21中的氯的體積密度是1×10 15atoms/cm 3以上1×10 20atoms/cm 3以下。還原氣體21f例如為氫(H 2)氣體或氨(NH 3)等。
並且，在本實施形態中，例如第2金屬元素為鋁，第3元素為碳，保護層21b是包含含有碳與鋁的結合的層，第1金屬元素是鉬，含第1金屬元素的原料氣體是含鉬及氯的氣體，還原氣體是氫氣體，導電層21是含鉬及氯。如圖9及圖10所示般，在形成導電層21的過程，若交替供給含鉬及氯的氣體與氫氣體，則含在原料氣體的氯或含在導電層21的氯與氫氣體與含在保護層21b的碳會化學反應，含氯的氣體21e會從區塊絕緣層21a的表面21aa、表面21ab、及表面21ac、保護層21b的表面21ba、表面21bb、及表面21bc脫離。其結果，鉬會吸附於含在導電層21的氯脫離後的部分，在導電層21中，促進含鉬的層的形成。亦即，在空間S2的保護層21b的内側，鉬會被慢慢地堆積，形成含鉬的層。
其次，如圖6所示般，在步驟17(S17)中，當導電層21的膜厚不是所望的膜厚時(NO)，如圖9及圖10所示般，導電層21是未完全填埋空間S2的保護層21b的内側。其結果，步驟15(S15)會被重複實行至導電層21的膜厚到達所望的膜厚為止。另一方面，如圖6所示般，在步驟17(S17)中，當導電層21的膜厚為所望的膜厚時(YES)，如圖11所示般，由於導電層21是完全填埋空間S2的保護層21b的内側，因此朝空間S2的保護層21b的内側之導電層21的形成結束。
其次，如圖12所示般，使在絕緣層22間的空間S2的保護層21b的内側所設的導電層21留置不動，除去在縫隙ST内的絕緣層22的側壁所設的導電層21。例如，經由縫隙ST，使用溼蝕刻，蝕刻導電層21。被使用在溼蝕刻的蝕刻液是例如含磷酸的混合液。如以上說明般，在縫隙ST内的絕緣層22的側壁所設的導電層21會被除去(回蝕)。其結果，例如，如圖2所示般，在被配列於Z方向的複數的空間S2的保護層21b的内側所設的導電層21是彼此電性切離。因此，彼此被電性切離的各個的導電層21可作為字元線WL及控制閘極機能。
在本實施形態中，區塊絕緣層21a的表面21aa、表面21ab及表面21ac是被稱為第2面，保護層21b的表面21ba、表面21bb及表面21bc是被稱為第3面。另外，在本實施形態中，雖圖示省略，但導電層21是亦可包含粒界。
在利用圖6~圖12來說明的半導體裝置100的導電層21的製造方法中，利用圖13~圖17來說明導電層21形成的結構(機構)之一例。圖13是表示吸附於各材料的表面的氣體的吸附能量、及從各材料的表面脫離的氣體的脫離能量的第1原理計算結果的圖。圖14是表示供給含氫的氣體時的絕緣層的結晶狀態的計算結果的圖。圖15是表示從本實施形態的半導體裝置100的區塊絕緣層21a脫離的氣體的脫離能量的第1原理計算結果的圖。圖16是表示在本實施形態的半導體裝置100的製造方法中，供給含碳的氣體時的結晶狀態的計算結果、及供給原料氣體時的結晶狀態的計算結果的圖。圖17是用以說明本實施形態的半導體裝置100的導電層21的製造方法、及不使用本實施形態的半導體裝置100的導電層21的製造方法時的製造方法的成膜週期與膜厚的關係的圖。本實施形態的半導體裝置100的製造方法的結構是不被限定於圖13~圖17所示的構成。與圖1~圖12相同或類似的構成的說明是有被省略的情形。
如圖13所示般表示，材料的表面(基礎)是Mo(110)面、γ-Al 2O 3(100)面、或氮化鈦(TiN)(110)面，吸附的氣體是MoO 2Cl 2、或含H 2的氣體、脫離的氣體是H 2O、或含HCl的氣體之例。各數值是表示吸附的氣體的吸附容易度，或脫離的氣體的脫離容易度。在吸附的氣體中，若數值小，則吸附容易脫離難，在脫離的氣體中，若數值大，則脫離難吸附容易。特別是Cl的脫離能量，對於Mo(110)面是2.76eV，對於γ-Al 2O 3(100)面是4.38eV，對於氮化鈦(TiN)(110)面是2.20eV，可知Cl是在材料的表面吸附容易，脫離難。
供給含氫的氣體時，例如氯21g與氫21h會吸附於Al 2O 3表面，氯21g、氫21h、鋁21i、氧21j是如圖14的左圖所示般結合。如圖14的右圖所示般，就Al 2O 3而言，被吸附於Al 2O 3表面的氯21g與氫21h會結合，脫離。但，如圖13所示般，Cl是在材料的表面吸附容易，脫離難。例如，Al 2O 3是若維持含氯不動，則容易腐蝕。如圖13所示般，在Al 2O 3上形成導電層時，在形成導電層的原料氣體中所含的Cl會在Al 2O 3上吸附容易脫離難。其結果，Cl會留在Al 2O 3，因此Al 2O 3腐蝕。又，由於Cl留在Al 2O 3，因此形成導電層的金屬元素會難在Al 2O 3上吸附或堆積。其結果，為了在Al 2O 3上形成導電層，需要時間。
在本實施形態中，為了使含在材料的表面的Cl脫離，而使用圖15所示般的氣體的種類記載的氣體，將含金屬元素的絕緣膜(例如Al 2O 3)的表面改質。如圖15所示般，氣體的種類是顯示含碳的氣體(例如含CH 4的氣體)、含氮的氣體(例如含NH 3的氣體)、含硫磺的氣體(例如含H 2S的氣體)，脫離的氣體(XClH n脫離(X是C、N、S的任一者))是含CClH 3的氣體(CClH 3脫離)、含NClH 2的氣體(NClH 2脫離)、含NClH 2的氣體(SClH脫離)之例。在圖15中也與圖13同樣，在脫離的氣體中，若數值大，則脫離難吸附容易。利用圖15所示的含CH 4的氣體來使含在材料的表面的Cl及C反應而使Cl脫離時的脫離能量是0.11eV，利用圖15所示的含NH 3的氣體來使含在材料的表面的Cl及N反應而使Cl脫離時的脫離能量是1.60eV。利用圖15所示的含CH 4的氣體來將材料的表面改質時的脫離能量與對於圖13所示的材料的表面之Cl的脫離能量作比較，會大幅度地被改善。又，使用含H 2S的氣體來將材料的表面改質時的脫離能量(3.49eV)與圖13所示的來自Al 2O 3的脫離能量(4.38eV)作比較，被改善。
在本實施形態中，如圖16的左圖(CH 4流動(C吸附、C被覆))所示般，在例如使用圖6及圖8說明的步驟13(S13)中，在區塊絕緣層21a即Al 2O 3上，供給含CH 4的第1氣體，形成含Al及C的層(保護層21b)。例如，在區塊絕緣層21a即Al 2O 3上形成保護層21b即含Al及C的層，鋁21i、氧21j、碳21k是如圖16的左圖所示般結合。其結果，含Al及C的層可保護(被覆)Al 2O 3的表面。亦即，可藉由步驟13(S13)來將Al 2O 3的表面改質。
在本實施形態中，如圖16的右圖(MoO 2Cl 2流動(Mo吸附))所示般，在例如利用圖6、圖9及圖10說明的步驟15(S15)中，在保護層21b上，交替供給含Mo及Cl的氣體(原料氣體，例如MoO 2Cl 2)與還原氣體(H 2)，形成含Mo的導電層21。例如，在區塊絕緣層21a即Al 2O 3上形成保護層21b即含Al及C的層，氯21g、鋁21i、氧21j、碳21k、鉬21m是如圖16的右圖所示般結合。進一步，含Mo及Cl的氣體(MoO 2Cl 2)和還原氣體(H 2)與保護層21b即含Al及C的層會從圖16的右圖所示的結晶狀態反應，例如，含CClH 3的氣體會脫離，鉬21m會在保護層21b上吸附或堆積。其結果，在保護層21b上形成含鉬21m的層(導電層21)。
例如，不使用本實施形態的製造方法時，如上述般，由於Cl在Al 2O 3上吸附容易脫離難，因此Cl會留在Al 2O 3上，所以形成導電層的金屬元素難在Al 2O 3上吸附或堆積。例如，如圖17所示般，不使用本實施形態的製造方法時，若以0.09[nm/cycle](每1週期，成膜0.09nm)的形成速度來朝區塊絕緣層21a上形成導電層21，則成膜週期約50週期延遲，形成導電層21。在本實施形態中，有成膜開始的延遲是例如稱為有潛伏週期(incubation cycle)，無成膜開始的延遲是例如稱為無潛伏週期。
另一方面，使用本實施形態的製造方法時，如上述般，例如在區塊絕緣層21a即Al 2O 3上，供給含CH 4的第1氣體，形成含Al與C的層(保護層21b)。在區塊絕緣層21a即Al 2O 3上形成保護層21b即含Al及C的層，進一步，含金屬原子及Cl的原料氣體和還原氣體(H 2)與保護層21b即含Al及C的層會反應，例如含CClH 3的氣體會脫離，形成含金屬原子的導電層21。藉由使用本實施形態的製造方法，Cl會從Al 2O 3上脫離，可促進形成導電層21的金屬元素吸附或堆積於Al 2O 3上。例如，如圖17所示般，使用本實施形態的製造方法時，若以0.09[nm/cycle](每1週期，成膜0.09nm)的形成速度來朝區塊絕緣層21a上形成導電層21，則無潛伏週期，形成導電層21。又，可無潛伏週期，形成含金屬原子的導電層21。因此，導電層21會被一樣地形成於Al 2O 3上。其結果，藉由使用本實施形態的製造方法，與導電層21的膜厚未被一樣地形成時作比較，可改善對於導電層21的階差的被覆性。又，由於可無潛伏週期，形成導電層21，因此可對於成膜週期數算出所被形成的膜厚(層的厚度)。
藉由使用本實施形態的半導體裝置100及半導體裝置100的製造方法，可在區塊絕緣層21a上形成保護層21b。其結果，含在保護層21b的例如含鋁(Al)與碳(C)的結合的層可保護區塊絕緣層21a，因此可抑制區塊絕緣層21a的腐蝕。
又，藉由用以形成導電層21的原料氣體與碳(C)及雜質的氯(Cl)反應，例如可使含氯的氣體從保護層21b脫離。其結果，含在原料氣體的形成導電層21的金屬原子會被堆積於保護層21b，可以被堆積的金屬原子作為核心，開始導電層21的形成。因此，不會有導電層21的形成延遲的情形，可減低潛伏週期。其結果，藉由使用本實施形態的半導體裝置100及半導體裝置100的製造方法，可不會有損害對於階差的被覆性的情形，在階差上形成導電層21。
如以上說明般， 藉由使用本實施形態的半導體裝置100及半導體裝置100的製造方法，可提升交替層疊的絕緣層與導電層的可靠度及生產性。
如上述般，本實施形態的半導體裝置100是具有層疊體2，該層疊體2是具有導電層21、絕緣層22(第1絕緣層)、區塊絕緣層21a(氧化鋁(Al 2O 3)層)及保護層21b。導電層21與絕緣層22是被交替層疊。導電層21是含鉬(Mo、第1元素)。絕緣層22是具有表面22aa及表面22ab (第1面)。區塊絕緣層21a是接觸於表面22aa及表面22ab，被設在表面22aa及表面22ab與導電層21之間。亦即，區塊絕緣層21a是接觸於絕緣層22及導電層21。又，區塊絕緣層21a是含鋁(Al；第2元素)，具有表面21aa、表面21ab及表面21ac(第2面)。保護層21b是接觸於表面21aa、表面21ab及表面21ac。又，保護層21b是含碳(C；第3元素)與鋁的結合，具有表面21ba、表面21bb及表面21bc(第3面)。表面21ba、表面21bb及表面21bc是接觸於導電層21。亦即，保護層21b是接觸於區塊絕緣層21a及導電層21。在本實施形態中，基於方便起見，有定義成面、表面的情況，但表面、面是例如第1膜或第1層及第2膜或第2層所接觸的部分。
又，層疊體2是具有複數的記憶體孔MH(第2開口部)、半導體基體210(半導體層)、護罩絕緣膜221、電荷捕獲層222及隧道絕緣層223。複數的記憶體孔MH是延伸於層疊體2的層疊方向(Z方向)，被設在絕緣層22及導電層21之中。複數的記憶體孔MH是與複數的縫隙ST(第1開口部)不同的開口部。半導體基體210是以沿著複數的記憶體孔MH的内側，延伸於層疊體2的層疊方向(Z方向)之方式設成筒狀。護罩絕緣膜221是被設在電荷捕獲層222與絕緣層22或導電層21之間。電荷捕獲層222是被設在隧道絕緣層223與導電層21之間。隧道絕緣層223是被設在導電層21與半導體基體210之間。本實施形態是例如以阻擋(stopper)層3s(絕緣體，圖22)會沿著複數的縫隙ST的内側來延伸於層疊體2的層疊方向(Z方向)之方式設置。
又，本實施形態的半導體裝置100的製造方法是形成具有表面22aa及表面22ab(第1面)的絕緣層22(第1絕緣層)，在表面22aa及表面22ab形成具有表面21aa、表面21ab及表面21ac(第2面)的區塊絕緣層21a(氧化鋁(Al 2O 3)層)，在表面21aa、表面21ab及表面21ac(第2面)形成具有表面21ba、表面21bb及表面21bc(第3面)的保護層21b，在表面21ba、表面21bb及表面21bc(第3面)形成導電層21。亦即，在基板上形成絕緣層22，在絕緣層22上形成區塊絕緣層21a(氧化鋁層)，在區塊絕緣層21a(氧化鋁層)上形成保護層21b，在保護層21b上形成導電層21。區塊絕緣層21a是含鋁(Al；第2元素)，保護層21b是含碳(C；第3元素)與鋁(Al；第2元素)的結合，導電層21是含鉬(Mo；第1元素)。形成保護層21b時，供給含碳、氮(N；第3元素)或硫磺(S；第3元素)的任一者的氣體(第1氣體)。形成導電層21時，供給含鉬(Mo；第1元素)的材料氣體，供給含還原材料氣體的氫之氣體(H 2；還原氣體)。
又，本實施形態的半導體裝置100的製造方法是在基板10的上方，交替層疊複數的絕緣層22(第1絕緣層)與複數的犧牲層23而形成層疊體2，在複數的絕緣層22及複數的犧牲層23共通形成延伸於層疊體2的層疊方向(Z方向)的複數的縫隙ST(第1開口部)，經由複數的縫隙ST來除去複數的犧牲層23，在複數的絕緣層22之間形成除去複數的犧牲層23後的複數的空間S2，經由縫隙ST來供給第1氣體、材料氣體及還原氣體至複數的空間S2，經由複數的縫隙ST，在複數的空間S2的各者形成區塊絕緣層21a(氧化鋁(Al 2O 3)層)、保護層21b及導電層21，使被設在複數的空間S2的各者之區塊絕緣層21a、保護層21b及導電層21殘留不動，除去被設在複數的縫隙ST之導電層21。
＜半導體裝置100的製造方法＞ 利用圖1、圖2及圖18~圖25來說明本實施形態的半導體裝置100的製造方法。圖18~圖25是用以說明本實施形態的半導體裝置100的製造方法的圖。本實施形態的半導體裝置100的製造方法是不被限定於圖18~圖25所示的製造方法。與圖1~圖17相同或類似的構成的說明是有被省略的情形。另外，與圖2同樣，在圖18~圖25中，省略圖1所示的元件分離區域10i、主動區域AA、電晶體Tr、配線11aa、配線11ab及絕緣層11d。
如圖1所示般，將元件分離區域10i形成於基板10内，將電晶體Tr形成於主動區域AA内。其次，將絕緣層11形成於基板10上。絕緣層11是例如包含電晶體Tr的閘極電極、閘極絕緣層、配線11aa、配線11ab及絕緣層11d。亦即，絕緣層11是包含交替層疊絕緣層與配線層的多層配線構造。形成絕緣層11的材料是例如可使用矽氧化物。其次，將導電層12形成於絕緣層11d上。作為形成導電層12的材料，例如使用鎢等的導電性金屬。
其次，如圖18所示般，將半導體層131形成於導電層12上。其次，將中間層13a形成於半導體層131上。作為形成中間層13a的材料，例如使用矽氧化膜。其次，將犧牲層13b形成於中間層13a上。作為形成犧牲層13b的材料，例如使用摻雜雜質的矽或不摻雜雜質的矽。其次，將中間層13c形成於犧牲層13b上。作為形成中間層13c的材料，例如使用矽氧化膜。其次，將半導體層133形成於中間層13c上。以半導體層131、中間層13a、犧牲層13b、中間層13c及半導體層133來例如形成半導體部13。作為形成半導體部13的材料，例如使用矽等的半導體材料。作為形成半導體層131、半導體層132及半導體層133的材料，例如使用摻雜雜質的矽或不摻雜雜質的矽。如以上說明般，形成基體部1。
接著，如圖18所示般，將絕緣層2g形成於半導體層133上。其次，將半導體層134形成於絕緣層2g上。作為形成絕緣層2g的材料，例如使用矽氧化物、比矽氧化物的介電常數更高介電常數的介電質、金屬氧化物等。如以上說明般，形成半導體部14。其次，在半導體層134上形成絕緣層22b。進一步，在絕緣層22b上交替層疊犧牲層23與絕緣層22。作為形成絕緣層22的材料，例如使用矽氧化物。絕緣層22是例如TEOS層。TEOS層是以TEOS(Tetra Ethyl Ortho Silicate)作為原料的氧化矽層。TEOS層是例如使用CVD(Chemical Vapor Deposition)法來形成。形成絕緣層22b的材料是使用與形成上述的絕緣層22的材料同樣的材料。作為形成犧牲層23的材料，例如使用矽氮化膜。如以上說明般，在半導體部13的上方形成層疊體2。
接著，如圖19所示般，在基體部1的一部分及層疊體2所含的單元(cell)區域(圖示省略)中，各向異性蝕刻層疊體2、半導體層134、絕緣層2g、半導體層133、中間層13c、犧牲層13b、中間層13a及半導體層131，形成記憶體孔MH。記憶體孔MH是開口部。記憶體孔MH是被形成為延伸於層疊體2的層疊方向，從層疊體2的上端設至半導體層131的途中為止。
接著，如圖20所示般，將記憶體膜220形成於記憶體孔MH内。此時，在圖2~圖5說明的護罩絕緣膜221、電荷捕獲層222、隧道絕緣層223會依此順序來形成於記憶體孔MH内。作為形成護罩絕緣膜221的材料，例如使用矽氧化物。作為形成電荷捕獲層222的材料，例如使用矽氮化物。作為形成隧道絕緣層223的材料，例如使用矽氧化物、矽氮化物、矽酸氮化物等的絕緣性材料。其次，將半導體基體210形成於記憶體膜220上。作為形成半導體基體210的材料，例如使用多晶矽等的半導體材料。其次，將核心層230形成於半導體基體210上。作為形成核心層230的材料，例如使用矽氧化物等的絕緣性材料。如以上說明般，在記憶體孔MH的内壁，將記憶體膜220(護罩絕緣膜221、電荷捕獲層222、隧道絕緣層223)、半導體基體210、核心層230依此順序成膜。記憶體孔MH是使用記憶體膜220、半導體基體210及核心層230來埋入。
其次，如圖21所示般，各向異性蝕刻層疊體2，形成縫隙ST。縫隙ST是在層疊體2内延伸於Z方向，從層疊體2的上端貫通層疊體2而被形成至犧牲層13b的途中為止，被共通設在絕緣層22及犧牲層13b。縫隙ST是與記憶體孔MH不同的開口部，被形 成為在X方向也延伸的開口部。縫隙ST是可被形成於任意的深度，只要貫通層疊體2。在本實施形態中，記憶體孔MH是被形成至比縫隙ST更前面(前端)。在本實施形態中，例如縫隙ST是被稱為第1開口部，記憶體孔MH是被稱為第2開口部，開口部是亦是被稱為溝。
接著，如圖22所示般，將阻擋層3s形成於縫隙ST的側壁上。作為形成阻擋層3s的材料，例如使用矽氮化物。在本實施形態中，例如阻擋層3s是亦被稱為絕緣體。
接著，如圖23所示般，經由縫隙ST，除去(蝕刻)中間層13c、犧牲層13b、中間層13a，埋入半導體層132。此時，由於阻擋層3s被覆縫隙ST的内壁，因此絕緣層22是不被蝕刻。形成半導體層132的材料是可使用與形成上述的半導體層131及半導體層133的材料同樣的材料。例如，作為形成半導體層132的材料，可使用摻雜雜質的矽或無摻雜雜質的矽。
接著，如圖24所示般，使用熱磷酸溶液，經由縫隙ST，與阻擋層3s一起各向同性地蝕刻犧牲層23。熱磷酸溶液是對於矽氧化膜及矽，選擇性地蝕刻矽氮化膜。因此，如圖24所示般，使絕緣層22留置不動，選擇性地除去(蝕刻)犧牲層23，在Y方向及X方向形成空間S2。此時，犧牲層23的蝕刻是在Y方向，從縫隙ST朝向記憶體孔MH進展。由於護罩絕緣膜221是以矽氧化膜所形成，因此犧牲層23的蝕刻是以護罩絕緣膜221來停止。所以，空間S2是在鄰接於Z方向的複數的絕緣層22間，從縫隙ST設至記憶體孔MH的護罩絕緣膜221為止。護罩絕緣膜221是為了保護電荷捕獲層222而設，因此未接觸於絕緣層22的護罩絕緣膜221是亦可與被蝕刻的犧牲層23一起被除去，未接觸於絕緣層22的護罩絕緣膜221的一部分是亦可不與犧牲層23一起被除去，被留下。
其次，如圖25所示般，形成導電層21。導電層21的形成是利用圖7~圖11來詳細說明，所以在此是簡單說明。如利用圖7~圖11及圖12說明般，使用熱CVD法或ALD法等，經由縫隙ST，在空間S2的内壁形成薄氧化鋁(Al 2O 3)作為區塊絕緣層21a。其次，使用熱CVD法等，經由縫隙ST，供給例如含碳(C)的第1氣體(含CH 4的氣體)，在區塊絕緣層21a上形成薄保護層21b，該保護層21b是包含含有鋁(Al)與碳(C)的結合的層。其次，使用熱CVD法等，經由縫隙ST，交替供給含鉬(Mo)的原料氣體(含MoO 2Cl 2的氣體)與還原氣體(氫(H 2)氣體)，在區塊絕緣層21a上形成導電層21。此時，導電層21是在縫隙ST内的絕緣層22的側壁也形成。又，縫隙ST是在層疊體2内延伸於Z方向，從層疊體2的上端貫通層疊體2，被共通設在絕緣層22及導電層21。含在層疊體2的縫隙ST是接觸於絕緣層22的一部分、區塊絕緣層21a(圖9~圖11)的一部分、保護層21b(圖9~圖11)的一部分、及導電層21的一部分。
其次，使被充填於絕緣層22間的空間S2内的鉬留置不動，除去被設在縫隙ST内的絕緣層22的側壁之導電層21。例如，使用含磷酸的混合液，經由縫隙ST來以溼蝕刻蝕刻被設在絕緣層22的側壁之導電層21。其結果，在被配列於Z方向的複數的空間S2的保護層21b的内側所設的導電層21是彼此被電性切離，形成複數的導電層21(字元線WL)。
其次，如圖2所示般，絕緣層3會被充填於縫隙ST内。作為形成絕緣層3的材料，例如使用矽氧化膜等的絕緣材料。然後，如圖1所示般，形成接點Cb(圖1)、位元線BL(圖1)、配線等。如以上說明般，形成本實施形態的半導體裝置100(圖1)。
將本實施形態適用於非揮發性記憶體以外的半導體裝置時，例如在X方向、Y方向、Z方向的任一方鄰接的複數的絕緣層間形成導電層(例如鉬)。此導電層是例如可作為配線使用。
說明了本發明的幾個的實施形態的構成、製造方法等，但該等的構成、製造方法等是作為例子提示者，不是意圖限定發明的範圍。該等新穎的實施形態是可在其他的各種的形態被實施，亦可在不脫離發明的主旨的範圍適當組合實施，進行各種的省略、置換、變更。該等實施形態、實施形態的構成、製造方法等或其變形是與含在發明的範圍或主旨，且為申請專利範圍記載的發明及其均等的範圍所包含者。
1:基體部 2:層疊體 2g:絕緣層 3:絕緣層 3s:阻擋層 10:基板 10i:元件分離區域 11:絕緣層 11aa:配線 11ab:配線 11d:絕緣層 12:導電層 13:半導體部 13a:中間層 13b:犧牲層 13c:中間層 14:半導體部 21:導電層 21a:區塊絕緣層 21aa,21ab,21ac:表面 21b:保護層 21d:原料氣體 21f:還原氣體 22:絕緣層 23:犧牲層 100:半導體裝置 131:半導體層 132:半導體層 133:半導體層 210:半導體基體 220:記憶體膜 221:護罩絕緣層 222:電荷捕獲層 223:隧道絕緣層 230:核心層 MC:記憶格 CL:柱狀部 AA:主動區域 Tr:電晶體 SGS:源極側選擇閘 SGD:汲極側選擇閘 STS:源極側選擇電晶體 STD:汲極側選擇電晶體 WL:字元線 BL:位元線 MH:記憶體孔 Cb:接點 ST:縫隙 S2:空間
[圖1]是表示一實施形態的半導體裝置的立體圖。 [圖2]是表示一實施形態的半導體裝置的剖面圖。 [圖3]是表示一實施形態的半導體裝置的剖面圖。 [圖4]是表示一實施形態的半導體裝置的剖面圖。 [圖5]是表示一實施形態的半導體裝置的剖面圖。 [圖6]是表示一實施形態的半導體裝置的製造方法的流程圖。 [圖7]是用以說明一實施形態的半導體裝置的製造方法的圖。 [圖8]是用以說明一實施形態的半導體裝置的製造方法的圖。 [圖9]是用以說明一實施形態的半導體裝置的製造方法的圖。 [圖10]是用以說明一實施形態的半導體裝置的製造方法的圖。 [圖11]是用以說明一實施形態的半導體裝置的製造方法的圖。 [圖12]是用以說明一實施形態的半導體裝置的製造方法的圖。 [圖13]是表示吸附於各材料的表面的氣體的吸附能量、及從各材料的表面脫離的氣體的脫離能量的第1原理計算結果的圖。 [圖14]是表示供給含氫的氣體時的絕緣層的結晶狀態的計算結果的圖。 [圖15]是表示從絕緣層脫離的氣體的脫離能量的第1原理計算結果的圖。 [圖16]是表示供給含碳的氣體時的結晶狀態的計算結果、及供給原料氣體時的結晶狀態的計算結果的圖。 [圖17]是用以說明一實施形態的半導體裝置的製造方法與不使用一實施形態的半導體裝置的製造方法時的製造方法的成膜週期與膜厚的關係的圖。 [圖18]是用以說明一實施形態的半導體裝置的製造方法的圖。 [圖19]是用以說明一實施形態的半導體裝置的製造方法的圖。 [圖20]是用以說明一實施形態的半導體裝置的製造方法的圖。 [圖21]是用以說明一實施形態的半導體裝置的製造方法的圖。 [圖22]是用以說明一實施形態的半導體裝置的製造方法的圖。 [圖23]是用以說明一實施形態的半導體裝置的製造方法的圖。 [圖24]是用以說明一實施形態的半導體裝置的製造方法的圖。 [圖25]是用以說明一實施形態的半導體裝置的製造方法的圖。
2:層疊體
3:絕緣層
21:導電層
21a:區塊絕緣層
21b:保護層
22:絕緣層
110:區域
210:半導體基體
220:記憶體膜
221:護罩絕緣層
222:電荷捕獲層
223:隧道絕緣層
230:核心層
CL:柱狀部
MC:記憶格
MH:記憶體孔
ST:縫隙
WL:字元線

Claims (14)

  1. 一種半導體裝置，其特徵係具備層疊體，該層疊體係包含： 被交替層疊的絕緣層與含鉬的導電層； 被設在前述絕緣層與前述導電層之間的氧化鋁層；及 接觸於前述氧化鋁層，含與前述氧化鋁層中的鋁結合的碳、氮或硫磺的任一者，接觸於前述導電層的保護層。
  2. 如請求項1記載的半導體裝置，其中，前述層疊體，係具有：被設在前述絕緣層及前述導電層之中，接觸於前述絕緣層的一部分、前述氧化鋁層的一部分、前述保護層的一部分及前述導電層的一部分之絕緣體。
  3. 請求項2記載的半導體裝置，其中，前述層疊體，係具有： 被設在前述絕緣層及前述導電層之中，延伸於前述層疊體的層疊方向的半導體層； 被設在前述導電層與前述半導體層之間的隧道絕緣層； 被設在前述隧道絕緣層與前述導電層之間的電荷捕獲層；及 被設在前述電荷捕獲層與前述導電層之間的護罩絕緣層。
  4. 如請求項3記載的半導體裝置，其中，在與前述層疊體的層疊方向交叉的方向，使用前述導電層、前述半導體層、前述隧道絕緣層、前述電荷捕獲層、前述護罩絕緣層、前述絕緣層及前述氧化鋁層來構成記憶格， 前述記憶格，係對於前述被交替層疊的前述絕緣層及前述導電層之中，複數的前述導電層的各者設置。
  5. 如請求項4記載的半導體裝置，其中， 複數的前述記憶格的各者，係包含控制對前述記憶格的寫入或消去之控制閘極， 複數的前述導電層的各者，係被連接至複數的前述控制閘極。
  6. 如請求項1記載的半導體裝置，其中，前述導電層係含氯作為雜質。
  7. 一種半導體裝置的製造方法，其特徵為： 在基板上形成絕緣層， 在前述絕緣層上形成氧化鋁層， 對前述氧化鋁層供給含碳、氮或硫磺的任一者的第1氣體， 在供給前述第1氣體之後，進一步供給含鉬的材料氣體及還原前述材料氣體的還原氣體， 形成含前述鉬的導電層。
  8. 如請求項7記載的半導體裝置的製造方法，其中， 交替層疊複數的前述絕緣層與複數的犧牲層， 形成將前述複數的前述絕緣層及前述複數的前述犧牲層延伸於層疊方向的第1開口部， 經由前述前述第1開口部來除去前述複數的前述犧牲層，在前述複數的前述絕緣層之間形成除去前述複數的前述犧牲層的複數的空間， 前述第1氣體、前述材料氣體及前述還原氣體，係經由前述第1開口部來供給至前述複數的空間。
  9. 如請求項8記載的半導體裝置的製造方法，其中， 在形成前述第1開口部之前，形成將前述複數的前述絕緣層及前述複數的前述犧牲層延伸於前述層疊方向的第2開口部， 沿著前述第2開口部的内側來依序形成護罩絕緣層、電荷捕獲層、隧道絕緣層及半導體層。
  10. 如請求項9記載的半導體裝置的製造方法，其中， 在與前述層疊方向交叉的方向，使用前述導電層、前述半導體層、前述隧道絕緣層、前述電荷捕獲層、前述護罩絕緣層、前述絕緣層及前述氧化鋁層，來構成記憶格， 前述記憶格，係對於前述交替層疊的前述複數的前述絕緣層及複數的前述導電層之中，前述複數的前述導電層的各者設置。
  11. 如請求項10記載的半導體裝置的製造方法，其中， 複數的前述記憶格的各者，係包含控制對前述記憶格的寫入或消去的控制閘極， 複數的前述導電層的各者，係被連接至複數的前述控制閘極。
  12. 如請求項7記載的半導體裝置的製造方法，其中，前述導電層係含氯作為雜質。
  13. 如請求項7記載的半導體裝置的製造方法，其中，前述第1氣體，係含C 2H 2、C 2H 4或C 3H 6之中至少1個。
  14. 如請求項7記載的半導體裝置的製造方法，其中，形成前述導電層，係使用CVD法或ALD法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113725228B (zh) * 2021-08-26 2023-08-08 长江存储科技有限责任公司 三维存储器及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI257149B (en) * 2004-11-30 2006-06-21 Chih-Hsin Wang Electrically erasable and programmable read only memory device and methods of fabricating and operating the same
US8173987B2 (en) * 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
TWI572018B (zh) * 2015-10-28 2017-02-21 旺宏電子股份有限公司 記憶體元件及其製作方法
TWI648825B (zh) * 2017-03-16 2019-01-21 日商東芝記憶體股份有限公司 半導體記憶體
US10438962B2 (en) * 2017-12-27 2019-10-08 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
JP2019165134A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
CN111627916B (zh) * 2018-04-18 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器设备的沟道插塞的方法
JP7066585B2 (ja) * 2018-09-19 2022-05-13 キオクシア株式会社 記憶装置
US11018151B2 (en) * 2018-09-26 2021-05-25 Sandisk Technologies Llc Three-dimensional flat NAND memory device including wavy word lines and method of making the same
US10804282B2 (en) * 2019-02-11 2020-10-13 Sandisk Technologies Llc Three-dimensional memory devices using carbon-doped aluminum oxide backside blocking dielectric layer for etch resistivity enhancement and methods of making the same
US11088252B2 (en) * 2019-03-04 2021-08-10 Sandisk Technologies Llc Three-dimensional memory device with a silicon carbon nitride interfacial layer in a charge storage layer and methods of making the same
US11594490B2 (en) * 2021-01-22 2023-02-28 Sandisk Technologies Llc Three-dimensional memory device including molybdenum carbide or carbonitride liners and methods of forming the same

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