CN116741753A - 半导体结构及其形成方法、半导体结构的测试方法 - Google Patents

半导体结构及其形成方法、半导体结构的测试方法 Download PDF

Info

Publication number
CN116741753A
CN116741753A CN202310684944.4A CN202310684944A CN116741753A CN 116741753 A CN116741753 A CN 116741753A CN 202310684944 A CN202310684944 A CN 202310684944A CN 116741753 A CN116741753 A CN 116741753A
Authority
CN
China
Prior art keywords
test
along
electrically connected
transistor
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310684944.4A
Other languages
English (en)
Inventor
骆中伟
蓝天
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ICLeague Technology Co Ltd
Original Assignee
ICLeague Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ICLeague Technology Co Ltd filed Critical ICLeague Technology Co Ltd
Priority to CN202310684944.4A priority Critical patent/CN116741753A/zh
Publication of CN116741753A publication Critical patent/CN116741753A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Abstract

本发明涉及一种半导体结构及其形成方法、半导体结构的测试方法。所述半导体结构包括：衬底，包括存储区域和测试区域；存储结构，位于存储区域，存储结构至少包括间隔排布的多个存储单元，存储单元包括存储晶体管、以及位于存储晶体管上方且与存储晶体管电连接的电荷存储器；测试结构，位于测试区域，测试结构至少包括间隔排布的多个测试单元、以及位于测试单元上方的引出结构，测试单元包括测试晶体管，引出结构与测试晶体管电连接，测试晶体管的结构与存储晶体管的结构相同。本发明能够通过对测试晶体管性能的测试间接获得存储晶体管的测试结果，从而实现对存储晶体管性能的测试。

Description

半导体结构及其形成方法、半导体结构的测试方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法、半导体结构的测试方法。
背景技术
在动态随机存储器(Dynamic Random Access Memory，DRAM)通常包括多个存储单元、以及与所述存储单元电连接的位线和字线。所述存储单元通常包括晶体管、以及与所述晶体管电连接的电荷存储结构。随着动态随机存储器等半导体结构的尺寸不断微缩，半导体结构的制造工艺难度越来越大，对半导体结构性能的要求也不断提高。为了对动态随机存储器等半导体结构的性能进行检测，通常需要对半导体结构进行WAT(Wafer AcceptableTest，晶圆允收测试)测试等电性能测试。但是，当前在对半导体结构进行测试的过程中，由于晶体管上方存在电荷存储结构、以及覆盖电荷存储结构的绝缘层，因此，无法对晶体管的性能进行测试，从而限制了半导体结构性能的改进和提高。
因此，如何对存储单元中晶体管的性能进行测试，以改善半导体结构的性能，是当前亟待解决的技术问题。
发明内容
本发明提供一种半导体结构及其形成方法、半导体结构的测试方法，用于实现对存储单元中晶体管性能的测试，以改善半导体结构的性能，提高半导体结构的制造良率。
为了解决上述问题，本发明提供了一种半导体结构，包括：
衬底，所述衬底包括存储区域、以及位于所述存储区域外部的测试区域；
存储结构，位于所述存储区域，所述存储结构至少包括沿第一方向间隔排布的多个存储单元，所述存储单元包括存储晶体管、以及沿第二方向位于所述存储晶体管上方且与所述存储晶体管电连接的电荷存储器，所述第一方向平行于所述衬底的顶面，所述第二方向垂直于所述衬底的顶面；
测试结构，位于所述测试区域，所述测试结构至少包括沿所述第一方向间隔排布的多个测试单元、以及沿所述第二方向位于所述测试单元上方的引出结构，所述测试单元包括测试晶体管，所述引出结构沿所述第二方向延伸且与所述测试晶体管电连接，所述测试晶体管的结构与所述存储晶体管的结构相同。
可选的，所述存储晶体管包括第一沟道区、沿所述第二方向位于所述第一沟道区上方的第一源极区、以及沿所述第二方向位于所述第一沟道区下方的第一漏极区；
所述测试晶体管包括第二沟道区、沿所述第二方向位于所述第二沟道区上方的第二源极区、以及沿所述第二方向位于所述第二沟道区下方的第二漏极区；
所述存储单元还包括位于所述第一源极区上方的第一接触结构，所述第一接触结构的一端与所述第一源极区电连接、另一端与所述电荷存储器电连接；
所述测试单元还包括位于所述第二源极区上方的第二接触结构，所述第二接触结构的一端与所述第二源极区电连接、另一端用于与所述引出结构电连接。
可选的，所述存储结构包括覆盖所述存储单元的第一介质层，所述测试结构还包括覆盖所述测试单元的第二介质层，所述第一介质层的顶面与所述第二介质层的顶面平齐；
所述引出结构包括沿所述第二方向贯穿所述第二介质层的引出插塞、以及沿所述第二方向位于所述第二介质层上的导电转接层，所述引出插塞的一端与所述测试晶体管电连接、另一端与所述导电转接层电连接。
可选的，所述引出结构仅与一个所述测试单元中的所述第二源极区电连接；或者，
所述引出结构与多个所述测试单元中的所述第二源极区均电连接。
可选的，所述测试结构中包括多个所述引出结构，且多个所述引出结构分别与所述测试结构中的多个所述测试单元中的所述测试晶体管电连接。
可选的，所述存储结构中包括沿所述第一方向和第三方向呈阵列排布的多个所述存储单元，所述存储结构还包括第一字线结构和第一屏蔽结构，所述第一字线结构包括多条沿所述第一方向间隔排布的第一字线，所述第一字线位于沿所述第三方向间隔排布的多个所述存储晶体管中的所述第一沟道区上，所述第一屏蔽结构包括沿所述第三方向延伸且位于沿所述第一方向相邻的两条所述第一字线之间的第一屏蔽线，所述第三方向平行于所述衬底的顶面，且所述第三方向与所述第一方向相交；
所述测试结构中包括沿所述第一方向和所述第三方向呈阵列排布的多个所述测试单元，所述测试结构包括第二字线结构和第二屏蔽结构，所述第二字线结构包括多条沿所述第一方向间隔排布的第二字线，所述第二字线位于沿所述第三方向间隔排布的多个所述测试晶体管中的所述第二沟道区上，所述第二屏蔽结构包括沿所述第三方向延伸且位于沿所述第一方向相邻的两条所述第二字线之间的第二屏蔽线。
可选的，所述第一字线结构包括沿所述第一方向间隔排布的多个第一字线组，每个所述第一字线组包括沿所述第一方向间隔排布的两条所述第一字线，所述第一字线组位于沿所述第一方向相邻的两个所述存储单元之间，所述第一屏蔽线位于沿所述第一方向相邻的两个所述第一字线组之间；
所述第二字线结构包括沿所述第一方向间隔排布的多个第二字线组，每个所述第二字线组包括沿所述第一方向间隔排布的两条所述第二字线，所述第二字线组位于沿所述第一方向相邻的两个所述测试单元之间，所述第二屏蔽线位于沿所述第一方向相邻的两个所述第二字线组之间。
可选的，所述测试结构中还包括位于所述第二介质层上方且同层设置的第一测试焊垫、第二测试焊垫和引出焊垫，所述第一测试焊垫与所述第二字线电连接，所述第二测试焊垫与所述第二屏蔽线电连接，所述引出焊垫与所述导电转接层电连接。
为了解决上述问题，本发明还提供了一种如上所述的半导体结构的测试方法，包括如下步骤：
开启所述测试单元中的所述测试晶体管，并通过所述引出结构向所述测试晶体管传输测试信号。
为了解决上述问题，本发明再提供了一种半导体结构的形成方法，包括如下步骤：
提供衬底，所述衬底包括存储区域、以及位于所述存储区域外部的测试区域；
形成存储结构于所述存储区域、并形成测试结构于所述测试区域，所述存储结构至少包括沿第一方向间隔排布的多个存储单元，所述存储单元包括存储晶体管、以及沿第二方向位于所述存储晶体管上方且与所述存储晶体管电连接的电荷存储器，所述测试结构至少包括沿所述第一方向间隔排布的多个测试单元、以及沿所述第二方向位于所述测试单元上方的引出结构，所述测试单元包括测试晶体管，所述测试晶体管的结构与所述存储晶体管的结构相同，所述引出结构沿所述第二方向延伸且与所述测试晶体管电连接，所述第一方向平行于所述衬底的顶面，所述第二方向垂直于所述衬底的顶面。
本发明提供的半导体结构及其形成方法、半导体结构的测试方法，通过在衬底上形成测试结构，且所述测试结构包括测试晶体管和引出结构，通过所述引出结构向所述测试晶体管传输测试信号或者通过所述引出结构将所述测试晶体管的信号引出，从而实现了对测试单元中测试晶体管电性能的测试，且由于所述测试晶体管的结构与存储单元中存储晶体管的结构相同，因而能够通过对所述测试晶体管性能的测试间接获得存储晶体管的测试结果，从而实现了对存储晶体管性能的测试。
附图说明
附图1是本发明具体实施方式中存储结构的截面示意图；
附图2是本发明具体实施方式中一测试结构的截面示意图；
附图3是本发明具体实施方式中另一测试结构的截面示意图；
附图4是本发明具体实施方式中一测试结构的俯视示意图；
附图5是本发明具体实施方式中另一测试结构的俯视示意图；
附图6是本发明具体实施方式中又一测试结构的俯视示意图；
附图7是本发明具体实施方式中半导体结构的形成方法流程图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法、半导体结构的测试方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构，附图1是本发明具体实施方式中存储结构的截面示意图，附图2是本发明具体实施方式中一测试结构的截面示意图，附图3是本发明具体实施方式中另一测试结构的截面示意图，附图4是本发明具体实施方式中一测试结构的俯视示意图，附图5是本发明具体实施方式中另一测试结构的俯视示意图，附图6是本发明具体实施方式中又一测试结构的俯视示意图。如图1-图6所示，所述半导体结构，包括：
衬底10，所述衬底10包括存储区域、以及位于所述存储区域外部的测试区域；
存储结构，位于所述存储区域，所述存储结构至少包括沿第一方向D1间隔排布的多个存储单元，所述存储单元包括存储晶体管、以及沿第二方向D2位于所述存储晶体管上方且与所述存储晶体管电连接的电荷存储器，所述第一方向D1平行于所述衬底10的顶面，所述第二方向D2垂直于所述衬底10的顶面；
测试结构，位于所述测试区域，所述测试结构至少包括沿所述第一方向D1间隔排布的多个测试单元、以及沿所述第二方向D2位于所述测试单元上方的引出结构，所述测试单元包括测试晶体管，所述引出结构沿所述第二方向D2延伸且与所述测试晶体管电连接，所述测试晶体管的结构与所述存储晶体管的结构相同。
所述半导体结构可以是但不限于DRAM，本具体实施方式以所述半导体结构为DRAM为例进行说明。具体来说，所述衬底10可以是但不限于硅衬底，本具体实施方式以所述衬底10为硅衬底为例进行说明。所述衬底10用于支撑在其上方的器件结构。所述衬底10的顶面是指所述衬底10朝向所述存储结构的表面。所述存储结构位于所述衬底10上的所述存储区域。在一示例中，所述存储结构包括存储阵列，所述存储阵列中包括沿所述第一方向D1和第三方向D3呈阵列排布的多个所述存储单元，所述第三方向D3平行于所述衬底10的顶面，且所述第一方向D1与所述第三方向D3相交。相邻的所述存储单元之间设置有第一隔离层14，用于电性隔离相邻的所述存储单元。所述测试结构包括测试阵列，所述测试阵列中包括沿所述第一方向D1和所述第三方向D3呈阵列排布的多个所述测试单元。相邻的所述测试单元之间设置有第二隔离层24，用于电性隔离相邻的所述测试单元。在一示例中，所述第一隔离层14的材料和所述第二隔离层24的材料均为氧化物材料，例如二氧化硅。
在对所述测试结构中的所述测试单元进行测试时，通过所述引出结构直接将来自于外界的测试信号传输至所述测试晶体管，并通过测量所述测试晶体管的性能参数(例如所述测试晶体管的源极和漏极之间的电流等)来获取测试结果。本具体实施方式在所述测试单元中不设置电荷存储器，而是直接通过所述引出结构向所述测试单元中的所述测试晶体管传输测试信号，解决了因电荷存储器的设置而无法对晶体管的性能进行测试的问题。同时，所述存储单元中的所述存储晶体管的结构与所述测试单元中的所述测试晶体管的结构相同，从而可以通过对所述测试晶体管进行测试，间接获得所述存储晶体管的测试结果。另外，本具体实施方式在所述测试单元中不设置电荷存储器，也避免了因电荷存储器的存在而影响晶体管测试结果准确度和可靠性的问题，从而实现了对存储晶体管测试结果准确度和可靠性的改善。
在一些实施例中，所述电荷存储器为电容器。如图1所示，所述电荷存储器包括与所述存储晶体管电连接的下电极18、覆盖所述下电极表面的电介质层19、覆盖所述电介质层19表面的上电极20。在一示例中，所述电荷存储器还包括支撑柱21，所述下电极18覆盖所述支撑柱21的表面。通过所述支撑柱21支撑所述下电极18，有助于提高所述电荷存储器中所述下电极18的高度，从而提高所述电荷存储器的存储容量。所述支撑柱21的材料可以是绝缘介质材料，例如二氧化硅。所述存储结构中还可以包括连续覆盖多个所述电荷存储器中的所述上电极20的公共电极22。
在一些实施例中，所述测试结构中所述测试单元的数量和排布方式均与所述存储结构中所述存储单元的数量和排布方式相同，从而使得所述测试结构中的所述测试晶体管的周边环境更加接近所述存储结构中所述存储晶体管的周边环境，从而进一步提高所述存储晶体管性能测试的准确度和可靠性。
可选的，所述存储晶体管包括第一沟道区、沿所述第二方向D2位于所述第一沟道区上方的第一源极区、以及沿所述第二方向D2位于所述第一沟道区下方的第一漏极区；
所述测试晶体管包括第二沟道区、沿所述第二方向D2位于所述第二沟道区上方的第二源极区、以及沿所述第二方向D2位于所述第二沟道区下方的第二漏极区；
所述存储单元还包括位于所述第一源极区上方的第一接触结构17，所述第一接触结构17的一端与所述第一源极区电连接、另一端与所述电荷存储器电连接；
所述测试单元还包括位于所述第二源极区上方的第二接触结构27，所述第二接触结构27的一端与所述第二源极区电连接、另一端用于与所述引出结构电连接。
具体来说，所述存储晶体管包括沿所述第二方向D2延伸的第一有源柱15，所述第一有源柱15包括所述第一沟道区、所述第一源极区和所述第一漏极区。所述测试晶体管包括沿所述第二方向D2延伸的第二有源柱25，所述第二有源柱25包括所述第二沟道区、所述第二源极区和所述第二漏极区。所述第一接触结构17与所述第二接触结构27可以采用同种材料、同步形成。在一示例中，所述第一接触结构17的材料和所述第二接触结构27的材料均为金属硅化物材料，例如硅化钴。通过在所述存储晶体管与所述电荷存储器之间设置所述第一接触结构17，能够降低所述存储晶体管与所述电荷存储器之间的接触电阻，从而改善所述存储单元的电性能。通过在所述测试晶体管与所述引出结构之间设置所述第二接触结构27，能够降低所述测试晶体管与所述引出结构之间的接触电阻，从而进一步提高对所述测试晶体管测试结果的准确度。
可选的，所述存储结构包括覆盖所述存储单元的第一介质层23，所述测试结构还包括覆盖所述测试单元的第二介质层32，所述第一介质层23的顶面与所述第二介质层32的顶面平齐；
所述引出结构包括沿所述第二方向D2贯穿所述第二介质层32的引出插塞30、以及沿所述第二方向D2位于所述第二介质层32上的导电转接层33，所述引出插塞30的一端与所述测试晶体管电连接、另一端与所述导电转接层33电连接。
具体来说，所述第一介质层23的材料和所述第二介质层32的材料可以相同，例如均为氧化物材料(例如二氧化硅)。通过使得所述第一介质层23的顶面(即所述第一介质层23背离所述衬底10的表面)与所述第二介质层32的顶面(即所述第二介质层32背离所述衬底10的表面)平齐，以简化后续工艺的实施。在一示例中，所述导电转接层33位于所述第二介质层32的顶面上。所述引出插塞30的截面呈锥形，即所述引出插塞30的底端与所述测试晶体管电连接，所述引出插塞30的顶端与所述导电转接层33电连接，且所述引出插塞30的底端在所述衬底10的顶面上的投影面积小于所述引出插塞30的顶端在所述衬底10的顶面上的投影面积。采用锥形结构的所述引出插塞30，一方面，能够降低所述引出插塞30与所述测试晶体管之间的接触电阻；另一方面，还能够增强所述引出插塞30与所述导电转接层33之间的连接稳定性。在一示例中，所述引出插塞30的材料于所述导电转接层33的材料相同，例如均为金属材料。
可选的，所述引出结构仅与一个所述测试单元中的所述第二源极区电连接；或者，
所述引出结构与多个所述测试单元中的所述第二源极区均电连接。
在一示例中，如图2所示，所述引出结构中的所述引出插塞30仅与一个所述测试单元中的所述第二接触结构27接触电连接，从而可以实现对单个所述测试单元中的所述测试晶体管的性能进行检测。在另一示例中，如图3所示，所述引出结构中的所述引出插塞30同时与多个所述测试单元中的所述第二接触结构27接触电连接，从而可以实现对所述测试晶体管反馈信号(例如所述测试晶体管的源极和漏极之间的电流等)的放大，减少漏检的概率，从而进一步提高测试的准确度和可靠性。图4示出了仅设置一个所述引出结构时所述半导体结构的俯视示意图。
可选的，所述测试结构中包括多个所述引出结构，且多个所述引出结构分别与所述测试结构中的多个所述测试单元中的所述测试晶体管电连接。
在一示例中，如图5所示，所述测试结构包括测试阵列，所述测试阵列中包括沿所述第一方向D1和所述第三方向D3呈阵列排布的多个所述测试单元。所述测试结构还包括沿所述第三方向D3间隔排布的多个所述引出结构，不仅可以分别对多个所述测试单元中的所述测试晶体管的性能进行检测，还可以通过同时向多个所述测试晶体管传输测试信号，以多个所述测试晶体管的反馈信号之和作为检测信号来对测试晶体管的性能进行检测，从而实现对微小检测信号的放大，降低漏检概率。在另一示例中，如图6所示，所述测试结构包括沿所述第一方向D1和所述第三方向D3呈阵列排布的多个所述引出结构，不仅可以分别对多个所述测试单元中的所述测试晶体管的性能进行检测，还能够进一步实现对微小检测信号的放大，以进一步降低漏检概率。
可选的，所述存储结构中包括沿所述第一方向D1和第三方向D3呈阵列排布的多个所述存储单元，所述存储结构还包括第一字线结构和第一屏蔽结构，所述第一字线结构包括多条沿所述第一方向D1间隔排布的第一字线11，所述第一字线11位于沿所述第三方向D3间隔排布的多个所述存储晶体管中的所述第一沟道区上，所述第一屏蔽结构包括沿所述第三方向D3延伸且位于沿所述第一方向D1相邻的两条所述第一字线11之间的第一屏蔽线13，所述第三方向D3平行于所述衬底10的顶面，且所述第三方向D3与所述第一方向D1相交；
所述测试结构中包括沿所述第一方向D1和所述第三方向D3呈阵列排布的多个所述测试单元，所述测试结构包括第二字线结构和第二屏蔽结构，所述第二字线结构包括多条沿所述第一方向D1间隔排布的第二字线28，所述第二字线28位于沿所述第三方向D1间隔排布的多个所述测试晶体管中的所述第二沟道区上，所述第二屏蔽结构包括沿所述第三方向D3延伸且位于沿所述第一方向D1相邻的两条所述第二字线28之间的第二屏蔽线29。
本具体实施方式通过在沿所述第一方向D1相邻的两条所述第一字线11之间设置所述第一屏蔽线13，通过所述第一屏蔽线13隔离相邻的两条所述第一字线11，从而进一步减小了相邻所述第一字线11之间的电荷耦合效应，进一步改善了动态随机存储器的性能。在一示例中，所述第一屏蔽线13的宽度(例如所述第一屏蔽线13沿所述第一方向D1的宽度)为10nm～20nm。通过在沿所述第一方向D1相邻的两条所述第二字线28之间设置所述第二屏蔽线29，通过所述第二屏蔽线29隔离相邻的两条所述第二字线28，从而进一步减小了相邻所述第二字线28之间的电荷耦合效应，进一步改善了动态随机存储器的性能。在一示例中，所述第二屏蔽线28的宽度(例如所述第二屏蔽线28沿所述第一方向D1的宽度)与所述第一屏蔽线13的宽度相同。在一示例中，所述第一屏蔽线13的材料和所述第二屏蔽线29的材料可以为导电材料，通过向所述第一屏蔽线13和/或所述第二屏蔽线29传输屏蔽电压信号，以增强所述第一屏蔽线13和所述第二屏蔽线29的屏蔽效果。在另一示例中，所述第一屏蔽线13的材料和所述第二屏蔽线29的材料也可以是非导电材料，以简化所述半导体结构的制备操作和驱动操作。
在一示例中，沿所述第一方向D1相邻的两条所述第一字线11错开设置，以降低相邻的两条所述第一字线11之间的电容耦合效应；沿所述第一方向D1相邻的两条所述第二字线28也错开设置，以降低相邻的两条所述第二字线28之间的电容偶尔还效应。沿所述第一方向D1相邻的两条所述第一字线11之间还设置有第三隔离层16，用于隔离相邻的所述第一字线11、并用于隔离所述第一字线11与所述第一位线12。沿所述第一方向D1相邻的两条所述第二字线28之间还设置有第四隔离层26，用于隔离相邻的所述第二字线28、并用于隔离所述第二字线28与所述第二位线31。在一示例中，所述第三隔离层16的材料与所述第四隔离层26的材料相同，例如均为氮化物材料(例如氮化硅)。
可选的，所述第一字线结构包括沿所述第一方向D1间隔排布的多个第一字线组，每个所述第一字线组包括沿所述第一方向D1间隔排布的两条所述第一字线11，所述第一字线组位于沿所述第一方向D1相邻的两个所述存储单元之间，所述第一屏蔽线13位于沿所述第一方向D1相邻的两个所述第一字线组之间；
所述第二字线结构包括沿所述第一方向D1间隔排布的多个第二字线组，每个所述第二字线组包括沿所述第一方向D1间隔排布的两条所述第二字线28，所述第二字线组位于沿所述第一方向D1相邻的两个所述测试单元之间，所述第二屏蔽线29位于沿所述第一方向D1相邻的两个所述第二字线组之间。
举例来说，所述存储结构包括存储阵列，所述存储阵列包括沿所述第一方向D1间隔排布的多个存储行和沿所述第三方向D3间隔排布的多个存储列，每个所述存储行中均包括沿所述第三方向D3间隔排布的多个所述存储单元，且每个所述存储列中包括沿所述第一方向D1间隔排布的多个所述存储单元。所述第一字线结构中的多条所述第一字线11被划分为沿所述第一方向D1间隔排布的多个所述第一字线组，每个所述第一字线组位于沿所述第一方向D1间隔排布的两个所述存储行之间。每个所述第一字线组中的两条所述第一字线11分别与位于所述第一字线组沿所述第一方向D1相对两侧的两个所述存储行中的所述存储单元电连接。所述第一屏蔽线13位于沿所述第一方向D1相邻的两个所述第一字线组之间，并位于沿所述第一方向D1相邻的两个所述存储行之间，即所述第一字线组与所述第一屏蔽线13沿所述第一方向D1交替排布。采用这种结构，可以在不增加所述存储阵列的占用面积的前提下设置所述第一屏蔽线13，既能减少相邻所述第一字线组之间的电容耦合效应，也能确保所述存储结构的尺寸不增加。
再例如，所述测试结构包括测试阵列，所述测试阵列包括沿所述第一方向D1间隔排布的多个测试行和沿所述第三方向D3间隔排布的多个测试列，每个所述测试行中均包括沿所述第三方向D3间隔排布的多个所述测试单元，且每个所述测试列中包括沿所述第一方向D1间隔排布的多个所述测试单元。所述第二字线结构中的多条所述第二字线28被划分为沿所述第一方向D1间隔排布的多个所述第二字线组，每个所述第二字线组位于沿所述第一方向D1间隔排布的两个所述测试行之间。每个所述第二字线组中的两条所述第二字线28分别与位于所述第二字线组沿所述第一方向D1相对两侧的两个所述测试行中的所述测试单元电连接。所述第二屏蔽线29位于沿所述第一方向D1相邻的两个所述第二字线组之间，并位于沿所述第一方向D1相邻的两个所述测试行之间，即所述第二字线组与所述第二屏蔽线28沿所述第一方向D1交替排布。采用这种结构，可以在不增加所述测试阵列的占用面积的前提下设置所述第二屏蔽线29，既能减少相邻所述第二字线组之间的电容耦合效应，也能确保所述测试结构的尺寸不增加。
在一示例中，所述存储结构中还包括沿所述第一方向D1延伸且沿所述第三方向D3间隔排布的多条第一位线12，每条所述第一位线12与沿所述第一方向D1间隔排布的多个所述存储单元中的所述存储晶体管的所述第一漏极区电连接，沿所述第三方向D3相邻的两条所述第一位线12错开设置，以减少相邻的所述第一位线12之间的电容耦合效应。所述测试结构中还包括沿所述第一方向D1延伸且沿所述第三方向D3间隔排布的多条第二位线31，每条所述第二位线31与沿所述第一方向D1间隔排布的多个所述测试单元中的所述测试晶体管中的所述第二漏极区电连接，沿所述第三方向D3相邻的两条所述第二位线31错开设置，以减少相邻的所述第二位线31之间的电容耦合效应。
可选的，所述测试结构中还包括位于所述第二介质层32上方且同层设置的第一测试焊垫、第二测试焊垫和引出焊垫，所述第一测试焊垫与所述第二字线28电连接，所述第二测试焊垫与所述第二屏蔽线29电连接，所述引出焊垫与所述导电转接层33电连接，以简化所述测试结构的制造操作。
具体来说，所述测试结构中还包括第一连接柱、第二连接柱和第三连接柱。所述第二字线28的端部设置有字线引出部40，所述第一连接柱沿所述第二方向D2延伸，且所述第一连接柱的一端与所述字线引出部40电连接、另一端与所述第一测试焊垫电连接。所述第二屏蔽线29的端部设置有屏蔽线引出部41，所述第二连接柱沿所述第二方向D2延伸，且所述第二连接柱的一端与所述第二屏蔽线引出部41电连接、另一端与所述第二测试焊垫电连接。所述第二位线31的端部设置有位线引出部43，所述第三连接柱沿所述第二方向D2延伸，且所述第三连接柱的一端与所述第二位线引出部43电连接、另一端与第三测试焊垫电连接，所述第三测试焊垫与所述第一测试焊垫同层设置。
本具体实施方式还提供了一种如上所述的半导体结构的测试方法，所述半导体结构的示意图可以参见图1-图6。如图1-图6所示，所述半导体结构的测试方法，包括如下步骤：
开启所述测试单元中的所述测试晶体管，并通过所述引出结构向所述测试晶体管传输测试信号。
在一示例中，在对所述测试晶体管中所述第二源极区到所述第二漏极区的沟道电流进行测试时，选中一测试单元作为选定测试单元，并以覆盖在所述选定测试单元中的所述测试晶体管上的所述第二字线28作为选定第二字线，向所述选定第二字线施加第一字线电压(例如-3V～3V范围内的任一固定电压)、以开启所述选定测试单元中的所述测试晶体管，并向除所述选定第二字线之外的其他的所述第二字线28和全部的所述第二屏蔽线29施加第二字线电压(例如-2V～0.5V范围内的任一固定电压)、使得其他的所述测试晶体管关闭，通过所述引出结构向所述选定测试单元中的所述第二源极区施加第一源极电压(例如1V～3V范围内的任一固定电压)，并向全部的所述第二位线31施加0V电压。
在另一示例中，在对所述测试晶体管中的所述第二漏极区到所述第二源极区的沟道电流进行测试时，选中一测试单元作为选定测试单元，并以覆盖在所述选定测试单元中的所述测试晶体管上的所述第二字线28作为选定第二字线，向所述选定第二字线施加第一字线电压(例如-3V～3V范围内的任一固定电压)、以开启所述选定测试单元中的所述测试晶体管，并向除所述选定第二字线之外的其他的所述第二字线28和全部的所述第二屏蔽线29施加第二字线电压(例如-2V～0.5V范围内的任一固定电压)、使得其他的所述测试晶体管关闭，通过所述引出结构向所述选定测试单元中的所述第二源极区施加第一源极电压(例如1V～3V范围内的任一固定电压)，并向全部的所述第二位线31施加0V电压。
在又一示例中，在对所述测试晶体管的双栅极电流进行测试时，选中一测试单元作为选定测试单元，并以覆盖在所述选定测试单元中的所述测试晶体管上的所述第二字线28作为选定第二字线、以与所述测试单元中的所述测试晶体管相邻的所述第二屏蔽线29作为选定第二屏蔽线，向所述选定第二字线和所述选定第二屏蔽线均施加第一字线电压(例如-3V～3V范围内的任一固定电压)、以开启所述选定测试单元中的所述测试晶体管，并向除所述选定第二字线之外的其他的所述第二字线28和除所述选定第二屏蔽线之外的其他的所述第二屏蔽线29施加第二字线电压(例如-2V～0.5V范围内的任一固定电压)、使得其他的所述测试晶体管关闭，通过所述引出结构向所述选定测试单元中的所述第二源极区施加第一源极电压(例如1V～3V范围内的任一固定电压)，并向全部的所述第二漏极区施加0V电压。在对所述测试晶体管进行双栅极电流进行测试时，以所述第二字线28覆盖在所述测试晶体管的所述第二沟道区上的部分作为所述测试晶体管的一个栅极、并以与所述测试晶体管相邻的一条所述第二屏蔽线29位于所述测试晶体管的所述第二沟道区上的部分作为所述测试晶体管的另一个栅极。
在再一示例中，在对所述测试晶体管的漏电流进行测试时，选中一测试单元作为选定测试单元，向全部的所述第二字线28和全部的所述第二屏蔽线29均施加第二字线电压(例如-2V～-0.5V范围内的任一固定电压)、以关闭所述测试结构中全部的所述测试晶体管，通过所述引出结构向所述选定测试单元中的所述第二源极区施加第一源极电压(例如1V～3V范围内的任一固定电压)，并向全部的所述第二漏极区施加0V电压。
本具体实施方式再提供了一种半导体结构的形成方法，附图7是本发明具体实施方式中半导体结构的形成方法流程图。本具体实施方式形成的半导体结构的示意图可以参见图1-图6。如图1-图7所示，所述半导体结构的形成方法，包括如下步骤：
步骤S71，提供衬底10，所述衬底包括存储区域、以及位于所述存储区域外部的测试区域；
步骤S72，形成存储结构于所述存储区域、并形成测试结构于所述测试区域，所述存储结构至少包括沿第一方向D1间隔排布的多个存储单元，所述存储单元包括存储晶体管、以及沿第二方向D2位于所述存储晶体管上方且与所述存储晶体管电连接的电荷存储器，所述测试结构至少包括沿所述第一方向D1间隔排布的多个测试单元、以及沿所述第二方向D2位于所述测试单元上方的引出结构，所述测试单元包括测试晶体管，所述测试晶体管的结构与所述存储晶体管的结构相同，所述引出结构沿所述第二方向D2延伸且与所述测试晶体管电连接，所述第一方向D1平行于所述衬底10的顶面，所述第二方向D2垂直于所述衬底10的顶面。
本具体实施方式提供的半导体结构及其形成方法、半导体结构的测试方法，通过在衬底上形成测试结构，且所述测试结构包括测试晶体管和引出结构，通过所述引出结构向所述测试晶体管传输测试信号或者通过所述引出结构将所述测试晶体管的信号引出，从而实现了对测试单元中测试晶体管电性能的测试，且由于所述测试晶体管的结构与存储单元中存储晶体管的结构相同，因而能够通过对所述测试晶体管性能的测试间接获得存储晶体管的测试结果，从而实现了对存储晶体管性能的测试。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括存储区域、以及位于所述存储区域外部的测试区域；存储结构，位于所述存储区域，所述存储结构至少包括沿第一方向间隔排布的多个存储单元，所述存储单元包括存储晶体管、以及沿第二方向位于所述存储晶体管上方且与所述存储晶体管电连接的电荷存储器，所述第一方向平行于所述衬底的顶面，所述第二方向垂直于所述衬底的顶面；
测试结构，位于所述测试区域，所述测试结构至少包括沿所述第一方向间隔排布的多个测试单元、以及沿所述第二方向位于所述测试单元上方的引出结构，所述测试单元包括测试晶体管，所述引出结构沿所述第二方向延伸且与所述测试晶体管电连接，所述测试晶体管的结构与所述存储晶体管的结构相同。
2.根据权利要求1所述的半导体结构，其特征在于，所述存储晶体管包括第一沟道区、沿所述第二方向位于所述第一沟道区上方的第一源极区、以及沿所述第二方向位于所述第一沟道区下方的第一漏极区；
所述测试晶体管包括第二沟道区、沿所述第二方向位于所述第二沟道区上方的第二源极区、以及沿所述第二方向位于所述第二沟道区下方的第二漏极区；
所述存储单元还包括位于所述第一源极区上方的第一接触结构，所述第一接触结构的一端与所述第一源极区电连接、另一端与所述电荷存储器电连接；
所述测试单元还包括位于所述第二源极区上方的第二接触结构，所述第二接触结构的一端与所述第二源极区电连接、另一端用于与所述引出结构电连接。
3.根据权利要求2所述的半导体结构，其特征在于，所述存储结构包括覆盖所述存储单元的第一介质层，所述测试结构还包括覆盖所述测试单元的第二介质层，所述第一介质层的顶面与所述第二介质层的顶面平齐；
所述引出结构包括沿所述第二方向贯穿所述第二介质层的引出插塞、以及沿所述第二方向位于所述第二介质层上的导电转接层，所述引出插塞的一端与所述测试晶体管电连接、另一端与所述导电转接层电连接。
4.根据权利要求1所述的半导体结构，其特征在于，所述引出结构仅与一个所述测试单元中的所述第二源极区电连接；或者，
所述引出结构与多个所述测试单元中的所述第二源极区均电连接。
5.根据权利要求1所述的半导体结构，其特征在于，所述测试结构中包括多个所述引出结构，且多个所述引出结构分别与所述测试结构中的多个所述测试单元中的所述测试晶体管电连接。
6.根据权利要求3所述的半导体结构，其特征在于，所述存储结构中包括沿所述第一方向和第三方向呈阵列排布的多个所述存储单元，所述存储结构还包括第一字线结构和第一屏蔽结构，所述第一字线结构包括多条沿所述第一方向间隔排布的第一字线，所述第一字线位于沿所述第三方向间隔排布的多个所述存储晶体管中的所述第一沟道区上，所述第一屏蔽结构包括沿所述第三方向延伸且位于沿所述第一方向相邻的两条所述第一字线之间的第一屏蔽线，所述第三方向平行于所述衬底的顶面，且所述第三方向与所述第一方向相交；
所述测试结构中包括沿所述第一方向和所述第三方向呈阵列排布的多个所述测试单元，所述测试结构包括第二字线结构和第二屏蔽结构，所述第二字线结构包括多条沿所述第一方向间隔排布的第二字线，所述第二字线位于沿所述第三方向间隔排布的多个所述测试晶体管中的所述第二沟道区上，所述第二屏蔽结构包括沿所述第三方向延伸且位于沿所述第一方向相邻的两条所述第二字线之间的第二屏蔽线。
7.根据权利要求6所述的半导体结构，其特征在于，所述第一字线结构包括沿所述第一方向间隔排布的多个第一字线组，每个所述第一字线组包括沿所述第一方向间隔排布的两条所述第一字线，所述第一字线组位于沿所述第一方向相邻的两个所述存储单元之间，所述第一屏蔽线位于沿所述第一方向相邻的两个所述第一字线组之间；
所述第二字线结构包括沿所述第一方向间隔排布的多个第二字线组，每个所述第二字线组包括沿所述第一方向间隔排布的两条所述第二字线，所述第二字线组位于沿所述第一方向相邻的两个所述测试单元之间，所述第二屏蔽线位于沿所述第一方向相邻的两个所述第二字线组之间。
8.根据权利要求6所述的半导体结构，其特征在于，所述测试结构中还包括位于所述第二介质层上方且同层设置的第一测试焊垫、第二测试焊垫和引出焊垫，所述第一测试焊垫与所述第二字线电连接，所述第二测试焊垫与所述第二屏蔽线电连接，所述引出焊垫与所述导电转接层电连接。
9.一种如权利要求1所述的半导体结构的测试方法，其特征在于，包括如下步骤：
开启所述测试单元中的所述测试晶体管，并通过所述引出结构向所述测试晶体管传输测试信号。
10.一种半导体结构的形成方法，其特征在于，包括如下步骤：
提供衬底，所述衬底包括存储区域、以及位于所述存储区域外部的测试区域；
形成存储结构于所述存储区域、并形成测试结构于所述测试区域，所述存储结构至少包括沿第一方向间隔排布的多个存储单元，所述存储单元包括存储晶体管、以及沿第二方向位于所述存储晶体管上方且与所述存储晶体管电连接的电荷存储器，所述测试结构至少包括沿所述第一方向间隔排布的多个测试单元、以及沿所述第二方向位于所述测试单元上方的引出结构，所述测试单元包括测试晶体管，所述测试晶体管的结构与所述存储晶体管的结构相同，所述引出结构沿所述第二方向延伸且与所述测试晶体管电连接，所述第一方向平行于所述衬底的顶面，所述第二方向垂直于所述衬底的顶面。
CN202310684944.4A 2023-06-09 2023-06-09 半导体结构及其形成方法、半导体结构的测试方法 Pending CN116741753A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310684944.4A CN116741753A (zh) 2023-06-09 2023-06-09 半导体结构及其形成方法、半导体结构的测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310684944.4A CN116741753A (zh) 2023-06-09 2023-06-09 半导体结构及其形成方法、半导体结构的测试方法

Publications (1)

Publication Number Publication Date
CN116741753A true CN116741753A (zh) 2023-09-12

Family

ID=87912777

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310684944.4A Pending CN116741753A (zh) 2023-06-09 2023-06-09 半导体结构及其形成方法、半导体结构的测试方法

Country Status (1)

Country Link
CN (1) CN116741753A (zh)

Similar Documents

Publication Publication Date Title
US6906384B2 (en) Semiconductor device having one of patterned SOI and SON structure
CN113053894B (zh) 半导体存储装置
US8735970B2 (en) Semiconductor device having vertical surrounding gate transistor structure, method for manufacturing the same, and data processing system
US10770159B2 (en) Antifuse device and method of operating the same
CN110957319A (zh) 集成电路存储器及其形成方法、半导体集成电路器件
JP2508288B2 (ja) 半導体記憶装置
CN112951769A (zh) 半导体存储器及其形成方法
KR100508090B1 (ko) 반도체 소자의 테스트 패턴 및 그 형성방법
US5942777A (en) Memory device including a memory array having a combination of trench capacitor DRAM cells and stacked capacitor DRAM cells
US6198151B1 (en) Semiconductor device, semiconductor integrated circuit device, and method of manufacturing same
US6911687B1 (en) Buried bit line-field isolation defined active semiconductor areas
CN116741753A (zh) 半导体结构及其形成方法、半导体结构的测试方法
CN115440732A (zh) 半导体结构及其形成方法
US7453718B2 (en) Digital data apparatuses and digital data operational methods
US6774424B2 (en) Synchronous dynamic random access memory (SDRAM) structure
US6853000B2 (en) Test structure for determining a doping region of an electrode connection between a trench capacitor and a selection transistor in a memory cell array
KR20000074103A (ko) 디램 셀 어레이 및 그 제조방법
US6897077B2 (en) Test structure for determining a short circuit between trench capacitors in a memory cell array
US20240064971A1 (en) Semiconductor structure and method for forming same
CN117677184A (zh) 半导体结构及其形成方法
US20230403840A1 (en) Three-dimensional semiconductor structure and formation method thereof
US9070740B2 (en) Memory unit, memory unit array and method of manufacturing the same
US6831320B2 (en) Memory cell configuration for a DRAM memory with a contact bit terminal for two trench capacitors of different rows
CN117727351A (zh) 存储器器件
US20230363148A1 (en) Semiconductor device and method of forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination