CN117677184A - 半导体结构及其形成方法 - Google Patents

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CN117677184A CN202211003987.3A CN202211003987A CN117677184A CN 117677184 A CN117677184 A CN 117677184A CN 202211003987 A CN202211003987 A CN 202211003987A CN 117677184 A CN117677184 A CN 117677184A
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张瑞奇
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Abstract

本公开涉及一种半导体结构及其形成方法。半导体结构包括：衬底；存储阵列，位于衬底上，包括沿第一方向和第二方向呈阵列排布的多个存储单元，存储单元包括晶体管结构，晶体管结构包括栅电极和有源区，有源区包括沿第一方向分布于栅电极相对两侧的第一有源区和第二有源区；字线，沿第二方向延伸，且连续与沿第二方向间隔排布的多个存储单元内的栅电极电连接；位线，沿第一方向延伸、且位于存储单元沿第二方向的外侧，位线连续与沿第一方向间隔排布的多个存储单元内的第一有源区和第二有源区电连接。本公开改善半导体结构的电性能，而且实现了对半导体结构中存储单元密集度的提高。

Description

半导体结构及其形成方法
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机等电子设备中常用的半导体装置，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅极与字线电连接、源极与位线电连接、漏极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
DRAM等半导体结构中的漏极依次通过节点接触(Node Contact，NC)和转接垫(Landing Pad，LP)与电容器电连接，但是，漏极、节点接触、以及转接垫之间的接触面积较小，从而会增大半导体结构内部的电阻，导致半导体结构电性能的降低。另外，DRAM等半导体结构中的存储阵列多采用6F2阵列结构，密集度较低，不利于所述半导体结构集成度和存储容量的提高。
因此，如何提高半导体结构的密集度，并改善半导体结构的电性能，是当前亟待解决的技术问题。
发明内容
本公开一些实施例提供的半导体结构及其形成方法，用于提高所述半导体结构的密集度，并改善所述半导体结构的电性能。
根据一些实施例，本公开提供了一种半导体结构，包括：
衬底；
存储阵列，位于所述衬底上，包括沿第一方向和第二方向呈阵列排布的多个存储单元，所述存储单元包括晶体管结构，所述晶体管结构包括栅电极和有源区，所述有源区包括沿第一方向分布于所述栅电极相对两侧的第一有源区和第二有源区，其中，所述第一方向和所述第二方向均与所述衬底的顶面平行，且所述第一方向与所述第二方向垂直；
字线，沿所述第二方向延伸，且连续与沿所述第二方向间隔排布的多个所述存储单元内的所述栅电极电连接；
位线，沿所述第一方向延伸、且位于所述存储单元沿所述第二方向的外侧，所述位线连续与沿所述第一方向间隔排布的多个所述存储单元内的所述第一有源区和所述第二有源区电连接。
在一些实施例中，所述第一有源区包括第一沟道区、以及沿第三方向分布于所述第一沟道区相对两侧的第一源极区和第一漏极区，其中，所述第三方向与所述衬底的顶面垂直；
所述第二有源区包括第二沟道区、以及沿所述第三方向分布于所述第二沟道区相对两侧的第二源极区和第二漏极区，且所述第一沟道区和所述第二沟道区关于所述栅电极对称分布。
在一些实施例中，还包括：
位线接触阵列，位于所述存储阵列下方，包括沿所述第一方向和所述第二方向呈阵列排布的多个位线接触结构；
所述位线接触结构与所述晶体管结构中的所述有源区电连接，且沿所述第一方向间隔排布的多个所述位线接触结构与同一条所述位线电连接。
在一些实施例中，所述位线接触阵列与所述存储阵列错开排布；
一个所述位线接触结构与沿所述第一方向相邻的两个所述有源区接触电连接，且一个所述有源区与沿所述第一方向相邻的两个所述位线接触结构接触电连接。
在一些实施例中，对于位于沿所述第一方向相邻的两个所述存储单元之间的一个所述位线接触结构，所述位线接触结构沿所述第一方向的一端与一个所述存储单元中的所述第一源极区电连接、所述位线接触结构沿所述第一方向的另一端与另一个所述存储单元中的所述第二源极区电连接；
与一个所述有源区接触电连接的两个所述位线接触结构关于所述有源区的轴线对称分布，所述轴线沿所述第二方向延伸。
在一些实施例中，所述位线接触结构在所述衬底的顶面上的投影的形状和尺寸与所述有源区在所述衬底的顶面上的投影的形成和尺寸均相同；
相邻所述位线接触结构之间的距离与相邻所述有源区之间的距离相等。
在一些实施例中，所述存储单元还包括：
电容结构，位于所述晶体管结构上方，且所述电容结构电连接所述第一漏极区和所述第二漏极区，所述电容结构在所述衬底的顶面上的投影至少完全覆盖所述有源区在所述衬底的顶面上的投影。
在一些实施例中，所述存储单元结构还包括：
节点接触结构，位于所述电容结构和所述晶体管之间，所述节点接触结构的一端接触电连接所述第一漏极区和所述第二漏极区、另一端接触电连接所述电容结构。
在一些实施例中，多条所述字线沿所述第一方向间隔排布，多条所述位线沿所述第二方向间隔排布；
沿所述第一方向相邻的两条所述字线之间的距离、沿所述第二方向相邻的两条所述位线之间的距离、以及相邻所述存储单元之间的距离均相等。
根据另一些实施例，本公开还提供了一种半导体结构的形成方法，包括如下步骤：
形成衬底、以及位于所述衬底上的有源阵列，所述有源阵列包括沿第一方向和第二方向呈阵列排布的多个有源区，其中，所述第一方向和所述第二方向均与所述衬底的顶面平行，且所述第一方向与所述第二方向垂直；
于所述有源区沿所述第二方向的外侧形成位线，所述位线沿所述第一方向延伸、且连续与沿所述第一方向间隔排布的多个所述有源区电连接；
形成沿第二方向贯穿所述有源区的栅电极、并形成沿所述第二方向延伸且连续与沿所述第二方向间隔排布的多个所述栅电极电连接的字线，所述栅电极将所述有源区分隔为沿所述第一方向排布的第一有源区和第二有源区。
在一些实施例中，于所述有源区沿所述第二方向的外侧形成位线之前，还包括如下步骤：
形成位于所述有源阵列下方的位线接触阵列，所述位线接触阵列包括沿所述第一方向和所述第二方向呈阵列排布的多个位线接触结构，所述位线接触结构与所述有源区接触电连接。
在一些实施例中，所述衬底上还包括位于相邻所述有源区之间的第一隔离层；形成位于所述有源阵列下方的位线接触阵列的具体步骤包括：
刻蚀部分的所述有源区和部分的所述第一隔离层，形成沿所述第一方向和所述第二方向呈阵列排布的多个第一沟槽，一个所述第一沟槽与沿所述第一方向相邻的两个所述有源区交叠，且一个所述有源区与沿所述第一方向相邻的两个所述第一沟槽交叠；
于所述第一沟槽的底部形成与所述有源区接触电连接的所述位线接触结构。
在一些实施例中，于所述有源区沿所述第二方向的外侧形成位线的具体步骤包括：
形成填充满所述第一沟槽的第二隔离层；
刻蚀部分的所述第二隔离层和部分的所述第一隔离层，形成位于所述有源区沿所述第二方向的外侧、且暴露所述位线接触结构的第二沟槽；
于所述第二沟槽内形成沿所述第一方向延伸的位线，所述位线连续与沿所述第一方向间隔排布的多个所述位线接触结构接触电连接。
在一些实施例中，形成沿第二方向贯穿所述有源区的栅电极、并形成沿所述第二方向延伸且连续与沿所述第二方向间隔排布的多个所述栅电极电连接的字线的具体步骤包括：
形成填充满所述第二沟槽的第三隔离层；
刻蚀所述有源区、所述第一隔离层和所述第三隔离层，于所述有源区内形成沿所述第二方向贯穿所述有源区的栅极槽、并于沿所述第二方向相邻所述有源区之间形成字线槽；
于所述栅极槽内形成所述栅电极、并于所述字线槽内形成所述字线。
在一些实施例中，形成沿第二方向贯穿所述有源区的栅电极、并形成沿所述第二方向延伸且连续与沿所述第二方向间隔排布的多个所述栅电极电连接的字线之后，还包括如下步骤：
形成电容结构于所述有源区上方，所述电容结构电连接所述第一有源区和所述第二有源区，所述电容结构在所述衬底的顶面上的投影至少完全覆盖所述有源区在所述衬底的顶面上的投影。
本公开一些实施例提供的半导体结构及其形成方法，存储单元包括晶体管，晶体管结构中的栅电极将有源区分隔为第一有源区和第二有源区，从而可以在晶体管结构中形成共用栅电极的两个晶体管，且同一条位线与所述存储单元内的所述第一有源区和所述第二有源区电连接，使得在与所述存储单元电连接的一条字线和一条位线开启之后，可以在所述存储单元内形成了相互并联的两个信号传输通道，不仅能够提高信号传输效率，改善半导体结构的电性能，而且还能够形成4F2(其中，F为特征尺寸)的存储阵列结构，以实现对半导体结构中存储单元密集度的提高。本公开另一些实施例中，电容结构在所述衬底的顶面上的投影至少完全覆盖所述有源区在所述衬底的顶面上的投影，从而能够增大电容结构与晶体管结构的接触面积，降低所述存储单元内部的接触电阻，从而改善所述半导体结构的电性能。而且，本公开一些实施例中的电容结构直接与节点接触结构接触电连接，无需形成转接垫(LP)，从而简化了所述半导体结构的制程工艺，降低了所述半导体结构的制造成本。
附图说明
附图1是本公开具体实施方式中半导体结构的俯视结构示意图；
附图2是本公开具体实施方式中存储单元的结构示意图；
附图3是本公开具体实施方式中半导体结构的形成方法流程图；
附图4-附图10是本公开具体实施方式在形成半导体结构的过程中主要工艺的结构示意图。
具体实施方式
下面结合附图对本公开提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构，附图1是本公开具体实施方式中半导体结构的俯视结构示意图，附图2是本公开具体实施方式中存储单元的结构示意图。如图1和图2所示，所述半导体结构，包括：
衬底20；
存储阵列，位于所述衬底20上，包括沿第一方向D1和第二方向D2呈阵列排布的多个存储单元，所述存储单元包括晶体管结构，所述晶体管结构包括栅电极12和有源区，所述有源区包括沿第一方向D1分布于所述栅电极12相对两侧的第一有源区10和第二有源区11，其中，所述第一方向D1和所述第二方向D2均与所述衬底20的顶面平行，且所述第一方向D1与所述第二方向D2垂直；
字线13，沿所述第二方向D2延伸，且连续与沿所述第二方向D2间隔排布的多个所述存储单元内的所述栅电极12电连接；
位线14，沿所述第一方向D1延伸、且位于所述存储单元沿所述第二方向D2的外侧，所述位线14连续与沿所述第一方向D1间隔排布的多个所述存储单元内的所述第一有源区10和所述第二有源区11电连接。
本具体实施方式中所述的半导体结构可以是但不限于DRAM，以下以所述半导体结构为DRAM为例进行说明。所述衬底20可以是但不限于硅衬底，本具体实施方式以所述衬底20为硅衬底为例进行说明。在其他实施例中，所述衬底20还可以为氮化镓、砷化镓、碳化镓、碳化硅或SOI等半导体衬底。所述衬底20用于支撑在其上的器件结构。多个所述存储单元在所述衬底20的顶面上沿所述第一方向D1和所述第二方向D2呈二维阵列排布，形成所述存储阵列。所述存储单元包括所述晶体管结构，所述晶体管结构包括所述栅电极和所述有源区，所述存储阵列中的所有所述有源区也沿所述第一方向D1和所述第二方向D2呈阵列排布，形成有源阵列。所述晶体管结构中的所述栅电极12将所述有源区分隔为沿所述第一方向D1分布于所述栅电极12相对两侧的所述第一有源区10和所述第二有源区11，从而可以在晶体管结构中形成共用栅电极、且沿所述第一方向D1排布的两个晶体管，位于所述存储单元外侧的一条所述位线14电连接所述存储单元内的所述第一有源区10和所述第二有源区11。本具体实施方式中所述衬底20的顶面是指所述衬底20朝向所述存储阵列的表面。本具体实施方式中所述的多个是指两个以上。
本具体实施方式通过设置所述存储单元的结构、所述字线13和所述栅电极12的位置、所述位线14的位置、以及所述位线14与所述存储单元中的两个所述晶体管之间的连接关系，使得本具体实施方式中的所述存储阵列可以具有4F2阵列结构，其所述存储阵列中所述存储单元的密集度是6F2阵列结构的2倍以上，从而极大的提高了所述存储阵列内部所述存储单元的密集度，有助于提高所述半导体结构的存储容量或者缩小所述半导体结构的尺寸。
在对一个选定的所述存储单元进行读写操作时，开启与选定的所述存储单元电连接的一条所述位线14和一条所述字线13(即向选定的所述存储单元电连接的一条所述位线14和一条所述字线13传输读写信号)，使得选定的所述存储单元内的两个所述晶体管同时导通，从而于选定的所述存储单元内形成两条并联的信号传输通道，两条所述信号传输通道同时进行读写信号的传输，实现读写操作，从而提高了所述读写信号在所述存储单元内部传输的稳定性和传输的效率，改善了所述半导体结构的电性能。
在一些实施例中，所述第一有源区10包括第一沟道区101、以及沿第三方向D3分布于所述第一沟道区101相对两侧的第一源极区102和第一漏极区103，其中，所述第三方向D3与所述衬底20的顶面垂直；
所述第二有源区11包括第二沟道区111、以及沿所述第三方向D3分布于所述第二沟道区111相对两侧的第二源极区112和第二漏极区113，且所述第一沟道区101和所述第二沟道区111关于所述栅电极12对称分布。
具体来说，所述晶体管结构中的两个所述晶体管均为垂直结构的晶体管，在一个所述存储单元被选定后，所述存储单元内部同时形成、并导通两个相互并联的垂直信号传输通道。而且，所述存储单元内的两个所述晶体管沿所述第一方向D1关于轴线对称分布，所述轴线穿过所述有源区的中心且沿所述第二方向D2延伸，即所述第一有源区10与所述第二有源区11关于所述轴线对称分布(包括所述第一沟道区101和所述第二沟道区111关于所述轴线对称分布、所述第一源极区102和所述第二源极区112关于所述轴线对称分布、以及所述第一漏极区103和所述第二漏极区113关于所述轴线对称分布)，从而使得所述晶体管结构中相互并联的两个所述晶体管中传输电流大小相同，从而进一步改善所述半导体结构的性能。
在一些实施例中，所述存储单元还包括位于所述第一沟道区101与所述栅电极12之间的第一栅介质层、以及位于所述第二沟道区111与所述栅电极12之间的第二栅介质层。在一示例中，所述第一栅介质层的材料和所述第二栅介质层的材料相同，例如均为氧化物材料(例如二氧化硅)。
在一些实施例中，所述半导体结构还包括：
位线接触阵列，位于所述存储阵列下方，包括沿所述第一方向D1和所述第二方向D2呈阵列排布的多个位线接触结构15；
所述位线接触结构15与所述晶体管结构中的所述有源区电连接，且沿所述第一方向D1间隔排布的多个所述位线接触结构与15同一条所述位线14电连接。
具体来说，所述半导体结构中还包括多个所述位线接触结构15，所述位线接触结构15位于所述有源区下方，用于电连接所述位线14与所述存储单元中的所述有源区，所述位线14与所述存储单元之间通过所述位线接触结构15进行信号的传输，从而使得所述位线14能够布置在所述存储单元沿所述第二方向D2的外侧以形成4F2阵列结构的同时，也能简化所述位线14与所述存储单元之间的连接线路，从而简化所述半导体结构的制程工艺。在一示例中，所述位线接触结构15的材料为多晶硅等导电材料。
为了进一步提高所述半导体结构内的密集度，在一些实施例中，所述位线接触阵列与所述存储阵列错开排布；
一个所述位线接触结构15与沿所述第一方向D1相邻的两个所述有源区接触电连接，且一个所述有源区与沿所述第一方向D1相邻的两个所述位线接触结构15接触电连接。
在一些实施例中，对于位于沿所述第一方向D1相邻的两个所述存储单元之间的一个所述位线接触结构15，所述位线接触结构15沿所述第一方向D1的一端与一个所述存储单元中的所述第一源极区102电连接、所述位线接触结构15沿所述第一方向D1的另一端与另一个所述存储单元中的所述第二源极区112电连接；
与一个所述有源区接触电连接的两个所述位线接触结构15关于所述有源区的轴线对称分布，所述轴线沿所述第二方向D2延伸。
具体来说，如图1和图2所示，多个所述位线接触结构15沿所述第一方向D1和所述第二方向D2呈二维阵列排布，形成所述位线接触阵列。所述位线接触阵列与所述存储阵列错开排布是指，所述位线接触阵列中的所述位线接触结构15在所述衬底20的顶面上的投影与所述存储阵列中的所述存储单元在所述衬底20的顶面上的投影沿所述第一方向D1和所述第二方向D2错开。举例来说，一个所述位线接触结构15位于沿所述第一方向D1相邻的两个所述存储单元中的所述有源区之间，且所述位线接触结构15与沿所述第一方向D1相邻的两个所述存储单元中的所述有源区均接触电连接。
所述位线接触结构15的截面形成可以是圆形、椭圆形、或者任意多边形。以所述位线接触结构15的截面为矩形为例，所述位线接触结构15沿所述第一方向D1相对的两端部分别与沿所述第一方向D1相邻的两个所述有源区接触电连接，所述位线接触结构15沿所述第二方向D2的端部与一条所述位线14接触电连接，且一个所述存储单元内的所述第一有源区10和所述第二有源区11分别与沿所述第一方向D1间隔排布的两个所述位线接触结构15接触电连接，从而进一步提高所述半导体结构内部的密集度。
与一个所述有源区接触电连接的两个所述位线接触结构15关于穿过所述有源区的中心且沿所述第二方向D2延伸的轴线对称分布，即与同一个所述存储单元内的所述第一源极区102和所述第二源极区112的两个所述位线接触结构15关于所述轴线对称分布，从而使得两个所述位线接触结构15与同一个所述存储单元内的所述第一源极区102和所述第二源极区112的接触面积相等，从而进一步确保在同一个所述存储单元内的两个所述晶体管内传输的电流信号的大小相等，以进一步提高所述半导体结构的性能。
在一实施例中，所述栅电极12在所述衬底20的顶面上的投影与所述位线接触结构15在所述衬底20的顶面上的投影之间具有间隙，即所述栅电极12在所述衬底20的顶面上的投影与所述位线接触结构15在所述衬底20的顶面上的投影不接触，从而减小甚至是消除所述栅电极12与所述位线接触结构15之间的寄生电容效应。
在一些实施例中，所述位线接触结构15在所述衬底20的顶面上的投影的形状和尺寸与所述有源区在所述衬底20的顶面上的投影的形成和尺寸均相同；
相邻所述位线接触结构15之间的距离与相邻所述有源区之间的距离相等，从而可以将形成多个所述有源区的光罩与形成多个所述位线接触结构15的光罩共用，减少了所述半导体结构制造过程中的光罩数量，降低了所述半导体结构的制造成本。
在一些实施例中，所述存储单元还包括：
电容结构18，位于所述晶体管结构上方，且所述电容结构18电连接所述第一漏极区103和所述第二漏极区113，所述电容结构18在所述衬底20的顶面上的投影至少完全覆盖所述有源区在所述衬底20的顶面上的投影，使得所述电容结构18与所述晶体管结构中的两个所述晶体管之间的接触面积增大，从而降低了所述电容结构与所述晶体管结构之间的接触电阻。在一示例中，所述有源区在所述衬底20的顶面上的投影位于所述电容结构18在所述衬底20的顶面上的投影内。
在一些实施例中，所述存储单元结构还包括：
节点接触结构17，位于所述电容结构18和所述晶体管之间，所述节点接触结构17的一端接触电连接所述第一漏极区103和所述第二漏极区113、另一端接触电连接所述电容结构18。
图1中未示出所述电容结构和所述节点接触结构。具体来说，所述存储单元内包括一个所述电容结构18，即所述晶体管结构中的两个所述晶体管与同一个所述电容结构18电连接，从而形成具有2T1C结构的所述存储单元。所述存储单元还包括沿所述第三方向D3位于所述晶体管结构上方的所述节点接触结构17、位于所述节点接触结构17与所述栅电极12之间的电容隔离层16、以及位于所述节点接触结构17背离所述晶体管结构一侧的所述电容结构18。所述电容隔离层16用于电性隔离所述栅电极12与所述节点接触结构17。在一实施例中，所述电容隔离层16的材料可以为氧化物材料(例如二氧化硅)等绝缘介质材料。所述节点接触结构17覆盖至少完全覆盖所述晶体管结构中的所述漏极区103和所述第二漏极区113。所述电容结构18直接与所述节点接触结构17接触电连接，从而无需形成转接垫(LP)，简化了所述半导体结构的制程工艺，降低了所述半导体结构的制造成本。在一示例中，所述节点接触结构17的材料为多晶硅等导电材料。
为了增大所述晶体管结构与所述电容结构18之间的接触面积，从而降低所述晶体管结构与所述电容结构18之间的接触电阻，在一示例中，所述节点接触结构17沿所述第一方向D1和所述第二方向D2的尺寸均大于由所述第一有源区10和所述第二有源区11构成的整体在所述第一方向D1和所述第二方向D2的尺寸。
在一些实施例中，多条所述字线13沿所述第一方向D1间隔排布，多条所述位线14沿所述第二方向D2间隔排布；
沿所述第一方向D1相邻的两条所述字线13之间的距离、沿所述第二方向D2相邻的两条所述位线14之间的距离、以及相邻所述存储单元之间的距离均相等。
举例来说，沿所述第一方向D1相邻的两条所述字线13之间的距离、沿所述第二方向D2相邻的两条所述位线14之间的距离、相邻所述存储单元之间的距离、相邻所述有源区之间的距离、相邻所述位线接触结构15之间的距离均相等，从而使得所述存储单元所占用的面积进一步缩小，所述存储阵列内所述存储单元的密集度进一步提高。
本具体实施方式还提供了一种半导体结构的形成方法，附图3是本公开具体实施方式中半导体结构的形成方法流程图，附图4-附图10是本公开具体实施方式在形成半导体结构的过程中主要工艺的结构示意图。本具体实施方式形成的所述半导体结构的示意图可以如图1和图2所示。如图3-图10所示，所述半导体结构的形成方法，包括如下步骤：
步骤S31，形成衬底20、以及位于所述衬底20上的有源阵列，所述有源阵列包括沿第一方向D1和第二方向D2呈阵列排布的多个有源区40，其中，所述第一方向D1和所述第二方向D2均与所述衬底20的顶面平行，且所述第一方向D1与所述第二方向D2垂直，如图4所示，其中，图4中的(a)为俯视结构示意图，图4中的(b)为图4中的(a)在a-a位置的截面示意图，图4中的(c)为图4中的(a)在b-b位置的截面示意图。
步骤S32，于所述有源区40沿所述第二方向D2的外侧形成位线14，所述位线14沿所述第一方向D1延伸、且连续与沿所述第一方向D1间隔排布的多个所述有源区40电连接，如图7所示，其中，图7中的(a)为俯视结构示意图，图7中的(b)为图7中的(a)在a-a位置的截面示意图，图7中的(c)为图7中的(a)在b-b位置的截面示意图。
步骤S33，形成沿第二方向D2贯穿所述有源区40的栅电极12、并形成沿所述第二方向D2延伸且连续与沿所述第二方向D2间隔排布的多个所述栅电极12电连接的字线13，所述栅电极12将所述有源区40分隔为沿所述第一方向D1排布的第一有源区10和第二有源区11，如图9所示，其中，图9中的(a)为俯视结构示意图，图9中的(b)为图9中的(a)在a-a位置的截面示意图，图9中的(c)为图9中的(a)在b-b位置的截面示意图。
在一些实施例中，于所述有源区40沿所述第二方向D2的外侧形成位线14之前，还包括如下步骤：
形成位于所述有源阵列下方的位线接触阵列，所述位线接触阵列包括沿所述第一方向D1和所述第二方向D2呈阵列排布的多个位线接触结构15，所述位线接触结构15与所述有源区40接触电连接。
在一些实施例中，所述衬底20上还包括位于相邻所述有源区40之间的第一隔离层41；形成位于所述有源阵列下方的位线接触阵列的具体步骤包括：
刻蚀部分的所述有源区40和部分的所述第一隔离层41，形成沿所述第一方向D1和所述第二方向D2呈阵列排布的多个第一沟槽50，一个所述第一沟槽50与沿所述第一方向D1相邻的两个所述有源区40交叠，且一个所述有源区40与沿所述第一方向D1相邻的两个所述第一沟槽50交叠；
于所述第一沟槽50的底部形成与所述有源区40接触电连接的所述位线接触结构15，如图5所示，其中，图5中的(a)为俯视结构示意图，图5中的(b)为图5中的(a)在a-a位置的截面示意图，图5中的(c)为图5中的(a)在b-b位置的截面示意图。
具体来说，先提供初始衬底，沿所述第一方向D1和所述第二方向D2刻蚀所述初始衬底，形成沿所述第一方向D1和所述第二方向D2呈二维阵列排布的多个所述有源区40、以及位于相邻所述有源区40之间的有源区隔离槽，形成所述有源阵列，残留所述有源阵列下方的所述初始衬底作为所述衬底20。填充氧化物(例如二氧化硅)等绝缘介质材料于所述有源区隔离槽内，形成所述第一隔离层41，如图4所示。接着，采用光刻工艺刻蚀部分的所述有源区40和部分的所述第一隔离层41，形成沿所述第一方向D1和所述第二方向D2呈阵列排布的多个第一沟槽50。填充多晶硅等导电材料于所述第一沟槽50内，于所述第一沟槽50的底部形成与所述有源区40接触电连接的所述位线接触结构15，如图5所示。在刻蚀所述第一沟槽50的过程中，可以通过对准工艺使得一个所述第一沟槽50与沿所述第一方向D1相邻的两个所述有源区40交叠，且一个所述有源区40与沿所述第一方向D1相邻的两个所述第一沟槽50交叠，从而进一步提高所述半导体结构的密集度。
在一些实施例中，于所述有源区40沿所述第二方向D2的外侧形成位线14的具体步骤包括：
形成填充满所述第一沟槽50的第二隔离层60，如图6所示，其中，图6中的(a)为俯视结构示意图，图6中的(b)为图6中的(a)在a-a位置的截面示意图，图6中的(c)为图6中的(a)在b-b位置的截面示意图；
刻蚀部分的所述第二隔离层60和部分的所述第一隔离层41，形成位于所述有源区40沿所述第二方向D2的外侧、且暴露所述位线接触结构15的第二沟槽70；
于所述第二沟槽70内形成沿所述第一方向D1延伸的位线14，所述位线14连续与沿所述第一方向D1间隔排布的多个所述位线接触结构15接触电连接，如图7所示。
在一些实施例中，形成沿第二方向D2贯穿所述有源区40的栅电极12、并形成沿所述第二方向D2延伸且连续与沿所述第二方向D2间隔排布的多个所述栅电极12电连接的字线13的具体步骤包括：
形成填充满所述第二沟槽70的第三隔离层80，如图8所示，其中，图8中的(a)为俯视结构示意图，图8中的(b)为图8中的(a)在a-a位置的截面示意图，图8中的(c)为图8中的(a)在b-b位置的截面示意图；
刻蚀所述有源区40、所述第一隔离层41和所述第三隔离层80，于所述有源区40内形成沿所述第二方向D2贯穿所述有源区40的栅极槽、并于沿所述第二方向D2相邻所述有源区40之间形成字线槽；
于所述栅极槽内形成所述栅电极12、并于所述字线槽内形成所述字线13，如图9所示。
具体来说，所述栅极槽将所述有源区分隔为沿所述第一方向D1排布的所述第一有源区10和所述第二有源区11。在形成所述栅极槽和所述字线槽之后，形成填充满所述栅极槽的所述栅电极12、以及填充满所述字线槽的所述字线13，并回刻蚀部分的所述栅电极12和部分的所述字线13，使得所述栅电极12的顶面位于所述栅极槽的顶面之下、所述字线13的顶面位于所述字线槽的顶面之下。之后，填充氧化物(例如二氧化硅)等绝缘介质材料于所述栅极槽和所述字线槽内，形成覆盖所述栅电极12和所述字线13的电容隔离层16，如图9所示。在一示例中，所述栅电极12和所述字线13的材料均为金属钨或者TiN等导电材料。
在一些实施例中，形成沿第二方向D2贯穿所述有源区的栅电极12、并形成沿所述第二方向D2延伸且连续与沿所述第二方向D2间隔排布的多个所述栅电极12电连接的字线13之后，还包括如下步骤：
形成电容结构18于所述有源区40上方，所述电容结构18电连接所述第一有源区10和所述第二有源区11，所述电容结构18在所述衬底20的顶面上的投影至少完全覆盖所述有源区40在所述衬底20的顶面上的投影。
具体来说，先于所述有源区上方形成覆盖所述第一有源区10、所述第二有源区11和所述电容隔离层16的所述节点接触结构17，再于所述节点接触结构17上方所述电容结构18。在一示例中，所述电容结构包括覆盖所述节点接触结构17表面且与所述节点接触结构17电连接的下电极层、覆盖所述下电极层表面的电介质层、以及覆盖所述电介质层表面的上电极层。
本具体实施方式一些实施例提供的半导体结构及其形成方法，存储单元包括晶体管，晶体管结构中的栅电极将有源区分隔为第一有源区和第二有源区，从而可以在晶体管结构中形成共用栅电极的两个晶体管，且同一条位线与所述存储单元内的所述第一有源区和所述第二有源区电连接，使得在与所述存储单元电连接的一条字线和一条位线开启之后，可以在所述存储单元内形成了相互并联的两个信号传输通道，不仅能够提高信号传输效率，改善半导体结构的电性能，而且还能够形成4F2(其中，F为特征尺寸)的存储阵列结构，以实现对半导体结构中存储单元密集度的提高。本具体实施方式另一些实施例中，电容结构在所述衬底的顶面上的投影至少完全覆盖所述有源区在所述衬底的顶面上的投影，从而能够增大电容结构与晶体管结构的接触面积，降低所述存储单元内部的接触电阻，从而改善所述半导体结构的电性能。而且，本具体实施方式一些实施例中的电容结构直接与节点接触结构接触电连接，无需形成转接垫(LP)，从而简化了所述半导体结构的制程工艺，降低了所述半导体结构的制造成本。
以上所述仅是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本公开原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (15)

1.一种半导体结构，其特征在于，包括：
衬底；
存储阵列，位于所述衬底上，包括沿第一方向和第二方向呈阵列排布的多个存储单元，所述存储单元包括晶体管结构，所述晶体管结构包括栅电极和有源区，所述有源区包括沿第一方向分布于所述栅电极相对两侧的第一有源区和第二有源区，其中，所述第一方向和所述第二方向均与所述衬底的顶面平行，且所述第一方向与所述第二方向垂直；
字线，沿所述第二方向延伸，且连续与沿所述第二方向间隔排布的多个所述存储单元内的所述栅电极电连接；
位线，沿所述第一方向延伸、且位于所述存储单元沿所述第二方向的外侧，所述位线连续与沿所述第一方向间隔排布的多个所述存储单元内的所述第一有源区和所述第二有源区电连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一有源区包括第一沟道区、以及沿第三方向分布于所述第一沟道区相对两侧的第一源极区和第一漏极区，其中，所述第三方向与所述衬底的顶面垂直；
所述第二有源区包括第二沟道区、以及沿所述第三方向分布于所述第二沟道区相对两侧的第二源极区和第二漏极区，且所述第一沟道区和所述第二沟道区关于所述栅电极对称分布。
3.根据权利要求2所述的半导体结构，其特征在于，还包括：
位线接触阵列，位于所述存储阵列下方，包括沿所述第一方向和所述第二方向呈阵列排布的多个位线接触结构；
所述位线接触结构与所述晶体管结构中的所述有源区电连接，且沿所述第一方向间隔排布的多个所述位线接触结构与同一条所述位线电连接。
4.根据权利要求3所述的半导体结构，其特征在于，所述位线接触阵列与所述存储阵列错开排布；
一个所述位线接触结构与沿所述第一方向相邻的两个所述有源区接触电连接，且一个所述有源区与沿所述第一方向相邻的两个所述位线接触结构接触电连接。
5.根据权利要求4所述的半导体结构，其特征在于，对于位于沿所述第一方向相邻的两个所述存储单元之间的一个所述位线接触结构，所述位线接触结构沿所述第一方向的一端与一个所述存储单元中的所述第一源极区电连接、所述位线接触结构沿所述第一方向的另一端与另一个所述存储单元中的所述第二源极区电连接；
与一个所述有源区接触电连接的两个所述位线接触结构关于所述有源区的轴线对称分布，所述轴线沿所述第二方向延伸。
6.根据权利要求4所述的半导体结构，其特征在于，所述位线接触结构在所述衬底的顶面上的投影的形状和尺寸与所述有源区在所述衬底的顶面上的投影的形成和尺寸均相同；
相邻所述位线接触结构之间的距离与相邻所述有源区之间的距离相等。
7.根据权利要求2所述的半导体结构，其特征在于，所述存储单元还包括：
电容结构，位于所述晶体管结构上方，且所述电容结构电连接所述第一漏极区和所述第二漏极区，所述电容结构在所述衬底的顶面上的投影至少完全覆盖所述有源区在所述衬底的顶面上的投影。
8.根据权利要求7所述的半导体结构，其特征在于，所述存储单元结构还包括：
节点接触结构，位于所述电容结构和所述晶体管之间，所述节点接触结构的一端接触电连接所述第一漏极区和所述第二漏极区、另一端接触电连接所述电容结构。
9.根据权利要求1所述的半导体结构，其特征在于，多条所述字线沿所述第一方向间隔排布，多条所述位线沿所述第二方向间隔排布；
沿所述第一方向相邻的两条所述字线之间的距离、沿所述第二方向相邻的两条所述位线之间的距离、以及相邻所述存储单元之间的距离均相等。
10.一种半导体结构的形成方法，其特征在于，包括如下步骤：
形成衬底、以及位于所述衬底上的有源阵列，所述有源阵列包括沿第一方向和第二方向呈阵列排布的多个有源区，其中，所述第一方向和所述第二方向均与所述衬底的顶面平行，且所述第一方向与所述第二方向垂直；
于所述有源区沿所述第二方向的外侧形成位线，所述位线沿所述第一方向延伸、且连续与沿所述第一方向间隔排布的多个所述有源区电连接；
形成沿第二方向贯穿所述有源区的栅电极、并形成沿所述第二方向延伸且连续与沿所述第二方向间隔排布的多个所述栅电极电连接的字线，所述栅电极将所述有源区分隔为沿所述第一方向排布的第一有源区和第二有源区。
11.根据权利要求10所述的半导体结构的形成方法，其特征在于，于所述有源区沿所述第二方向的外侧形成位线之前，还包括如下步骤：
形成位于所述有源阵列下方的位线接触阵列，所述位线接触阵列包括沿所述第一方向和所述第二方向呈阵列排布的多个位线接触结构，所述位线接触结构与所述有源区接触电连接。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述衬底上还包括位于相邻所述有源区之间的第一隔离层；形成位于所述有源阵列下方的位线接触阵列的具体步骤包括：
刻蚀部分的所述有源区和部分的所述第一隔离层，形成沿所述第一方向和所述第二方向呈阵列排布的多个第一沟槽，一个所述第一沟槽与沿所述第一方向相邻的两个所述有源区交叠，且一个所述有源区与沿所述第一方向相邻的两个所述第一沟槽交叠；
于所述第一沟槽的底部形成与所述有源区接触电连接的所述位线接触结构。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，于所述有源区沿所述第二方向的外侧形成位线的具体步骤包括：
形成填充满所述第一沟槽的第二隔离层；
刻蚀部分的所述第二隔离层和部分的所述第一隔离层，形成位于所述有源区沿所述第二方向的外侧、且暴露所述位线接触结构的第二沟槽；
于所述第二沟槽内形成沿所述第一方向延伸的位线，所述位线连续与沿所述第一方向间隔排布的多个所述位线接触结构接触电连接。
14.根据权利要求13所述的半导体结构的形成方法，其特征在于，形成沿第二方向贯穿所述有源区的栅电极、并形成沿所述第二方向延伸且连续与沿所述第二方向间隔排布的多个所述栅电极电连接的字线的具体步骤包括：
形成填充满所述第二沟槽的第三隔离层；
刻蚀所述有源区、所述第一隔离层和所述第三隔离层，于所述有源区内形成沿所述第二方向贯穿所述有源区的栅极槽、并于沿所述第二方向相邻所述有源区之间形成字线槽；
于所述栅极槽内形成所述栅电极、并于所述字线槽内形成所述字线。
15.根据权利要求10所述的半导体结构的形成方法，其特征在于，形成沿第二方向贯穿所述有源区的栅电极、并形成沿所述第二方向延伸且连续与沿所述第二方向间隔排布的多个所述栅电极电连接的字线之后，还包括如下步骤：
形成电容结构于所述有源区上方，所述电容结构电连接所述第一有源区和所述第二有源区，所述电容结构在所述衬底的顶面上的投影至少完全覆盖所述有源区在所述衬底的顶面上的投影。
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