CN117095724A - 三维存储芯片阵列电路、三维存储器及电子设备 - Google Patents

Abstract

本公开涉及一种三维存储芯片阵列电路、三维存储器及电子设备，三维存储芯片阵列电路包括衬底、以及沿垂直衬底方向层叠的至少一层功能电路，功能电路包括沿平行于衬底方向行列排布的多个单元阵列电路；单元阵列电路包括行选择信号线、列选择信号线、选择开关及存储单元选择线；至少一单元阵列电路的选择开关，与存储单元选择线对应设置，选择开关被配置为：第一输入端与对应的行选择信号线连接，第二输入端与对应的列选择信号线连接，输出端连接至对应的存储单元选择线，用于经由行选择信号线及列选择信号线共同控制选择开关的导通或关断，以选中或未选中对应的存储单元选择线。至少能够提高读写效率。

Description

三维存储芯片阵列电路、三维存储器及电子设备

技术领域

本申请涉及集成电路技术领域，特别是涉及一种三维存储芯片阵列电路、三维存储器及电子设备。

背景技术

随着通讯技术和数字技术的发展，人们持续追求功耗更低、重量更轻和性能更佳的产品。三维动态随机存取存储器(3D-Dynamic Random Access Memory，3D-DRAM)以更高的集成密度以及更大的存储容量著称，具有很大的发展前景。

采取堆叠结构的3D DRAM，通常由大量长方体的三维存储阵列组成。在对立体三维存储阵列的3D DRAM进行读写时，每次一个存储阵列中只能打开一条字线，对该字线连接的一个存储单元进行读写，限制读写数据的带宽，导致存储器的读写效率较差。

发明内容

基于此，有必要针对现有技术中的半导体问题提供一种三维存储芯片阵列电路、三维存储器及电子设备，至少能够提高读写效率。

根据一些实施例，本公开的一方面提供一种三维存储芯片阵列电路，三维存储芯片阵列电路包括衬底、以及沿垂直衬底方向层叠的至少一层功能电路，功能电路包括行列排布的多个单元阵列电路；单元阵列电路包括行选择信号线、列选择信号线、选择开关及行列排布的存储单元选择线；至少一功能电路中，至少一单元阵列电路的选择开关，与存储单元选择线对应设置，选择开关被配置为：第一输入端与对应的行选择信号线连接，第二输入端与对应的列选择信号线连接，第三输入端连接至第一电位，输出端连接至对应的存储单元选择线，用于经由行选择信号线及列选择信号线共同控制选择开关的导通或关断，以选中或未选中对应的存储单元选择线。

在上述实施例的三维存储芯片阵列电路中，单元阵列电路包括衬底、以及行选择信号线、列选择信号线、选择开关及行列排布的存储单元选择线；至少一功能电路中，至少一单元阵列电路的选择开关与存储单元选择线对应设置，选择开关的第一输入端与对应的行选择信号线连接，选择开关的第二输入端与对应的列选择信号线连接，选择开关的输出端连接至对应的存储单元选择线，用于经由行选择信号线及列选择信号线共同控制选择开关的导通或关断，以选中或未选中对应的存储单元选择线，以实现同时进行多个单元阵列电路的读取操作，提升器件的读取效率。

在一些实施例中，选择开关的第三输入端连接至第一电位。

在一些实施例中，选择开关包括2个晶体管，被配置为：2个晶体管的栅极连接至行选择信号线，其中一个晶体管的源极连接至列选择信号线，另一个晶体管的源极连接至第一电位，2个晶体管的漏极相连接并均连接至存储单元选择线。

在一些实施例中，选择开关包括第一晶体管及第二晶体管，第一晶体管被配置为：栅极作为选择开关的第一输入端并与对应的行选择信号线连接，源极作为选择开关的第三输入端并连接至第一电位，漏极作为选择开关的输出端并连接至对应的存储单元选择线；第二晶体管被配置为：栅极与第一晶体管的栅极连接，源极作为选择开关的第二输入端并与对应的列选择信号线连接，漏极与第一晶体管的漏极连接；第一晶体管与第二晶体管的沟道类型不同。

在一些实施例中，单元阵列电路中：选中存储单元选择线对应的选择开关被配置为行选择信号线连接至第二电位且列选择信号线连接至第三电位；以及未选中存储单元选择线对应的选择开关被配置为行选择信号线连接至第三电位且列选择信号线连接至第二电位；其中，第三电位的幅值大于第一电位的幅值、第二电位的幅值。

在一些实施例中，第一晶体管为N型晶体管，第二晶体管为P型晶体管；第二电位用于使第二晶体管导通；第三电位用于使第一晶体管导通。

在一些实施例中，选择开关包括第三晶体管及第四晶体管，第三晶体管被配置为：栅极与对应的互补行选择信号线连接，源极作为选择开关的第三输入端并连接至第一电位，漏极作为选择开关的输出端并连接至对应的存储单元选择线；第四晶体管被配置为：栅极作为选择开关的第一输入端并与对应的行选择信号线连接，源极作为选择开关的第二输入端并与对应的列选择信号线连接，漏极与第三晶体管的漏极连接；互补行选择信号线与行选择信号线传输互为反相的信号，第三晶体管与第四晶体管的沟道类型相同。

在一些实施例中，第三晶体管及第四晶体管均为N型晶体管；单元阵列电路中：选中存储单元选择线对应的选择开关被配置为行选择信号线及列选择信号线均连接至第三电位；以及未选中存储单元选择线对应的选择开关被配置为行选择信号线及列选择信号线均连接至第二电位；其中，第三电位的幅值大于第一电位的幅值、第二电位的幅值。

在一些实施例中，功能电路中：沿行方向相邻的单元阵列电路共用沿行方向延伸的行选择信号线，沿列方向相邻的单元阵列电路共用沿列方向延伸的列选择信号线；功能电路还包括多个行选择开关及多个列选择开关，同一行选择开关经由共用的行选择信号线连接至对应的行选择开关；同一列选择开关经由共用的列选择信号线连接至对应的列选择开关。

在一些实施例中，存储单元选择线被配置为电连接沿垂直衬底方向层叠的x层存储单元；功能电路包括m行、n列的单元阵列电路；其中，经由一行选择开关、一列选择开关控制一行选择信号线及一列选择信号线来共同控制选择开关导通，以选中对应的存储单元选择线并同时选中q个存储单元，q＝mnx；q、m、x及n均为正整数。

在一些实施例中，存储单元选择线包括字线或位线。

在一些实施例中，存储单元选择线包括字线；至少一功能电路中：同一列字线均经由对应的选择晶体管连接至一沿列方向延伸的位线；以及不同列字线经由对应的选择晶体管连接至不同的位线；其中，同一层功能电路中位线均连接至一沿行方向延伸的公用位线，不同层功能电路中位线连接至不同公用位线。

在一些实施例中，功能电路还包括位线控制开关，位线控制开关与位线对应设置；同一层功能电路中位线均经由对应的位线控制开关连接至一沿行方向延伸的公用位线。

在一些实施例中，存储单元选择线包括字线；至少一功能电路中：沿行方向相邻的两列字线均经由对应的选择晶体管连接至一沿列方向延伸的位线；其中，同一层功能电路中位线均连接至一沿行方向延伸的公用位线，不同层功能电路中位线连接至不同公用位线。

在一些实施例中，同一层功能电路中，功能电路还包括与位线控制开关相连接的位线控制线，位线均经由位线控制开关连接至一沿行方向延伸的公用位线，位线控制开关经由位线控制线连接至对应的列选择信号线。

在一些实施例功能电路还包括与位线控制开关相连接的位线控制线及位线连接线，至少一功能电路中：相邻2列字线均经由对应的选择晶体管连接至一沿列方向延伸的位线，位线经由位线控制开关连接至一沿行方向延伸的公用位线，位线控制开关经由位线控制线和位线连接线连接至外部的解码器电路，用于实现位线与字线开启时序的控制。

根据一些实施例，本公开的另一方面提供一种三维存储器，三维存储器包括上述任一实施例中的三维存储芯片阵列电路；以及沿垂直衬底方向层叠的多层功能层，功能层包括行列排布的多个存储单元；一功能层中，沿平行衬底的列方向相邻的存储单元对应的存储单元选择线相互绝缘，均沿垂直衬底方向延伸；沿垂直衬底方向相邻的存储单元共用一沿垂直衬底方向延伸的存储单元选择线。

在上述实施例的三维存储器中，包括多层功能层，功能层包括行列排布的多个存储单元，单元阵列电路包括行选择信号线、列选择信号线、选择开关及行列排布的沿垂直衬底方向延伸的存储单元选择线；至少一功能电路中，至少一单元阵列电路的选择开关与存储单元选择线对应设置，选择开关的第一输入端与对应的行选择信号线连接，选择开关的第二输入端与对应的列选择信号线连接，选择开关的输出端连接至对应的存储单元选择线，用于经由行选择信号线及列选择信号线共同控制选择开关的导通或关断，以选中或未选中对应的存储单元选择线，以实现同时进行多个单元阵列电路的读取操作，提升器件的读取效率。

在一些实施例中，还包括第一三维存储芯片阵列电路、第二三维存储芯片阵列电路，以及沿行方向排布的读出放大器；第一三维存储芯片阵列电路、第二三维存储芯片阵列电路均包括三维存储芯片阵列电路；第一三维存储芯片阵列电路、第二三维存储芯片阵列电路位于读出放大器的沿列方向相对的两侧；第一三维存储芯片阵列电路与读出放大器的第一输入端连接，第二三维存储芯片阵列电路与读出放大器的第二输入端连接。

根据一些实施例，本公开的再一方面提供一种电子设备，包括上述任一实施例中的三维存储器。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中提供的三维存储阵列电路的原理图示意图；

图2为一实施例中提供的选择开关的原理图示意图；

图3为一实施例中提供的选择开关阵列的原理图示意图；

图4为另一实施例中提供的选择开关的原理图示意图；

图5为另一实施例中提供的选择开关阵列的原理图示意图；

图6为另一实施例中提供的选择开关的结构示意图；

图7为一实施例中提供的功能电路的原理图示意图；

图8为另一实施例中提供的功能电路的原理图示意图；

图9为一实施例中提供的三维存储器的原理图示意图；

图10为一实施例中提供的三维存储器的结构示意图；

图11为又一实施例中提供的三维存储器的原理图示意图；

图12为又一实施例中提供的三维存储器的结构示意图；

图13为一实施例中提供的存储阵列电路的结构示意图。

附图标记说明：

1、功能电路；2、单元阵列电路；Lr、行选择信号线；LrN、互补行选择信号线；Lc、列选择信号线；Vlow、第一电位；3、选择开关；T1、第一晶体管；

T2、第二晶体管；T3、第三晶体管；T4、第四晶体管；31、有源柱；32、沟道层；33、栅氧化层；34、第一接触插塞；35、第二接触插塞；4、存储单元选择线；WL、字线；BL、位线；BLc、公共位线；5、行选择开关；6、列选择开关；7、位线控制开关；71、栅极导电层；72、第二栅介质层；73、第二半导体层；74、位线控制线；75、位线连接线；SU、存储单元；81、第一三维存储芯片阵列电路；82、第二三维存储芯片阵列电路；83、读出放大器；91、选择晶体管；911、第一栅介质层；912、第一半导体层；92、有源层；93、电极层；94、介电层；95、绝缘层。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。

在相关技术中，采取堆叠结构的3D DRAM，通常由大量长方体的三维存储阵列组成。存储阵列里每个存储单元包含一个水平放置的电容器和一个漏极与电容连接的选择晶体管(access transistor)。选择晶体管的栅极连接字线，字线垂直于晶圆衬底；选择晶体管的源极连接位线，位线平行于晶圆衬底。一条位线连接多个存储单元，每一层有多条平行的位线，多层堆叠。在采用具有上述立体三维存储阵列的3D DRAM进行读写时，每次一个存储阵列中只能打开一条字线，对这条字线上每一层的存储单元同时进行读写，导致存储器的读写效率较差。并且，由于通常三维存储阵列的尺寸较小，导致外围控制电路占用的面积比例较大，阻碍存储产品的进一步微缩。

基于此，提供一种三维存储芯片阵列电路、三维存储器及电子设备，至少能够提高读写效率。

请参考图1，根据一些实施例，提供了一种三维存储芯片阵列电路，三维存储芯片阵列电路包括衬底、以及沿垂直衬底方向层叠的至少一层功能电路1，功能电路1包括行列排布的多个单元阵列电路2，单元阵列电路2可以沿平行于衬底方向行列排布，或沿不平行于衬底的方向排布；单元阵列电路2包括行选择信号线Lr、列选择信号线Lc、选择开关3及行列排布的存储单元选择线4，存储单元选择线可以沿垂直衬底方向延伸，也可以与衬底成锐角，或是由纵向线段和横向线段组成的折线；至少一功能电路1中，至少一单元阵列电路2的选择开关3，与存储单元选择线4对应设置，被配置为：第一输入端与对应的行选择信号线Lr连接，第二输入端与对应的列选择信号线Lc连接，输出端连接至对应的存储单元选择线4，用于经由行选择信号线Lr及列选择信号线Lc共同控制选择开关3的导通或关断，以选中或未选中对应的存储单元选择线4。可以理解，选中指使存储单元选择线4中具有高电平或低电平，以打开其所连接存储单元的晶体管。

在上述实施例的三维存储芯片阵列电路中，单元阵列电路2包括行选择信号线Lr、列选择信号线Lc、选择开关3及存储单元选择线4；至少一功能电路1中，至少一单元阵列电路2的选择开关3与存储单元选择线4对应设置，选择开关3的第一输入端与对应的行选择信号线Lr连接，选择开关3的第二输入端与对应的列选择信号线Lc连接，选择开关3的输出端连接至对应的存储单元选择线4，用于经由行选择信号线Lr及列选择信号线Lc共同控制选择开关3的导通或关断，以选中或未选中对应的存储单元选择线4，以实现同时进行多个单元阵列电路2的读取操作，提升器件的读取效率。

请继续参考图1，在一些实施例中，选择开关3的第三输入端连接至所述第一电位Vlow。示例地，第一电位可以为低电平，以使选择开关3的第三输入端始终置于低电平。

请继续参考图1，在一些实施例中，功能电路1中：沿行方向相邻的单元阵列电路2共用沿行方向延伸的行选择信号线Lr，沿列方向相邻的单元阵列电路2共用沿列方向延伸的列选择信号线Lc；功能电路1还包括多个行选择开关5及多个列选择开关6，同一行选择开关3经由共用的行选择信号线Lr连接至对应的行选择开关5；同一列选择开关3经由共用的列选择信号线Lc连接至对应的列选择开关6。

在一些实施例中，存储单元选择线4被配置为电连接沿垂直衬底方向层叠的x层存储单元；功能电路1包括m行、n列的单元阵列电路2；其中，经由一行选择开关5、一列选择开关6控制一行选择信号线Lr及一列选择信号线Lc来共同控制选择开关3导通，以选中对应的存储单元选择线4并同时选中q个存储单元，q＝mnx；q、m、x及n均为正整数。

在上述实施例的三维存储芯片阵列电路中，功能电路1还包括行选择开关5及列选择开关6，行选择开关5与功能电路1的选择开关3行数对应设置，同一行选择开关3经由共用的行选择信号线Lr连接至对应的行选择开关5，从而经由行选择开关5控制行选择信号线Lr的电位；列选择开关6与功能电路1的选择开关3列数对应设置，同一列选择开关3经由共用的列选择信号线Lc连接至对应的列选择开关6，从而通过列选择开关6控制列选项信号线的电位，以实现对存储单元选择线4的选中，并且节省外围电路所占用的面积，节省器件尺寸，有利于产品的进一步微缩。

请参考图2，在一些实施例中，选择开关3包括2个晶体管，被配置为：2个晶体管的栅极G连接至行选择信号线Lr，其中一个晶体管的源极S连接至列选择信号线Lc，另一个晶体管的源极S连接至第一电位Vlow，2个晶体管的漏极D相连接并均连接至存储单元选择线4。

请继续参考图2，在一些实施例中，选择开关3包括第一晶体管T1及第二晶体管T2，第一晶体管T1被配置为：栅极G作为选择开关3的第一输入端并与对应的行选择信号线Lr连接，源极S作为选择开关3的第三输入端并连接至第一电位Vlow，漏极D作为选择开关3的输出端并连接至对应的存储单元选择线4；第二晶体管T2被配置为：栅极G与第一晶体管T1的栅极连接，源极S作为选择开关3的第二输入端并与对应的列选择信号线Lc连接，漏极D与第一晶体管T1的漏极连接；第一晶体管T1与第二晶体管T2的沟道类型不同。例如，第一晶体管T1具有N型沟道，第二晶体管T2具有P型沟道，或者，第一晶体管T1具有P型沟道，第二晶体管T2具有N型沟道。

在一些实施例中，第一晶体管T1为N型晶体管，第二晶体管T2为P型晶体管；第二电位用于使第二晶体管T2导通；第三电位Vlow用于使第一晶体管T1导通。

示例地，当需要选中对应的存储单元选择线4时，第一晶体管T1的栅极G与第二晶体管T2的栅极G所共同对应连接的行选择信号线Lr连接低电平，其余未选中的存储单元选择线4所对应的选择开关3中，第一晶体管T1的栅极G与第二晶体管T2的栅极G所对应的行选择信号线Lr连接高电平，第二晶体管T2的源极S所对应的列选择信号线Lc连接高电平，其余未选中的存储单元选择线4所对应的选择开关3的第二晶体管T2的源极S所对应的列选择信号线Lc连接低电平，此时，选中的存储单元选择线4对应的选择开关3导通，其余未选中的存储单元选择线4对应的选择开关3断开，以实现对存储单元选择线4的选中。

请参考图3，在一些实施例中，单元阵列电路2中：选中存储单元选择线4对应的选择开关3被配置为行选择信号线Lr连接至第二电位且列选择信号线Lc连接至第三电位；以及未选中存储单元选择线4对应的选择开关3被配置为行选择信号线Lr连接至第三电位且列选择信号线Lc连接至第二电位；其中，第三电位的幅值大于第一电位Vlow的幅值、第二电位的幅值。例如，第三电位为高电平，第二电位为低电平。也即，选中存储单元选择线4所对应的选择开关3中，行选择信号线Lr连接至低电平的第二电位，列选择信号线Lc连接至高电平的第三电位，并且第一晶体管T1的源极连接至低电平的第一电位Vlow，此时，选中的存储单元选择线4对应的选择开关3导通；相应地，未选中存储单元选择线4所对应的选择开关3中，行选择信号线Lr连接至高电平的第三电位，列选择信号线Lc连接至低电平的第二电位，则未选中的存储单元选择线4对应的选择开关3断开，以实现对存储单元选择线4的选中或未选中。

请参考图4，在一些实施例中，选择开关3包括第三晶体管T3及第四晶体管T4，第三晶体管T3被配置为：栅极G与对应的互补行选择信号线Lr连接，源极S作为选择开关3的第二输入端并与对应的列选择信号线Lc连接，漏极D作为选择开关3的输出端并连接至对应的存储单元选择线4；第四晶体管T4被配置为：栅极G作为选择开关3的第一输入端并与对应的行选择信号线LrN连接，源极S作为选择开关3的第三输入端并连接至第一电位Vlow，漏极D与第三晶体管T3的漏极连接；互补行选择信号线LrN与行选择信号线Lr传输互为反相的信号，第三晶体管T3与第四晶体管T4的沟道类型相同。例如，第三晶体管T3与第四晶体管T4均具有P型沟道，或者，第三晶体管T3与第二晶体管T2均具有P型沟道。

示例地，当需要选中对应的存储单元选择线4时，第四晶体管T4的栅极G对应连接的互补行选择信号线LrN连接高电平，第三晶体管T3的栅极G对应连接的行选择信号线Lr连接低电平，第四晶体管T4的源极S所对应的列选择信号线Lc连接高电平，其余未选中的存储单元选择线4所对应的选择开关3中，第四晶体管T4的栅极G对应连接的互补行选择信号线LrN连接低电平，第三晶体管T3的栅极G对应连接的行选择信号线Lr连接高电平，第四晶体管T4的源极S所对应的列选择信号线Lc连接低电平，此时，选中的存储单元选择线4对应的选择开关3导通，其余未选中的存储单元选择线4对应的选择开关3断开，以实现对存储单元选择线4的选中。

请参考图5，在一些实施例中，第三晶体管T3及第四晶体管T4均为N型晶体管；单元阵列电路2中：选中存储单元选择线4对应的选择开关3被配置为行选择信号线Lr及列选择信号线Lc均连接至第三电位；以及未选中存储单元选择线4对应的选择开关3被配置为行选择信号线Lr及列选择信号线Lc均连接至第二电位；其中，第三电位的幅值大于第一电位Vlow的幅值、第二电位的幅值。例如，第三电位为高电平，第二电位为低电平。也即，选中存储单元选择线4所对应的选择开关3中，行选择信号线Lr连接至高电平的第二电位，列选择信号线Lc连接至高电平的第三电位，并且第四晶体管T4的源极连接至低电平的第一电位Vlow，此时，选中的存储单元选择线4对应的选择开关3导通；相应地，未选中存储单元选择线4所对应的选择开关3中，行选择信号线Lr连接至低电平的第三电位，列选择信号线Lc连接至低电平的第二电位，则未选中的存储单元选择线4对应的选择开关3断开，以实现对存储单元选择线4的选中或未选中。

请参考图6，在选择开关3包括第三晶体管T3及第四晶体管T4的实施例中，单元阵列电路2包括多个选择开关3，沿第一方向延伸的存储单元选择线4，沿第二方向延伸的列选择信号线Lc，沿第三方向延伸的行选择信号线Lr与互补行选择信号线LrN，以及沿第三方向延伸的第一电位线。其中，第一方向为Z方向，第二方向为X方向，第三方向为Y方向。示例地，第二方向与第三方向相交，且均垂直于第一方向。

请继续参考图6，选择开关3包括有源柱31，环绕有源柱31的沟道层32，以及位于沟道层32两侧的栅氧化层33；其中，沟道层32及对应的栅氧化层33可以用于构成第三晶体管T3或第四晶体管T4。行选择信号线Lr位于第三晶体管T3的栅氧化层33的一侧，且部分行选择信号线Lr可以用于作为第三晶体管T3的栅极；互补行选择信号线LrN位于第四晶体管T4的栅氧化层33的一侧，且部分互补行选择信号线LrN可以用于作为第四晶体管T4的栅极；行选择信号线Lr与互补行选择信号线LrN可以位于选择开关3的同一侧或不同侧，图6中以行选择信号线Lr与互补行选择信号线LrN可以位于选择开关3的同一侧作为示例。单元阵列电路2还包括第一接触插塞34及第二接触插塞35；第三晶体管T3背离第四晶体管T4一端的有源柱31作为选择开关3的第二输入端经由第一接触插塞34连接至列选择信号线Lc，第三晶体管T3与第四晶体管T4之间的有源柱31作为选择开关3的输出端经由第二接触插塞35连接至存储单元选择线4，第四晶体管T4背离第三晶体管T3的一端有源柱31作为选择开关3的第三输入端，与第一电位线相连接，并用于连接第一电位Vlow。示例地，单元阵列电路2中多个选择开关3可以对称设置，且沿第二方向相邻的选择开关3可以共用第一电位线，且连接至同一列选择信号线Lc。

在一些实施例中，存储单元选择线包括字线或位线。

请参考图7或图8，在存储单元选择线包括字线WL的实施例中，选择开关3可以位于三维堆叠存储阵列的上方，也可以位于三维堆叠存储阵列的下方，或者，也可以为选择开关3中的一个晶体管位于三维堆叠存储阵列的上方，另一个晶体管位于三维堆叠存储阵列的下方，例如，具有第一晶体管T1及第二晶体管T2的选择开关3中，第一晶体管T1位于三维堆叠存储阵列的上方，第二晶体管T2位于三维堆叠存储阵列的下方。图7中示出了具有第一晶体管T1及第二晶体管T2的选择开关3用于具有1T1C结构的三维堆叠存储阵列的上方作为示例，图8中示出了具有第三晶体管T3及第四晶体管T4的选择开关3用于具有1T1C结构的三维堆叠存储阵列的上方作为示例。

请参考图9，在一些实施例中，存储单元选择线包括字线WL；至少一功能电路中：沿行方向相邻的两列字线WL均经由对应的选择晶体管连接至一沿列方向延伸的位线BL；其中，同一层功能电路中位线BL均连接至一沿行方向延伸的公用位线BLc，不同层功能电路中位线BL连接至不同公用位线BLc。

请参考图11，在一些实施例中，存储单元选择线包括字线WL；至少一功能电路中：同一列字线WL均经由对应的选择晶体管连接至一沿列方向延伸的位线BL；以及不同列字线WL经由对应的选择晶体管连接至不同的位线BL；其中，同一层功能电路中位线BL均连接至一沿行方向延伸的公用位线BLc，不同层功能电路中位线BL连接至不同公用位线BLc。从而实现位线BL与字线WL开启时序的控制。

请继续参考图11，在一些实施例中，功能电路还包括位线控制开关7，位线控制开关7与位线BL对应设置；同一层功能电路中位线BL均经由对应的位线控制开关7连接至一沿行方向延伸的公用位线BLc。

请参考图9至图12，根据一些实施例，提供了一种三维存储器，三维存储器包括上述任一实施例中的三维存储芯片阵列电路；以及沿垂直衬底方向层叠的多层功能层，功能层包括行列排布的多个存储单元SU；一功能层中，沿平行衬底的列方向相邻的存储单元SU对应的存储单元选择线相互绝缘，均沿垂直衬底方向延伸；沿垂直衬底方向相邻的存储单元SU共用一沿垂直衬底方向延伸的存储单元选择线。

在上述实施例的三维存储器中，包括多层功能层，功能层包括行列排布的多个存储单元SU，单元阵列电路2包括行选择信号线Lr、列选择信号线Lc、选择开关3及行列排布的沿垂直衬底方向延伸的存储单元选择线；至少一功能电路中，至少一单元阵列电路2的选择开关3与存储单元选择线对应设置，选择开关3的第一输入端与对应的行选择信号线Lr连接，选择开关3的第二输入端与对应的列选择信号线Lc连接，选择开关3的第三输入端连接至第一电位Vlow，选择开关3的输出端连接至对应的存储单元选择线，用于经由行选择信号线Lr及列选择信号线Lc共同控制选择开关3的导通或关断，以选中或未选中对应的存储单元选择线，以实现同时进行多个单元阵列电路2的读取操作，提升器件的读取效率。

请参考图10及图12，在一些实施例中，功能层内具有沿垂直衬底的方向延伸的字线WL，沿第一方向延伸的公共位线BLc，沿第二方向延伸的位线BL，以及多个存储单元SU；存储单元SU包括选择晶体管91，选择晶体管91包括环绕所述字线WL的第一半导体层912和位于所述字线WL和所述第一半导体层912之间的第一栅介质层911；存储单元SU还包括电容器，电容器包括位于第一半导体层912沿第一方向背离选择晶体管91的侧壁的有源层92，至少覆盖所述有源层92侧壁的介电层94，以及覆盖介电层94的电极层93；功能层内还具有绝缘层95，绝缘层95填充各存储单元SU与位线BL、及公共位线BLc之间的空隙，介电层94还覆盖绝缘层95背离选择晶体管91的侧壁。

请继续参考图10及图12，在一些实施例中，功能电路还包括位线控制开关7，位线控制开关7与位线BL对应设置，位线控制开关7包括沿垂直衬底的方向延伸的栅极导电层71、环绕所述栅极导电层71的第二栅介质层72、以及环绕所述第二栅介质层72的第二半导体层73；同一层功能电路中位线BL均经由对应的位线控制开关7连接至一沿行方向延伸的公用位线BLc。示例地，行方向与第二方向平行。功能电路还包括与位线控制开关7相连接的位线控制线74，位线控制线74垂直于衬底。示例地，不同层位线控制开关7的栅极导电层71垂直连接形成一根位线控制线74。

请参考图9及图10，示例地，至少一功能电路中：沿行方向相邻的两列字线WL均经由对应的选择晶体管91连接至一沿列方向延伸的位线BL；其中，同一层功能电路中位线BL均经由位线控制开关7连接至一沿行方向延伸的公用位线BLc，不同层功能电路中位线BL经由位线控制开关7连接至不同公用位线BLc。位线控制开关7经由位线控制线74连接至对应的列选择信号线Lc。示例地，列方向与第三方向平行。

示例地，同一层功能电路中，位线BL均经由位线控制开关7连接至一沿行方向延伸的公用位线BLc，位线控制开关7经由位线控制线74连接至对应的列选择信号线Lc。

请参考图11及图12，示例地，至少一功能电路中：同一列字线WL均经由对应的选择晶体管91连接至一沿列方向延伸的位线BL；以及不同列字线WL经由对应的选择晶体管91连接至不同的位线BL；其中，同一层功能电路中位线BL均经由位线控制开关7连接至一沿行方向延伸的公用位线BLc，不同层功能电路中位线BL连接至不同公用位线BLc。功能电路还包括与位线控制开关7相连接的位线连接线75，位线连接线75经由位线控制线74连接至外部的解码器电路，从而实现位线BL与字线WL开启时序的控制。

示例地，至少一功能电路中：相邻2列字线WL均经由对应的选择晶体管91连接至一沿列方向延伸的位线BL，位线BL经由位线控制开关7连接至一沿行方向延伸的公用位线BLc，位线控制开关7经由位线连接线75连接至外部的解码器电路，用于实现位线BL与字线WL开启时序的控制。

请参考图13，在一些实施例中，三维存储器还包括第一三维存储芯片阵列电路81、第二三维存储芯片阵列电路82，以及沿行方向排布的读出放大器83；第一三维存储芯片阵列电路81、第二三维存储芯片阵列电路82均包括上述任一实施例中的三维存储芯片阵列电路；第一三维存储芯片阵列电路81、第二三维存储芯片阵列电路82位于读出放大器83的沿列方向相对的两侧；第一三维存储芯片阵列电路81与读出放大器83的第一输入端连接，第二三维存储芯片阵列电路82与读出放大器83的第二输入端连接。以使第一三维存储芯片阵列电路81、第二三维存储芯片阵列电路82共用读出放大器83。

根据一些实施例，还提供了一种电子设备，包括上述任一实施例中的存储器，例如数据存储设备、影印机、网络设备、家用电器、仪器仪表、手机、电脑等具备数据存储功能的设备。该电子设备可以包括壳体以及设置在壳体内的电路板、集成在电路板上的存储器。电子设备中还可以包括其他必要的元件或部件，本公开实施例对此不作限定。

上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (19)

1.一种三维存储芯片阵列电路，其特征在于，包括衬底、以及沿垂直所述衬底方向层叠的至少一层功能电路，所述功能电路包括行列排布的多个单元阵列电路；所述单元阵列电路包括行选择信号线、列选择信号线、选择开关及行列排布的存储单元选择线；

至少一所述功能电路中，至少一所述单元阵列电路的所述选择开关，与所述存储单元选择线对应设置，所述选择开关被配置为：第一输入端与对应的行选择信号线连接，第二输入端与对应的列选择信号线连接，输出端连接至对应的存储单元选择线，用于经由所述行选择信号线及所述列选择信号线共同控制所述选择开关的导通或关断，以选中或未选中对应的存储单元选择线。

2.根据权利要求1所述的三维存储芯片阵列电路，其特征在于，所述选择开关的第三输入端连接至所述第一电位。

3.根据权利要求1或2所述的三维存储芯片阵列电路，其特征在于，所述选择开关包括2个晶体管，被配置为：所述2个晶体管的栅极连接至所述行选择信号线，其中一个所述晶体管的源极连接至所述列选择信号线，另一个晶体管的源极连接至第一电位，所述2个晶体管的漏极相连接并均连接至所述存储单元选择线。

4.根据权利要求1或2所述的三维存储芯片阵列电路，其特征在于，所述选择开关包括：

第一晶体管，被配置为：栅极作为所述选择开关的第一输入端并与对应的行选择信号线连接，源极作为所述选择开关的第三输入端并连接至所述第一电位，漏极作为所述选择开关的输出端并连接至对应的存储单元选择线；

第二晶体管，被配置为：栅极与所述第一晶体管的栅极连接，源极作为所述选择开关的第二输入端并与对应的列选择信号线连接，漏极与所述第一晶体管的漏极连接；

所述第一晶体管与所述第二晶体管的沟道类型不同。

5.根据权利要求4所述的三维存储芯片阵列电路，其特征在于，所述单元阵列电路中：选中存储单元选择线对应的选择开关被配置为行选择信号线连接至第二电位且列选择信号线连接至第三电位；以及

未选中存储单元选择线对应的选择开关被配置为行选择信号线连接至所述第三电位且列选择信号线连接至所述第二电位；

其中，所述第三电位的幅值大于所述第一电位的幅值、所述第二电位的幅值。

6.根据权利要求5所述的三维存储芯片阵列电路，其特征在于，所述第一晶体管为N型晶体管，所述第二晶体管为P型晶体管；

所述第二电位用于使所述第二晶体管导通；

所述第三电位用于使所述第一晶体管导通。

7.根据权利要求1或2所述的三维存储芯片阵列电路，其特征在于，所述选择开关包括：

第三晶体管，被配置为：栅极与对应的互补行选择信号线连接，源极作为所述选择开关的第三输入端并连接至所述第一电位，漏极作为所述选择开关的输出端并连接至对应的存储单元选择线；

第四晶体管，被配置为：栅极作为所述选择开关的第一输入端并与对应的行选择信号线连接，源极作为所述选择开关的第二输入端并与对应的列选择信号线连接，漏极与所述第三晶体管的漏极连接；

所述互补行选择信号线与所述行选择信号线传输互为反相的信号，所述第三晶体管与所述第四晶体管的沟道类型相同。

8.根据权利要求7所述的三维存储芯片阵列电路，其特征在于，所述第三晶体管及所述第四晶体管均为N型晶体管；

所述单元阵列电路中：选中存储单元选择线对应的选择开关被配置为行选择信号线及列选择信号线均连接至所述第三电位；以及

未选中存储单元选择线对应的选择开关被配置为行选择信号线及列选择信号线均连接至所述第二电位；

其中，所述第三电位的幅值大于所述第一电位的幅值、所述第二电位的幅值。

9.根据权利要求1或2所述的三维存储芯片阵列电路，其特征在于，所述功能电路中：沿行方向相邻的单元阵列电路共用沿所述行方向延伸的行选择信号线，沿列方向相邻的单元阵列电路共用沿所述列方向延伸的列选择信号线；

所述功能电路还包括：

多个行选择开关，同一行所述选择开关经由共用的行选择信号线连接至对应的行选择开关；以及

多个列选择开关，同一列所述选择开关经由共用的列选择信号线连接至对应的列选择开关。

10.根据权利要求9所述的三维存储芯片阵列电路，其特征在于，所述存储单元选择线被配置为电连接沿所述垂直衬底方向层叠的x层存储单元；

所述功能电路包括m行、n列的单元阵列电路；

其中，经由一所述行选择开关、一所述列选择开关控制一所述行选择信号线及一所述列选择信号线来共同控制所述选择开关导通，以选中对应的存储单元选择线并同时选中q个存储单元，q＝mnx；q、m_、x及n均为正整数。

11.根据权利要求1或2所述的三维存储芯片阵列电路，其特征在于，所述存储单元选择线包括字线或位线。

12.根据权利要求1或2所述的三维存储芯片阵列电路，其特征在于，所述存储单元选择线包括字线；至少一所述功能电路中：

同一列所述字线均经由对应的选择晶体管连接至一沿列方向延伸的位线；以及

不同列所述字线经由对应的选择晶体管连接至不同的位线；

其中，同一层所述功能电路中位线均连接至一沿行方向延伸的公用位线，不同层所述功能电路中位线连接至不同公用位线。

13.根据权利要求12所述的三维存储芯片阵列电路，其特征在于，所述功能电路还包括：

位线控制开关，与所述位线对应设置；同一层所述功能电路中位线均经由对应的位线控制开关连接至一沿行方向延伸的公用位线。

14.根据权利要求1或2所述的三维存储芯片阵列电路，其特征在于，所述存储单元选择线包括字线；至少一所述功能电路中：

沿行方向相邻的两列所述字线均经由对应的选择晶体管连接至一沿列方向延伸的位线；

其中，同一层所述功能电路中位线均连接至一沿行方向延伸的公用位线，不同层所述功能电路中位线连接至不同公用位线。

15.根据权利要求13所述的三维存储芯片阵列电路，其特征在于，所述功能电路还包括与所述位线控制开关相连接的位线控制线，同一层所述功能电路中，所述位线均经由所述位线控制开关连接至一沿行方向延伸的所述公用位线，所述位线控制开关经由所述位线控制线连接至对应的所述列选择信号线。

16.根据权利要求13所述的三维存储芯片阵列电路，其特征在于，所述功能电路还包括与所述位线控制开关相连接的位线控制线及位线连接线，至少一功能电路中：相邻2列所述字线均经由对应的所述选择晶体管连接至一沿列方向延伸的所述位线，所述位线经由所述位线控制开关连接至一沿行方向延伸的所述公用位线，所述位线控制开关经由所述位线控制线和所述位线连接线连接至外部的解码器电路，用于实现所述位线与所述字线开启时序的控制。

17.一种三维存储器，其特征在于，包括权利要求1-16任一项所述的三维存储芯片阵列电路；以及沿垂直衬底方向层叠的多层功能层，所述功能层包括行列排布的多个存储单元；

一所述功能层中，沿平行衬底的列方向相邻的所述存储单元对应的所述存储单元选择线相互绝缘，均沿所述垂直衬底方向延伸；

沿所述垂直衬底方向相邻的所述存储单元共用一沿所述垂直衬底方向延伸的所述存储单元选择线。

18.根据权利要求17所述的三维存储器，其特征在于，还包括第一三维存储芯片阵列电路、第二三维存储芯片阵列电路，以及沿行方向排布的读出放大器；

所述第一三维存储芯片阵列电路、所述第二三维存储芯片阵列电路均包括所述三维存储芯片阵列电路；

所述第一三维存储芯片阵列电路、所述第二三维存储芯片阵列电路位于所述读出放大器的沿列方向相对的两侧；

所述第一三维存储芯片阵列电路与所述读出放大器的第一输入端连接，所述第二三维存储芯片阵列电路与所述读出放大器的第二输入端连接。

19.一种电子设备，其特征在于，包括：

权利要求17或18所述的三维存储器。