CN1143316C - 铁电存储器装置 - Google Patents
铁电存储器装置 Download PDFInfo
- Publication number
- CN1143316C CN1143316C CNB998089885A CN99808988A CN1143316C CN 1143316 C CN1143316 C CN 1143316C CN B998089885 A CNB998089885 A CN B998089885A CN 99808988 A CN99808988 A CN 99808988A CN 1143316 C CN1143316 C CN 1143316C
- Authority
- CN
- China
- Prior art keywords
- transistor
- short
- circuit
- memory cell
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Abstract
本发明涉及具有由许多存储器单元组成的存储器单元阵列的一种铁电存储器装置,这些存储器单元分别具有至少一个选择晶体管(TG1,TG2)和一个存储电容器(CF1,CF2),并且是经字线(WL)和位线(BL,bBL)可控制的。跨每个存储电容器(CF1,CF2)有一支短路晶体管(SG1,SG2),以便保护存储电容器(CF1,CF2)免受干扰脉冲。
Description
技术领域
本发明涉及具有由许多存储器单元组成的存储器单元阵列的一种铁电存储器装置,这些存储器单元分别具有至少一个选择晶体管和一个存储电容器,并且是经字线和位线可控制的。
背景技术
众所周知,非易失铁电存储器装置基于铁电效应,此效应尽管缺少外电场,却保持绝缘体之内的偶极子的极化。换言之,所存储信息的保持正好要求,不允许施加电场到存储器装置的存储电容器上。
但是在集成电路中不能避免,在铁电存储电容器的电极上特别是由于寄生元件出现小的电压差。按存储电容器电介质的极化不同,和按电压差的极性不同,这些电压差加强或减弱电介质的极化。
电压差也可以称为干扰脉冲。因此取决于干扰脉冲的数目和/或幅度,或多或少强烈地减弱所存储的信息。在最坏情况下,在读出存储器装置时甚至导致错误评估,这实际上相当于数据损失。
以下借助图10详述这一点,在此图中画出了铁电存储电容器的磁滞曲线。此磁滞曲线表明,在施加电压V=0的情况下,存在着能够存储信息的两种极化状态P。如果例如由于干扰脉冲19,极化从点17移向点18,并且在干扰脉冲衰减之后重新有电压0,极化则不回到点17,而是更确切地说移向位于点17之下的点20。因此多个干扰脉冲可能造成最后丢失信息。
在存储器装置运行期间,干扰脉冲的耦合也取决于,应用哪种存储器装置方案。
在所谓的VDD/2方案中,尤其是在所有铁电存储电容器的一个共同电极上的,例如在开关存储器装置时的,电压波动的电容耦合和反向PN结的泄漏电流导致干扰脉冲。
在脉冲方案中,脉冲电极排(Elektrodenschiene)的对未选择存储器单元电容的过偶合专门造成干扰脉冲。
此外,在VDD/2方案和脉冲方案中,选择晶体管或传输门的电荷注入和电容耦合造成干扰脉冲。
最后在NAND方案中,晶体管上的电压降,通过在存储器单元的读出和写入时出现的电流引起干扰脉冲。
对于在VDD/2方案中的泄漏电流问题有两种解决方案出发点:这两者基于,不是连续地,就是循环地通过存储器单元的选择晶体管补充供应通过反向的PN结流出的电荷。但是只要不访问存储器装置,选择晶体管的连续的接通才是可能的。也就是如果进行对存储器装置的访问,则只有存储器单元阵列的一个字线是允许有源的,而必须关断所有另外的字线。然后,在存储器访问之后,必须重新接通所有的字线,这通过高的电容负荷造成功率需求的巨大上升。选择晶体管的循环接通也有缺点,即通过循环之间的泄漏电流出现存储电容器上的干扰脉冲,在任何情况下在其幅度上可以限制这些干扰脉冲。增加困难的还有,反向PN结的泄漏电流不仅承受着强烈的波动,而是也随着温度显著地上升。
在脉冲方案中,为了节省芯片面积和尽可能小地构成存储器装置,大多将比在读出和写入访问时动用的,双倍那么多的存储电容器连接到一个共同的电极排上。为了回避这一点,因此必须显著地增大存储器单元的基面,这却是出于成本原因不应追求的。
在存储器单元的NAND类似的装置上解决反向PN结的泄漏电流问题,也可以与VDD/2方案结合地采用这种装置。可是然后在存储器单元的读出和写入时,由于晶体管的有限电阻在相邻单元上出现干扰脉冲。
对于在VDD/2和脉冲方案中出现的选择晶体管的电荷注入和电容耦合的问题,目前还没有令人满意的解决方案。可是在将来,此问题可能带来较少的困难,因为场效应晶体管的沟道电荷随着增大的集成密度总是进一步地减少。
图11还展示现有的,在其上互补存储信息的双晶体管双电容器存储器单元(2T2C存储器单元),这拥有不需要基准单元的优点。
图12中展示了一种单晶体管单电容器存储器单元(1T1C存储器单元)。不仅对于″开放的″位线布置,而且对于″折叠的″位线布置均可以采用这种存储器单元。在两种情况下基准电压对于读出信号的评估是必要的。
不仅2T2C存储器单元,而且1T1C存储器单元是适合于VDD/2方案的,而且也是适用于脉冲方案的。
图11和12在细节上示出字线WL,位线BL或bBL,供电导线PL,具有电容Cferro和选择晶体管TG1,TG2的铁电存储电容器CF1和CF2。
在采用这种存储器单元的所有存储器装置上,与作为存储器装置基础的哪个方案无关,出现由于干扰脉冲导致的上述问题。
发明内容
因此基于本发明的任务在于,创立一种铁电存储器装置,在此存储器装置上可靠地避免了由干扰脉冲引起的信息损失。
为了解决此任务,本发明提供一种具有由许多存储器单元构成的存储器单元阵列的铁电存储器装置,这些存储器单元分别由一个选择晶体管、一个短路晶体管和一个存储电容器构成,并且可经字线和经位线进行控制,其中,在每个存储单元中,将具有可控制线路的所述短路晶体管设置在该存储单元的所述存储电容器的电极之间,其特征在于,
-所述短路晶体管具有不同于所述选择晶体管的一个另外的起始电压,和
-所述选择晶体管的控制接头和所述短路晶体管的控制接头与所述字线相连接。
为了避免干扰脉冲的不利影响,因而在按本发明的存储器装置上,对于每个铁电存储电容器,安排能够短路铁电存储电容器电极的一个附加的晶体管。这个附加的晶体管可以或者是像选择晶体管那样相同类型的,也就是例如在N沟道场效应晶体管中的具有正起始电压(Einsatzspannung)的一个增强型晶体管,或者但是也可以以优先的方式,是在N沟道场效应晶体管中的具有负起始电压的耗尽型晶体管。耗尽型晶体管是特别有利的,因为通过它,不仅在有源的运行状态下,而且在关断状态下,以法拉第笼的形式提供对铁电存储电容器用的有效的保护。
此外在巧妙地选择起始电压时可以保证,与1T1C存储器单元相比存储器装置不需要附加的面积。
存储电容器可以作为选择晶体管之上的叠层电容器布置,或者错开地作为选择晶体管旁边的″补偿″电容器布置。
用于运行铁电存储器装置的一种方法,其特征在于,在读出或写入过程之后,通过经短路晶体管的控制,使存储电容器的两个电极到相同的电位上。
附图说明
以下借助于附图详述本发明。所展示的:
图1为按本发明的一个第一实施例的铁电存储器装置的电路图,此存储器装置具有带短路晶体管的2T2C单元,
图2为具有12F2和折叠位线的2T2C单元的示意性俯视图,
图3为具有16F2,短路晶体管和折叠位线的2T2C单元的示意性俯视图,
图4为图3或9的单元的剖面图,
图5为按本发明的一个第二实施例的铁电存储器装置的电路图,此存储器装置具有带短路晶体管的1T1C单元,
图6为具有折叠位线的1T1C单元的俯视图,
图7为具有16F2,短路晶体管和折叠位线的1T1C单元的示意性俯视图,
图8为具有带8F2,短路晶体管和折叠位线系统结构的1T1C单元的存储器装置,
图9为具有8F2,短路晶体管和折叠位线的1T1C单元的示意性俯视图,
图10为在铁电存储器的磁滞曲线,
图11为现有2T2C单元的电路图,和
图12为现有1T1C单元的电路图。
图10至12是在开始时已经阐述过的。以下在说明图1至9时对于互相对应的部分采用像图10至12中的相同的相关号。
具体实施方式
图1展示按本发明一个第一实施例的,按本发明铁电存储器装置的存储器单元。此存储器单元,还拥有附加于图11的现有存储器单元的短路晶体管SG1,SG2,这些短路晶体管用它们的源极漏极线路分别跨接存储电容器CF1,CF2,并且是经控制线SL可控制的。短路晶体管SG1,SG2可以是增强型的,或耗尽型的,但是在此情况下优先耗尽型,因为此耗尽型既在有源运行状态下,也在关断状态下作为″法拉第″笼保证铁电电容器CF1或CF2用的有效保护。
图2展示具有折叠位线的2T2C存储单元的俯视图,在此情况下专门表示了位线接点1,有源面积2,用于接点接通的插头(Plug)或插塞(Stoepsel)3,底板电极(Bodenelektrode)4和字线5。当像在两个相邻传输门用的动态存储器上那样利用通向位线的接点时,在此存储器单元所需要的单元面积为12F2。″F″在此意味着″特征尺寸″的缩写,并且是各工艺的最小可分辨的结构大小。
图2,3,6,7和9分别展示互相类似的存储器装置,在此情况下在这些图中为了较好的清晰性删去了位线。这些位线在所述的图中在从位线接点1通向位线接点1的水平方向上,或是经作为矩形画入的,表示下电极的位线接点分布,使得电容器是布置在位线下方的,或是稍微在垂直方向错开地分布,这使得电容器在位线下方的布置,和电容器在位线上方的布置成为可能。
在展示2T2C单元的图3中,在细节上附加地还展示了短路导线6和极板接点7。如已提及的那样,图6表示具有折叠位线和8F2面积需求的1T1C单元,和图7表示具有短路晶体管和折叠位线以及16F2面积需求的1T1C存储单元。最后图9展示具有短路晶体管和折叠位线以及8F2面积需求的1T1C单元,在此情况下在这里采用增强型的场效应晶体管28和耗尽型的场效应晶体管29。
随着引入两个短路晶体管SG1和SG2,从这些晶体管通向共同电极PL的附加接触点是必要的。同样可以由两个相邻存储器单元的短路晶体管共同利用此接触点。图3中展示了一种相应的装置,在此情况下在这里通过双重利用共同的接触点,单元面积仅仅从12F2提高到16F2。
图4展示通过具有图3短路晶体管的2T2C存储器单元的剖面图,在此情况下在此图中存储电容器是放在位线BL下方的。此外在图4中还展示了例如由p型导电硅制成的半导体本体8,n+导电区9,例如由SBT(钽酸锶铋)或PZT(钛酸铅锆)制的铁电电介质10,上电极11,和示意地以实线的,在图3的实施例上为短路导线的和在图9的实施例上为耗尽型字线的导线12,以及在图3和9的两个实施例上展示了增强型的字线13。图4原则上在此表示通过图3的剖面A/B,或通过图9的剖面C/D。最后从图4中还可以看到共同电极用的极板接触点14。
对于极板接触点14的制造可以应用以下的工艺流程。
在淀积铁电电介质10之后刻蚀极板接触点14用的孔。然后才淀积和结构化相应的极板导线。因此只要极板导线用的淀积工艺也是适合于填充接点孔的,可以在附加的工艺步骤中避免极板导线接触点孔的分开的填充。
图5展示具有短路晶体管SG的1T1C存储单元的电路图。对于这种短路晶体管SG又可以采用增强型或耗尽型的场效应晶体管。短路晶体管SG用它的源极漏极线路又跨接铁电电容器CF的两个电极,并且是用它的栅极连接到控制线SL上的。
上面已经论述过的图6和7展示具有折叠位线的1T1C存储器单元的,或具有短路晶体管和折叠位线的1T1C存储器单元的俯视图。从这些图中可以看出,与具有8F2面积的1T1C存储器单元的面积需求相比,在具有短路晶体管的1T1C存储器单元上的面积需求以倍数2增长到了16F2。
但是如果对于短路晶体管SG采用具有不同于选择晶体管的另外起始电压的场效应晶体管,或采用耗尽型场效应晶体管的话,可以大大降低按图7的,具有短路晶体管1T1C存储器单元的这种大的面积需求。除了对铁电电容器的耗尽型场效应晶体管上的″法拉第″笼的已提及优点外,然后也就是存在着将字线和控制线SL的功能统一在一条导线上的可能性。在图8中用字线WL0,WL1,WL2,WL3和位线BL0,bBL0,BL1和bBL1,选择晶体管TG和短路晶体管SG,以及存储电容Cferro示意地展示了具有带短路晶体管和8F2面积需求的1T1C存储器单元的一个相应存储器单元装置。存储器单元在此是如此互相连接的,不仅选择晶体管TG,而且短路晶体管SG是连接在用作为字线和控制线的导线上的。在此,选择晶体管TG和短路晶体管SG是交替地连接到此导线上的。
从图9的俯视图中可以看出,具有短路晶体管的这种1T1C存储器单元的面积需求仅为8F2。又通过图4给出了图9存储器单元的剖面图C/D。
以下应借助于图8阐述N沟道场效应晶体管的、按本发明铁电存储器装置的作用原理。在此的前提在于,耗尽型场效应晶体管的起始电压比共用电极PL上的电压负值是更负的。
如果接通存储器装置,所有的字线WL则位于0伏上。然后共同电极PL首先从0伏升高到电压VDD/2上。由于耗尽型场效应晶体管的起始电压现在是相应地选择为强负性的,即使在共用电极PL已充电到电压VDD/2上之后,这些场效应晶体管也还导电。因此铁电存储电容器的所有电极是短路的。
为了现在能访问某些存储器单元,将相应的字线,也就是例如将字线WL2从0伏充电到整个供电电压VDD或者更高,由此将所希望的铁电电容器与相应的位线BL连接。如果这些位线位于大于或小于共用电极PL电位的电位上的话,则在所选择电容器和所属位线BL之间实现电荷平衡。但是在这一点出现之前,却必须关断短路着所选择电容器的短路栅极。通过在相应字线上的、也就是例如字线WL3上的负电位实现这一点。通过此负电位仅仅关断所希望的耗尽型场效应晶体管。
同样与字线WL3连接的增强型场效应晶体管曾通过0伏的备用电位是已经关断的,并且通过负电位只是还使之更加高阻。
最后在评估读出信号和读出信号的放大之后,将所选择的字线,例如将字线WL2重新放电到0伏,这重新将所选择的存储器单元从位线脱开。为了重新建立电极与所选择存储器单元的短路,将与相应耗尽型场效应晶体管连接的字线,也就是在本实例中将字线WL3重新返回到0伏上。
一种另外的可能性在于,例如首先调节在位线上的共用电极上的电压,并且然后接通短路栅极,采用的办法是使字线WL3成为0伏。然后最后将字线WL2放电到0伏,以便将所选择的存储器单元重新从位线脱开。
按本发明具有短路晶体管的铁电存储器装置的主要优点在于,没有在存储器单元阵列中的附加的位置需求,而能可靠地避免干扰脉冲的起因。附加地,耗尽型场效应晶体管在其关断状态下对于铁电电容器是一种理想的保护。
采用耗尽型场效应晶体管的一个其它的优点在于,当在备用作业中和在存储器装置的关断状态下,铁电存储电容器的两个电极是低阻连接时,较不明显地出现磁滞曲线沿电压轴的、由老化造成的移动。
Claims (4)
1.具有由许多存储器单元构成的存储器单元阵列的铁电存储器装置,这些存储器单元分别由一个选择晶体管(TG1,TG2)、一个短路晶体管(SG1,SG2)和一个存储电容器(CF1,CF2)构成,并且可经字线(WLi)和经位线(BL,bBL)进行控制,其中,在每个存储单元中,将具有可控制线路的所述短路晶体管设置在该存储单元的所述存储电容器(CF1,CF2)的电极之间,其特征在于,
-所述短路晶体管(SG)具有不同于所述选择晶体管(TG)的一个另外的起始电压,和
-所述选择晶体管(TG)的控制接头和所述短路晶体管(SG)的控制接头与所述字线(WLi)相连接。
2.按照权利要求1所述的铁电存储器装置,其特征在于,所述选择晶体管(TG)和所述短路晶体管(SG)是交替地连接到所述字线(WLi)上
3.按照权利要求1或2所述的铁电存储器装置,其特征在于,所述短路晶体管(SG,SG1,SG2)由耗尽型场效应晶体管构成。
4.按照权利要求1或2所述的铁电存储器装置,其特征在于,所述存储电容器(CF)作为叠层电容器是设置在所述选择晶体管(TG)之上的。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19832994.6 | 1998-07-22 | ||
DE19832994A DE19832994C2 (de) | 1998-07-22 | 1998-07-22 | Ferroelektrische Speicheranordnung |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1310844A CN1310844A (zh) | 2001-08-29 |
CN1143316C true CN1143316C (zh) | 2004-03-24 |
Family
ID=7874932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB998089885A Expired - Fee Related CN1143316C (zh) | 1998-07-22 | 1999-07-05 | 铁电存储器装置 |
Country Status (8)
Country | Link |
---|---|
US (1) | US6424558B2 (zh) |
EP (1) | EP1103051B1 (zh) |
JP (1) | JP2002521779A (zh) |
KR (1) | KR100554211B1 (zh) |
CN (1) | CN1143316C (zh) |
DE (2) | DE19832994C2 (zh) |
TW (1) | TW548652B (zh) |
WO (1) | WO2000005720A1 (zh) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19929308C1 (de) | 1999-06-25 | 2000-11-09 | Siemens Ag | Verfahren zur Herstellung einer ferroelektrischen Speicheranordnung |
DE10005619A1 (de) * | 2000-02-09 | 2001-08-30 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit Speicherzellen mit ferroelektrischem Speichereffekt |
DE10016726A1 (de) | 2000-04-04 | 2001-10-18 | Infineon Technologies Ag | Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung |
DE10017368B4 (de) | 2000-04-07 | 2005-12-15 | Infineon Technologies Ag | Verfahren zum Betrieb eines integrierten Speichers |
US6411555B1 (en) * | 2001-03-19 | 2002-06-25 | Micron Technology, Inc. | Reference charge generator, a method for providing a reference charge from a reference charge generator, a method of operating a reference charge generator and a dram memory circuit formed using memory cells having an area of 6f2 |
US20040119105A1 (en) * | 2002-12-18 | 2004-06-24 | Wilson Dennis Robert | Ferroelectric memory |
JP4061597B2 (ja) * | 2004-07-14 | 2008-03-19 | セイコーエプソン株式会社 | 強誘電体メモリ装置及び電子機器 |
JP4088975B2 (ja) * | 2004-07-14 | 2008-05-21 | セイコーエプソン株式会社 | 強誘電体メモリ装置及び電子機器 |
DE102004042171A1 (de) * | 2004-08-31 | 2006-04-20 | Infineon Technologies Ag | Schutzschaltung für nichtflüchtige, elektrostatisch sensitive Speicher |
CN100390901C (zh) * | 2006-04-21 | 2008-05-28 | 北京大学深圳研究生院 | 铁电动态随机存储器单管单元阵列的编程方法 |
FR2904029B1 (fr) | 2006-07-21 | 2008-08-29 | Simu Sas | Dispositif de commande d'un organe de debrayage d'un actionneur electrique |
CN101252018B (zh) * | 2007-09-03 | 2010-06-02 | 清华大学 | 采用新型时序操作的铁电编程信息存储单元的时序操作方法 |
CN101271728B (zh) * | 2008-04-22 | 2011-05-11 | 清华大学 | 一种抑制小信号干扰的铁电存储器存储阵列结构 |
US7848131B2 (en) * | 2008-10-19 | 2010-12-07 | Juhan Kim | High speed ferroelectric random access memory |
US9412705B2 (en) * | 2011-06-27 | 2016-08-09 | Thin Film Electronics Asa | Short circuit reduction in a ferroelectric memory cell comprising a stack of layers arranged on a flexible substrate |
US9552864B1 (en) * | 2016-03-11 | 2017-01-24 | Micron Technology, Inc. | Offset compensation for ferroelectric memory cell sensing |
US10580510B2 (en) * | 2017-12-22 | 2020-03-03 | Nanya Technology Corporation | Test system and method of operating the same |
US11088170B2 (en) | 2019-11-25 | 2021-08-10 | Sandisk Technologies Llc | Three-dimensional ferroelectric memory array including integrated gate selectors and methods of forming the same |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0197016A (ja) | 1987-10-09 | 1989-04-14 | Fujitsu Ltd | 半導体集積回路装置 |
US4999519A (en) | 1987-12-04 | 1991-03-12 | Hitachi Vlsi Engineering Corporation | Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier |
US5121353A (en) * | 1989-07-06 | 1992-06-09 | Kabushiki Kaisha Toshiba | Ferroelectric capacitor memory circuit MOS setting and transmission transistor |
US5224069A (en) * | 1989-07-06 | 1993-06-29 | Kabushiki Kaisha Toshiba | Ferroelectric capacitor memory circuit MOS setting and transmission transistors |
US5151622A (en) | 1990-11-06 | 1992-09-29 | Vitelic Corporation | CMOS logic circuit with output coupled to multiple feedback paths and associated method |
JP3278981B2 (ja) * | 1993-06-23 | 2002-04-30 | 株式会社日立製作所 | 半導体メモリ |
US5424975A (en) * | 1993-12-30 | 1995-06-13 | Micron Technology, Inc. | Reference circuit for a non-volatile ferroelectric memory |
JP3183076B2 (ja) * | 1994-12-27 | 2001-07-03 | 日本電気株式会社 | 強誘電体メモリ装置 |
US6256220B1 (en) * | 1997-09-15 | 2001-07-03 | Celis Semiconductor Corporation | Ferroelectric memory with shunted isolated nodes |
US5959878A (en) * | 1997-09-15 | 1999-09-28 | Celis Semiconductor Corporation | Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same |
US6147895A (en) * | 1999-06-04 | 2000-11-14 | Celis Semiconductor Corporation | Ferroelectric memory with two ferroelectric capacitors in memory cell and method of operating same |
-
1998
- 1998-07-22 DE DE19832994A patent/DE19832994C2/de not_active Expired - Fee Related
-
1999
- 1999-07-05 JP JP2000561619A patent/JP2002521779A/ja not_active Ceased
- 1999-07-05 WO PCT/DE1999/002071 patent/WO2000005720A1/de active IP Right Grant
- 1999-07-05 EP EP99945910A patent/EP1103051B1/de not_active Expired - Lifetime
- 1999-07-05 CN CNB998089885A patent/CN1143316C/zh not_active Expired - Fee Related
- 1999-07-05 KR KR1020017000864A patent/KR100554211B1/ko not_active IP Right Cessation
- 1999-07-05 DE DE59905214T patent/DE59905214D1/de not_active Expired - Fee Related
- 1999-07-20 TW TW088112280A patent/TW548652B/zh not_active IP Right Cessation
-
2001
- 2001-01-22 US US09/767,804 patent/US6424558B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20010012213A1 (en) | 2001-08-09 |
US6424558B2 (en) | 2002-07-23 |
CN1310844A (zh) | 2001-08-29 |
KR20010053585A (ko) | 2001-06-25 |
DE19832994A1 (de) | 2000-01-27 |
DE19832994C2 (de) | 2003-02-13 |
DE59905214D1 (de) | 2003-05-28 |
WO2000005720A1 (de) | 2000-02-03 |
JP2002521779A (ja) | 2002-07-16 |
EP1103051B1 (de) | 2003-04-23 |
EP1103051A1 (de) | 2001-05-30 |
TW548652B (en) | 2003-08-21 |
KR100554211B1 (ko) | 2006-02-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1143316C (zh) | 铁电存储器装置 | |
US6483737B2 (en) | Ferroelectric memory device | |
US6333866B1 (en) | Semiconductor device array having dense memory cell array and heirarchical bit line scheme | |
US5850091A (en) | Semiconductor memory device and method of reading a data therefrom | |
JPH0834257B2 (ja) | 半導体メモリセル | |
US11527551B2 (en) | Memory cell arrangements and methods thereof | |
KR0173855B1 (ko) | 데이타 저장셀에 강유전체를 사용하는 반도체 집적회로 장치 | |
CN112820334A (zh) | 具有电路的集成组合件 | |
CN112289355B (zh) | 具有垂直晶体管的存储器阵列及其形成 | |
CN1263142C (zh) | 动态记忆胞元 | |
CN1320660C (zh) | 数字输出跟随器、数字储存组件以及静态随机存取内存 | |
US20190378556A1 (en) | Semiconductor memory device, power decoupling capacitor array thereof, and memory system having the same | |
US6404667B1 (en) | 2T-1C ferroelectric random access memory and operation method thereof | |
CN116249348B (zh) | 存储器及其访问方法、电子设备 | |
US20140219008A1 (en) | Semiconductor Memory Device with Hierarchical Bitlines | |
KR100348576B1 (ko) | 강유전체 메모리 | |
CN1171313C (zh) | 由阻性铁电存储单元组成的存储装置 | |
EP1509952A2 (en) | Variable capacitances for memory cells within a cell group | |
KR100268888B1 (ko) | 비휘발성 강유전체 메모리 소자 | |
CN1479923A (zh) | 存储设备及其操作方法 | |
US11887690B2 (en) | Signal development circuitry layouts in a memory device | |
US20240032306A1 (en) | Memory cells and arrangements thereof | |
CN117095724A (zh) | 三维存储芯片阵列电路、三维存储器及电子设备 | |
Hirose et al. | 1-Mbit 3D DRAM Using a Monolithically Stacked Structure of a Si CMOS and Heterogeneous IGZO FETs | |
KR100581073B1 (ko) | 셀 그룹내의 메모리 셀에 대한 가변 캐패시턴스 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040324 |