KR100268888B1 - 비휘발성 강유전체 메모리 소자 - Google Patents
비휘발성 강유전체 메모리 소자 Download PDFInfo
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- 239000003990 capacitor Substances 0.000 claims abstract description 218
- 230000004888 barrier function Effects 0.000 claims abstract description 26
- 239000004020 conductor Substances 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 claims description 318
- 238000000034 method Methods 0.000 claims description 51
- 239000000758 substrate Substances 0.000 claims description 42
- 239000004065 semiconductor Substances 0.000 claims description 38
- 239000011229 interlayer Substances 0.000 claims description 30
- 238000002955 isolation Methods 0.000 claims description 29
- 230000002093 peripheral effect Effects 0.000 claims description 16
- 238000010438 heat treatment Methods 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 108010020053 Staphylococcus warneri lipase 2 Proteins 0.000 claims 11
- 238000000151 deposition Methods 0.000 claims 6
- 238000000059 patterning Methods 0.000 claims 3
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000000149 penetrating effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 42
- 238000010586 diagram Methods 0.000 description 20
- 239000012535 impurity Substances 0.000 description 15
- 239000000463 material Substances 0.000 description 12
- 239000007769 metal material Substances 0.000 description 8
- 230000010287 polarization Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
본 발명은 셀 플레이트 라인을 별도로 구성하지 않는 강유전체 메모리의 효율적인 레이 아웃 설계 그리고 제조 공정을 제시한 비휘발성 강유전체 메모리 소자에 관한 것으로, 그 구성은 서로 격리되는 반도체 기판의 제 1,2 활성 영역들을 제 1 방향으로 가로질러 형성되는 제 1,2 스플리트 워드라인들; 상기 제 1 스플리트 워드라인의 양측 제 1 활성 영역과 제 2 스플리트 워드라인의 양측 제 2 활성 영역에 각각 형성되는 소오스/드레인과; 제 1,2 스플리트 워드라인상에 적층되는 베리어 물질층,커패시터 제 1 전극층,강유전체층과; 상기 제 2 활성 영역의 소오스/드레인의 어느 한쪽에 연결되어 제 1 스플리트 워드라인상에 형성되는 어느 하나의 커패시터 제 2 전극층 그리고 상기 제 1 활성 영역의 소오스/드레인의 어느 한쪽에 연결되어 제 2 스플리트 워드라인상에 형성되는 다른 하나의 커패시터 제 2 전극층과; 상기 제 1 활성 영역의 소오스/드레인의 다른 한쪽에 연결되고 제 1,2 스플리트 워드라인에 제 2 방향으로 수직 교차하여 형성되는 제 1 비트라인 그리고 제 2 활성 영역의 소오스/드레인의 다른 한쪽에 연결되고 제 1,2 스플리트 워드라인에 제 2 방향으로 수직 교차하여 형성되는 제 2 비트라인을 포함하여 이루어진다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 셀 플레이트 라인을 별도로 구성하지 않는 강유전체 메모리의 효율적인 레이 아웃 설계 그리고 제조 공정을 제시한 비휘발성 강유전체 메모리 소자에 관한 것이다.
일반적으로 반도체 기억 소자로 많이 사용되는 DRAM(Dynamic Random Access Memory)정도의 데이터 처리 속도를 갖고 전원의 OFF시에도 데이터가 보존되는 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)이 차세대 기억 소자로 주목받고 있다.
FRAM은 DRAM과 거의 같은 구조를 갖는 기억 소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용하여 전계를 제거해도 데이터가 지워지지 않도록한 기억 소자이다.
즉, 도 1의 히스테리시스 루프에서와 같이, 전계에 의해 유기된 분극이 전계를 제거해도 자발 분극의 존재로 인하여 소멸되지 않고 일정량(d,a 상태)을 유지하고 있는 것을 알 수 있다. 이 d,a 상태를 각각 1,0 으로 대응시켜 기억 소자로 응용한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 강유전체 메모리에 관하여 설명하면 다음과 같다.
도 2는 종래 기술의 강유전체 메모리의 단위 셀 구성도이고, 도 3은 종래 기술의 강유전체 메모리의 셀 어레이 구성도이다. 그리고 도 4는 종래 기술의 강유전체 메모리의 동작 파형도이다.
강유전체 박막을 이용한 FRAM의 가장 이상적인 구조는 DRAM과 유사한 구조를 갖는 것이나, 이는 새로운 전극 물질 및 베리어(Barrier)재료가 제시되지 않으면 해결이 어려운 집적도 문제를 갖고 있다.
집적도 측면에서 문제를 일으키는 이유는 커패시터를 실리콘 기판 또는 폴리 실리콘 위에 직접 형성할 수 없어 동일 용량의 DRAM보다 면적이 커지기 때문이다.
그리고 강유전체에 전계를 반복해서 인가하여 분극 반전을 되풀이 하면 잔류 분극량이 감소하는 박막의 피로 현상(Fatigue)이 발생하여 신뢰성 측면에서 문제가 있다.
이와 같은 현실적인 모든 사항(대체 전극 물질의 개발 정도,집적도,강유전체 박막의 안정성,동작 신뢰성 등의)을 고려하여 제시된 것이 도 2에서와 같은 구조의 FRAM이다.
도 2에서와 같은 종래 기술의 FRAM은 먼저, 워드 라인(WL)(5)에 각 게이트가 공통으로 연결되는 NMOS의 제 1 트랜지스터(T1)(1),제 2 트랜지스터(T2)(3)와, 강유전체를 사용한 제 1 강유전체 커패시터(C1)(2),제 2 강유전체 커패시터(C2)(4)로 구성된다.
여기서, 제 1 트랜지스터(1)의 드레인과 소오스는 비트 라인(Bit_n)(6)과 노드1(N1)에 각각 연결되고 제 2 트랜지스터(3)의 드레인과 소오스는 /비트 라인(BitB_n)(7)과 노드2(N2)에 각각 연결된다.
그리고 제 1 강유전체 커패시터(2)의 양쪽 전극은 노드1(N1)과 셀 플레이트 라인(CPL)(8)연결되고, 제 2 강유전체 커패시터(4)의 양쪽 전극은 노드2(N2)와 셀 플레이트 라인(CPL)(8)에 연결된다.
이와 같은 구조를 갖는 종래 기술의 FRAM은 도 3에서와 같은 형태로 셀 어레이가 구성된다.
즉, Row 방향으로는 워드 라인과 플레이트 라인이 서로 평행으로 배치되며 칼럼 방향으로는 비트라인과 /비트 라인이 서로 평행하게 배치되어 있다.
각각의 메모리 셀들은 로우와 칼럼이 교차하는 곳에 위치하게 된다.
각각의 메모리 셀은 로우와 칼럼이 둘다 선택되는 것에 의해 액세스가 가능하다.
이와 같은 회로 구조를 갖는 종래 기술의 FRAM의 동작은 다음과 같다.
도 4에서와 같이, 칩인에이블 신호인 CSBpad 신호를 High에서 Low로 인에이블시키면 어드레스의 디코딩이 시작된다.
워드 라인에 인가되는 워드라인 구동신호가 Low에서 High로 천이되어 셀이 선택된다.
여기서, 워드 라인이 활성화되어 메모리 셀 데이터가 비트라인과 /비트 라인에 실리기전에 비트 라인과 /비트 라인들은 등전위에 관한 제어 신호 EQ 신호에 의해 VSS 레벨로 등전위 상태가 된다.
이어, 워드라인 구동신호를 Low에서 High로 인에이블 시키므로써 선택된 메모리셀이 비트라인과 /비트라인에 전기적으로 연결된다.
선택된 메모리 셀이 비트라인과 /비트라인에 연결되면 플레이트 라인(P/L)에 High 펄스를 인가하여 강유전체 커패시터에 저장된 데이터가 비트라인과 /비트라인에 실리게된다.
이상태에서 센스앰프 인에이블 신호 SAN(센스앰프의 NMOS 트랜지스터를 on시키기 위한)가 Low에서 High로, SAP(센스앰프의 PMOS 트랜지스터를 on시키기 위한)가 High에서 Low로 천이되어 비트라인과 /비트라인의 전압을 증폭하게 된다.
이와 같이 데이터 읽기 동작에서 파괴된 데이터를 복구하기 위하여 워드라인이 활성화된 상태에서 CSBpad 신호를 High에서 Low로 디져블시킨다.
CSBpad 신호가 High에서 Low로 디져블되고 플레이트 라인에 인가되는 신호가 High에서 Low로 천이되면서 메모리 셀의 파괴된 데이터를 재저장해주게 된다.
이와 같은 종래 기술의 FRAM은 워드 라인과 플레이트 라인이 각각 구성되어 메모리 셀의 구조가 복잡해지고 면적을 많이 차지하게 되는 문제점이 있다.
워드라인과 플레이트 라인이 다른 제어 신호를 받으므로써 데이터의 입출력 동작에서 제어 신호의 컨트롤이 어려워진다.
본 발명은 이와 같은 종래 기술의 FRAM의 문제점을 해결하기 위하여 안출한 것으로, 셀 플레이트 라인을 별도로 구성하지 않는 강유전체 메모리의 효율적인 레이 아웃 설계 및 제조 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도
도 2는 종래 기술의 강유전체 메모리의 단위 셀 구성도
도 3은 종래 기술의 강유전체 메모리의 셀 어레이 구성도
도 4는 종래 기술의 강유전체 메모리의 동작 파형도
도 5는 본 발명에 따른 강유전체 메모리의 단위 셀 구성도
도 6은 본 발명에 따른 강유전체 메모리의 셀 어레이 구성도
도 7은 본 발명에 따른 강유전체 메모리의 동작 파형도
도 8은 본 발명의 제 1 실시예에 따른 레이 아웃 설계시의 블록 구분을 나타낸 구성도
도 9a내지 도 9p는 본 발명의 제 1 실시예에 따른 강유전체 메모리의 레이 아웃 구성 및 공정 단면도
도 10a내지 도 10q는 본 발명의 제 1 실시예에 따른 강유전체 메모리의 다른 레이 아웃 구성 및 공정 단면도
도 11은 본 발명의 제 2 실시예에 따른 레이 아웃 설계시의 블록 구분을 나타낸 구성도
도 12a내지 도 12i는 본 발명의 제 2 실시예에 따른 강유전체 메모리의 레이 아웃 구성 및 공정 단면도
도 13a내지 도 13i는 본 발명의 제 2 실시예에 따른 강유전체 메모리의 다른 레이 아웃 구성 및 공정 단면도
도 14는 본 발명의 제 3 실시예에 따른 레이 아웃 설계시의 블록 구분을 나타낸 구성도
도 15a내지 도 15r은 본 발명의 제 3 실시예에 따른 강유전체 메모리의 레이아웃 구성 및 공정 단면도
도면의 주요부분에 대한 부호의 설명
90. 반도체 기판 91. 소자 격리층
92. 게이트 산화막 93a.93b. 제 1,2 스플리트 워드라인
94. 베리어 도전물질층 95. 커패시터 제 1 전극층
96. 소오스/드레인 영역 97a.97b.97c. 제 1,2,3 산화막
98. 평탄화 절연층 99. 강유전체층
100. 커패시터 제 2 전극층 101.103. 콘택홀
104a.104b. 제 1,2 비트라인
셀 플레이트 라인을 별도로 구성하지 않는 강유전체 메모리의 효율적인 레이 아웃 설계 그리고 제조 공정을 관한 본 발명의 비휘발성 강유전체 메모리 소자는 서로 격리되는 반도체 기판의 제 1,2 활성 영역들을 제 1 방향으로 가로질러 형성되는 제 1,2 스플리트 워드라인들; 상기 제 1 스플리트 워드라인의 양측 제 1 활성 영역과 제 2 스플리트 워드라인의 양측 제 2 활성 영역에 각각 형성되는 소오스/드레인과; 제 1,2 스플리트 워드라인상에 적층되는 베리어 물질층,커패시터 제 1 전극층,강유전체층과; 상기 제 2 활성 영역의 소오스/드레인의 어느 한쪽에 연결되어 제 1 스플리트 워드라인상에 형성되는 어느 하나의 커패시터 제 2 전극층 그리고 상기 제 1 활성 영역의 소오스/드레인의 어느 한쪽에 연결되어 제 2 스플리트 워드라인상에 형성되는 다른 하나의 커패시터 제 2 전극층과; 상기 제 1 활성 영역의 소오스/드레인의 다른 한쪽에 연결되고 제 1,2 스플리트 워드라인에 제 2 방향으로 수직 교차하여 형성되는 제 1 비트라인 그리고 제 2 활성 영역의 소오스/드레인의 다른 한쪽에 연결되고 제 1,2 스플리트 워드라인에 제 2 방향으로 수직 교차하여 형성되는 제 2 비트라인을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 비휘발성 강유전체 메모리 소자에 관하여 상세히 설명하면 다음과 같다.
도 5는 본 발명에 따른 강유전체 메모리의 단위 셀 구성도이고,도 6은 본 발명에 따른 강유전체 메모리의 셀 어레이 구성도이다. 그리고 도 7은 본 발명에 따른 강유전체 메모리의 동작 파형도이다.
먼저, 셀 플레이트 라인을 별도로 구성하지 않는 본 발명의 강유전체 소자의 단위 셀 구조에 관하여 설명하면 다음과 같다.
도 5에서와 같이, 단위 SWL 메모리 셀당 2개의 데이터를 저장할 수 있으며 SWL1과 SWL2의 한쌍이 한 개의 Row에 해당하며 Bit_n, Bit_n+1의 한쌍이 2개의 칼럼을 구성한다.
즉, 서로 평행하게 반복 구성되는 제 1,2 스플리트 워드라인(SWL1)(SWL2)과, 제 1 스플리트 워드라인(SWL1)에 게이트가 연결되는 제 1 트랜지스(T1)와, 제 2 스플리트 워드라인(SWL2)에 게이트가 연결되는 제 2 트랜지스터(T2)과, 제 1 트랜지스터(T1)의 한쪽 전극이 연결되어 제 1,2 스플리트 워드라인(SWL1)(SWL2)에 수직하게 구성되는 비트라인(Bit_n)과, 제 2 트랜지스터(T2)의 한쪽 전극이 연결되어 비트라인(Bit_n)에 평행하고 제 1,2 스플리트 워드라인(SWL1)(SWL2)에 수직하게 구성되는 비트라인(Bit_n+1)과, 제 1 트랜지스터(T1)의 다른쪽 전극에 한쪽 전극이 연결되고 제 2 스플리트 워드라인(SWL2)에 다른쪽 전극이 연결되는 제 1 강유전체 커패시터(FC1)와, 제 2 트랜지스터(T2)의 다른쪽 전극에 한쪽 전극이 연결되고 제 1 스플리트 워드라인(SWL1)에 다른쪽 전극이 연결되는 제 2 강유전체 커패시터(FC2)로 단위셀이 구성된다.
이와 같은 단위 셀이 반복되어 도 6에서와 같은 구조로 셀 어레이가 구성된다.
이와 같은 구조를 갖는 본 발명의 FRAM의 데이터 입출력 동작은 다음과 같다.
도 7의 동작 파형도에서와 같이, 제 1,2 스플리트 워드라인(SWL1)(SWL2)의 구동 신호(SWLS1)(SWLS2)가 모두 High인 구간에서 쓰기 모드일 경우 로직 `0'가 저장되고 한쪽만이 High일 때 로직 `1'을 각각 제 1,2 강유전체 커패시터(FC1)(FC2)에 각각 저장할 수 있다.
읽기 모드에서는 제 1,2 강유전체 커패시터(FC1)(FC2)에 저장되어 있던 데이터가 비트라인(Bit_n),비트라인(Bit_n+1)에 실리게 된다.
제 1 강유전체 커패시터(FC1)에 로직`0'이, 제 2 강유전체 커패시터(FC2)에 로직`1'이 저장되어 있다면 비트라인(Bit_n)에 실리는 전압은 비트라인(Bit_n+1)에 실리는 전압보다 전압상승이 작아진다.
이는 제 2 강유전체 커패시터(FC2)에 로직`1'이 저장되어 있을 경우 로직`1'이 로직`0'상태로 바뀌면서 많은 잔류 분극 전하가 비트라인(Bit_n+1)에 실리게되어 전압을 더 크게 상승시키기 때문이다.
따라서, 로직`1'에서 로직`0'으로 분극 파괴가 일어나는 제 2 강유전체 커패시터(FC2)에 데이터를 재저장해주어야 한다.
반대로 제 1 강유전체 커패시터(FC1)에 로직`1'이, 제 2 강유전체 커패시터(FC2)에 로직`0'의 값이 저장된 상태이면 제 1,2 스플리트 워드라인(SWL1)(SWL2)의 구동 신호(SWLS1)(SWLS2)가 모두 High일 때 제 1 강유전체 커패시터(FC1)의 로직`1'이 로직`0'으로 바뀌어 저장된 데이터가 파괴된다.
이와 같이, 제 1,2 강유전체 커패시터(FC1)(FC2)에 파괴된 로직`1'을 재저장하기 위해서는 다음과 같은 추가적인 타이밍 펄스가 필요하다.
제 1 강유전체 커패시터(FC1)에 로직`1'이, 제 2 강유전체 커패시터(FC2)에 로직`0'의 상태가 저장되어 있었다면, 제 1 강유전체 커패시터(FC1)에 로직`1'을 재저장해주기 위해서는 제 1 스플리트 워드라인(SWL1)에는 High 신호를 인가하고 제 2 스플리트 워드라인(SWL2)에는 Low 신호를 인가해야 한다.
이는 비트라인(Bit_n)의 High 데이터가 SWLS1에 의해 on되어 있는 제 1 트랜지스터(T1)를 통해 제 1 강유전체 커패시터(FC1)의 한쪽 전극에 High 전압을 가하고 반대쪽의 기준 전극에 SWLS2에 의해 Low 전압을 가하여 제 1 강유전체 커패시터(FC1)에 로직`1'을 재저장하기 위한 것이다.
그리고 제 1 강유전체 커패시터(FC1)에 로직`0'이, 제 2 강유전체 커패시터(FC2)에 로직`1'의 상태가 저장되어 있었다면, 제 2 강유전체 커패시터(FC2)에 로직`1'을 재저장해주기 위해서는 제 1 스플리트 워드라인(SWL1)에는 Low 신호를 인가하고 제 2 스플리트 워드라인(SWL2)에는 High 신호를 인가해야 한다.
이는 비트라인(Bit_n)의 High 데이터가 SWLS2에 의해 on되어 있는 제 2 트랜지스터(T2)를 통해 제 2 강유전체 커패시터(FC2)의 한쪽 전극에 High 전압을 가하고 반대쪽의 기준 전극에 SWLS1에 의해 Low 전압을 가하여 제 2 강유전체 커패시터(FC2)에 로직`1'을 재저장하기 위한 것이다.
쓰기 모드에서의 로직`1'의 저장 동작 역시, 읽기 모드의 동작에서와 같다.
즉, 제 1 강유전체 커패시터(FC1)에 로직`1'을 저장하기 위해서는 SWLS1은 High 신호를, SWLS2는 Low 신호를 인가한다.
제 2 강유전체 커패시터(FC2)에 로직`1'을 저장하기 위해서는 SWLS1은 Low 신호를, SWLS2는 High 신호를 인가한다.
이와 같은 읽기 및 쓰기 모드의 동작을 하는 본 발명의 SWL 구조의 FRAM은 워드 라인 드라이버에 SWL1,SWL2를 기본 한쌍으로 하여 같이 연결되어 반복되는 어레이로 이루어진다.
SWL 셀 어레이 구조에서 워드 라인 한 개만을 인에이블 시킬 수 없고 반드시 SWL1,SWL2 두 개를 동시에 인에이블 시키는 구조를 갖는다.
SWL1_n,SWL2_n이 한상이 되고, SWL1_n+1,SWL2_n+1이 한쌍이 되고 이러한 구조가 계속 반복된다.
이와 같은 구조를 갖는 본 발명의 SWL 셀 어레이의 레이 아웃 설계 및 제조 공정에 관하여 설명하면 다음과 같다.
도 8은 본 발명의 제 1 실시예에 따른 레이 아웃 설계시의 블록 구분을 나타낸 구성도이다.
본 발명의 제 1 실시예에서는 각각의 단위 SWL 셀(두개의 데이터를 저장할 수 있는 기본 단위)을 A와 B의 두 개의 블록으로 정의하여 각각의 블록을 다음과 같이 설계한 것이다.
소자 격리층에 의해 격리되는 활성 영역(A 블록)과 그에 이웃하는 다른 활성 영역(B 블록)에 걸쳐서 단위 SWL 셀을 형성하는데, A 블록에는 제 1 트랜지스터(T1),제 1,2 강유전체 커패시터(FC1)(FC2),비트 라인(Bit_n), 노드 1(N1)을 형성하고, B 블록에는 제 2 트랜지스터(T2),제 1,2 강유전체 커패시터(FC1)(FC2),비트라인(Bit_n+1),노드 2(N2)를 형성한 것이다.
상기와 같은 레이 아웃상의 구조를 갖는 본 발명의 제 1 실시예에 따른 단면 구조는 다음과 같다.
소자 격리 영역에 형성되는 소자 격리층(91)에 의해 정의되는 활성 영역을 포함하는 반도체 기판(90)과, 게이트 산화막(92)에 의해 기판과 절연되어 활성 영역을 제 1 방향으로 가로질러 형성되는 제 1,2 스플리트 워드라인(93a)(93b) 및 그들 양측 반도체 기판(90)에 형성되는 소오스/드레인 영역(96)과, 제 1,2 스플리트 워드라인(93a)(93b)상에 동일 크기로 적층되는 베리어 도전물질층(94),커패시터 제 1 전극층(95)과, 제 1,2 스플리트 워드라인(93a)(93b)과 그들상의 베리어 도전물질층(94),커패시터 제 1 전극층(95)의 측면 일부에 형성되는 제 1 산화막(97a)과, 제 1 산화막(97a)과 동일 높이로 제 1,2 스플리트 워드라인(93a)(93b)들사이를 매립하여 형성되는 SOG층(98)과, 상기 커패시터 제 1 전극층(95)상에 형성되는 강유전체층(99),커패시터 제 2 전극층(100)과, 상기 커패시터 제 2 전극(100a)과 소오스/드레인 영역(96)의 어느 한 영역에 콘택되는 콘택 플러그층(102)과, 제 2,3 산화막(97b)(97c)에 의해 주변층들과 절연되어 활성 영역으로 제 2 방향으로 소오스/드레인 영역(96)의 다른 한 영역에 콘택되어 형성되는 제 1,2 비트라인(104a)(104b)를 포함하여 구성된다.
이와 같이 하나의 SWL 단위 셀을 구성하는 하나의 트랜지스터(T1) 및 다른 트랜지스터(T2)에 한쪽 전극이 연결되는 강유전체 커패시터(FC2)가 구성되고 다른 하나의 트랜지스터(T2) 및 트랜지스터(T1)에 한쪽 전극이 연결되는 강유전체 커패시터(FC1)는 상기 구성과 동일하게 이에 대칭적으로 이웃하는 다른 활성 영역에 구성된다.
여기서, 반도체 기판(91)을 장축과 단축을 갖는 직사각 형태의 블록들이 반복된다고 정의하고, 어느 한점에서 모두 인접하는 4개의 블록을 시계 방향으로 첫번째를 A 블록, 두번째를 B 블록, 세번째를 A 블록, 네번째를 B 블록이라 하고 이들이 복수개 반복된다고 할 때, 하나의 활성 영역은 소자 격리층(91)에 의해 A 블록과 그에 대각선 방향으로 인접하는 다른 A 블록에 걸쳐 형성된다.
그리고 하나의 활성 영역에 이웃하는 다른 하나의 활성 영역은 A 블록에 수평 방향으로 인접하는 B 블록과 이 B 블록에 대각선 방향으로 인접하고 A 블록에 수직 방향으로 인접하는 다른 B 블록에 걸쳐서 형성된다.
그리고 하나의 SWL 단위 셀은 A 블록의 활성 영역과 A 블록에 수평 방향으로 인접하는 B 블록의 활성 영역에 두 개의 트랜지스터가 각각 형성되고 두 개의 강유전체 커패시터가 각각 형성되어 진다.
상기 설명에서 제 1 방향은 A,B 블록의 장축 방향에 수직한 방향이고, 제 2 방향은 A,B 블록의 장축 방향이다.
이와 같은 본 발명의 제 1 실시예에 따른 SWL 셀의 레이 아웃 구성 및 제조 공정에 관하여 첨부된 도면을 참고하여 설명하면 다음과 같다.
도 9a내지 도 9p는 본 발명의 제 1 실시예에 따른 강유전체 메모리의 레이 아웃 구성 및 공정 단면도이다.
먼저, 도 9a에서와 같이, 반도체 기판(90)의 소정 영역에 필드 산화 공정으로 소자 격리층(91)을 형성하여 셀 트랜지스터들 및 강유전체 커패시터등이 형성될 활성 영역을 정의한다.
이어, 도 9b에서와 같이, 하나의 SWL 단위셀을 구성하는 제 1,2 스플리트 워드라인(SWL1)(SWL2)을 형성하기 위하여 활성 영역이 정의된 반도체 기판(90)의 전면에 게이트 산화막(92),게이트 형성용 폴리 실리콘층(93),베리어 도전물질층(94),커패시터 제 1 전극층(95)을 차례로 형성한다.
그리고 포토리소그래피 공정으로 상기의 적층 구조물을 선택적으로 식각하여 제 1,2 스플리트 워드라인(93a)(93b)을 형성한다.
상기 베리어 도전물질층(94)은 후속되는 열처리 공정에서 산화되어 고저항을 갖는 물질층으로 바뀔 수 있는데, 이에 따른 문제 발생을 막기 위하여 주변회로(Peripheral Circuit)영역에서 커패시터 제 1 전극층(95)과 패터닝된 게이트 형성용 물질층(93)을 서로 콘택시킨다.
그리고 커패시터 제 1 전극층(95)은 Pt 등의 금속을 사용하여 형성한다.
이어, 도 9c에서와 같이, 상기 패터닝된 제 1,2 스플리트 워드라인(93a)(93b)을 마스크로하여 노출된 활성 영역에 N+불순물을 주입하고 열처리 과정을 거쳐 소오스/드레인 영역(96)을 형성한다.
그리고 도 9d에서와 같이, 제 1,2 스플리트 워드라인(93a)(93b)이 형성된 전면에 얇은 두께를 갖는 제 1 산화막(97a)을 증착한다.
이어, 도 9e에서와 같이, 상기 얇은 두께를 갖는 제 1 산화막(97a)상에 평탄화 절연층(98)을 형성한다.
이때, 평탄화 절연층(98)은 제 1,2 스플리트 워드라인(93a)(93b)들 사이를 채우게 되고 SOG 또는 BPSG를 사용하여 제 1,2 스플리트 워드라인(93a)(93b)들 사이를 채운다.
그리고 도 9f 및 도 9g에서와 같이, 상기 평탄화 절연층(98)을 SOG를 사용할 경우 800 ~ 900℃에서 열처리하여 부피를 20 ~ 30% 축소시켜 후속되는 열처리 공정에서 흘러내려 소자의 특성이 저하되는 일이 없도록한다.
이와 같이, 평탄화 절연층(98)의 점도를 향상시킨후에 에치백 공정으로 평탄화 절연층(98)을 일정 두께 제거한다.
이때, 상기 커패시터 제 1 전극층(95)상의 제 1 산화막(97a) 역시 제거되어 커패시터 제 1 전극층(95)이 노출된다.
이어, 도 9h에서와 같이, 노출된 커패시터 제 1 전극층(95)을 포함하는 전면에 강유전체층(99)을 형성한다.
그리고 도 9i에서와 같이, 상기 강유전체층(99)의 전면에 Pt 금속을 증착하여 커패시터 제 2 전극층(100)을 형성한다.
이어, 도 9j에서와 같이, 상기 커패시터 제 2 전극층(100)을 선택적으로 패터닝하여 커패시터의 플레이트 전극으로 사용되는 커패시터 제 2 전극(100a)을 형성한다.
그리고 도 9k에서와 같이, 패터닝된 커패시터 제 2 전극(100a)을 포함하는 전면에 제 2 산화막(97b)을 형성한다.
이어, 도 9l에서와 같이, 상기 제 1,2 스플리트 워드라인(93a)(93b)의 양측에 형성된 소오스/드레인의 어느 한쪽 불순물 영역상의 제 2 산화막(97b),강유전체층(99),평탄화 절연층(98),제 1 산화막(97a)을 선택적으로 제거하여 커패시터의 한쪽 전극을 셀 트랜지스터의 한쪽 전극에 콘택시키기 위한 콘택홀(101)을 형성한다.
그리고 도 9m에서와 같이, 상기 콘택홀(101)을 매립하는 콘택 플러그층(102)을 형성한다.
이어, 도 9n에서와 같이, 상기 콘택 플러그층(102)을 포함하는 전면에 제 3 산화막(97c)를 증착한다.
그리고 도 9o에서와 같이, 상기 제 1,2 스플리트 워드라인(93c)(93b)의 양측에 형성된 소오스/드레인의 다른 한쪽 불순물 영역상의 제 3 산화막(97a),제 2 산화막(97b),강유전체층(99),평탄화 절연층(98),제 1 산화막(97a)을 선택적으로 제거하여 비트라인을 셀 트랜지스터의 다른쪽 전극에 콘택시키기 위한 콘택홀(103)을 형성한다.
이어, 도 9p에서와 같이, 상기 콘택홀(103)을 포함하는 전면에 비트라인 형성용 금속 물질층을 형성하고 선택적으로 패터닝하여 제 1,2 스플리트 워드라인(93a)(93b)에 수직한 방향으로 제 1,2 비트 라인(104a)(104b)을 형성한다.
이상에서 설명한 제조 공정 순서는 도 8에서와 같은 구성으로 레이 아웃을 설계하는 본 발명의 제 1 실시예에 따른 강유전체 메모리를 나타낸 것이다.
도 8에서와 같은 구성으로 레이 아웃을 설계하는 본 발명의 제 1 실시예에 따른 강유전체 메모리의 다른 단면 구조를 설명하면 다음과 같다.
소자 격리 영역에 형성되는 소자 격리층(91)에 의해 정의되는 활성 영역을 포함하는 반도체 기판(90)과, 게이트 산화막(92)에 의해 기판과 절연되어 활성 영역을 제 1 방향으로 가로질러 형성되는 제 1,2 스플리트 워드라인(93a)(93b) 및 그들 양측 반도체 기판(90)에 형성되는 소오스/드레인 영역(96)과, 제 1,2 스플리트 워드라인(93a)(93b)상에 동일 크기로 적층되는 베리어 도전물질층(94),커패시터 제 1 전극층(95)과, 제 1,2 스플리트 워드라인(93a)(93b)과 그들상의 베리어 도전물질층(94),커패시터 제 1 전극층(95)의 측면 및 반도체 기판(90)의 일부에 형성되는 제 1 산화막(97a)과, 상기 커패시터 제 1 전극층(95)상에 형성되는 강유전체층(99),커패시터 제 2 전극(100a)과, 상기 커패시터 제 2 전극(100a)과 소오스/드레인 영역(96)의 어느 한 영역에 콘택되는 연결 도전층(102a)과, 제 2,3 산화막(97b)(97c)에 의해 주변층들과 절연되어 활성 영역으로 제 2 방향으로 소오스/드레인 영역(96)의 다른 한 영역에 콘택되어 형성되는 제 1,2 비트라인(104a)(104b)를 포함하여 구성된다.
상기 제 3 산화막(97c)은 충분히 두꺼운 두께로 형성되어 상기 스플리트 워드라인(93a)(93b)들 사이의 빈공간을 매립하여 평탄도를 높인다.
이와 같이 하나의 SWL 단위 셀을 구성하는 하나의 트랜지스터(T1) 및 다른 트랜지스터(T2)에 한쪽 전극이 연결되는 강유전체 커패시터(FC2)가 구성되고 다른 하나의 트랜지스터(T2) 및 트랜지스터(T1)에 한쪽 전극이 연결되는 강유전체 커패시터(FC1)는 상기 구성과 동일하게 이에 대칭적으로 이웃하는 다른 활성 영역에 구성된다.
여기서, 반도체 기판(91)을 장축과 단축을 갖는 직사각 형태의 블록들이 반복된다고 정의하고, 어느 한점에서 모두 인접하는 4개의 블록을 시계 방향으로 첫번째를 A 블록, 두번째를 B 블록, 세번째를 A 블록, 네번째를 B 블록이라 하고 이들이 복수개 반복된다고 할 때, 하나의 활성 영역은 소자 격리층(91)에 의해 A 블록과 그에 대각선 방향으로 인접하는 다른 A 블록에 걸쳐 형성된다.
그리고 하나의 활성 영역에 이웃하는 다른 하나의 활성 영역은 A 블록에 수평 방향으로 인접하는 B 블록과 이 B 블록에 대각선 방향으로 인접하고 A 블록에 수직 방향으로 인접하는 다른 B 블록에 걸쳐서 형성된다.
상기 설명에서 제 1 방향은 A,B 블록의 장축 방향에 수직한 방향이고, 제 2 방향은 A,B 블록의 장축 방향이다.
이와 같은 단면 구조를 갖는 레이 아웃 및 공정 순서에 관하여 설명하면 다음과 같다.
도 10a내지 도 10q는 본 발명의 제 1 실시예에 따른 강유전체 메모리의 다른 레이 아웃 구성 및 공정 단면도이다.
먼저, 도 10a에서와 같이, 반도체 기판(90)의 소정 영역에 필드 산화 공정으로 소자 격리층(91)을 형성하여 셀 트랜지스터들 및 강유전체 커패시터등이 형성될 활성 영역을 정의한다.
이어, 도 10b에서와 같이, 하나의 SWL 단위셀을 구성하는 제 1,2 스플리트 워드라인(SWL1)(SWL2)을 형성하기 위하여 활성 영역이 정의된 반도체 기판(90)의 전면에 게이트 산화막(92),게이트 형성용 물질층(93),베리어 도전물질층(94),커패시터 제 1 전극층(95)을 차례로 형성한다.
그리고 포토리소그래피 공정으로 상기의 적층 구조물을 선택적으로 식각하여 제 1,2 스플리트 워드라인(93a)(93b)을 형성한다.
상기 베리어 도전물질층(94)은 후속되는 열처리 공정에서 산화되어 고저항을 갖는 물질층으로 바뀔 수 있는데, 이에 따른 문제 발생을 막기 위하여 주변회로(Peripheral Circuit)영역에서 패터닝된 커패시터 제 1 전극층(95)과 게이트 형성용 물질층(93)을 서로 콘택시킨다.
그리고 커패시터 제 1 전극층(95)은 Pt 등의 금속을 사용하여 형성한다.
이어, 도 10c에서와 같이, 상기 패터닝된 제 1,2 스플리트 워드라인(93a)(93b)을 마스크로하여 노출된 활성 영역에 N+불순물을 주입하고 열처리 과정을 거쳐 소오스/드레인 영역(96)을 형성한다.
그리고 도 10d에서와 같이, 제 1,2 스플리트 워드라인(93a)(93b)이 형성된 전면에 얇은 두께를 갖는 제 1 산화막(97a)을 증착한다.
이어, 도 10e에서와 같이, 상기 얇은 두께를 갖는 제 1 산화막(97a)상에 포토레지스트층(98a)을 형성한다.
이때, 포토레지스트층(98a)은 제 1,2 스플리트 워드라인(93a)(93b)들 사이를 채우게 된다.
그리고 도 10f 및 도 10g에서와 같이, 상기 포토레지스트층(98a)을 에치백 공정으로 일정 두께 제거하고 커패시터 제 1 전극층(95)상의 제 1 산화막(97a)을 에치백하여 커패시터 제 1 전극층(95)을 노출시킨다.
이어, 도 10h에서와 같이, 커패시터 제 1 전극층(95)상의 제 1 산화막(97a)을 제거한 상태에서 상기 포토레지스트층(98a)을 제거한다.
그리고 도 10i에서와 같이, 노출된 커패시터 제 1 전극층(95)을 포함하는 전면에 강유전체층(99)을 형성한다.
그리고 도 10j에서와 같이, 상기 강유전체층(99)의 전면에 Pt 금속을 증착하여 커패시터 제 2 전극층(100)을 형성한다.
이어, 도 10k에서와 같이, 상기 커패시터 제 2 전극층(100)을 선택적으로 패터닝하여 커패시터의 플레이트 전극으로 사용되는 커패시터 제 2 전극(100a)을 형성한다.
그리고 도 10l에서와 같이, 패터닝된 커패시터 제 2 전극(100a)을 포함하는 전면에 제 2 산화막(97b)을 형성한다.
이어, 도 10m에서와 같이, 상기 제 1,2 스플리트 워드라인(93a)(93b)의 양측에 형성된 소오스/드레인의 어느 한쪽 불순물 영역상의 제 2 산화막(97b),강유전체층(99),제 1 산화막(97a)을 선택적으로 제거하여 커패시터의 한쪽 전극을 셀 트랜지스터의 한쪽 전극에 콘택시키기 위한 콘택홀(101)을 형성한다.
그리고 도 10n에서와 같이, 상기 콘택홀(101)의 하부 바닥면과 측면 그리고 제 2 산화막(97b)의 상면 일부에 걸쳐서 연결 도전층(102a)을 형성한다.
이어, 도 10o에서와 같이, 상기 연결 도전층(102a)을 포함하는 전면에 제 3 산화막(97c)을 상기 제 1,2 스플리트 워드라인(93a)(93b)들 사이를 매립하도록 충분한 두께로 증착한다.
그리고 도 10p에서와 같이, 상기 제 1,2 스플리트 워드라인(93a)(93b)의 양측에 형성된 소오스/드레인의 다른 한쪽 불순물 영역상의 제 3 산화막(97a),제 2 산화막(97b),강유전체층(99),제 1 산화막(97a)을 차례로 제거하여 비트라인을 셀 트랜지스터의 다른쪽 전극에 콘택시키기 위한 콘택홀(103)을 형성한다.
이어, 도 10q에서와 같이, 상기 콘택홀(103)을 포함하는 전면에 비트라인 형성용 금속 물질층을 형성하고 선택적으로 패터닝하여 제 1,2 스플리트 워드라인(93a)(93b)에 수직한 방향으로 제 1,2 비트 라인(104a)(104b)을 형성한다.
그리고 레이 아웃 설계시에 블록 구분을 다르게한 본 발명의 제 2 실시예에 따른 강유전체 메모리에 대하여 설명하면 다음과 같다.
도 11은 본 발명의 제 2 실시예에 따른 레이 아웃 설계시의 블록 구분을 나타낸 구성도이다.
본 발명의 제 2 실시예에 따른 SWL 강유전체 메모리는 스플리트 워드 라인(SWL1)(SWL2)이외에 각각의 강유전체 커패시터의 한쪽 전극에 연결되는 션트 스플리트 워드라인(Shunt SWL1,2; SSWL1,2)을 형성한 것으로 이의 단위 셀 구조는 다음과 같다.
도 11에서와 같이, 단위 SWL 메모리 셀당 2개의 데이터를 저장할 수 있으며 SWL1과 SWL2의 한쌍(SSWL1,2를 포함하는)이 한 개의 Row에 해당하며 Bit_n, Bit_n+1의 한쌍이 2개의 칼럼을 구성한다.
즉, 서로 평행하게 반복 구성되는 제 1,2 스플리트 워드라인(SWL1)(SWL2)과, 상기 제 1,2 스플리트 워드라인(SWL1)(SWL2)에서 분로되는 제 1,2 션트 스플리트 워드라인(SSWL1)(SSWL2)과, 제 1 스플리트 워드라인(SWL1)에 게이트가 연결되는 제 1 트랜지스(T1)와, 제 2 스플리트 워드라인(SWL2)에 게이트가 연결되는 제 2 트랜지스터(T2)와, 제 1 트랜지스터(T1)의 한쪽 전극이 연결되어 제 1,2 스플리트 워드라인(SWL1)(SWL2)에 수직하게 구성되는 비트라인(Bit_n)과, 제 2 트랜지스터(T2)의 한쪽 전극이 연결되어 비트라인(Bit_n)에 평행하고 제 1,2 스플리트 워드라인(SWL1)(SWL2)에 수직하게 구성되는 비트라인(Bit_n+1)과, 제 1 트랜지스터(T1)의 다른쪽 전극에 한쪽 전극이 연결되고 제 2 션트 스플리트 워드라인(SSWL2)에 다른쪽 전극이 연결되는 제 1 강유전체 커패시터(FC1)와, 제 2 트랜지스터(T2)의 다른쪽 전극에 한쪽 전극이 연결되고 제 1 션트 스플리트 워드라인(SSWL1)에 다른쪽 전극이 연결되는 제 2 강유전체 커패시터(FC2)로 단위셀이 구성된다.
이와 같이 구성되는 본 발명의 제 2 실시예에서는 각각의 단위 SWL 셀(두개의 데이터를 저장할 수 있는 기본 단위)을 A와 B의 두 개의 블록으로 정의하여 각각의 블록을 다음과 같이 설계한 것이다.
소자 격리층에 의해 격리되는 활성 영역(A 블록)과 그에 이웃하는 다른 활성 영역(B 블록)에 걸쳐서 단위 SWL 셀을 형성하는데, A 블록에는 제 1 트랜지스터(T1),제 1 강유전체 커패시터(FC1),비트 라인(Bit_n), 노드 1(N1),제 1 션트 스플리트 워드라인(SSWL1)을 형성하고, B 블록에는 제 2 트랜지스터(T2),제 2 강유전체 커패시터(FC2),비트라인(Bit_n+1),노드 2(N2),제 2 션트 스플리트 워드라인(SSWL2)을 형성한 것이다.
상기와 같은 레이 아웃상의 구조를 갖는 본 발명의 제 2 실시예에 따른 단면 구조는 다음과 같다.
소자 격리 영역에 형성되는 소자 격리층(91)에 의해 정의되는 활성 영역을 포함하는 반도체 기판(90)과, 게이트 산화막(92)에 의해 기판과 절연되어 활성 영역을 제 1 방향으로 가로질러 형성되는 제 1,2 스플리트 워드라인(93a)(93b) 및 그들 양측 반도체 기판(90)에 형성되는 소오스/드레인 영역(96)과, 상기 소오스/드레인 영역(96)상의 일부를 제외하고 형성되는 제 1 층간 절연층(105a)과, 제 1,2 층간 절연층(105a)(105b)에 의해 주변층들과 절연되어 활성 영역으로 제 2 방향으로 소오스/드레인 영역(96)의 어느 한 영역에 콘택되어 형성되는 제 1,2 비트라인(104a)(104b)과, 상기 소오스/드레인 영역(96)의 다른 한 영역에 콘택되어 제 1,2 스플리트 워드라인(93a)(93b)의 상측에 실린더(바닥면+원통 기둥) 형태로 형성되는 커패시터 제 1 전극층(95)과, 상기 커패시터 제 1 전극층(95)의 내부 바닥면과 측면에 걸쳐 형성되는 강유전체(99)와, 상기 강유전체(99)가 형성된 커패시터 제 1 전극층(95)의 실린더 내부를 매립하여 형성되는 커패시터 제 2 전극층(100)과, 제 3 층간 절연층(105c)에 의해 절연되어 대응되는 커패시터 제 2 전극층(100)에 콘택되어 형성되는 제 1,2 션트 스플리트 워드라인(109a)(109b)을 포함하여 구성된다.
이와 같이 하나의 SWL 단위 셀을 구성하는 하나의 트랜지스터(T1) 및 그 트랜지스터(T1)에 한쪽 전극이 연결되는 강유전체 커패시터(FC1)가 구성되고 다른 하나의 트랜지스터(T2) 및 그 트랜지스터(T2)에 한쪽 전극이 연결되는 강유전체 커패시터(FC2)는 상기 구성과 동일하게 이에 대칭적으로 이웃하는 다른 활성 영역에 구성된다.
여기서, 반도체 기판(91)을 장축과 단축을 갖는 직사각 형태의 블록들이 반복된다고 정의하고, 어느 한점에서 모두 인접하는 4개의 블록을 시계 방향으로 첫번째를 A 블록, 두번째를 B 블록, 세번째를 A 블록, 네번째를 B 블록이라 하고 이들이 복수개 반복된다고 할 때, 하나의 활성 영역은 소자 격리층(91)에 의해 A 블록과 그에 대각선 방향으로 인접하는 다른 A 블록에 걸쳐 형성된다.
그리고 하나의 활성 영역에 이웃하는 다른 하나의 활성 영역은 A 블록에 수평 방향으로 인접하는 B 블록과 이 B 블록에 대각선 방향으로 인접하고 A 블록에 수직 방향으로 인접하는 다른 B 블록에 걸쳐서 형성된다.
상기 설명에서 제 1 방향은 A,B 블록의 장축 방향에 수직한 방향이고, 제 2 방향은 A,B 블록의 장축 방향이다.
도 11에서와 같은 구성으로 레이 아웃을 설계하는 본 발명의 제 2 실시예에 따른 강유전체 메모리의 레이 아웃 및 공정 순서에 관하여 설명하면 다음과 같다.
도 12a내지 도 12i는 본 발명의 제 2 실시예에 따른 강유전체 메모리의 다른 레이 아웃 구성 및 공정 단면도이다.
먼저, 도 12a에서와 같이, 반도체 기판(90)의 소정 영역에 필드 산화 공정으로 소자 격리층(91)을 형성하여 셀 트랜지스터들 및 강유전체 커패시터등이 형성될 활성 영역을 정의한다.
이어, 도 12b에서와 같이, 하나의 SWL 단위셀을 구성하는 제 1,2 스플리트 워드라인(SWL1)(SWL2)을 형성하기 위하여 활성 영역이 정의된 반도체 기판(90)의 전면에 게이트 산화막(92),게이트 형성용 폴리 실리콘층을 형성한다.
그리고 포토리소그래피 공정으로 선택적으로 식각하여 제 1,2 스플리트 워드라인(93a)(93b)을 형성한다.
이어, 도 12c에서와 같이, 상기 패터닝된 제 1,2 스플리트 워드라인(93a)(93b)을 마스크로하여 노출된 활성 영역에 N+불순물을 주입하고 열처리 과정을 거쳐 소오스/드레인 영역(96)을 형성한다.
그리고 도 12d에서와 같이, 제 1,2 스플리트 워드라인(93a)(93b)이 형성된 전면에 제 1 층간 절연층(105a)을 형성하고 상기 소오스/드레인 영역(96)의 어느 한쪽 불순물 영역상의 제 1 층간 절연층(105a)을 선택적으로 제거하여 비트라인 콘택홀(106)을 형성한다.
이어, 도 12e에서와 같이, 상기 비트라인 콘택홀(106)을 포함하는 제 1 층간 절연층(105a)의 전면에 비트라인 형성용 금속 물질층을 비트라인 콘택홀(106)이 완전 매립되도록 형성한다.
상기 비트라인 형성용 금속 물질층을 선택적으로 패터닝하여 제 1,2 스플리트 워드라인(93a)(93b)에 수직한 방향으로 제 1,2 비트 라인(104a)(104b)을 형성한다.
그리고 도 12f에서와 같이, 상기 제 1,2비트 라인(104a)(104b)을 포함하는 전면에 제 2 층간 절연층(105b)을 형성한다.
이어, 상기 소오스/드레인의 다른쪽 불순물 영역상의 제 2 층간 절연층(105b),제 1 비트 라인(104a)(B블록에서는 제 2 비트라인(104b)),제 1 층간 절연층(105a)을 선택적으로 제거하여 커패시터 콘택홀(107)을 형성한다.
이어, 도 12g에서와 같이, 상기 커패시터 콘택홀(107)을 포함하는 전면에 도전성 물질층,층간 절연층(도면에 도시하지 않음)을 형성하고 커패시터 형성 영역에만 남도록 층간 절연층과 도전성 물질층을 패터닝한다.
그리고 상기 패터닝되어진 층간 절연층을 포함하는 전면에 다시 도전성 물질층을 형성하고 에치백 공정을 진행하여 상기 층간 절연층의 측면에 두 번째 형성된 도전성 물질층이 측벽 형태로 남도록 하여 커패시터 제 1 전극층(95)을 형성한다.
이어, 상기 층간 절연층을 제거하고 상기 실리더 형태의 커패시터 제 1 전극층(95)이 형성된 전면에 강유전체층(99)을 형성하고 상기 실린더 내부를 매립하도록 커패시터 제 2 전극층(100)을 형성한다.
그리고 상기 커패시터 제 2 전극층(100),강유전체층(99),실린더 형태의 커패시터 제 1 전극층(95)의 일부를 일정 두께 CMP 등의 공정으로 제거하여 각 셀 단위로 커패시터를 격리한다.
이어, 도 12h에서와 같이, 상기 커패시터 제 2 전극(100)을 포함하는 전면에 제 3 층간 절연층(105c)를 형성하고 커패시터 제 2 전극(100)상의 제 3 층간 절연층(105c)의 일부를 제거하여 션트 스플리트 워드라인 콘택홀(108)을 형성한다.
그리고 상기 션트 워드라인 콘택홀(108)을 포함하는 전면에 금속층을 형성하고 선택적으로 식각하여 제 1,2 션트 스플리트 워드라인(109a)(109b)을 형성한다.
후속되는 공정에서 상기 제 1 션트 스플리트 워드라인(109a)과 제 1 스플리트 워드라인(93a)을 셀 어레이 밖의 주변회로 영역에서 콘택시켜 두 라인에 동일한 신호가 인가되도록 한다.
마찬가지로, 상기 제 2 션트 스플리트 워드라인(109b)과 제 2 스플리트 워드라인(93b)을 셀 어레이 밖의 주변회로 영역에서 콘택시켜 두 라인에 동일한 신호가 인가되도록 한다.
도 11에서와 같은 구성으로 레이 아웃을 설계하는 본 발명의 제 2 실시예에 따른 강유전체 메모리의 다른 단면 구조를 설명하면 다음과 같다.
소자 격리 영역에 형성되는 소자 격리층(91)에 의해 정의되는 활성 영역을 포함하는 반도체 기판(90)과, 게이트 산화막(92)에 의해 기판과 절연되어 활성 영역을 제 1 방향으로 가로질러 형성되는 제 1,2 스플리트 워드라인(93a)(93b) 및 그들 양측 반도체 기판(90)에 형성되는 소오스/드레인 영역(96)과, 상기 소오스/드레인 영역(96)상의 일부를 제외하고 형성되는 제 1 층간 절연층(105a)과, 제 1,2 층간 절연층(105a)(105b)에 의해 주변층들과 절연되어 활성 영역으로 제 2 방향으로 소오스/드레인 영역(96)의 어느 한 영역에 콘택되어 형성되는 제 1,2 비트라인(104a)(104b)과, 상기 소오스/드레인 영역(96)의 다른 한 영역에 콘택되어 제 1,2 스플리트 워드라인(93a)(93b)의 상측에 차례로 적층 형성되는 커패시터 제 1 전극층(95),강유전체(99),커패시터 제 2 전극층(100)과, 제 3 층간 절연층(105c)에 의해 절연되어 대응되는 커패시터 제 2 전극층(100)에 콘택되어 형성되는 제 1,2 션트 스플리트 워드라인(109a)(109b)을 포함하여 구성된다.
이와 같이 하나의 SWL 단위 셀을 구성하는 하나의 트랜지스터(T1) 및 그 트랜지스터(T1)에 한쪽 전극이 연결되는 강유전체 커패시터(FC1)가 구성되고 다른 하나의 트랜지스터(T2) 및 그 트랜지스터(T2)에 한쪽 전극이 연결되는 강유전체 커패시터(FC2)는 상기 구성과 동일하게 이에 대칭적으로 이웃하는 다른 활성 영역에 구성된다.
여기서, 반도체 기판(91)을 장축과 단축을 갖는 직사각 형태의 블록들이 반복된다고 정의하고, 어느 한점에서 모두 인접하는 4개의 블록을 시계 방향으로 첫번째를 A 블록, 두번째를 B 블록, 세번째를 A 블록, 네번째를 B 블록이라 하고 이들이 복수개 반복된다고 할 때, 하나의 활성 영역은 소자 격리층(91)에 의해 A 블록과 그에 대각선 방향으로 인접하는 다른 A 블록에 걸쳐 형성된다.
그리고 하나의 활성 영역에 이웃하는 다른 하나의 활성 영역은 A 블록에 수평 방향으로 인접하는 B 블록과 이 B 블록에 대각선 방향으로 인접하고 A 블록에 수직 방향으로 인접하는 다른 B 블록에 걸쳐서 형성된다.
상기 설명에서 제 1 방향은 A,B 블록의 장축 방향에 수직한 방향이고, 제 2 방향은 A,B 블록의 장축 방향이다.
이와 같은 단면 구조를 갖는 SWL 강유전체 메모리 소자의 레이 아웃 및 공정 순서에 관하여 설명하면 다음과 같다.
도 13a내지 도 13i는 본 발명의 제 2 실시예에 따른 강유전체 메모리의 다른 레이 아웃 구성 및 공정 단면도이다.
먼저, 도 13a에서와 같이, 반도체 기판(90)의 소정 영역에 필드 산화 공정으로 소자 격리층(91)을 형성하여 셀 트랜지스터들 및 강유전체 커패시터등이 형성될 활성 영역을 정의한다.
이어, 도 13b에서와 같이, 하나의 SWL 단위셀을 구성하는 제 1,2 스플리트 워드라인(SWL1)(SWL2)을 형성하기 위하여 활성 영역이 정의된 반도체 기판(90)의 전면에 게이트 산화막(92),게이트 형성용 폴리 실리콘층을 형성한다.
그리고 포토리소그래피 공정으로 선택적으로 게이트 형성용 폴리 실리콘층을 식각하여 제 1,2 스플리트 워드라인(93a)(93b)을 형성한다.
이어, 도 13c에서와 같이, 상기 패터닝된 제 1,2 스플리트 워드라인(93a)(93b)을 마스크로하여 노출된 활성 영역에 N+불순물을 주입하고 열처리 과정을 거쳐 소오스/드레인 영역(96)을 형성한다.
그리고 도 13d에서와 같이, 제 1,2 스플리트 워드라인(93a)(93b)이 형성된 전면에 제 1 층간 절연층(105a)을 형성하고 상기 소오스/드레인 영역(96)의 어느 한쪽 불순물 영역상의 제 1 층간 절연층(105a)을 선택적으로 제거하여 비트라인 콘택홀(106)을 형성한다.
이어, 도 13e에서와 같이, 상기 비트라인 콘택홀(106)을 포함하는 제 1 층간 절연층(105a)의 전면에 비트라인 형성용 금속 물질층을 비트라인 콘택홀(106)이 완전 매립되도록 형성한다.
상기 비트라인 형성용 금속 물질층을 선택적으로 패터닝하여 제 1,2 스플리트 워드라인(93a)(93b)에 수직한 방향으로 제 1,2 비트 라인(104a)(104b)을 형성한다.
그리고 도 13f에서와 같이, 상기 제 1,2 비트 라인(104a)(104b)을 포함하는 전면에 제 2 층간 절연층(105b)을 형성한다.
이어, 상기 소오스/드레인의 다른쪽 불순물 영역상의 제 2 층간 절연층(105b),제 1 비트 라인(104a)(B 블록에서는 제 2 비트라인(104b)),제 1 층간 절연층(105a)을 선택적으로 제거하여 커패시터 콘택홀(107)을 형성한다.
이어, 도 13g에서와 같이, 상기 커패시터 콘택홀(107)을 완전 매립하도록 제 2 층간 절연층(105b)의 전면에 커패시터 제 1 전극층(95)을 형성하고 상기 커패시터 제 1 전극층(95)상에 강유전체층(99),커패시터 제 2 전극층(100)을 형성하고 선택적으로 상기 커패시터 제 1 전극층(95),강유전체층(99),커패시터 제 2 전극층(100)을 패터닝하여 커패시터를 형성한다.
이어, 도 13h에서와 같이, 상기 커패시터 제 2 전극(100)을 포함하는 전면에 제 3 층간 절연층(105c)를 형성하고 커패시터 제 2 전극(100)상의 제 3 층간 절연층(105c)의 일부를 제거하여 션트 스플리트 워드라인 콘택홀(108)을 형성한다.
그리고 도 13i에서와 같이, 상기 션트 워드라인 콘택홀(108)을 포함하는 전면에 금속층을 형성하고 선택적으로 식각하여 제 1,2 션트 스플리트 워드라인(109a)(109b)을 형성한다.
후속되는 공정에서 상기 제 1 션트 스플리트 워드라인(109a)과 제 1 스플리트 워드라인(93a)을 셀 어레이 밖의 주변회로 영역에서 콘택시켜 두 라인에 동일한 신호가 인가되도록 한다.
마찬가지로, 상기 제 2 션트 스플리트 워드라인(109b)과 제 2 스플리트 워드라인(93b)을 셀 어레이 밖의 주변회로 영역에서 콘택시켜 두 라인에 동일한 신호가 인가되도록 한다.
그리고 레이 아웃 설계시에 단위셀의 구조 및 블록 구분을 다르게한 본 발명의 제 3 실시예에 따른 강유전체 메모리에 대하여 설명하면 다음과 같다.
도 14는 본 발명의 제 3 실시예에 따른 레이 아웃 설계시의 블록 구분을 나타낸 구성도이다.
본 발명의 제 3 실시예에 따른 SWL 강유전체 메모리는 스플리트 워드 라인(SWL1)(SWL2)이외에 각각의 강유전체 커패시터의 한쪽 전극에 연결되는 션트 스플리트 워드라인(Shunt SWL1,2; SSWL1,2)을 형성하고 하나의 셀에 커패시터를 두 개 형성한 것으로 이의 단위 셀 구조는 다음과 같다.
도 14에서와 같이, 단위 SWL 메모리 셀당 2개의 데이터를 저장할 수 있으며 SWL1과 SWL2의 한쌍(SSWL1,2를 포함하는)이 한 개의 Row에 해당하며 Bit_n, Bit_n+1의 한쌍이 2개의 칼럼을 구성한다.
즉, 서로 평행하게 반복 구성되는 제 1,2 스플리트 워드라인(SWL1)(SWL2)과, 상기 제 1,2 스플리트 워드라인(SWL1)(SWL2)에서 분로되는 제 1,2 션트 스플리트 워드라인(SSWL1)(SSWL2)과, 제 1 스플리트 워드라인(SWL1)에 게이트가 연결되는 제 1 트랜지스(T1)와, 제 2 스플리트 워드라인(SWL2)에 게이트가 연결되는 제 2 트랜지스터(T2)와, 제 1 트랜지스터(T1)의 한쪽 전극이 연결되어 제 1,2 스플리트 워드라인(SWL1)(SWL2)에 수직하게 구성되는 비트라인(Bit_n)과, 제 2 트랜지스터(T2)의 한쪽 전극이 연결되어 비트라인(Bit_n)에 평행하고 제 1,2 스플리트 워드라인(SWL1)(SWL2)에 수직하게 구성되는 비트라인(Bit_n+1)과, 제 1 트랜지스터(T1)의 다른쪽 전극에 한쪽 전극이 연결되고 제 2 스플리트 워드라인(SWL1)에 다른쪽 전극이 연결되는 하부 제 1 강유전체 커패시터(FC1-1)와, 제 1 트랜지스터(T1)의 다른쪽 전극에 한쪽 전극이 연결되고 제 2 션트 스플리트 워드라인(SSWL2)에 다른쪽 전극이 연결되는 상부 제 1 강유전체 커패시터(FC1-2)와, 제 2 트랜지스터(T2)의 다른쪽 전극에 한쪽 전극이 연결되고 제 2 스플리트 워드라인(SWL2)에 다른쪽 전극이 연결되는 하부 제 2 강유전체 커패시터(FC2-1)와, 제 2 트랜지스터(T2)의 다른쪽 전극에 한쪽 전극이 연결되고 제 1 션트 스플리트 워드라인(SSWL1)에 다른쪽 전극이 연결되는 상부 제 2 강유전체 커패시터(FC2-2)로 단위셀이 구성된다.
이와 같이 구성되는 본 발명의 제 3 실시예에서는 각각의 단위 SWL 셀(두개의 데이터를 저장할 수 있는 기본 단위)을 A와 B의 두 개의 블록으로 정의하여 각각의 블록을 다음과 같이 설계한 것이다.
소자 격리층에 의해 격리되는 활성 영역(A 블록)과 그에 이웃하는 다른 활성 영역(B 블록)에 걸쳐서 단위 SWL 셀을 형성하는데, A 블록에는 제 1 트랜지스터(T1), 상,하부 제 1 강유전체 커패시터(FC1-1)(FC1-2) 그리고 상,하부 제 2 강유전체 커패시터(FC2-1)(FC2-2),비트 라인(Bit_n), 노드 1(N1),제 1 션트 스플리트 워드라인(SSWL1)을 형성하고, B 블록에는 제 2 트랜지스터(T2),상,하부 제 1 강유전체 커패시터(FC1-1)(FC1-2) 그리고 상,하부 제 2 강유전체 커패시터(FC2-1)(FC2-2),비트라인(Bit_n+1),노드 2(N2),제 2 션트 스플리트 워드라인(SSWL2)을 형성한 것이다.
상기와 같은 레이 아웃상의 구조를 갖는 본 발명의 제 3 실시예에 따른 단면 구조는 다음과 같다.
소자 격리 영역에 형성되는 소자 격리층(91)에 의해 정의되는 활성 영역을 포함하는 반도체 기판(90)과, 게이트 산화막(92)에 의해 기판과 절연되어 활성 영역을 제 1 방향으로 가로질러 형성되는 제 1,2 스플리트 워드라인(93a)(93b) 및 그들 양측 반도체 기판(90)에 형성되는 소오스/드레인 영역(96)과, 제 1,2 스플리트 워드라인(93a)(93b)상에 동일 크기로 적층되는 베리어 도전물질층(94),커패시터 제 1 전극층(95)과, 제 1,2 스플리트 워드라인(93a)(93b)과 그들상의 베리어 도전물질층(94),커패시터 제 1 전극층(95)의 측면 일부에 형성되는 제 1 산화막(97a)과, 제 1 산화막(97a)과 동일 높이로 제 1,2 스플리트 워드라인(93a)(93b)들 사이를 매립하여 형성되는 평탄화 절연층(98)과, 상기 커패시터 제 1 전극층(95)상에 형성되는 제 1 강유전체층(99a),커패시터 제 2 전극층(100)과, 상기 소오스/드레인 영역(96)의 어느 한 영역과 상기 커패시터 제 2 전극층(100)에 콘택되는 콘택 플러그층(102)과, 상기 콘택 플러그층(102)을 포함하는 전면에 형성되는 제 2 강유전체층(99b)과, 상기 제 1,2 스플리트 워드라인(93a)(93b)상측의 제 2 강유전체층(99b)상에 형성되는 제 1,2 션트 스플리트 워드라인(109a)(109b)과, 제 2,3 산화막(97b)(97c)에 의해 주변층들과 절연되어 활성 영역으로 제 2 방향으로 소오스/드레인 영역(96)의 다른 한 영역에 콘택되어 형성되는 제 1,2 비트라인(104a)(104b)를 포함하여 구성된다.
이와 같이 하나의 SWL 단위 셀을 구성하는 하나의 트랜지스터(T1) 및 다른 트랜지스터(T2)에 한쪽 전극이 연결되는 하부 강유전체 커패시터(FC2-1),상부 강유전체 커패시터(FC2-2)가 구성되고 다른 하나의 트랜지스터(T2) 및 트랜지스터(T1)에 한쪽 전극이 연결되는 하부 강유전체 커패시터(FC1-1),상부 강유전체 커패시터(FC1-2)는 상기 구성과 동일하게 이에 대칭적으로 이웃하는 다른 활성 영역에 구성된다.
여기서, 반도체 기판(91)을 장축과 단축을 갖는 직사각 형태의 블록들이 반복된다고 정의하고, 어느 한점에서 모두 인접하는 4개의 블록을 시계 방향으로 첫번째를 A 블록, 두번째를 B 블록, 세번째를 A 블록, 네번째를 B 블록이라 하고 이들이 복수개 반복된다고 할 때, 하나의 활성 영역은 소자 격리층(91)에 의해 A 블록과 그에 대각선 방향으로 인접하는 다른 A 블록에 걸쳐 형성된다.
그리고 하나의 활성 영역에 이웃하는 다른 하나의 활성 영역은 A 블록에 수평 방향으로 인접하는 B 블록과 이 B 블록에 대각선 방향으로 인접하고 A 블록에 수직 방향으로 인접하는 다른 B 블록에 걸쳐서 형성된다.
상기 설명에서 제 1 방향은 A,B 블록의 장축 방향에 수직한 방향이고, 제 2 방향은 A,B 블록의 장축 방향이다.
이와 같은 단면 구조를 갖는 본 발명의 제 3 실시예에 따른 강유전체 메모리의 레이 아웃 및 공정 순서에 관하여 설명하면 다음과 같다.
도 15a내지 도 15r은 본 발명의 제 3 실시예에 따른 강유전체 메모리의 다른 레이 아웃 구성 및 공정 단면도이다.
먼저, 도 15a에서와 같이, 반도체 기판(90)의 소정 영역에 필드 산화 공정으로 소자 격리층(91)을 형성하여 셀 트랜지스터들 및 강유전체 커패시터등이 형성될 활성 영역을 정의한다.
이어, 도 15b에서와 같이, 하나의 SWL 단위셀을 구성하는 제 1,2 스플리트 워드라인(SWL1)(SWL2)을 형성하기 위하여 활성 영역이 정의된 반도체 기판(90)의 전면에 게이트 산화막(92),게이트 형성용 폴리 실리콘층(93),베리어 도전물질층(94),커패시터 제 1 전극층(95)을 차례로 형성한다.
그리고 포토리소그래피 공정으로 상기의 적층 구조물을 선택적으로 식각하여 제 1,2 스플리트 워드라인(93a)(93b)을 형성한다.
상기 베리어 도전물질층(94)은 후속되는 열처리 공정에서 산화되어 고저항을 갖는 물질층으로 바뀔 수 있는데, 이에 따른 문제 발생을 막기 위하여 주변회로(Peripheral Circuit)영역에서 패터닝된 커패시터 제 1 전극층(95)과 게이트 형성용 물질층(93)을 서로 콘택시킨다.
그리고 커패시터 제 1 전극층(95)은 Pt 등의 금속을 사용하여 형성한다.
이어, 도 15c에서와 같이, 상기 패터닝된 제 1,2 스플리트 워드라인(93a)(93b)을 마스크로하여 노출된 활성 영역에 N+불순물을 주입하고 열처리 과정을 거쳐 소오스/드레인 영역(96)을 형성한다.
그리고 도 15d에서와 같이, 제 1,2 스플리트 워드라인(93a)(93b)이 형성된 전면에 얇은 두께를 갖는 제 1 산화막(97a)을 증착한다.
이어, 도 15e에서와 같이, 상기 얇은 두께를 갖는 제 1 산화막(97a)상에 평탄화 절연층(98)을 형성한다.
이때, 평탄화 절연층(98)은 제 1,2 스플리트 워드라인(93a)(93b)들 사이를 채우게 되고 SOG 또는 BPSG를 사용한다.
그리고 도 15f 및 도 15g에서와 같이, 상기 평탄화 절연층(98)을 SOG를 사용하는 경우 800 ~ 900℃에서 열처리하여 부피를 20 ~ 30% 축소시켜 후속되는 열처리 공정에서 흘러내려 소자의 특성이 저하되는 일이 없도록한다.
이와 같이, 평탄화 절연층(98)의 점도를 향상시킨후에 에치백 공정으로 평탄화 절연층(98)을 일정 두께 제거한다.
이때, 상기 커패시터 제 1 전극층(95)상의 제 1 산화막(97a) 역시 제거되어 커패시터 제 1 전극층(95)이 노출된다.
이어, 도 15h에서와 같이, 노출된 커패시터 제 1 전극층(95)을 포함하는 전면에 하부 커패시터를 형성하기 위한 제 1 강유전체층(99a)을 형성한다.
그리고 도 15i에서와 같이, 상기 제 1 강유전체층(99a)의 전면에 Pt 금속을 증착하여 커패시터 제 2 전극층(100)을 형성한다.
이어, 도 15j에서와 같이, 상기 커패시터 제 2 전극층(100)을 선택적으로 패터닝하여 커패시터의 플레이트 전극으로 사용되는 커패시터 제 2 전극(100a)을 형성한다.
그리고 도 15k에서와 같이, 패터닝된 커패시터 제 2 전극(100a)을 포함하는 전면에 제 2 산화막(97b)을 형성한다.
이어, 도 15l에서와 같이, 상기 제 1,2 스플리트 워드라인(93a)(93b)의 양측에 형성된 소오스/드레인의 어느 한쪽 불순물 영역상의 제 2 산화막(97b),제 1 강유전체층(99a),평탄화 절연층(98),제 1 산화막(97a)을 선택적으로 제거하여 커패시터의 한쪽 전극을 셀 트랜지스터의 한쪽 전극에 콘택시키기 위한 콘택홀(101)을 형성한다.
그리고 도 15m에서와 같이, 상기 콘택홀(101)을 매립하는 콘택 플러그층(102)을 형성한다.
이어, 도 15n에서와 같이, 상기 콘택 플러그층(102)을 포함하는 전면에 제 2 강유전체층(99b)을 증착한다.
그리고 도 15o에서와 같이, 상기 제 2 강유전체층(99b)상에 상부 커패시터를 형성하기 위한 금속 물질층을 형성하고 패터닝하여 하부의 스플리트 워드라인(93a)(93b)과 동일 형태로 제 1,2 션트 스플리트 워드라인(109a)(109b)을 형성한다.
후속되는 공정에서 상기 제 1 션트 스플리트 워드라인(109a)과 제 1 스플리트 워드라인(93a)을 셀 어레이 밖의 주변회로 영역에서 콘택시켜 두 라인에 동일한 신호가 인가되도록 한다.
마찬가지로, 상기 제 2 션트 스플리트 워드라인(109b)과 제 2 스플리트 워드라인(93b)을 셀 어레이 밖의 주변회로 영역에서 콘택시켜 두 라인에 동일한 신호가 인가되도록 한다.
이어, 도 15p에서와 같이, 상기 제 1,2 션트 스플리트 워드라인(109a)(109b)을 포함하는 전면에 제 3 산화막(97c)을 형성한다.
그리고 도 15q에서와 같이, 상기 제 1,2 스플리트 워드라인(93a)(93b)의 양측에 형성된 소오스/드레인의 다른 한쪽 불순물 영역상의 제 3 산화막(97a),제 2 강유전체층(99b),제 1 강유전체층(99a),평탄화 절연층(98),제 1 산화막(97a)을 선택적으로 제거하여 비트라인을 셀 트랜지스터의 다른쪽 전극에 콘택시키기 위한 콘택홀(103)을 형성한다.
이어, 도 15r에서와 같이, 상기 콘택홀(103)을 포함하는 전면에 비트라인 형성용 금속 물질층을 형성하고 선택적으로 패터닝하여 제 1,2 스플리트 워드라인(93a)(93b)에 수직한 방향으로 제 1,2 비트 라인(104a)(104b)을 형성한다.
이와 같은 본 발명의 SWL 강유전체 메모리 소자는 레이 아웃의 설계시에 트랜지스터의 게이트 전극을 강유전체 커패시터의 한쪽 전극으로 사용하여 단면 구조가 단순화 되고, 하나의 SWL 단위 셀을 구성하는 트랜지스터와 강유전체 커패시터를 칩 특성에 따라 활성 영역의 어느 두 블록에서 동일 블록 또는 다른 블록에 구성하여 레이 아웃상의 구조가 단순화된다.
이와 같은 본 발명의 SWL 강유전체 메모리 소자는 다음과 같은 효과가 있다.
첫째, 별도로 셀 플레이트 라인을 구성하지 않는 SWL 강유전체 메모리 소자의 단순화된 레이 아웃상의 구조와 제조 방법을 제공하는 효과가 있다.
둘째, 레이 아웃의 설계시에 트랜지스터의 게이트 전극을 강유전체 커패시터의 한쪽 전극으로 사용하여 단면 구조를 단순화하는 효과가 있다.
셋째, 하나의 SWL 단위 셀을 구성하는 트랜지스터와 강유전체 커패시터를 칩 특성에 따라 활성 영역의 어느 두 블록에서 동일 블록 또는 다른 블록에 구성하여 레이 아웃상의 구조의 변경이 용이하게 이루어지도록 하는 효과가 있다.
넷째, 스플리트 워드라인 형성후에 그 워드라인들 사이를 매립하는 공정에서 에치백 공정을 채택하여 후속되는 강유전체 커패시터의 형성이 용이해지는 효과가 있다.
다섯째, 강유전체 커패시터의 Post anneal 후에 커패시터 상부 전극과 트랜지스터의 소오스를 연결하므로 커패시터 상부 전극에 연결되는전도성의 금속 베리어층의 산화를 막아 소자의 특성을 향상시키는 효과가 있다.
Claims (12)
- 서로 격리되는 반도체 기판의 제 1,2 활성 영역들을 제 1 방향으로 가로질러 형성되는 제 1,2 스플리트 워드라인들;상기 제 1 스플리트 워드라인의 양측 제 1 활성 영역과 제 2 스플리트 워드라인의 양측 제 2 활성 영역에 각각 형성되는 소오스/드레인과;제 1,2 스플리트 워드라인상에 적층되는 베리어 도전물질층,커패시터 제 1 전극층,강유전체층과;상기 제 2 활성 영역의 소오스/드레인의 어느 한쪽에 연결되어 제 1 스플리트 워드라인상에 형성되는 어느 하나의 커패시터 제 2 전극층 그리고 상기 제 1 활성 영역의 소오스/드레인의 어느 한쪽에 연결되어 제 2 스플리트 워드라인상에 형성되는 다른 하나의 커패시터 제 2 전극층과;상기 제 1 활성 영역의 소오스/드레인의 다른 한쪽에 연결되고 제 1,2 스플리트 워드라인에 제 2 방향으로 수직 교차하여 형성되는 제 1 비트라인 그리고 제 2 활성 영역의 소오스/드레인의 다른 한쪽에 연결되고 제 1,2 스플리트 워드라인에 제 2 방향으로 수직 교차하여 형성되는 제 2 비트라인을 포함하여 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 제 1 항에 있어서, 반도체 기판을 장축과 단축을 갖는 직사각 형태의 블록들이 반복된다고 정의하고, 어느 한점에서 모두 인접하는 4개의 블록을 시계 방향으로 첫번째를 A 블록, 두번째를 B 블록, 세번째를 A 블록, 네번째를 B 블록이라 하고 이들이 복수개 반복된다고 할 때, 제 1 활성 영역은 소자 격리층에 의해 A 블록과 그에 대각선 방향으로 인접하는 다른 A 블록에 걸쳐 구성되고; 그리고 제 2 활성 영역은 A 블록에 수평 방향으로 인접하는 B 블록과 이 B 블록에 대각선 방향으로 인접하고 A 블록에 수직 방향으로 인접하는 다른 B 블록에 걸쳐서 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 제 1 항에 있어서, 제 1 방향은 A,B 블록의 장축 방향에 수직한 방향이고, 제 2 방향은 A,B 블록의 장축 방향인 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 소자 격리층에 의해 격리되는 제 1,2 활성 영역들을 갖는 반도체 기판의 전면에 게이트 산화막,게이트 형성용 폴리 실리콘층,베리어 도전물질층,커패시터 제 1 전극층을 차례로 형성하는 공정과,상기의 적층된 층들을 선택적으로 식각하여 제 1,2 활성 영역들을 가로지르는 제 1,2 스플리트 워드라인을 형성하는 공정과,상기 패터닝된 제 1,2 스플리트 워드라인을 마스크로하여 노출된 제 1,2 활성 영역에 소오스/드레인 영역을 형성하고 전면에 제 1 산화막,평탄화 절연층을 증착하는 공정과,열처리 공정으로 평탄화 절연층의 점도를 향상시킨후에 에치백 공정으로 평탄화 절연층을 일정 두께 제거하여 커패시터 제 1 전극층이 노출시킨후 전면에 강유전체층,커패시터 제 2 전극층을 형성하는 공정과,상기 커패시터 제 2 전극층을 선택적으로 패터닝하고 전면에 제 2 산화막을 증착하는 공정과,상기 제 1,2 활성 영역의 드레인 영역이 노출되도록 콘택홀을 형성하고 이를 통하여 제 1 활성 영역의 드레인 영역과 제 2 스플리트 워드 라인상의 커패시터 제 2 전극층에 콘택되는 콘택 플러그층 그리고 제 2 활성 영역의 드레인 영역과 제 1 스플리트 워드라인상의 커패시터 제 2 전극층에 콘택되는 콘택 플러그층을 형성하는 공정과,상기 콘택 플러그층을 포함하는 전면에 제 3 산화막을 증착하고 제 1,2 활성 영역의 소오스 영역이 노출되도록 콘택홀을 형성하고 이를 통하여 소오스 영역에 콘택되는 제 1,2 비트라인을 제 1,2 스플리트 워드라인에 수직한 방향으로 형성하는 공정을 포함하여 형성되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 소자 격리층에 의해 격리되는 제 1,2 활성 영역들을 갖는 반도체 기판의 전면에 게이트 산화막,게이트 형성용 폴리 실리콘층,베리어 도전물질층,커패시터 제 1 전극층을 차례로 형성하는 공정과,상기의 적층된 층들을 선택적으로 식각하여 제 1,2 활성 영역들을 가로지르는 제 1,2 스플리트 워드라인을 형성하는 공정과,상기 패터닝된 제 1,2 스플리트 워드라인을 마스크로하여 노출된 제 1,2 활성 영역에 소오스/드레인 영역을 형성하고 전면에 제 1 산화막,포토레지스트층을 증착하는 공정과,상기 제 1,2 스플리트 워드라인들 사이를 채운 포토레지스트층을 에치백 공정으로 일정 두께 제거하고 제 1 산화막을 제거하여 커패시터 제 1 전극층을 노출시키고 남은 포토레지스트를 완전 제거하는 공정과,노출된 커패시터 제 1 전극층을 포함하는 전면에 강유전체층,커패시터 제 2 전극층을 형성하고 커패시터 제 2 전극층을 선택적으로 패터닝한후 전면에 제 2 산화막을 형성하는 공정과,상기 제 1,2 활성 영역의 드레인 영역이 노출되도록 콘택홀을 형성하고 이를 통하여 제 1 활성 영역의 드레인 영역과 제 2 스플리트 워드라인상의 커패시터 제 2 전극층을 연결하는 연결 도전층 그리고 제 2 활성 영역의 드레인 영역과 제 1 스플리트 워드라인상의 커패시터 제 2 전극층에 연결되는 연결 도전층을 형성하는 공정과,상기 연결 도전층을 포함하는 전면에 제 3 산화막을 상기 제 1,2 스플리트 워드라인들 사이를 매립하도록 증착한후 제 1,2 활성 영역의 소오스 영역이 노출되도록 콘택홀을 형성하고 이를 통하여 소오스 영역에 콘택되는 제 1,2 비트라인을 제 1,2 스플리트 워드라인에 수직한 방향으로 형성하는 공정을 포함하여 형성되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 서로 평행하게 반복 구성되는 제 1,2 스플리트 워드라인(SWL1)(SWL2)과,상기 제 1,2 스플리트 워드라인(SWL1)(SWL2)에서 분로되는 제 1,2 션트 스플리트 워드라인(SSWL1)(SSWL2)과,제 1 스플리트 워드라인(SWL1)에 게이트가 연결되는 제 1 트랜지스(T1)와,제 2 스플리트 워드라인(SWL2)에 게이트가 연결되는 제 2 트랜지스터(T2)와, 제 1 트랜지스터(T1)의 한쪽 전극이 연결되어 제 1,2 스플리트 워드라인(SWL1)(SWL2)에 수직하게 구성되는 비트라인(Bit_n)과,제 2 트랜지스터(T2)의 한쪽 전극이 연결되어 비트라인(Bit_n)에 평행하고 제 1,2 스플리트 워드라인(SWL1)(SWL2)에 수직하게 구성되는 비트라인(Bit_n+1)과,제 1 트랜지스터(T1)의 다른쪽 전극에 한쪽 전극이 연결되고 제 2 션트 스플리트 워드라인(SSWL2)에 다른쪽 전극이 연결되는 제 1 강유전체 커패시터(FC1)와,제 2 트랜지스터(T2)의 다른쪽 전극에 한쪽 전극이 연결되고 제 1 션트 스플리트 워드라인(SSWL1)에 다른쪽 전극이 연결되는 제 2 강유전체 커패시터(FC2)로 단위셀이 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 서로 격리되는 반도체 기판의 제 1,2 활성 영역들을 제 1 방향으로 가로질러 형성되는 제 1,2 스플리트 워드라인들;상기 제 1 스플리트 워드라인의 양측 제 1 활성 영역과 제 2 스플리트 워드라인의 양측 제 2 활성 영역에 각각 형성되는 소오스/드레인과;주변층들과 절연되어 제 1 활성 영역의 소오스/드레인의 어느 한 영역에 연결되고 제 1,2 스플리트 워드라인에 제 2 방향으로 교차하여 형성되는 제 1 비트라인 그리고 제 2 활성 영역의 소오스/드레인의 어느 한 영역에 연결되고 제 1,2 스플리트 워드라인에 제 2 방향으로 교차하여 형성되는 제 2 비트라인과;제 1 활성 영역의 소오스/드레인의 다른 한 영역에 연결되고 제 1,2 스플리트 워드라인의 상측에 바닥면 및 원통 기둥을 갖는 실린더 형태로 형성되는 어느 하나의 커패시터 제 1 전극층 그리고 제 2 활성 영역의 소오스/드레인에 다른 한 영역에 연결되고 제 1,2 스플리트 워드라인의 상측에 바닥면 및 원통 기둥을 갖는 실린더 형태로 형성되는 다른 하나의 커패시터 제 1 전극층과;상기 커패시터 제 1 전극층의 바다면과 내부 측면에 걸쳐 형성되는 강유전체층과;상기 커패시터 제 1 전극층의 내부에 매립되어 형성되는 커패시터 제 2 전극층과;상기 제 1 스플리트 워드라인 상측에 형성되어 제 2 활성 영역의 커패시터 제 2 전극층에 연결되는 제 1 션트 스플리트 워드라인 그리고 제 2 스플리트 워드라인 상측에 형성되어 제 1 활성 영역의 커패시터 제 2 전극층에 연결되는 제 2 션트 스플리트 워드라인을 포함하여 이루어지는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 제 7 항에 있어서, 제 1,2 활성 영역의 소오스/드레인 어느하나에 연결되는 각각의 커패시터 제 1 전극은 원통기둥 부분을 갖지 않고 평면 형태인 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 소자 격리층에 의해 격리되는 제 1,2 활성 영역들을 갖는 반도체 기판의 전면에 게이트 산화막,게이트 형성용 폴리 실리콘층을 형성하고 선택적으로 식각하여 제 1,2 활성 영역들을 가로지르는 제 1,2 스플리트 워드라인을 형성하는 공정과,상기 패터닝된 제 1,2 스플리트 워드라인을 마스크로하여 노출된 활성 영역에 소오스/드레인 영역을 형성하고 전면에 제 1 층간 절연층을 형성하는 공정과,상기 제 1,2 활성 영역의 소오스 영역이 노출되도록 비트라인 콘택홀을 형성하고 이를 통하여 소오스 영역에 콘택되는 제 1,2 비트라인을 제 1,2 스플리트 워드라인에 수직한 방향으로 형성하는 공정과,전면에 제 2 층간 절연층을 형성하고 제 1,2 활성 영역의 드레인 영역이 노출되도록 콘택홀을 형성하고 드레인에 접속되는 실린더 형태의 커패시터 제 1 전극층을 형성하는 공정과,상기 커패시터 제 1 전극층이 형성된 전면에 강유전체층을 형성하고 상기 실린더 내부를 매립하도록 커패시터 제 2 전극층을 형성하는 공정과,상기 커패시터 제 2 전극층을 포함하는 전면에 제 3 층간 절연층을 형성하고 커패시터 제 2 전극층의 일부가 노출되도록 콘택홀을 형성하고 전면에 금속층을 형성하고 선택적으로 식각하여 제 1,2 션트 스플리트 워드라인을 형성하는 공정을 포함하여 형성되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 서로 평행하게 반복 구성되는 제 1,2 스플리트 워드라인(SWL1)(SWL2)과,상기 제 1,2 스플리트 워드라인(SWL1)(SWL2)에서 분로되는 제 1,2 션트 스플리트 워드라인(SSWL1)(SSWL2)과,제 1 스플리트 워드라인(SWL1)에 게이트가 연결되는 제 1 트랜지스(T1)와, 제 2 스플리트 워드라인(SWL2)에 게이트가 연결되는 제 2 트랜지스터(T2)와,제 1 트랜지스터(T1)의 한쪽 전극이 연결되어 제 1,2 스플리트 워드라인(SWL1)(SWL2)에 수직하게 구성되는 비트라인(Bit_n)과,제 2 트랜지스터(T2)의 한쪽 전극이 연결되어 비트라인(Bit_n)에 평행하고 제 1,2 스플리트 워드라인(SWL1)(SWL2)에 수직하게 구성되는 비트라인(Bit_n+1)과,제 1 트랜지스터(T1)의 다른쪽 전극에 한쪽 전극이 연결되고 제 2 스플리트 워드라인(SWL1)에 다른쪽 전극이 연결되는 하부 제 1 강유전체 커패시터(FC1-1)와,제 1 트랜지스터(T1)의 다른쪽 전극에 한쪽 전극이 연결되고 제 2 션트 스플리트 워드라인(SSWL2)에 다른쪽 전극이 연결되는 상부 제 1 강유전체 커패시터(FC1-2)와,제 2 트랜지스터(T2)의 다른쪽 전극에 한쪽 전극이 연결되고 제 2 스플리트 워드라인(SWL2)에 다른쪽 전극이 연결되는 하부 제 2 강유전체 커패시터(FC2-1)와,제 2 트랜지스터(T2)의 다른쪽 전극에 한쪽 전극이 연결되고 제 1 션트 스플리트 워드라인(SSWL1)에 다른쪽 전극이 연결되는 상부 제 2 강유전체 커패시터(FC2-2)로 단위셀이 구성되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 서로 격리되는 반도체 기판의 제 1,2 활성 영역들을 제 1 방향으로 가로질러 형성되는 제 1,2 스플리트 워드라인들;상기 제 1 스플리트 워드라인의 양측 제 1 활성 영역과 제 2 스플리트 워드라인의 양측 제 2 활성 영역에 각각 형성되는 소오스/드레인과;제 1,2 스플리트 워드라인상에 적층되는 베리어 도전물질층,커패시터 제 1 전극층,제 1 강유전체층과;상기 제 2 활성 영역의 소오스/드레인의 어느 한쪽에 연결되어 제 1 스플리트 워드라인상에 형성되는 어느 하나의 커패시터 제 2 전극층 그리고 제 1 활성 영역의 소오스/드레인의 어느 한쪽에 연결되어 제 2 스플리트 워드라인상에 형성되는 다른 하나의 커패시터 제 2 전극층과;상기 커패시터 제 2 전극층들상에 형성되는 제 2 강유전체층과;상기 제 1 스플리트 워드라인 상측에 형성되어 제 2 활성 영역의 커패시터 제 2 전극층에 연결되는 제 1 션트 스플리트 워드라인 그리고 제 2 스플리트 워드라인 상측에 형성되어 제 1 활성 영역의 커패시터 제 2 전극층에 연결되는 제 2 션트 스플리트 워드라인과;주변층들과 절연되어 제 1 활성 영역의 소오스/드레인의 어느 한 영역에 연결되고 제 1,2 스플리트 워드라인에 제 2 방향으로 교차하여 형성되는 제 1 비트라인 그리고 제 2 활성 영역의 소오스/드레인의 어느 한 영역에 연결되고 제 1,2 스플리트 워드라인에 제 2 방향으로 교차하여 형성되는 제 2 비트라인을 포함하여 이루어지는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
- 소자 격리층에 의해 격리되는 제 1,2 활성 영역들을 갖는 반도체 기판의 전면에 게이트 산화막,게이트 형성용 폴리 실리콘층,베리어 도전물질층,커패시터 제 1 전극층을 차례로 형성하는 공정과,상기의 적층된 층들을 선택적으로 식각하여 제 1,2 활성 영역들을 가로지르는 제 1,2 스플리트 워드라인을 형성하는 공정과,상기 패터닝된 제 1,2 스플리트 워드라인을 마스크로하여 노출된 제 1,2 활성 영역에 소오스/드레인 영역을 형성하고 전면에 제 1 산화막,평탄화 절연층을 증착하는 공정과,열처리 공정으로 평탄화 절연층의 점도를 향상시킨후에 에치백 공정으로 평탄화 절연층을 일정 두께 제거하여 커패시터 제 1 전극층이 노출시킨후 전면에 제 1 강유전체층,커패시터 제 2 전극층을 형성하는 공정과,상기 커패시터 제 2 전극층을 선택적으로 패터닝하고 전면에 제 2 산화막을 증착하는 공정과,상기 제 1,2 활성 영역의 드레인 영역이 노출되도록 콘택홀을 형성하고 이를 통하여 제 1 활성 영역의 드레인 영역과 제 2 스플리트 워드 라인상의 커패시터 제 2 전극층에 콘택되는 콘택 플러그층 그리고 제 2 활성 영역의 드레인 영역과 제 1 스플리트 워드라인상의 커패시터 제 2 전극층에 콘택되는 콘택 플러그층을 형성하는 공정과,상기 콘택 플러그층을 포함하는 전면에 제 2 강유전체층을 형성하고 상기 제 1 스플리트 워드라인 상측에 형성되어 제 2 활성 영역의 커패시터 제 2 전극층에 연결되는 제 1 션트 스플리트 워드라인 그리고 제 2 스플리트 워드라인 상측에 형성되어 제 1 활성 영역의 커패시터 제 2 전극층에 연결되는 제 2 션트 스플리트 워드라인을 형성하는공정과,제 3 산화막을 증착하고 제 1,2 활성 영역의 소오스 영역이 노출되도록 콘택홀을 형성하고 이를 통하여 소오스 영역에 콘택되는 제 1,2 비트라인을 제 1,2 스플리트 워드라인에 수직한 방향으로 형성하는 공정을 포함하여 형성되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980017602A KR100268888B1 (ko) | 1998-05-15 | 1998-05-15 | 비휘발성 강유전체 메모리 소자 |
| US09/175,316 US6072711A (en) | 1997-12-12 | 1998-10-20 | Ferroelectric memory device without a separate cell plate line and method of making the same |
| JP31701398A JP3627003B2 (ja) | 1998-05-15 | 1998-10-21 | 不揮発性強誘電体メモリ装置及びその製造方法 |
| DE19922437A DE19922437C2 (de) | 1998-05-15 | 1999-05-14 | Nichtflüchtige ferroelektrische Speichereinrichtungen und Verfahren zu ihrer Herstellung |
| US09/571,547 US6514818B1 (en) | 1997-12-12 | 2000-05-16 | Nonvolatile ferroelectric memory without a separate cell plate line and method of manufacturing the same |
| US10/325,838 US6949441B2 (en) | 1997-12-12 | 2002-12-23 | Ferroelectric memory device and method of making the same |
| US11/201,213 US20060028892A1 (en) | 1997-12-12 | 2005-08-11 | Ferroelectric memory device and method of making the same |
| US11/201,125 US7053434B2 (en) | 1997-12-12 | 2005-08-11 | Ferroelectric memory device and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980017602A KR100268888B1 (ko) | 1998-05-15 | 1998-05-15 | 비휘발성 강유전체 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990085276A KR19990085276A (ko) | 1999-12-06 |
| KR100268888B1 true KR100268888B1 (ko) | 2000-10-16 |
Family
ID=19537387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980017602A KR100268888B1 (ko) | 1997-12-12 | 1998-05-15 | 비휘발성 강유전체 메모리 소자 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3627003B2 (ko) |
| KR (1) | KR100268888B1 (ko) |
| DE (1) | DE19922437C2 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100281127B1 (ko) * | 1998-11-19 | 2001-03-02 | 김영환 | Nand형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치 |
| KR100308125B1 (ko) * | 1999-07-05 | 2001-11-01 | 김영환 | 불휘발성 강유전체 메모리소자 및 그 제조방법 |
| KR100317331B1 (ko) * | 1999-11-11 | 2001-12-24 | 박종섭 | 불휘발성 강유전체 메모리 소자 및 그 제조방법 |
| KR100320438B1 (ko) * | 1999-12-27 | 2002-01-15 | 박종섭 | 불휘발성 강유전체 메모리 소자 및 그 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731608A (en) * | 1997-03-07 | 1998-03-24 | Sharp Microelectronics Technology, Inc. | One transistor ferroelectric memory cell and method of making the same |
-
1998
- 1998-05-15 KR KR1019980017602A patent/KR100268888B1/ko not_active IP Right Cessation
- 1998-10-21 JP JP31701398A patent/JP3627003B2/ja not_active Expired - Lifetime
-
1999
- 1999-05-14 DE DE19922437A patent/DE19922437C2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19922437C2 (de) | 2003-06-12 |
| JP3627003B2 (ja) | 2005-03-09 |
| JPH11340439A (ja) | 1999-12-10 |
| KR19990085276A (ko) | 1999-12-06 |
| DE19922437A1 (de) | 1999-11-25 |
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| A201 | Request for examination | ||
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| FPAY | Annual fee payment |
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