KR100476397B1 - 폴디드 비트라인 구조를 갖는 에프램 셀 - Google Patents

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Abstract

본 발명은 폴디드 비트라인 구조를 갖는 에프램(ferroelectric random access memory, FRAM) 셀에 관한 것으로, 셀 블록 영역에서 두 개로 분기되어 셀을 지나는 워드라인을 게이트 전극으로 하고, 게이트 전극의 양단 하부의 활성영역에 형성된 소오스 및 드레인 영역을 갖는 트랜지스터, 소오스 영역에 콘택되어 상기 소오스 영역과 각각 연결되고, 상기 워드라인에 직교하며 서로 평행한 비트라인 및 비트바라인, 워드라인 상에 워드라인을 따라 중첩되는 셀 플레이트, 강유전체막을 사이에 두고 상기 셀 플레이트와 대향하는 전하저장전극 및 상기 전하저장전극과 상기 드레인 영역을 연결하는 국부연결배선을 포함하는 폴디드 비트라인 구조를 갖는 에프램 소자를 제공한다. 이에 의해 소자의 집적도를 보다 향상시키는 것이 가능하다.

Description

폴디드 비트라인 구조를 갖는 에프램 셀
본 발명은 반도체 장치 제조 분야에 관한 것으로, 폴디드 비트라인(folded bit line) 구조를 갖는 에프램(ferroelectric random access memory, 이하 FRAM이라 함) 셀(cell) 에 관한 것이다.
일반적인 FRAM 제조에서 캐패시터의 전극을 형성하는 공정과 전하저장전극을 트랜지스터의 드레인단에 연결하는 공정은 용이하지 않다. 강유전체 캐패시터의 전극은 백금(Pt)으로 형성되는데, 백금은 왕수(王水)에 의해서만 습식식각되기 때문에 이온 밀링(ion milling) 등의 물리적 식각 방법으로 백금을 식각하여 캐패시터의 전극을 형성한다. 따라서, 캐패시터 영역의 디자인 룰(design rule)이 다른 부분 보다 커야한다.
또한, 소자의 집적도가 증가함에 따라 강유전체 캐패시터의 전하저장전극을 저장노드를 이루는 트랜지스터의 드레인단에 연결하는 방법을 변화시킬 필요가 대두되었고, 강유전체막을 형성하기 위해서는 공정 특성에 따라 평탄화 공정이 필수적으로 수반되어야 한다.
디램(dynamic random access memory, 이하 DRAM이라 함)과는 달리 FRAM 셀은 셀 플레이트(cell plate)를 구동시켜야 하기 때문에 셀 플레이트의 구동으로 인한, 동작하지 않는 셀의 커플링 잡음(coupling noise)으로 데이터(data)가 파괴되는 것을 막기 위하여 일반적으로 오픈 비트라인(open bit line) 구조를 사용한다.
오픈 비트라인 구조로 셀을 배치할 경우에는 DRAM에서 널리 알려진 바와 같이 비트라인 잡음(bit line noise)이 커서 감지 증폭기(sense amplifier) 동작 여유도(margin)를 크게하여야 한다. DRAM에서는 오픈 비트라인 구조를 사용할 경우 셀 크기를 줄일 수 있는 장점이 있지만, FRAM에서는 DRAM에서와 달리 셀 플레이트를 워드라인(word line) 방향과 평행하게 분리시켜야 하기 때문에 셀 크기를 감소시키기는 것이 어렵고, 캐패시터의 전극의 공정 여유도(process margin)를 고려하여 디자인 룰을 크게 하여야 하기 때문에 셀 크기는 더욱 증가하는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 집적도가 향상되며 용이하게 평탄화를 이룰 수 있는 폴디드 비트라인 구조를 갖는 에프램 셀을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 강유전체 캐패시터를 갖는 에프램(FRAM) 소자에 있어서, 셀 블록 영역에서 두 개로 분기되어 셀을 지나는 워드라인(word line); 상기 워드라인을 게이트 전극으로 하고, 상기 게이트 전극의 양단 하부의 활성영역에 형성된 소오스 및 드레인 영역을 갖는 트랜지스터; 상기 소오스 영역에 콘택되어 상기 소오스 영역과 각각 연결되고, 상기 워드라인에 직교하며 서로 평행한 비트라인(bit line) 및 비트바라인(bit bar line); 상기 워드라인 상에 워드라인을 따라 중첩되는 셀 플레이트(cell plate); 강유전체막을 사이에 두고 상기 셀 플레이트와 대향하는 전하저장전극; 및 상기 전하저장전극과 상기 드레인 영역을 연결하는 국부연결배선을 포함하는 폴디드 비트라인 구조를 갖는 에프램 소자를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도1은 본 발명의 일실시예에 따른 FRAM 셀 레이아웃(lay out)으로서, 셀 블록(cell block)에서 워드라인(word line)(w1, w2)이 분기된 것을 함께 보이고 있다. 도2a 내지 도2f는 도1을 이루는 FRAM 셀의 분해 축소도로서, 도2a는 도1을 이루는 FRAM 셀의 활성영역, 도2b는 워드라인, 도2c는 비트라인 콘택홀 및 비트바라인(bit bar line) 콘택홀(bc), 도2d는 비트라인 및 비트바라인(b), 도2e는 전하저장전극(sp), 도2f는 셀 플레이트(cp), 도2g는 국부연결배선 콘택홀(lc1, lc2), 도2h는 국부연결배선(l)의 레이아웃을 각각 나타낸다.
도1은 웨이퍼 상에 형성되는 몇 개의 층만을 나타낸 것이고, 웨이퍼 내에 형성되는 웰 및 캐패시터를 이루는 전하저장전극 및 강유전체막 등은 도시되지 않았음을 밝혀둔다.
도1에서 알 수 있듯이 본 발명의 일실시예에 따른 FRAM 셀은 셀 블록에서 제1 및 제2 워드라인(w1, w2)이 각각 두 개로 평행하게 분기되며, 서로 평행한 비트라인 및 비트바라인(b)이 워드라인과 직교하고(도2b 및 도2d 참조), 각각 두 개로 분기된 제1 및 제2 워드라인(w1, w2)을 따라 셀 플레이트(cp)가 중첩하고(도2b 및 도2f 참조), 강유전체막을 사이에 두고 상기 셀 플레이트(cp)와 대향하는 전하저장전극(cp)을 노출시키는 제1 국부연결 콘택홀(lc1) 및 전하저장 노드를 이루는 트랜지스터의 드레인단을 노출시키는 제2 국부연결 콘택홀(lc2)을 통하여 전하저장전극과 전하저장 노드를 일대일로 대응하여 연결하는 국부연결배선(l)으로 이루어진다(도2e, 도2g 및 도2h 참조). 상기 제1 국부연결 콘택홀(lc1)은 분기점이 다른 제1 워드라인(w1)과 제2 워드라인(w2) 사이에 중첩되고, 상기 제2 국부연결 콘택홀(lc2)은 분기점이 동일한 제1 워드라인(w1) 사이 또는 제2 워드라인(w2) 사이의 드레인 영역을 노출시킨다.
도1 및 도2a에 나타난 바와 같이 활성영역(a)은 'Z'자를 180。 회전한 형태로 이루어지며 비트라인 및 비트바라인(b)에 대하여 대칭이고, 대각선 방향으로 이웃하는 셀에 공유된다.
도1에 도시한 바와 같이 동일한 워드라인(w)에 의해 구동되는 캐패시터가 같은 셀 플레이트(cp)를 갖고, 하나의 워드라인(w1, w2)을 활성화시켰을 때 두 개의 캐패시터가 하나의 비트라인에 연결되지 않도록 국부연결배선(l)이 배치된다.
도3은 도1의 A-A 선을 따른 단면도로서 도면부호 10은 반도체 기판, 11은 소오스 영역, 12는 드레인 영역, 13, 14, 16은 층간절연막, 15는 유전막을 각각 나타낸다.
전술한 본 발명의 일실시예에서 상기 비트라인 콘택홀(bc)과 제2 국부연결 콘택홀(lc2)을 동시에 형성할 수도 있다. 도5는 비트라인 콘택홀(bc) 및 제2 국부연결 콘택홀(lc2)의 레이아웃을 함께 나타낸 것으로, 비트라인 콘택홀(bc)과 제2 국부연결 콘택홀(lc2)을 동시에 형성하고, 비트라인(b) 형성 단계에서 제2 국부연결 콘택홀(lc2)을 매립한다. 이에 의해 이후의 국부연결배선 형성 단계에서 단차의 감소로 공정 여유도가 증가되고, 전하저장전극과 드레인 영역을 연결하는 국부연결배선 형성 공정 후 열처리 공정을 생략하는 것이 가능하다.
전술한 바와 같이 이루어지는 구조는 기준 셀(reference cell)의 유무에 따라 1트랜지스터-1캐패시터, 2트랜지스터-2캐패시터 구조가 가능하다. 1트랜지스터-1캐패시터 구조로 이루어지는 FRAM은 DRAM과 달리 기준 셀이 필요하기 때문에 기준 셀을 이웃 블록이나 독립된 블록으로 놓음으로써 가능하다.
도6a는 1트랜지스터-1캐패시터 구조로 이루어지는 FRAM 셀, 감지증폭기 및 기준 셀의 배치도이고, 도6b는 1트랜지스터-1캐패시터 구조로 이루어지는 FRAM 셀 및 감지 증폭기의 배치도이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 워드라인(w1, w2)을 셀 블록에서 분기시켜 셀 플레이트 밑으로 지나가게 하여 셀마다 동일한 모양으로 형성하고, 하부층의 토포로지(topology)를 셀마다 동일하게 함으로써 하부층 토포로지 효과에 의한 셀 캐패시터의 용량 및 특성변화 및 상부층 공정 일탈(process deviation)을 줄일 수 있다.
도1은 본 발명의 일실시예에 따른 FRAM 셀 레이아웃,
도2a는 도1을 이루는 FRAM 셀의 활성영역 레이아웃,
도2b는 도1을 이루는 FRAM 셀의 워드라인 레이아웃,
도2c는 도1을 이루는 FRAM 셀의 비트라인 콘택홀 및 비트바라인 콘택홀 레이아웃,
도2d는 도1을 이루는 FRAM 셀의 비트라인 및 비트바라인 레이아웃,
도2e는 도1을 이루는 FRAM 셀의 전하저장전극 레이아웃,
도2f는 도1을 이루는 FRAM 셀의 셀 플레이트 레이아웃,
도2g는 도1을 이루는 FRAM 셀의 국부연결배선 콘택홀 레이아웃,
도2h는 도1을 이루는 FRAM 셀의 국부연결배선 레이아웃,
도3은 도1의 A-A 선을 따른 단면도,
도4는 본 발명의 다른 실시예에 따른 FRAM 셀을 이루는 비트라인, 비트라인 콘택홀 및 국부연결배선 콘택홀의 레이아웃,
도5는 본 발명의 다른 실시예에 따른 FRAM 셀의 단면도,
도6a는 1트랜지스터-1캐패시터 구조로 이루어지는 FRAM 셀, 감지증폭기 및 기준 셀의 배치도,
도6b는 1트랜지스터-1캐패시터 구조로 이루어지는 FRAM 셀 및 감지 증폭기의 배치도.
*도면의 주요 부분에 대한 도면 부호의 설명
a: 활성영역 w: 워드라인
bc: 비트라인 콘택홀 및 비트바라인 콘택홀
b: 비트라인 및 비트바라인
sp: 전하저장전극 cp: 셀 플레이트
lc: 국부연결배선 콘택홀 l: 국부연결배선
10: 반도체 기판 11: 소오스 영역
12: 드레인 영역 13, 14, 16: 층간절연막
15: 유전막

Claims (5)

  1. 에프램(FRAM) 소자에 있어서,
    셀 블록 영역에서 두 개로 분기되어 셀을 지나는 워드라인(word line);
    상기 워드라인을 게이트 전극으로 하고, 상기 게이트 전극의 양단 하부의 활성영역에 형성된 소오스 및 드레인 영역을 갖는 트랜지스터;
    상기 소오스 영역에 콘택되어 상기 소오스 영역과 각각 연결되고, 상기 워드라인에 직교하며 서로 평행한 비트라인(bit line) 및 비트바라인(bit bar line);
    상기 워드라인 상에 워드라인을 따라 중첩되는 셀 플레이트(cell plate);
    강유전체막을 사이에 두고 상기 셀 플레이트와 대향하는 전하저장전극; 및
    상기 전하저장전극과 상기 드레인 영역을 연결하는 국부연결배선을 포함하는 폴디드 비트라인(folded bit line) 구조를 갖는 에프램 소자.
  2. 제 1 항에 있어서,
    상기 전하저장전극은 분기점이 다른 제1 워드라인 및 제2 워드라인 사이에 중첩되는 폴디드 비트라인 구조를 갖는 에프램 소자.
  3. 제 2 항에 있어서,
    상기 국부연결배선은 분기점이 동일한 두 워드라인 사이의 상기 드레인 영역과 연결되는 폴디드 비트라인 구조를 갖는 에프램 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 트랜지스터는, 대각선 방향으로 이웃하는 셀에 공유되는 활성영역 상에 중첩되는 폴디드 비트라인 구조를 갖는 에프램 소자.
  5. 제 4 항에 있어서,
    상기 활성영역은 'Z'자 형태를 갖는 폴디드 비트라인 구조를 갖는 에프램 소자.
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JPH1012831A (ja) * 1996-06-21 1998-01-16 Texas Instr Japan Ltd 強誘電体メモリ装置及びその動作方法
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