JPH10275897A

JPH10275897A - 半導体装置の製造方法および半導体装置

Info

Publication number: JPH10275897A
Application number: JP9182481A
Authority: JP
Inventors: Hiroshi Mochizuki; 博望月; Hiroyuki Kanetani; 宏行金谷; Iwao Kunishima; 巌國島; Susumu Shudo; 晋首藤; Hisami Okuwada; 久美奥和田; Osamu Hidaka; 修日高
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-07-09
Filing date: 1997-07-08
Publication date: 1998-10-13
Anticipated expiration: 2017-07-08
Also published as: JP3343055B2

Abstract

(57)【要約】【課題】強誘電体キャパシタの上部電極をパストランジ
スタに接続する構造を有する強誘電体メモリセルを製造
する際に、強誘電体キャパシタの特性劣化を防止し、か
つ、プロセスインテグレーションを可能とする。【解決手段】１個のパストランジスタＱと１個の強誘電
体キャパシタＣとが直列に接続された強誘電体メモリセ
ルＭＣを製造する際、パストランジスタのソース領域Ｓ
上の絶縁膜１３にコンタクトプラグ１５を埋め込み、コ
ンタクトプラグ１５の上端面とキャパシタ上部電極１９
とを電極配線２２により接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報記憶用キャパ
シタの絶縁膜に複合酸化物膜を用いたメモリセルのアレ
イを有する半導体装置の製造方法およびそれにより製造
された半導体装置に係り、特にキャパシタ絶縁膜に強誘
電体を用いた強誘電体メモリセルのアレイを有する強誘
電体メモリ（ＦＲＡＭ）におけるセルトランジスタ・セ
ルキャパシタ間接続配線部、ビット線コンタクト部およ
びメモリセルの形成方法とその構造、ならびにキャパシ
タ絶縁膜に高誘電率誘電体を用いたダイナミック型メモ
リセルのアレイを有するダイナミック型ランダムアクセ
スメモリ（ＤＲＡＭ）におけるメモリセルの形成方法と
その構造に関するもので、ＦＲＡＭあるいはＤＲＡＭを
含む半導体集積回路に適用されるものである。

【０００２】

【従来の技術】近年、情報記憶用キャパシタの電極間絶
縁膜としてペロブスカイト構造あるいは層状ペロブスカ
イト構造の物質からなる強誘電体薄膜を用いた不揮発性
強誘電体メモリセル（ＦＲＡＭセル）およびそのアレイ
を有するＦＲＡＭが注目を集めている。

【０００３】強誘電体膜は、電界が印加された時に一旦
発生した電気分極が上記電界が印加されなくなっても残
留し、上記電界とは反対方向の向きにある程度以上の強
さの電界が印加された時に分極の向きが反転する特性を
有している。

【０００４】この誘電体の分極の向きが反転する分極特
性に着目し、メモリセルの情報記憶用のキャパシタの絶
縁膜に強誘電体を用いてＦＲＡＭセルを実現する技術が
開発されている。

【０００５】このＦＲＡＭセルは、ＤＲＡＭセルのキャ
パシタを強誘電体キャパシタに置き換えた構成になって
おり、スイッチ用のＭＯＳトランジスタを介して強誘電
体キャパシタから分極反転あるいは非反転の際の電荷を
取りだす方式（データ破壊読み出し）を用いており、動
作電源をオフ状態にしてもメモリセルに書かれている記
憶データは失われない特徴がある。

【０００６】ＦＲＡＭは、大容量メモリの代表であるＤ
ＲＡＭと比較すると、不揮発性であるためにデータ保持
にリフレッシュ動作が不要であって待機時の消費電力が
不要であるという特徴を持つ。また、他の不揮発性メモ
リであるフラッシュメモリと比較すると、データ書換え
回数が多く、かつデータ書き換え速度が著しく速いとい
う特徴を持つ。また、メモリーカード等に使用される電
池バックアップが必要なＳＲＡＭと比較しても、消費電
力が小さく、セル面積を大幅に小さくできるという特徴
を持つ。

【０００７】上記のような特徴を持つＦＲＡＭは、既存
のＤＲＡＭ、フラッシュメモリ、ＳＲＡＭとの置き換
え、ロジック混載デバイスへの適用等、その期待は大変
大きい。また、ＦＲＡＭは、バッテリーレスで高速動作
が可能であるので、非接触カード（ＲＦ−ＩＤ：Radio
Frequency-Identification Data ）への展開が始まりつ
つある。なお、ＦＲＡＭのメモリセルの構造は、ＤＲＡ
Ｍと同じように情報としての電荷容量を蓄積する蓄積容
量において常誘電体膜でなく強誘電体膜を用いる構造
と、ＭＯＳＦＥＴのゲート絶縁膜においてシリコン酸化
膜を強誘電体膜に置き換える構造との２種類に大別され
る。後者はＳｉ界面に直接形成できる適当な強誘電体膜
が存在しないために実現性に乏しく、現在までは提案が
行なわれているのみであることから、通常はＦＲＡＭと
いうと前者の構造を指す。

【０００８】また、ＦＲＡＭセルには、図２２に示すよ
うに、１つのトランジスタと１つの強誘電体キャパシタ
により構成される１トランジスタ・１キャパシタ（１Ｔ
／１Ｃと略す）型のものと、図２４に示すように、２つ
のトランジスタと２つの強誘電体キャパシタにより構成
される２トランジスタ・２キャパシタ（２Ｔ／２Ｃと略
す）型のものがある。

【０００９】１Ｔ／１Ｃ構造は、ＤＲＡＭと同等の高集
積化が可能という長所を持つが、各メモリセルの強誘電
体特性のばらつきおよび劣化のばらつきを抑えなければ
ならず、歩留りおよび素子信頼性を上げることが難しい
という短所を持つ。

【００１０】２Ｔ／２Ｃ構造は、１Ｔ／１Ｃ構造の２倍
の面積を必要とする欠点があるが、特性マージンを大き
くとれるので、歩留りおよび素子信頼性を向上させるこ
とが容易である。

【００１１】いずれの構造においても、下地絶縁膜上に
電極／強誘電体／電極のスタック構造を形成し、その上
層の酸化膜に開けたコンタクトホールを介してＡｌまた
はＣｕ配線を施し、パッシベーション膜で保護する。

【００１２】ところで、前記したようにＦＲＡＭセルは
高速・低消費電力動作が可能であり、高集積化の実現が
期待されており、メモリセル面積の縮小や強誘電体の劣
化の少ない製造プロセスの検討が必要となっている。ま
た、既存のＦＲＡＭデバイスを他のデバイスと混載する
場合や高集積化に不可欠となる多層配線技術は未だ確立
していない状況である。

【００１３】ＦＲＡＭデバイスを搭載した半導体集積回
路の多層配線化が難しい原因は、強誘電体材料が還元雰
囲気（特に水素雰囲気）に大変弱いことにある。既存の
ＬＳＩ工程では、水素が混入するプロセスが殆んどであ
り、ＦＲＡＭの製造上大きな問題となる。

【００１４】水素が混入する工程の一例として、多層配
線構造におけるビアホールを埋める工程が挙げられる。
特に、アスペクト比が大きなビアホールを埋める方法と
しては、ＣＶＤ法によるＷ埋め込みが主に用いられる
が、このＷを埋め込む工程では水素基が多く発生するの
で、強誘電体に大きなダメージを与える。

【００１５】以下、上記の問題について具体的に詳細に
説明する。

【００１６】従来、強誘電体メモリセルの構造として、
（１）ビット線の下層に強誘電体キャパシタを配置した
ビット線後作り構造、（２）強誘電体キャパシタの下層
にビット線を配置したビット線先作り構造がある。

【００１７】前記ビット線後作り構造の強誘電体メモリ
セルを製造する場合には、パストランジスタ（スイッチ
用のＭＯＳトランジスタ）の上層に強誘電体キャパシタ
を配置し、その下部電極とパストランジスタとをポリシ
リコンプラグで接続した後、強誘電体キャパシタ上にビ
ット線を形成する。

【００１８】前記強誘電体キャパシタを形成する際、ポ
リシリコンプラグ上に通常はＰｔ（プラチナ）を用いて
強誘電体キャパシタの下部電極を形成した後に強誘電体
薄膜を成膜するが、上記強誘電体薄膜を成膜して結晶化
を行う際、高温の酸素アニールが必要となる。

【００１９】ここで、強誘電体材料としてＰＺＴ（チタ
ン酸ジルコン酸鉛）を使用する場合、酸化が不十分な場
合にＰＺＴ中のＰｂが拡散することに起因する欠陥の発
生によってキャパシタ特性の劣化が起きる。これを避け
るために十分な酸化を行うために必要な酸素アニール温
度は通常は６００℃〜７００℃である。

【００２０】また、強誘電体材料としてＳＢＴ（ストロ
ンチウム・ビスマス・タンタレイト）等のビスマス層状
化合物を使用する場合には、必要な酸素アニール温度は
通常は〜８００℃の高温である。

【００２１】しかし、上記したような高温の酸素アニー
ル時に、前記Ｐｔを用いた下部電極がポリシリコンプラ
グと反応してシリサイド化する、あるいは、ポリシリコ
ンプラグが酸化するといった問題が生じる。

【００２２】一方、前記ビット線先作り構造の強誘電体
メモリセルを製造する場合には、パストランジスタの上
層にビット線を形成し、ビット線の上層に強誘電体キャ
パシタを形成する。

【００２３】この際、強誘電体キャパシタの下部電極
（例えばＰｔ）とパストランジスタとをポリシリコンプ
ラグで接続する場合には前記したビット線後作り構造と
同様の問題が生じる。

【００２４】これに対して、強誘電体キャパシタの上部
電極とパストランジスタを埋め込み配線からなる局所電
極配線で直接に接続する上部電極接続構造が提案されて
いる。この構造は、強誘電体キャパシタのパターンレイ
アウトの自由度が比較的高いという特長があり、強誘電
体キャパシタをパストランジスタ領域上および素子分離
領域上の両方に配置することにより細密構造を実現する
ことが可能である。

【００２５】上記ビット線先作り・上部電極接続構造を
実現する際、強誘電体キャパシタの下部電極（プレート
電極）から上部電極までを形成した後、キャパシタ保護
膜を堆積する。この後、上部電極とパストランジスタと
を直接に接続するための局所電極配線を形成するため
に、キャパシタ保護膜に上部電極とのコンタクト部およ
びパストランジスタの活性層とのコンタクト部を開口
し、配線膜を堆積した後にパターニングする。

【００２６】上記ビット線先作り・上部電極接続構造を
実現する場合には、前記したように強誘電体キャパシタ
の下部電極（例えばＰｔ）とパストランジスタとをポリ
シリコンプラグで接続する場合に下部電極がポリシリコ
ンプラグと反応してシリサイド化するといった問題は生
じない。

【００２７】しかし、微細化に伴うアスペクト比やステ
ップカバレージの点で、前記したように上部電極とパス
トランジスタとを直接に接続するための局所電極配線を
形成することは困難になる。

【００２８】また、強誘電体材料としてＰＺＴやＢＳＴ
を用いた場合、強誘電体薄膜成膜後における電極配線形
成の際に行う諸々のＣＶＤ（化学気相成長）工程での還
元性雰囲気が問題となり、強誘電体材料が還元反応によ
って特性劣化を生じるという問題がある。

【００２９】つまり、上部電極とパストランジスタとを
接続するための局所電極配線を形成する際に、ＤＲＡＭ
で用いられているようなメタルＣＶＤ装置を用いた強い
還元性雰囲気（水素系のガス）中でのＷ（タングステ
ン）成膜によるＷプラグの埋め込みを行おうとすると、
強誘電体キャパシタの特性（残留分極量等の電気的特
性）の劣化を引き起こすので、使用できない。

【００３０】これに対して、上部電極とパストランジス
タとを接続するための局所電極配線を形成する際に、Ｍ
Ｏ（Metal Organic ）ＣＶＤを用いてアルミ配線膜の成
膜を行うとしても、還元性雰囲気が皆無とはいえない
（ソース物質を含め水素基成分を完全には除去できな
い）ので、やはり強誘電体キャパシタの特性劣化を引き
起こす。

【００３１】さらに、前記強誘電体材料としてＰＺＴや
ＢＳＴを用いた場合、強誘電体キャパシタの電極材料と
してＰｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯ₂）、Ｒｕ、Ｒｕ
酸化物（ＲｕＯ₂）、ＬＳＣＯ、ＳＲＯなどの貴金属あ
るいは導電性酸化物が用いられる。

【００３２】しかし、これらの材料を、ＲＩＥ（反応性
イオンエッチング）、イオンミリング、ＥＣＲ等によっ
て０．５μｍ程度のサブミクロンレベルで微細加工する
ことはかなり難しく、特にＰｔは非常に難しく、強誘電
体キャパシタの微細化が容易ではない。然るに、高集積
の強誘電体メモリの設計に際して、強誘電体メモリセル
の微細化は不可欠であり、メモリセルの微細化のために
は強誘電体キャパシタの上部電極の微細化が重要課題で
ある。

【００３３】一方、メモリの集積度は年々向上している
が、寸法は小さくなっても電荷を蓄積する誘電体キャパ
シタの電気容量は約３０ｆＦ以上に保たなければならな
い。そのためには、キャパシタの有効面積を大きくする
か、誘電体膜の厚さを薄くするか、誘電体材料の誘電率
を大きくするかしなければならない。これまでのＤＲＡ
Ｍ技術では、主に前二者の改良により、キャパシタの立
体化と薄膜化が検討されてきた。しかし、従来からのＳ
ｉＯ₂系の誘電体膜では、その立体化と薄膜化が限界に
達しつつあり、比誘電率の大きな誘電体の薄膜を堆積さ
せる技術が必要になってきた。

【００３４】ところで、前記したようなＦＲＡＭに使わ
れようとしている電極／強誘電体／電極のスタック構造
あるいはＤＲＡＭに使われようとしている電極／高誘電
率誘電体／電極のスタック構造のキャパシタを製造する
際、電極材料としては、前記したようにＰｔ、Ｉｒ、Ｒ
ｕ、ＩｒＯ₂、ＲｕＯ₂、ＬＳＣＯ、ＳＲＯなどの貴金
属あるいは導電性酸化物が用いられる。

【００３５】ＦＲＡＭセルキャパシタの強誘電体として
は、前記したようにＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ₃）、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）、ＢＩＴ（Ｂ
ｉ₄Ｔｉ₃Ｏ₁₂）等のペロブスカイト構造を含む酸化物
あるいはそれらの一部を置換元素に置換した酸化物が用
いられる。ＤＲＡＭセルキャパシタの高誘電率誘電体と
してはＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ₃）等が用いられ
る。

【００３６】これらの強誘電体あるいは高誘電率誘電体
の成膜方法としては、スパッタ、レーザアブレーショ
ン、ＣＶＤ（Chemical Vapor Deposition ）、ＭＯＤ
（Metallo-Organic Decomposition ）またはゾルゲル
（Sol-gel ）法などのスピンコート、さらには、霧状の
ＭＯＤ原料をキャリアガスによってウエハ上へ導き堆積
させるＬＳＭＣＤ（Liquid Source Misted Chemical De
position）法などが知られている。

【００３７】スパッタ法は、膜形成技術として量産性に
優れ、また、誘電体を挟む２つの電極（金属あるいは導
電性酸化物）が同じスパッタ技術で形成されることから
スループットの点で有利な技術である。

【００３８】しかし、スパッタやレーザアブレーション
は、Ｎ₂、Ａｒ、Ａｒ／Ｏ₂等の雰囲気ガス中で成膜を
行なう技術であるので、ガス成分が膜中に取り込まれて
形成されることは避けられず、複合酸化物膜（少なくと
も２種以上の金属元素を含有する酸化物膜）中に残存ガ
スのもたらす空隙が生じ、高密度の酸化物膜が形成でき
ないという問題がある。

【００３９】実際に、デポジション直後の膜からはＡｒ
等のスパッタガスが検出される。これは、ターゲット近
傍にあるガス分子が、プラズマの高エネルギーによって
導かれて膜中に入射するものであって、拡散のような機
構ではないので、低圧スパッタほど高いエネルギーが保
存されて膜中に打ち込まれやすい。堆積直後の膜はアモ
ルファスや低密度の結晶膜であるので、この残存ガスは
分散していて目立たないが、膜に結晶化の熱処理が施さ
れると、残存ガスは結晶の粒界や界面に取り残されては
っきりとした空隙になる。

【００４０】また、この熱処理が短時間であると、粒界
や界面のみならず、粒内でも大きな空隙が生じる。ＣＶ
ＤあるいはＬＳＭＣＤによる成膜においても、原料をチ
ャンバーへ導入するためのキャリアガスを用いるため、
膜中にキャリアガスの取り込みが起こり、スパッタの場
合と同様、結果的に複合酸化物膜中に残存ガスのもたら
す空隙が生じる。

【００４１】このような空隙は、成膜に引き続いてアニ
ール処理により膜の結晶化や高密度化を行なう際にその
大きさが決まるが、アニールが昇温速度の速い急熱処理
である場合に特に顕著である。即ち、複合酸化物膜の結
晶化アニールでは、拡散や蒸発を最低限に抑えるために
急熱処理が必須であるが、上記の問題点のために高密度
の膜が形成できないという問題がある。

【００４２】然るに、膜密度が低い強誘電体膜では、分
極量が低下して動作マージンがとれないばかりか、低電
圧側で駆動できず、また、薄膜化する場合に短絡し易く
なる。さらに、後工程での雰囲気で特性変化が大きくな
る問題点も生じる。同様の理由で、電極膜にも空隙が生
じて低密度化すると、膜抵抗が高くなり、動作速度が遅
くなるという問題点も生じる。

【００４３】

【発明が解決しようとする課題】上記したように従来の
強誘電体メモリは、強誘電体キャパシタの特性劣化を防
止し、かつ、プロセスをインテグレーションすることが
困難であった。

【００４４】本発明は上記の問題点を解決すべくなされ
たもので、強誘電体メモリセルを製造する際に、強誘電
体キャパシタの特性劣化を防止し、かつ、プロセスイン
テグレーションを可能とする半導体装置の製造方法およ
びそれにより製造された半導体装置を提供することを目
的とする。

【００４５】また、本発明の他の目的は、少なくとも２
層以上の多層配線構造を有する強誘電体メモリを製造す
る際に、セルに接続されるビット線を多層配線で形成す
ることが可能になり、高集積化および他のデバイスとの
混載が容易になる半導体装置の製造方法およびそれによ
り製造された半導体装置を提供する。

【００４６】さらに、本発明の他の目的は、少なくとも
２層以上の多層配線構造を有する強誘電体メモリを製造
する際に、多層配線形成に必要なビアの埋め込みを強誘
電体キャパシタにダメージを与えないで行うことを可能
とする半導体装置の製造方法およびそれにより製造され
た半導体装置を提供する。

【００４７】また、本発明の別の目的は、情報記憶用キ
ャパシタの絶縁膜に強誘電体を用いたＦＲＡＭセルある
いは高誘電率誘電体を用いたＤＲＡＭセルを製造する際
に、緻密で信頼性が高い強誘電体膜や高誘電率誘電体膜
を形成し得る半導体装置の製造方法を提供する。

【００４８】

【課題を解決するための手段】第１の発明に係る半導体
装置の製造方法は、半導体基板の表層部に不純物拡散領
域からなるドレイン領域・ソース領域を有するＭＩＳト
ランジスタを形成する工程と、この後、前記半導体基板
上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜
に選択的にコンタクトホールを開口し、前記ＭＩＳトラ
ンジスタの一端側領域に下端部がコンタクトするキャパ
シタコンタクトプラグを埋め込み形成する工程と、この
後、前記半導体基板上に下部電極、強誘電体物質を用い
た電極間絶縁膜および上部電極を有する強誘電体キャパ
シタを形成する工程と、前記強誘電体キャパシタの上部
電極とキャパシタコンタクトプラグの上端面との間を接
続する電極配線を形成する工程とを具備することを特徴
とする。

【００４９】第２の発明に係る半導体装置の製造方法
は、半導体基板の表層部に不純物拡散領域からなるドレ
イン領域・ソース領域を有するＭＩＳトランジスタを形
成する工程と、この後、前記半導体基板上に第１の絶縁
膜を形成する工程と、前記ＭＩＳトランジスタの一端側
領域に下端部がコンタクトするビット線を前記第１の絶
縁膜上に形成する工程と、前記ビット線上および前記第
１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第
２の絶縁膜および第１の絶縁膜に選択的にコンタクトホ
ールを開口し、前記ＭＩＳトランジスタの他端側領域に
下端部がコンタクトするキャパシタコンタクトプラグを
埋め込み形成する工程と、この後、前記半導体基板上に
下部電極、強誘電体物質を用いた電極間絶縁膜および上
部電極を有する強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタの上部電極とキャパシタコンタ
クトプラグの上端面との間を接続する電極配線を形成す
る工程とを具備することを特徴とする。

【００５０】第３の発明に係る半導体装置の製造方法
は、半導体基板の表層部に不純物拡散領域からなるドレ
イン領域・ソース領域を有するＭＩＳトランジスタを形
成する工程と、この後、前記半導体基板上に第１の絶縁
膜を形成する工程と、前記第１の絶縁膜に選択的にコン
タクトホールを開口し、前記ＭＩＳトランジスタの一端
側領域に下端部がコンタクトするビット線コンタクトプ
ラグおよび前記ＭＩＳトランジスタの他端側領域に下端
部がコンタクトするキャパシタコンタクトプラグを埋め
込み形成する工程と、この後、前記半導体基板上に下部
電極、強誘電体物質を用いた電極間絶縁膜および上部電
極を有する強誘電体キャパシタを形成する工程と、前記
強誘電体キャパシタを含む半導体基板上に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜に選択的にコンタ
クトホールを開口し、前記強誘電体キャパシタの上部電
極とキャパシタコンタクトプラグの上端面との間を接続
するキャパシタ電極配線および前記ビット線コンタクト
プラグの上端面に接続されるビット線コンタクトプラグ
接続配線を前記第２の絶縁膜上に形成する工程と、前記
キャパシタ電極配線およびビット線コンタクトプラグ接
続配線を含む半導体基板上に第３の絶縁膜を形成する工
程と、前記第３の絶縁膜の前記ビット線コンタクトプラ
グ接続配線上に対応する部分にビアホールを開口した
後、前記第３の絶縁膜上およびビアホール内部にビット
線形成用の導電材料を堆積してパターニングし、前記第
３の絶縁膜上にビット線を形成する工程とを具備するこ
とを特徴とする。

【００５１】第４の発明に係る半導体装置は、半導体基
板の表層部に形成された不純物拡散領域からなるドレイ
ン領域・ソース領域を有するＭＩＳトランジスタと、前
記ＭＩＳトランジスタを含む半導体基板上に形成された
第１の絶縁膜と、前記第１の絶縁膜内に埋め込み形成さ
れ、前記ドレイン領域・ソース領域のうちの一方の領域
に下端部がコンタクトしたキャパシタコンタクトプラグ
と、前記第１の絶縁膜の上層側に形成され、下部電極、
強誘電体物質を用いた電極間絶縁膜および上部電極を有
する強誘電体キャパシタと、前記キャパシタコンタクト
プラグの上端と前記強誘電体キャパシタの上部電極との
間を接続する電極配線とを具備することを特徴とする。

【００５２】第５の発明に係る半導体装置は、半導体基
板の表層部に形成された不純物拡散領域からなるドレイ
ン領域・ソース領域を有するＭＩＳトランジスタと、前
記ＭＩＳトランジスタを含む半導体基板上に形成された
第１の絶縁膜と、前記第１の絶縁膜内に埋め込み形成さ
れたビット線コンタクトプラグを介して前記ドレイン領
域・ソース領域のうちの一方の領域に接続され、前記第
１の絶縁膜上に形成されたビット線と、前記ビット線を
含む半導体基板上に形成された第２の絶縁膜と、前記第
２の絶縁膜内および第１の絶縁膜内に埋め込み形成さ
れ、前記ドレイン領域・ソース領域のうちの他方の領域
に下端部がコンタクトしたキャパシタコンタクトプラグ
と、前記第２の絶縁膜の上層側に形成され、下部電極、
強誘電体物質を用いた電極間絶縁膜および上部電極を有
する強誘電体キャパシタと、前記キャパシタコンタクト
プラグの上端と前記強誘電体キャパシタの上部電極との
間を接続するキャパシタ配線とを具備することを特徴と
する。

【００５３】第６の発明に係る半導体装置は、半導体基
板の表層部に形成された不純物拡散領域からなるドレイ
ン領域・ソース領域を有するＭＩＳトランジスタと、前
記ＭＩＳトランジスタを含む半導体基板上に形成された
第１の絶縁膜と、前記第１の絶縁膜内に埋め込み形成さ
れ、前記ドレイン領域・ソース領域のうちの一方の領域
に下端部がコンタクトしたビット線コンタクトプラグ
と、前記第１の絶縁膜内に埋め込み形成され、前記ドレ
イン領域・ソース領域のうちの他方の領域に下端部がコ
ンタクトしたキャパシタコンタクトプラグと、前記第１
の絶縁膜の上層側に形成され、下部電極、強誘電体物質
を用いた電極間絶縁膜および上部電極を有する強誘電体
キャパシタと、前記強誘電体キャパシタを含む半導体基
板上に形成された第２の絶縁膜と、前記第２の絶縁膜上
に形成され、前記第２の絶縁膜に選択的に開口されたコ
ンタクトホールを介して前記強誘電体キャパシタの上部
電極とキャパシタコンタクトプラグの上端面との間を接
続するキャパシタ電極配線と、前記第２の絶縁膜上に形
成され、前記第２の絶縁膜に選択的に開口されたコンタ
クトホールを介して前記ビット線コンタクトプラグの上
端面に接続されたビット線コンタクトプラグ接続配線
と、前記キャパシタ電極配線およびビット線コンタクト
プラグ接続配線を含む半導体基板上に形成された第３の
絶縁膜と、前記第３の絶縁膜に選択的に開口されたビア
ホールに埋め込まれて前記ビット線コンタクトプラグ接
続配線に接続されるとともに前記第３の絶縁膜上に形成
されたビット線とを具備することを特徴とする。

【００５４】第７の発明に係る半導体装置の製造方法
は、ペロブスカイトないしは層状ペロブスカイト構造の
物質からなる強誘電体膜を用いた情報記憶用のキャパシ
タとスイッチ用トランジスタとを有するメモリセルおよ
び少なくとも二層以上の多層配線構造を有する半導体装
置の製造に際して、前記キャパシタの形成後に、前記多
層配線構造における層間絶縁膜に設けた開口部を埋める
ためにＡｌ、ＡｌＣｕ、ＡｌＣｕＳｉ、Ｃｕの少なくと
も一つの材料をリフローする工程を用いることを特徴と
する。

【００５５】第８の発明に係る半導体装置は、半導体基
板上に形成されたスイッチ用トランジスタと、前記スイ
ッチ用トランジスタが形成された半導体基板上を覆い、
表面が平坦化された第１の絶縁層と、前記第１の絶縁層
内に埋め込み形成され、前記スイッチ用トランジスタに
接続された第１のビット線コンタクトプラグと、前記第
１の絶縁層の表面上に順に形成された強誘電体キャパシ
タを構成する下部電極、強誘電体膜および上部電極と、
前記下部電極、強誘電体膜および上部電極を覆い、表面
が平坦化された第２の絶縁層と、前記第２の絶縁層に選
択的に形成されたビアホール内を埋めるようにＡｌ、Ａ
ｌＣｕ、ＡｌＣｕＳｉ、Ｃｕの少なくとも一つの材料が
リフローされてなり、前記ビアホール部を介して前記第
１のビット線コンタクトプラグに接続されたビット線と
または第２のビット線コンタクトプラグを具備すること
を特徴とする。

【００５６】第９の発明に係る半導体装置の製造方法
は、一対の電極間に少なくとも２種以上の金属元素を含
有する複合酸化物膜からなる誘電体膜を用いたキャパシ
タを形成し、前記キャパシタ上にさらに絶縁性酸化膜と
配線層を積層してなる半導体装置を製造する際、前記キ
ャパシタの形成工程は、第１の電極を形成する第１電極
形成工程と、前記第１の電極上に前記誘電体膜を形成す
る誘電体膜形成工程と、前記誘電体膜上に第２の電極を
形成する第２電極形成工程と、前記第１電極形成工程と
誘電体膜形成工程との間、誘電体膜形成工程と第２電極
形成工程との間、第２電極形成工程の後のいずれかで
０．５×１３３．３２２Ｐａ以上５００×１３３．３２
２Ｐａ以下の減圧下で昇温速度１０℃／秒以上の急熱処
理を行なう工程とを具備することを特徴とする。

【００５７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を示す。

【００５８】まず、ここで、本発明を適用しようとする
半導体装置の一例に係るＦＲＡＭについて簡単に説明し
ておく。

【００５９】図２２は、１トランジスタ・１キャパシタ
型の強誘電体メモリセルの等価回路を示している。図２
２において、Ｃは強誘電体キャパシタ、Ｑは電荷転送用
のＭＯＳトランジスタ、ＷＬは上記ＭＯＳトランジスタ
のゲートに接続されているワード線、ＢＬは上記ＭＯＳ
トランジスタの一端に接続されているビット線、ＰＬは
上記キャパシタの一端（プレート）に接続されているプ
レート線、ＶPLはプレート線電圧である。

【００６０】図２３は、例えばビット線折り返し構成の
強誘電体メモリセルアレイを有する強誘電体メモリの一
部の等価回路を示している。

【００６１】図２３において、ＭＣはそれぞれ電極間絶
縁膜に強誘電体を用いた情報記憶用の強誘電体キャパシ
タＣと電荷転送用のＭＯＳトランジスタ（パストランジ
スタ）Ｑとが直列に接続されてなる単位セルであり、こ
の単位セルＭＣは行列状に配列されてメモリセルアレイ
９０を構成している。

【００６２】ＷＬｉ（ｉ＝１、２、３…）は、セルアレ
イ９０における同一行の単位セルのトランジスタＱのゲ
ートに共通に接続された複数本のワード線である。

【００６３】ＰＬｉ（ｉ＝１、２、３…）は、セルアレ
イ９０における同一行の単位セルのキャパシタＣのプレ
ートに共通に接続された複数本のプレート線である。

【００６４】ＢＬｉ（ｉ＝１、２、３、４…）は、セル
アレイ９０における同一列の単位セルのトランジスタの
一端に共通に接続されたビット線である。

【００６５】ワード線選択回路８１は、アドレス信号に
基づいて前記複数本のワード線ＷＬｉのうちの一部を選
択してワード線電圧を供給するものである。

【００６６】キャパシタプレート線選択回路８２は、前
記アドレス信号に基づいて前記複数本のプレート線ＰＬ
ｉのうちの一部を選択し、このプレート線ＰＬｉの電圧
を制御するものである。

【００６７】一方、図２２のメモリセルを２個用いた２
トランジスタ・２キャパシタ型の強誘電体メモリセル
は、図２４あるいは図２５に示すように、第１のトラン
ジスタＱ１および第２のトランジスタＱ２と、前記第１
のトランジスタＱ１および第２のトランジスタＱ２にそ
れぞれ対応して直列に接続された第１のキャパシタＣ１
および第２のキャパシタＣ２とからなる。

【００６８】そして、前記第１のトランジスタＱ１およ
び第２のトランジスタＱ２の各一端（ドレイン）に対応
して第１のビット線ＢＬ１および第２のビット線／ＢＬ
１が接続されており、各ゲートに共通にワード線ＷＬが
接続されており、前記第１のキャパシタＣ１および第２
のキャパシタＣ２の各プレートに共通にプレート線ＰＬ
が接続されている。

【００６９】前記ワード線ＷＬおよびプレート線ＰＬは
平行に設けられており、ワード線用のロウデコーダ（図
示せず）により選択されたワード線ＷＬにワード線信号
が供給され、プレート線用のロウデコーダ（図示せず）
により選択されたプレート線ＰＬにプレート線電圧ＶPL
が供給される。

【００７０】また、上記２本のビット線ＢＬ１、／ＢＬ
１には、ビット線電位センス増幅用のセンスアンプ（図
示せず）、書き込み回路（図示せず）およびプリチャー
ジ回路（図示せず）が接続されている。

【００７１】次に、前記２トランジスタ・２キャパシタ
構成の強誘電体メモリセルのデータ書き込み動作の原理
およびデータ読み出し動作の原理について、図２４乃至
図２６を参照しながら説明する。

【００７２】図２４（ａ）乃至（ｃ）は書き込み動作時
における強誘電体キャパシタの印加電界、電気分極の状
態を示しており、図２５（ａ）乃至（ｃ）は読み出し動
作時における強誘電体キャパシタの印加電界、電気分極
の状態を示している。

【００７３】また、図２６はデータの書き込み動作時お
よび読み出し動作時におけるプレート線の印加電位を示
している。上記強誘電体メモリセルに対するデータの書
き込み、読み出しに際して、選択されたメモリセルのプ
レート線ＰＬの電位を例えば０Ｖ→５Ｖ→０Ｖと変化さ
せることにより、誘電分極の向きを制御する。

【００７４】（Ａ）データの書き込み動作に際しては、
初期状態では、プレート線ＰＬを接地電位Ｖss（０Ｖ）
に設定し、２本のビット線ＢＬ１、／ＢＬ１をそれぞれ
０Ｖにプリチャージしておく。

【００７５】まず、図２４（ａ）に示すように２本のビ
ット線ＢＬ１、／ＢＬ１のうちの一方（例えば第２のビ
ット線／ＢＬ１）を例えば５Ｖに設定し、ワード線ＷＬ
に５Ｖを印加して２個のトランジスタＱ１、Ｑ２をオン
状態にすると、第２のキャパシタＣ２の両端間に電位差
が生じて例えば図中下向きの分極が発生するが、第１の
キャパシタＣ１の分極は発生しない。

【００７６】次に、図２４（ｂ）に示すように、プレー
ト線ＰＬを５Ｖに設定にすると、第１のキャパシタＣ１
の両端間に電位差が生じ、図中上向きの分極が発生する
が、第２のキャパシタＣ２の分極は反転しない。これに
より、２個のキャパシタＣ１、Ｃ２に図示したように互
いに逆向きの分極が発生した状態になり、この状態はデ
ータ“１”または“０”の書き込み状態に対応する。

【００７７】次に、図２４（ｃ）に示すように、プレー
ト線ＰＬを０Ｖに設定し、ワード線ＷＬを０Ｖにして２
個のトランジスタＱ１、Ｑ２をオフ状態にする。

【００７８】（Ｂ）データの読み出し動作に際しては、
初期状態では、プレート線ＰＬを０Ｖに設定し、２本の
ビット線ＢＬ１、／ＢＬ１をそれぞれ０Ｖにプリチャー
ジしておく。ここで、２個のキャパシタＣ１、Ｃ２には
例えば図２５（ａ）に示すように互いに逆向きの分極が
発生した状態のデータが書き込まれている場合を想定す
る。

【００７９】まず、図２５（ｂ）に示すように、プレー
ト線ＰＬを５Ｖに設定し、ワード線ＷＬに例えば５Ｖを
印加して２個のトランジスタＱ１、Ｑ２をオン状態にす
ると、第２のキャパシタＣ２の両端間に電位差が生じて
その分極の向きが反転するが、第１のキャパシタＣ１の
分極の向きは反転しない。この２個のキャパシタＣ１、
Ｃ２からの読み出し電位はセンスアンプによりセンス増
幅され、このセンスアンプの出力により２本のビット線
ＢＬ１、／ＢＬ１は対応して０Ｖ、５Ｖに設定され、上
記センスアンプの出力に基づいて読み出しデータの
“１”、“０”を判別する。

【００８０】続いて、図２５（ｃ）に示すように、プレ
ート線ＰＬを０Ｖに設定すると、第２のキャパシタＣ２
の両端間に電位差が生じてその分極の向きが反転し、第
１のキャパシタＣ１の分極の向きは、反転せず初期状態
に戻る。

【００８１】次に、本発明を前記したようなＦＲＡＭに
適用した実施例を詳細に説明する。図１乃至図３は、本
発明の第１の実施の形態に係る強誘電体メモリセルを採
用した大容量の強誘電体メモリについてセルアレイの製
造工程順におけるセルアレイの一部の平面パターンの一
例を概略的に示している。

【００８２】図４乃至図７は、前記セルアレイの製造工
程順における断面構造の一部を概略的に示しており、具
体的には、図３中のＡ−Ａ線に沿うＳＤＧ領域およびセ
ルキャパシタを含む断面構造を示している。

【００８３】まず、セルアレイの構造について説明す
る。図７に示す構造においては、前述した従来例のビッ
ト線先作り・上部電極接続構造と比べて、パストランジ
スタと強誘電体キャパシタの上部電極１９との接続構造
および上部電極１９の構造が異なる。

【００８４】なお、ここでは、電荷転送用の１個のＭＯ
Ｓトランジスタ（パストランジスタ）と情報記憶用の１
個の強誘電体キャパシタとが直列接続された構成を単位
セルとし、単位セルが行列状に配列されてメモリセルア
レイを構成してなる１トランジスタ・１キャパシタ型の
強誘電体メモリセルを備えたＦＲＡＭを例にとり説明す
る。また、説明の簡単化のため、各ワード線をＷＬ、各
ビット線をＢＬ、各プレート線をＰＬで表示する。

【００８５】図７において、１は第１導電型（例えばｐ
型）の半導体基板（例えばシリコン基板）であり、その
表層部には、図１に示すように複数個の素子領域（活性
化領域）ＳＤＧがそれぞれワード線ＷＬ形成方向に直交
する方向（ビット線ＢＬ形成方向に平行な方向）にほぼ
直線状に形成されるとともに平面的にみて行列状の配置
で形成されており、各素子領域ＳＤＧ間には素子間分離
領域用の酸化膜２が形成されている。

【００８６】ここで、各列の素子領域ＳＤＧは、１列毎
に素子領域ＳＤＧの１つ分の長さ（１ピッチ）ずつ位置
が偏移しており、各素子領域ＳＤＧは全体として市松状
の配置（正格子に対してジグザグ状の配置）で形成され
ている。

【００８７】上記各素子領域ＳＤＧは、中央部から一端
側の領域に第１のＭＯＳトランジスタを構成する第１の
ドレイン・チャネル・ソース領域が直線状に形成されて
おり、上記中央部から他端側の領域に第２のＭＯＳトラ
ンジスタを構成する第２のドレイン・チャネル・ソース
領域が直線状に形成されており、上記中央部は上記第
１、第２のＭＯＳトランジスタに共通のドレイン領域Ｄ
となっている。

【００８８】上記ＭＯＳトランジスタのチャネル領域上
にゲート酸化膜３を介してゲート電極部Ｇが形成され、
同一行の複数個のＭＯＳトランジスタのゲート電極部Ｇ
は連続的に連なってワード線ＷＬとして形成され、ワー
ド線ＷＬ群は互いに平行に形成されている。

【００８９】この場合、各ワード線ＷＬ（ゲート電極部
Ｇ）は、例えばＰドープ・ポリシリコン４およびＷＳｉ
（タングステンシリサイド）５の２層構造になってお
り、表面絶縁膜６および側壁絶縁膜７により保護されて
いる。

【００９０】さらに、上記表面絶縁膜６、側壁絶縁膜７
上に層間絶縁膜９および表面平坦化用の層間絶縁膜１０
が形成されており、この層間絶縁膜１０上にワード線Ｗ
Ｌ群の形成方向とそれぞれ直交する方向にビット線ＢＬ
群が形成されている。

【００９１】この場合、層間絶縁膜１０には、素子領域
ＳＤＧの各中央部の第２導電型（本例ではｎ型）の不純
物拡散領域（ドレイン領域）Ｄ上に対応してコンタクト
ホールが開口されており、前記層間絶縁膜１０上で上記
コンタクトホールから少しずれた位置にバリアメタル膜
１１および導電膜１２からなるビット線ＢＬが形成され
ており、各ビット線ＢＬは上記コンタクトホール内でそ
れぞれ同一列の複数個の素子領域ＳＤＧの各ドレイン領
域Ｄにコンタクトしている。

【００９２】なお、図４〜図７では、ビット線ＢＬは上
記コンタクトホール内のみ実線で示され、図示される断
面の後方に位置している層間絶縁膜１０上については点
線にて示されている。

【００９３】さらに、前記ビット線ＢＬ群上には表面平
坦化用の層間絶縁膜１３およびキャップ用絶縁膜１６が
形成されており、キャップ用絶縁膜１６上には単位セル
毎にスタック構造の強誘電体キャパシタ（下部電極１
７、強誘電体絶縁膜１８、上部電極１９）が形成され、
さらに、キャパシタ保護用の絶縁膜２０およびパッシベ
ーション膜２３が形成されている。

【００９４】この場合、同一行の複数個の強誘電体キャ
パシタの各下部電極１７は、対応するＭＯＳトランジス
タを含むＳＤＧ領域の中央部あるいは隣接する素子間分
離酸化膜２の上方を覆うように、かつ、前記ワード線Ｗ
Ｌ群の形成方向と平行な方向に（つまり、ビット線ＢＬ
に直交する方向に）連続的に形成され、キャパシタプレ
ート線ＰＬとなっている。

【００９５】また、単位セル毎の強誘電体キャパシタの
上部電極１９は、対応する下部電極１７領域上に強誘電
体絶縁膜１８を介して例えば方形状に形成されている。

【００９６】そして、強誘電体キャパシタの上部電極１
９は、対応するＭＯＳトランジスタの一端部の第２導電
型（本例ではｎ型）の不純物拡散領域（ソース領域）Ｓ
に局所接続用の電極配線２２を介して接続されている。

【００９７】この場合、前記表面平坦化用の層間絶縁膜
１３、表面平坦化用の層間絶縁膜１０および層間絶縁膜
９等には、素子領域ＳＤＧの両端部のソース領域Ｓ上に
対応してコンタクトホールが開口されており、このコン
タクトホール内に導電性のプラグ（キャパシタコンタク
トプラグ）１５が埋め込まれている。そして、前記キャ
ップ用絶縁膜１６には、前記キャパシタコンタクトプラ
グ１５上に対応してコンタクトホールが開口されてお
り、このコンタクトホール内部および前記キャパシタ保
護膜用の絶縁膜２０上および前記上部電極１９上に局所
接続用の電極配線２２として例えばアルミ系配線が形成
されている。

【００９８】なお、本例においては、キャパシタコンタ
クトプラグ１５および電極配線２２についても、前記ビ
ット線ＢＬと同様にそれぞれその下地側にバリアメタル
膜１４、２１を有する構造となっている。

【００９９】このとき、本例では、前記キャパシタコン
タクトプラグ１５および前記電極配線２２はそれぞれの
材料が異なる。具体的には、前記キャパシタコンタクト
プラグ１５の材料は、高融点金属が望ましく、前記電極
配線２２の材料はアルミニウム系配線材料あるいは銅系
配線材料あるいは導電性ポリシリコン系配線材料が望ま
しい。

【０１００】そして、前記電極配線２２の下端面は、前
記キャパシタコンタクトプラグ１５の上端面よりも面積
が大きく、前記キャパシタコンタクトプラグ１５の上端
面およびその周辺の層間絶縁膜（本例では層間絶縁膜１
３）にコンタクトしている。これにより、電極配線２２
とキャパシタコンタクトプラグ１５とのコンタクト抵抗
の低下と、前記キャパシタコンタクトプラグ１５上に対
応してコンタクトホールを開口する時のマスク位置合わ
せのマージンの確保を図ることが可能になる。次に、前
記セルアレイの製造方法について、図１乃至図３に示し
た平面パターンおよび図４乃至図７に示した断面図を参
照しながら工程順に説明する。

【０１０１】まず、図１および図４に示すように、通常
のＣＭＯＳ型ＤＲＡＭセルの形成工程と同様な工程によ
り、シリコン基板１上にセルのＭＯＳトランジスタのア
レイを形成する。

【０１０２】ここで、２は基板表層部に選択的に形成さ
れた素子分離領域をなす酸化膜、Ｄ、Ｓは基板表層部の
素子形成領域に選択的に形成された基板とは逆導電型の
不純物拡散層からなるドレイン・ソース領域、３は基板
表面に形成されたＭＯＳトランジスタ用のゲート酸化
膜、Ｇはゲート酸化膜３上に形成されたＭＯＳトランジ
スタ用のゲート電極部（ワード線ＷＬの一部）である。

【０１０３】次に、ゲート電極部Ｇ上を含む基板上に層
間絶縁膜１０を形成し、層間絶縁膜１０のドレイン領域
Ｄ上に対応する部分にコンタクトホールを形成する。さ
らに、上記コンタクトホールの内部および層間絶縁膜１
０上にバリアメタル膜１１および導電膜１２を順次形成
し、層間絶縁膜１０上の導電膜１２およびバリアメタル
膜１１をパターニングしてビット線ＢＬを形成する。

【０１０４】次に、ビット線上を含む基板上に平坦化用
の層間絶縁膜（例えばＢＰＳＧ膜）１３を８００ｎｍ程
度堆積した後、化学機械的研磨（Chemical Mechanical
Pol-ishing；ＣＭＰ）により２００ｎｍ程度研磨して平
坦化する。

【０１０５】次に、図５に示すように、リソグラフィ工
程とエッチング工程により、層間絶縁膜１３および層間
絶縁膜１０の前記ソース領域Ｓ上に対応する部分に例え
ば０．８×０．８μｍ□の開口面積のキャパシタプラグ
用のコンタクトホールを選択的に形成する。この場合、
層間絶縁膜１３および層間絶縁膜１０のトータル絶縁膜
厚は１５００ｎｍ、開口部のアスペクト比は１．９であ
る。

【０１０６】さらに、前記コンタクトホールの内面にバ
リアメタル膜（例えばＴｉＮ膜）１４を２０ｎｍ堆積さ
せた後、例えばメタルＣＶＤ装置によりタングステンを
前記トータル絶縁膜厚以上の１７００ｎｍ程度堆積して
前記コンタクトホールの内部に全面的に埋め込む。

【０１０７】この後、平坦化用の層間絶縁膜１３上のタ
ングステン膜およびバリアメタル膜をエッチバックによ
り除去することにより、図１中に示すようにキャパシタ
コンタクトプラグ１５が得られる。

【０１０８】なお、前記キャパシタコンタクトプラグ１
５を埋め込む際、コンタクトホール内壁にバリアメタル
膜１４を形成しているので、コンタクトプラグ１５から
ソース領域Ｓ用の不純物拡散層への拡散を防止すること
が可能である。

【０１０９】さらに、図５に示すように、ＣＭＰにより
層間絶縁膜１３の表面を十分に平坦化した後、キャップ
用絶縁膜１６を１５０ｎｍ堆積する。

【０１１０】次に、図２および図６に示すように、前記
キャップ用絶縁膜１６上に、キャパシタ下部電極１７
（キャパシタプレート線ＰＬ）用の導電膜、キャパシタ
絶縁膜用の強誘電体膜１８を順次形成し、さらに、キャ
パシタ上部電極１９を形成し、強誘電体膜１８および下
部電極１７用の導電膜のパターニングを行って強誘電体
キャパシタを形成した後、キャパシタ保護用絶縁膜２０
を形成する。

【０１１１】この際、前記強誘電体膜１８としてＰＺＴ
（ＰｂＺｒ_xＴｉ1-_xＯ₃）、ＰＬＺＴ（(Pb,La)(Zr,T
i)Ｏ₃）の他、ＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉）等を用
いることができる。また、キャパシタ下部電極１７やキ
ャパシタ上部電極１９としてＰｔ等（ＰｔあるいはＩｒ
あるいはＩｒＯ_x、ＩｒＯ₂、ＲｕＯ₂、あるいはそれ
らを組み合わせたもの）を用いることができる。

【０１１２】次に、前記キャパシタ保護用絶縁膜２０お
よびキャップ用絶縁膜１６のキャパシタコンタクトプラ
グ１５上に対応する部分を開口するとともに、キャパシ
タ保護用絶縁膜２０のキャパシタ上部電極１９上に対応
する部分を開口する。この場合、キャパシタコンタクト
プラグ１５の上端面積より大きい開口部（図２中、１６
ａ）と、キャパシタ上部電極１９の面積より小さい開口
部（図２中、１９ａ）を形成する。

【０１１３】そして、図３および図７に示すように、キ
ャパシタコンタクトプラグ１５とキャパシタ上部電極１
９とを接続するための電極配線材料として、例えばバリ
アメタル膜用のＴｉＮ膜２１およびＳｉ・Ｃｕ（シリコ
ン・銅）成分を含むＡｌ（アルミ）配線のような導電膜
を、キャパシタ保護用絶縁膜２０を覆うように例えば高
周波スパッタ法、メタルＣＶＤ法あるいはＭＯＣＶＤ法
により順に堆積し、それをパターニングして電極配線２
２を形成し、その上にパッシベーション膜２３を堆積す
る。

【０１１４】なお、前記強誘電体膜１８の形成に際し
て、強誘電体材料の堆積後、強誘電体材料を結晶化し、
強誘電体特性を高めるために、通常は７５０℃程度の高
温酸素雰囲気で１０秒間程度、高速熱処理する。

【０１１５】また、強誘電体材料の堆積後の工程でキャ
パシタパターニングを行う時に生じる強誘電体特性の低
下を回復させるために、６００℃の高温酸素雰囲気で３
０分程度のアニールを行う。

【０１１６】なお、これらの高温酸素雰囲気での処理に
際して、前記キャップ用絶縁膜１６は、強誘電体膜１８
を形成する際の強誘電体物質の熱的処理工程が終了する
までは電極配線形成用のコンタクトホールが開口されて
いないので、前記キャパシタコンタクトプラグ材の酸化
を防止する働きを有する。

【０１１７】ただし、キャップ用絶縁膜１６でキャパシ
タコンタクトプラグ１５を覆っていても、高温酸素雰囲
気でのアニールなどによりキャパシタコンタクトプラグ
材の表面の軽度の部分的酸化は避けられない。

【０１１８】そこで、好ましくは、前記キャパシタコン
タクトプラグ１５上に電極配線材料を堆積する際、その
前にキャパシタコンタクトプラグ１５の表面酸化膜をエ
ッチングする工程を付加することにより、キャパシタコ
ンタクトプラグ１５と電極配線材料との安定な接続が可
能になる。この際のエッチングは、通常のメタルスパッ
ターの電極を入れ替えて逆スパッターにすることで可能
である。

【０１１９】また、一般にＭＯＳＦＥＴ活性層とコンタ
クトプラグとのコンタクト抵抗を下げるために行う水
素、窒素の混合ガスを用いた４５０℃のシンター工程
は、従来の工程例では強誘電体キャパシタの特性を劣化
させる理由から使用することは不可能であった。これに
対して、上記実施例の製造方法によれば、強誘電体キャ
パシタの形成よりも前にキャパシタコンタクトプラグ１
５を作り込むことにより、強誘電体キャパシタの形成前
に通常のＭＯＳ型ＬＳＩと同一のシンター工程を採用す
ることができ、具体的には、水素もしくは窒素またはこ
れらの混合ガスを用いた４００〜５００℃程度のシンタ
リングを行うことが可能となる。これにより、ＭＯＳＦ
ＥＴのゲート閾値Ｖｔｈ、基板電位等諸々のデバイスパ
ラメーターを共通に制御できる利点が生ずる。

【０１２０】また、上記実施例の製造方法において、キ
ャパシタコンタクトプラグ１５の材料として、電極配線
と同じ材料は用いず、耐酸化性、耐熱性、低コンタクト
抵抗性を有し、高アスペクト比のコンタクトホールへの
埋め込みが可能な材料の使用が望ましく、例えばタング
ステン、モリブデン、チタン、パラジウム等の高融点金
属の使用が望ましい。

【０１２１】これは、前記キャパシタコンタクトプラグ
１５としてポリシリコン材やアルミ系材などの酸化され
やすい材料を使用した場合には、キャパシタコンタクト
プラグ１５を埋め込み形成した後で強誘電体キャパシタ
を作り込む際に、酸素雰囲気での高温熱処理がキャパシ
タコンタクトプラグ１５にも施され、キャパシタコンタ
クトプラグ１５が酸化されてその寄生抵抗が増加すると
いう問題が生じるからである。

【０１２２】なお、本例ではＡｌＳｉＣｕ電極配線材料
とタングステンコンタクトプラグ材とのインターレーヤ
ーとしてＴｉＮを用いたが、Ｔｉ／ＴｉＮの積層膜を用
いてもよい。また、電極配線材料としては、ＡｌＳｉＣ
ｕ配線に限らず、アルミ系、銅系の配線材料や導電性ポ
リシリコン系配線材料を用いることが可能である。

【０１２３】また、上記実施例の製造方法においては、
キャパシタ用のコンタクトプラグと電極配線材料との接
触抵抗を少なくするために、それらのコンタクト面で電
極配線がキャパシタ用のコンタクトプラグの上端面の面
積より大きい配線面積を持つ接続構造を採用している。

【０１２４】即ち、本例では、キャパシタ用のコンタク
トプラグ上の電極配線（ＡｌＳｉＣｕ／ＴｉＮ）は、コ
ンタクトプラグ（Ｗ）の上端面と周辺絶縁膜（本例では
層間絶縁膜１３）の両方に接触する構造を採用してい
る。

【０１２５】なお、電荷転送用のパストランジスタとし
ては、ゲート絶縁膜が酸化物からなるＭＯＳトランジス
タに限定されず、ゲート絶縁膜が窒化物や、窒酸化物、
あるいは酸化物と窒化物との積層構造等からなるＭＩＳ
トランジスタを形成することもできる。

【０１２６】次に、前記したようなＰＺＴ材料またはＳ
ＢＴ材料を用いた強誘電体キャパシタの上部電極材料と
してＰｔまたはその他の電極材料（Ｉｒ、Ｉｒ酸化物、
Ｒｕ酸化物等）を使用し、強誘電体キャパシタの上部電
極を０．１ミクロンレベルまで微細に形成する方法につ
いて、図８（ａ）乃至（ｆ）を参照しながら説明する。
なお、この工程は、強誘電体キャパシタ用電極以外の形
成に際しても適用可能である。

【０１２７】まず、図８（ａ）に示すように、前記キャ
ップ用絶縁膜１６上に強誘電体キャパシタの下部電極膜
１７ａ、強誘電体薄膜１８ａを順次堆積する。この場
合、下部電極膜１７ａとしてＰｔを１７５ｎｍ、強誘電
体薄膜１８ａとしてＰＺＴ膜を３００ｎｍ形成する。

【０１２８】次に、図８（ｂ）に示すように、強誘電体
薄膜１８ａ上に３００ｎｍのＴＥＯＳ（テトラエトキシ
シラン）酸化膜２０ａを堆積する。

【０１２９】次に、図８（ｃ）に示すように、ＰＥＰ
（写真蝕刻工程）を用いてＴＥＯＳ酸化膜２０ａに所望
の上部電極面積に対応する開口部を選択的に形成する。

【０１３０】次に、図８（ｄ）に示すように、上部電極
形成用のＰｔ膜１９ａをＴＥＯＳ酸化膜２０ａの膜厚以
上に堆積する。

【０１３１】次に、図８（ｅ）に示すように、エッチバ
ックあるいはＣＭＰによりＴＥＯＳ酸化膜２０ａ上のＰ
ｔ膜１９ａを除去する。そして、通常のフォト・リソグ
ラフィ技術を使用し、帯状のレジストパターンを形成
し、このレジストパターンをマスクとする異方性エッチ
ングにより、前記ＴＥＯＳ酸化膜２０ａ／強誘電体薄膜
１８ａ／下部電極膜１７ａを順次パターニングする。

【０１３２】これにより、所望の帯状の強誘電体薄膜１
８および下部電極１７を得る。この際、同一マスクパタ
ーンを用いてＴＥＯＳ酸化膜２０ａ、強誘電体薄膜１８
ａおよび下部電極膜１７ａを順次エッチング加工するこ
とにより、セルフアラインによりＴＥＯＳ酸化膜２０ａ
と強誘電体薄膜１８と下部電極膜１７とはほぼ同じ平面
形状に形成される。

【０１３３】次に、図８（ｆ）に示すように、上記強誘
電体薄膜１８、下部電極１７のパターンエッジにおける
異方性エッチングによる加工ダメージを緩和するととも
に、強誘電体薄膜１８の電気的絶縁耐圧の低下などを抑
制するために、ＴＥＯＳ酸化膜２０ａ、上部電極１９、
強誘電体薄膜１８、下部電極１７の表面を覆うようにキ
ャパシタ保護用絶縁膜２０を形成する。上記キャパシタ
保護用絶縁膜２０としては、例えばプラズマＣＶＤ法に
よるＴＥＯＳの分解により得られるＳｉＯ₂膜、あるい
は、熱酸化法によるＳｉＯ₂膜を形成する。

【０１３４】そして、キャパシタ保護用絶縁膜２０の上
部電極１９上に対応する部分に上部電極１９の面積より
小さい開口部を設けた後、前記したような電極配線２２
および最終保護用のパッシベーション膜２３を形成す
る。

【０１３５】上述したように上記実施例の製造方法にお
いては、強誘電体メモリセルを形成する際、パストラン
ジスタの一端側領域上にコンタクトプラグ層を埋め込ん
だ後に強誘電体キャパシタを形成し、キャパシタ上部電
極とコンタクトプラグの上端部とを接続するための電極
配線を例えばスパッタ法により形成することが可能にな
る。

【０１３６】これにより、強誘電体メモリセルの形成後
におけるメタルＣＶＤ装置やＭＯＣＶＤ装置を用いた還
元性雰囲気中での配線膜堆積工程を避けることができ、
キャパシタの残留分極量等の電気的特性の劣化を防止す
ることができる。

【０１３７】また、キャパシタ上部電極１９を絶縁膜２
０ａの開口部に埋め込む構造としたので、キャパシタ上
部電極１９の面積を縮小し、単位セルの面積の縮小化が
可能になり、ＦＲＡＭの高集積化が可能になる。

【０１３８】なお、上記第１の実施の形態では、キャパ
シタコンタクトプラグを１回の工程で形成したが、キャ
パシタコンタクトプラグを２段階に分けて形成してもよ
く、このような変形例の製造方法の断面図を図９および
図１０に示す。

【０１３９】即ち、図９および図１０に示すように、ビ
ット線ＢＬ（１１、１２）の形成と同時に第１のキャパ
シタコンタクトプラグ１１ａ、１２ａを形成しておき、
その上に形成される絶縁層１３に前記第１のキャパシタ
コンタクトプラグ１１ａ、１２ａの上端面に接続するよ
うに第２のキャパシタコンタクトプラグ１４、１５を形
成する。

【０１４０】このような構造を採用することにより、コ
ンタクトプラグ層を埋め込む際における各コンタクトホ
ールのアスペクト比を低下させることができるので、コ
ンタクトホール内への埋め込みを容易に行うことが可能
になる。

【０１４１】このように形成された半導体装置は、半導
体基板の表層部に形成された不純物拡散領域からなるド
レイン領域・ソース領域を有するＭＩＳトランジスタ
と、前記ＭＩＳトランジスタを含む半導体基板上に形成
された第１の絶縁膜と、前記第１の絶縁膜内に埋め込み
形成されたビット線コンタクトプラグを介して前記ドレ
イン領域・ソース領域のうちの一方の領域に接続され、
前記第１の絶縁膜上に形成されたビット線と、前記第１
の絶縁膜内に埋め込み形成され、前記ドレイン領域・ソ
ース領域のうちの他方の領域に下端部がコンタクトした
第１のキャパシタコンタクトプラグと、前記ビット線を
含む半導体基板上に形成された第２の絶縁膜と、前記第
２の絶縁膜内に埋め込み形成され、前記第１のキャパシ
タコンタクトプラグの上端に下端部がコンタクトした第
２のキャパシタコンタクトプラグと、前記第２の絶縁膜
上に形成され、下部電極、強誘電体物質を用いた電極間
絶縁膜および上部電極を有する強誘電体キャパシタと、
前記第２のキャパシタコンタクトプラグの上端と前記強
誘電体キャパシタとの間を接続する電極配線とを具備す
ることを特徴とする。

【０１４２】また、上記第１の実施の形態において、前
記ビット線ＢＬ（１１、１２）のコンタクトプラグ部お
よびキャパシタコンタクトプラグ１４、１５（第１のキ
ャパシタコンタクトプラグ１１ａ、１２ａ、第２のキャ
パシタコンタクトプラグ１４、１５からなる場合も含
む）を、図９および図１０に示すように、それぞれ上部
の開口幅が底面の開口幅よりも広い逆テーパ状の側面を
有するように形成してもよい。

【０１４３】これにより、セルサイズの縮小化に伴って
ワード線間隔が狭くなっても、ワード線とコンタクトプ
ラグ下部との間隔を所望通り確保するとともにコンタク
トホールの開口面積（電極配線とのコンタクト面積）を
所望通り確保することが容易になり、プロセスマージン
が増大するという利点が得られる。

【０１４４】次に、図１１および図１２は、本発明の第
２の実施の形態に係るＦＲＡＭセルのアレイを有する大
容量のＦＲＡＭにおけるＦＲＡＭセルおよび他の素子の
製造工程順における断面構造の一部を概略的に示してい
る。

【０１４５】図１３は、第２の実施の形態に係るＦＲＡ
Ｍセルのアレイの一部の平面パターンの一例を概略的に
示している。

【０１４６】図１１および図１２に示す製造工程は、二
層配線構造における第２層配線（ビット線あるいは他の
配線）の接続を行うためのビアホールを埋めるために、
Ａｌ、ＡｌＣｕ、ＡｌＣｕＳｉ、Ｃｕの少なくとも一つ
の材料（本例ではアルミニウム）がリフローされている
点が特徴的である。なお、ここで、図４乃至図７に示し
た製造工程と同一部分には同一符号を付している。

【０１４７】図１１および図１２において、半導体基板
１上にはメモリセルのスイッチ用ＭＯＳトランジスタ３
１およびメモリセル以外の混載デバイス用の他のＭＯＳ
トランジスタ３２が形成されている。

【０１４８】前記各トランジスタ上を覆い、表面が平坦
化された（つまり、下地段差を平坦化した）第１の絶縁
層１０内には、前記スイッチ用トランジスタ３１のドレ
イン領域Ｄ、ソース領域Ｓに接続されたビット線コンタ
クトプラグ３３およびキャパシタコンタクトプラグ３
４、混載デバイス用の他のＭＯＳトランジスタ３２のゲ
ートに接続されたコンタクトプラグ３５が埋め込み形成
されている。

【０１４９】前記第１の絶縁層１０の表面上に順に形成
されている下部電極１７、強誘電体膜１８および上部電
極１９を含む基板を覆う第２の絶縁層１３には、ビット
線コンタクトプラグ３３、キャパシタコンタクトプラグ
３４、混載デバイス用のコンタクトプラグ３５および上
部電極１９の上方に対応して選択的にホールが形成され
ている。そして、上記ホール部を介して前記ビット線コ
ンタクトプラグ３３に接続されたビット線埋め込みプラ
グ接続配線（ビット線接続用コンタクトパターン）３
６、キャパシタコンタクトプラグ３４および上部電極１
９に接続された上部電極取り出し配線（キャパシタ電極
配線）２２、混載デバイス用のコンタクトプラグ３５に
接続された第１層配線３７が形成されている。

【０１５０】なお、前記上部電極取り出し配線２２およ
びビット線埋め込みプラグ接続配線３６は、Ａｌ、Ａｌ
ＣｕＳｉ、ＡｌＣｕ、Ｗメタル、ＴｉＮメタル、Ｔｉメ
タルの少なくとも一つの材料を有するものであり、前記
第１層配線３７と同一配線層で形成されている。また、
上部電極取り出し配線２２、ビット線埋め込みプラグ接
続配線３６および第１層配線３７の上面側には、選択的
にＷメタル、ＴｉＮメタル、Ｔｉメタルのいずれかから
なるメタル層１１´が形成されており、これらは前記強
誘電体膜１８にダメージを与えないスパッタ法あるいは
ＣＶＤ法によって形成され得る。

【０１５１】前記各配線を含む基板上面を覆い、表面が
平坦化された第３の絶縁層３０には、前記ビット線埋め
込みプラグ接続配線３６および第１層配線３７の上方に
対応して選択的にビアホールが形成されている。そし
て、上記ビアホール内を埋めるようにＡｌ、ＡｌＣｕ、
ＡｌＣｕＳｉ、Ｃｕの少なくとも一つの材料（本例で
はアルミニウム）がリフローされてなり、前記ビアホー
ル部を介して前記ビット線埋め込みプラグ接続配線３６
に接続されたビット線ＢＬおよび前記ビアホール部を介
して前記第１層配線３７に接続された第２層配線３８が
形成されている。さらに、パッシベーション膜３９が形
成され、パッド部にホールが開口されている。

【０１５２】上記したようなペロブスカイトないしは層
状ペロブスカイト構造の物質からなる強誘電体膜を用い
た情報記憶用のキャパシタとスイッチ用トランジスタと
を有するメモリセルおよび少なくとも二層以上の多層配
線構造を有する強誘電体メモリの製造に際しては、ビッ
ト線形成工程で前記多層配線構造におけるビアホールを
埋めるためにＡｌ、ＡｌＣｕ、ＡｌＣｕＳｉ、Ｃｕの少
なくとも一つの材料（本例ではアルミニウム）をリフロ
ーする工程を用いる。

【０１５３】この際、Ａｌリフローに際して、下地配線
がＡｌ系の場合には、スパッタ堆積時の温度によりＡｌ
系配線の溶融、ボイドの発生が生ずるおそれがある。こ
のため、ビアメタルと直接接触する下地としては、Ｗメ
タル、ＴｉＮメタル、Ｔｉメタル層のいずれかをスパッ
タあるいはＣＶＤ法により堆積した後、多層配線のビア
部となる領域の直下に選択的に上記メタル層１１´を形
成し、溶融ボイド防止膜として用いる。

【０１５４】次に、図１１乃至図１３に示す断面図およ
び平面パターンを参照しながら工程順に詳細に説明す
る。

【０１５５】まず、図１１に示すように、通常のＣＭＯ
Ｓ型ＤＲＡＭセルの形成工程と同様な工程により、シリ
コン基板１上にメモリセルトランジスタ３１および他の
デバイス用のトランジスタ３２を形成する。

【０１５６】ここで、２は基板表層部に選択的に形成さ
れた素子分離領域、Ｄ、Ｓは基板表層部の素子形成領域
に選択的に形成された基板とは逆導電型の不純物拡散層
からなるドレイン・ソース領域、３は基板表面に形成さ
れたＭＯＳトランジスタ用のゲート酸化膜、Ｇはゲート
酸化膜３上に形成されたＭＯＳトランジスタ用のゲート
電極部（ワード線ＷＬの一部）である。

【０１５７】なお、素子分離領域２は、ＬＯＣＯＳ膜
（選択酸化膜）、ＳＴＩ（Shallow Trench Isolation）
など、任意の構造を採用してよい。

【０１５８】次に、ゲート電極部Ｇ上を含む基板上に平
坦化用の第１の層間絶縁膜（例えばＢＰＳＧ膜）１０を
堆積した後、ＣＭＰにより表面を平坦化する。

【０１５９】次に、第１の層間絶縁膜１０に選択的にコ
ンタクトホールを形成する。具体的には、ドレイン領域
Ｄ上に対応する部分にビット線コンタクトホール、ソー
ス領域Ｓ上に対応する部分にキャパシタプラグ用のコン
タクトホールおよびその他の配線用のコンタクトホール
を形成する。

【０１６０】さらに、スパッタ法を用いてバリアメタル
膜（Ｔｉ、ＴｉＮ）１１を前記コンタクトホールの内部
および第１の層間絶縁膜１０上に蒸着した後、ＣＶＤ法
を用いてＷ膜を堆積し、前記コンタクトホールの内部に
コンタクトプラグ３３、３４および３５を形成する。

【０１６１】次に、エッチバックあるいはＣＭＰを行
い、第１の層間絶縁膜１０の表面を露出させる。なおこ
こで、第１の実施例と同様に、コンタクトプラグを逆テ
ーパ状に形成すれば、プロセスマージンを増大させるこ
とができる。

【０１６２】次に、図１２に示すように、前記各コンタ
クトプラグを含む第１の層間絶縁膜１０上に、キャパシ
タ下部電極１７（キャパシタプレート線ＰＬ）用の導電
膜として、Ｐｔ／Ｔｉ／ＴｉＮをスパッタ蒸着する。さ
らに、キャパシタ絶縁膜用の強誘電体膜１８としてＰＺ
Ｔ膜を形成する。さらに、キャパシタ上部電極１９とし
てＰｔを形成する。そして、ＲＩＥを用いて、前記キャ
パシタ上部電極１９、強誘電体膜１８および下部電極１
７の順にパターニング加工を行って強誘電体キャパシタ
を形成する。この際、強誘電体膜１８にダメージが入っ
た場合は、５００〜６００℃の酸素雰囲気での熱処理に
より回復させることができる。

【０１６３】次に、プラズマＣＶＤにより第２の層間絶
縁膜１３を形成し、化学ドライエッチング（ＣＤＥ）お
よびＲＩＥを用いて前記各コンタクトプラグ３３、３
４、３５および上部電極１９との接続用のコンタクトホ
ールを形成する。

【０１６４】そして、スパッタ法を用いてＡｌ、Ｗを順
に堆積し、キャパシタコンタクトプラグ３４とキャパシ
タ上部電極１９との接続を行うためのキャパシタ電極配
線２２を形成すると同時に、ビット線接続用コンタクト
パターン３６およびメモリセル以外の混載デバイス用の
第１層配線３７を形成する。

【０１６５】さらに、第３の層間絶縁膜３０を形成し、
その表面をＣＭＰにより平坦化した後、前記ビット線接
続用コンタクトパターン３６との接続を行うためのビア
ホールおよびメモリセル以外の混載デバイスの第１層配
線３７との接続を行うためのビアホールを形成し、Ａｒ
雰囲気で基板温度４００〜４７０℃とした高周波マグネ
トロンスパッタ法（Ａｌを高温で溶解し泳動的にビアホ
ールを埋め込むＡｌリフロー法）により前記ビアホール
内を埋め込むように第２配線層を堆積した後、第２配線
層をパターニングしてビット線ＢＬおよび混載デバイス
用の第２層配線３８を形成する。

【０１６６】これにより、ビット線ＢＬは、ビアホール
部・ビット線接続用コンタクトパターン３６およびビッ
ト線コンタクトプラグ３３を介してメモリセルのスイッ
チ用ＭＯＳトランジスタ３１のドレイン領域Ｄに接続さ
れることになり、混載デバイス用の第２層配線３８は第
１層配線３７を介してメモリセル以外の混載デバイス用
ＭＯＳトランジスタ３２に接続される。

【０１６７】なお、第２層配線３８は、Ａｌリフロ−で
堆積された膜をそのまま用いてパターニングしてもよい
が、ビア部以外のＡｌ系メタルをメタルＣＭＰにて研
磨、除去、平坦化し、再び第２層配線３８となるメタル
を堆積し、パターニングしてもよい。

【０１６８】この後、二層配線構造の半導体集積回路の
場合は、トップパッシベーション絶縁膜３９を堆積し、
パッド部を開口する。三層、四層配線以上の配線構造の
半導体集積回路の場合は、前記したような層間絶縁膜３
０を形成した後にＡｌリフロー法による配線層を堆積
し、パターニングを行う工程を必要回数繰り返し、この
後にトップパッシベーション絶縁膜３９を堆積し、パッ
ド部を開口する。

【０１６９】なお、本実施の形態においては、前記第１
層配線３７を形成した際の第１配線層の一部をパッド部
として用いてもよい。

【０１７０】さらに、図１２には、第３の層間絶縁膜３
０におけるビット線コンタクトプラグ３３の上方に対応
して選択的にホールを開口し、ビット線をビット線接続
用コンタクトパターン３６とコンタクトさせた場合を示
したが、ビット線接続用コンタクトパターン３６を第１
の絶縁層１０上で適宜引き回すことにより、これとは異
なる位置でビット線をコンタクトさせることも可能であ
る。従って、プロセスマージンを増大させることがで
き、特にセルアレイの設計の自由度を向上させる上で有
利である。全く同様に、メモリセル以外の混載デバイス
の第１層配線３７についても、第１の絶縁層１０上で引
き回すことが可能である。

【０１７１】また、図７に示したような強誘電体キャパ
シタより下方にビット線ＢＬを配置した構造（ＦＣＯ
Ｂ；Ferro Capacitor On Bit-line ）を有するセルアレ
イは、メモリセル部の設計の自由度が向上するが、ビッ
ト線上に形成される層間絶縁膜１３の分だけ絶縁膜厚が
増大することになり、メモリ以外の混載デバイスにとっ
ては不利な構造を強いられることになる。

【０１７２】これに対して、図１１および図１２に示し
たように強誘電体キャパシタの上層側にビット線ＢＬを
配置した構造とし、ビット線ＢＬを第２配線層で形成し
た場合には、メモリセル部の設計の自由度が大幅に増大
し、これによりセル面積の縮小化が可能になる。

【０１７３】ここで、図１３に示した平面パターンを参
照して説明する。図１３に示した構造は、前述した図１
乃至図３の構造と比べて、ビット線ＢＬがワード線ＷＬ
の上方でワード線ＷＬに直交する方向に一定幅で形成さ
れており、ビット線ＢＬの配置、幅、コンタクト部など
が異なり、その他は同じであるので図１乃至図３中と同
一符号を付してその詳細な説明を省略する。

【０１７４】即ち、図１３において、４１はビット線Ｂ
Ｌがその下層部のビット線接続用コンタクトパターン
（図１２中の３６）に接続されているコンタクト部、４
２は単位セル毎に形成されたスタック構造のキャパシタ
の上部電極（図１２中の１９）およびキャパシタコンタ
クトプラグ（図１２中の３４）に対して、ワード線ＷＬ
とビット線ＢＬとの間の中間層に形成された局所接続用
の電極配線（図１２中の２２）が接続されているコンタ
クト部である。ＰＬはキャパシタの下部電極（図１２中
の１７）が連続するように形成されたキャパシタプレー
ト線である。

【０１７５】つまり、図１１および図１２に示したよう
な強誘電体キャパシタの上層側にビット線を配置した構
造を採用すれば、図１３に示すようにセルアレイを形成
することが可能になり、前記ＦＣＯＢ構造に比べてビッ
ト線ＢＬの幅を広くとることができ、ビット線抵抗を低
くできるので、メモリ動作上、極めて有利となる。

【０１７６】従って、ＦＲＡＭメモリと他のＬＳＩを混
載する場合には、ビット線ＢＬを強誘電体キャパシタよ
り下方または第１層に配線するＦＣＯＢ構造よりも第２
配線層以降に形成する方が有利である。

【０１７７】さらに、本発明との比較のため、本発明の
第２の実施の形態におけるＡｌリフローによるビア埋め
込みの代わりに、Ｔｉ（スパッタ）／ＴｉＮ（スパッ
タ）／Ｗ（ＣＶＤ）によるビア埋め込みを用いた場合
（比較例）について、プロセスの違いによる強誘電体キ
ャパシタの強誘電体膜の分極量に及ぼす影響を調べた。

【０１７８】結果として、第２の実施の形態により得ら
れた強誘電体キャパシタの強誘電体膜の分極量が３０μ
Ｃ／ｃｍ²であるのに対して、比較例では、分極量が〜
３μＣ／ｃｍ²と激しく劣化した。

【０１７９】ＦＲＡＭデバイスにおいては、強誘電体の
分極量はセンスマージンに直接有効であり、その値が大
きい方が信頼性の向上につながるので、第２の実施の形
態の優位性は明らかである。

【０１８０】さらに、図１４は、本発明の第３の実施の
形態に係るＦＲＡＭセルのアレイを有する大容量のＦＲ
ＡＭにおける断面構造の一部（ＳＤＧ領域およびセルキ
ャパシタを含む）を概略的に示している。

【０１８１】図１４に示すＦＲＡＭセルの構造は、図１
２を参照して前述したＦＲＡＭセルの構造と比べて、基
本的にはほぼ同様であるが、第１の層間絶縁膜１０上に
第１のＳｉＯ₂膜５１を介して強誘電体キャパシタが形
成されている点、強誘電体キャパシタ上に第２のＳｉＯ
₂膜５２が形成されている点が異なる。

【０１８２】図１４に示したＦＲＡＭセルの製造工程
は、図１１および図１２を参照して前述した製造工程と
比べて、（１）エッチバックにより第１の層間絶縁膜１
０の表面を露出させた後に、スパッタ法により全面に第
１のＳｉＯ₂膜５１を堆積させる工程、（２）前記した
ように強誘電体キャパシタを形成した後に、スパッタ法
により全面に第２のＳｉＯ₂膜５２を１００ｎｍ程度堆
積させる工程が追加されている点、（３）第２のＳｉＯ
₂膜５２上に第２の層間絶縁膜１３を堆積し、それに選
択的にホールを開口する際に、下層の第２のＳｉＯ₂膜
５２または第２のＳｉＯ₂膜５２／第１のＳｉＯ₂膜５
１にもホールを開口する点が異なる。

【０１８３】上記したようにスパッタ法により形成され
たＳｉＯ₂膜５１、５２は、水素基を含まず、また、水
素基を通し難い。即ち、この後の工程で、仮に水素基が
強誘電体キャパシタ付近まで到達したとしても直接には
強誘電体キャパシタには到達しないので、強誘電体特性
（分極量）の劣化を最小限に抑制することができる。図
１５は、本発明の第４の実施形態に関わる半導体装置の
断面図である。本実施形態は、ＦＲＡＭセルアレイとロ
ジック回路等が混載された半導体装置に好適な製造方法
を提供する。

【０１８４】本実施形態の製造方法は、２層配線構造に
おける第１層配線から半導体基板あるいはトランジスタ
のゲート電極へのコンタクトプラグが２度に分けて形成
されている点に特徴を有する。すなわち本実施形態のコ
ンタクトプラグは、まずＦＲＡＭセルの強誘電体キャパ
シタが形成される前に下層部分が形成され、次に強誘電
体キャパシタが形成された後に、残りの上層部分が形成
される。

【０１８５】このようなコンタクトプラグの形成方法を
採ることにより、コンタクトホールの開口径に対する深
さの比（アスペクト比）を小さくすることができ、コン
タクトホールの加工と埋め込みが容易になる。この利点
は、加工上非常に厳しいルールを用いてパターン配置を
行っているロジック製品との混載を行う場合に有利とな
る。

【０１８６】本実施例の前半のプロセスは、第２の実施
形態で説明した図１１と同じである。すなわち、半導体
基板１上にはメモリセルのスイッチ用ＭＯＳトランジス
タ３１およびメモリセル以外の、混載デバイス用の他の
ＭＯＳトランジスタ３２が形成されている。

【０１８７】これらのトランジスタを覆い、平坦化され
た第１の層間絶縁膜１０内には、スイッチ用トランジス
タ３１のドレイン・ソース領域に接続された第１のビッ
ト線コンタクトプラグ３３および第１のキャパシタコン
タクトプラグ３４、混載デバイス用の他のトランジスタ
３２のソースあるいはドレイン領域あるいはゲート電極
に接続される第１のコンタクトプラグ３５が埋め込み形
成されている。

【０１８８】また、第１の層間絶縁膜１０の表面には、
図１５に示すように、薄いシリコン窒化膜層１２１と薄
いシリコン酸化膜層１２２が形成され、さらにその上に
下部電極１７、強誘電体膜１８および上部電極１９が順
に形成されて強誘電体キャパシタを形成している。この
キャパシタは表面が平坦化された第２の層間絶縁膜１３
で覆われており、さらに第２の層間絶縁膜１３の内部に
は、第２のビット線コンタクトプラグ１３３、第２のキ
ャパシタコンタクトプラグ１３４および混載デバイス用
の他のトランジスタ３２に接続された第２のコンタクト
プラグ１３５が埋め込み形成されている。

【０１８９】また、第２の層間絶縁膜１３の表面には、
上部電極取り出し配線、ビット線埋め込みプラグ接続配
線、および混載デバイス用の第１層配線２２、３６、３
７の第１配線層が形成されている。

【０１９０】この第１配線層を覆うように第２の層間絶
縁膜１３上に形成され、表面が平坦化された第３の層間
絶縁膜３０には、ビット線埋め込みプラグ接続配線３６
および第１層配線３７の直上にヴィアホールが形成され
ている。このヴィアホールは、Ａｌ，ＡｌＣｕ，ＡｌＳ
ｉＣｕ，Ｃｕの内の少なくとも１つの材料により埋め込
まれている。さらに、第３の層間絶縁膜３０の表面に
は、第２配線層３８、ＢＬが形成され、その上にはパッ
シベーション膜３９が形成されている。

【０１９１】次に本実施形態の製造方法を、工程順に説
明する。前述のようにプロセスの前半は第２の実施形態
（図１１）と同じである。まず、通常のＣＭＯＳ型ＤＲ
ＡＭと同様に、シリコン基板１上にメモリセルトランジ
スタ３１および他のデバイス用のトランジスタ３２が形
成される。すなわち、トランジスタのゲートおよび拡散
層領域が形成され、第１の層間絶縁膜１０およびコンタ
クトホールが形成される。

【０１９２】続いて、このコンタクトホールにコンタク
トプラグが埋め込まれる。前述のように、本実施形態で
は第１配線層から基板面へのコンタクトプラグが２度に
分けて形成されるが、図１１に示す段階までで、第１段
階（下層部分）のコンタクトプラグが完成する。

【０１９３】次に、図１５に示すように、ＬＰＣＶＤ法
により第１の層間絶縁膜１０の上に薄いシリコン窒化膜
層１２１が形成される。このシリコン窒化膜層１２１
は、後に強誘電体キャパシタの形成工程で行われる酸素
雰囲気中でのアニールによるコンタクトプラグ材料（例
えばＷ）の酸化を防ぐとともに、アニールによるトラン
ジスタの特性変動を防ぐ役割がある。続いて、シリコン
窒化膜層１２１上に、ＬＰＣＶＤ法、プラズマＣＶＤ
法、あるいは常圧ＣＶＤ法により薄いシリコン酸化膜層
１２２が形成される。

【０１９４】次に、シリコン酸化膜層１２２上にキャパ
シタ下部電極１７用の導電膜としてＴｉＮ、Ｔｉ、Ｐｔ
が順にスパッタされる。その上に、キャパシタ絶縁膜用
の強誘電体膜１８として、ＰＺＴ膜が形成される。さら
にその上に、キャパシタ上部電極１９としてＰｔがスパ
ッタされる。

【０１９５】続いて、ＲＩＥにより上部電極１９、キャ
パシタ絶縁膜１８、下部電極１７の順でパターニングさ
れ、強誘電体キャパシタが形成される。このとき、強誘
電体膜１８にダメージが入り本来の特性と変わってしま
った場合には、５００℃程度の酸素雰囲気中でのアニー
ルで回復させることが可能である。

【０１９６】次にプラズマＣＶＤにより第２の層間絶縁
膜１３が形成され、ＣＭＰ等によりその表面が平坦化さ
れる。続いてコンタクトプラグ３３、３４、３５と後に
形成される第１配線層との接続を行うためのコンタクト
ホールが形成される。このとき、キャパシタ下部電極１
７と第１配線層との接続を行うためのコンタクトホール
（不図示）も同時に形成される。

【０１９７】次に、スパッタ法によりバリア層としてＴ
ｉＮ膜１１１を全面に形成した後、前記コンタクトホー
ルを埋め込むように、スパッタ法によりＡｌを堆積し、
４００℃程度の温度でリフローする。続いて、ＣＭＰあ
るいはエッチバック法により、コンタクトホール内部以
外のＴｉＮ膜、Ａｌが除去される。ここまでで、コンタ
クトプラグの下層部分と上層部分の両方が形成され、本
実施形態の特徴的な構造が出来上がる。

【０１９８】次に、キャパシタ上部電極１９上に、ＲＩ
Ｅによりコンタクトホールが形成される。このコンタク
トホールも前述のコンタクトホールと同時に形成し、Ａ
ｌ等により埋め込むことも可能であるが、本実施形態で
は同時形成を行わず、先のコンタクトホール形成後に別
に形成している。この理由は、上部電極１９へのコンタ
クトホールのアスペクト比は、他のコンタクトホールの
それに比べて小さいので、埋め込む必要性が少ないこ
と、アスペクト比の大きく異なるコンタクトホールで
は、埋め込みの条件が大きく異なるため同時埋め込みが
困難であると予想されること、さらに埋め込み時のダメ
ージが強誘電体キャパシタに及ぶのを極力さけたいこ
と、等である。

【０１９９】次に、Ｔｉ，ＴｉＮ，ＡｌＣｕ，ＴｉＮを
順にスパッタ法により全面に堆積させ、第１配線層を形
成する。これをＲＩＥにより加工することにより、キャ
パシタコンタクトプラグ１３４と上部電極１９とを接続
するキャパシタ配線２２と、ビット線埋め込みプラグ接
続配線３６、混載デバイス用の第１層接続配線３７が形
成される。ここで、第１配線層の最上層のＴｉＮは、リ
ソグラフィのためのレジストパターン形成時に、Ａｌか
らの光の反射を防止する反射防止膜として働く。

【０２００】続いて第３の層間絶縁膜３０を形成し、そ
の表面をＣＭＰにより平坦化した後、前述の第１配線層
と後述の第２配線層を接続するためのヴィアホールを開
口する。さらに、第２の層間絶縁膜１３に形成したコン
タクトホールの場合と同様なＡｌリフロー技術等を用い
て、このヴィアホールをＡｌで埋め込んだ後、Ｔｉ，Ｔ
ｉＮ，Ａｌを順にスパッタし、第２配線層を形成する。
この第２配線層がＲＩＥにより加工されて、第２層配線
３８、ビット線ＢＬ等が形成される。

【０２０１】この後２層配線構造のデバイスの場合に
は、トップパッシベーション膜３９が堆積され、選択的
にパッド部が開口される。より多層の配線構造のデバイ
スの場合には、前述の方法の繰り返しで配線層と絶縁層
を形成し、最後にトップパッシベーション膜３９を堆積
し、選択的にパッド部を開口すればよい。

【０２０２】図１６は、本発明の第５の実施形態に係わ
る半導体装置の断面図である。本実施形態は、ＦＲＡＭ
セルアレイとロジック回路等が混載された半導体装置に
好適な他の構造およびその製造方法を提供する。基本的
には第３の実施形態と類似しており、図１４と同一箇所
には同一番号を付し、重複する説明は省略する。

【０２０３】本実施例の前半のプロセスは、第２の実施
形態で説明した図１１とほぼ同じである。すなわち、半
導体基板１上にはメモリセルのスイッチ用トランジスタ
３１とメモリセル以外の混載デバイス用他のトランジス
タ３２、およびＳＴＩ（shallow trench isolation）に
よる素子分離酸化膜２が形成される。

【０２０４】これらのトランジスタを覆うように、シリ
コン酸化膜層１０を堆積し、ＣＭＰ法を用いて表面を平
坦化する。その上に、Ｓｉ_xＮ_y膜１２１をＬＰＣＶＤ
法で、例えば１５０ｎｍ堆積する（図１６）。このＳｉ
_xＮ_y膜１２１は、強誘電体キャパシタ形成の際の酸素
アニールによるトランジスタへのダメージ（閾値変動）
を軽減する。

【０２０５】次に、上記トランジスタのソース領域Ｓ、
ドレイン領域ＤへのコンタクトホールをＲＩＥにより形
成する。バリア層１１として、Ｔｉ，ＴｉＮを順にスパ
ッタにより堆積し、続いてＣＶＤ法によりコンタクトプ
ラグ３３、３４、３５としてＷを埋め込む。さらに、絶
縁膜１０上のＴｉ，ＴｉＮ，Ｗを、例えばＣＭＰ法を用
いて除去する。

【０２０６】次に、全面にシリコン酸化膜層（Ｓｉ
Ｏ₂）１２２を１００ｎｍ堆積する。その上に強誘電体
キャパシタを構成するＰｔ層１７、ＰＺＴ層１８、Ｐｔ
層１９を順次スパッタにより堆積する。これらの層は酸
素中で熱処理され、ＰＺＴ層が結晶化され、ペロブスカ
イト構造となる。その後これらの層は、キャパシタの形
状にＲＩＥにより加工される。

【０２０７】次に、全面にシリコン酸化膜１３をプラズ
マＣＶＤ法により堆積し、コンタクトプラグ３３、３
４、３５の上部およびキャパシタの上部電極１９の上部
に開口部を形成する。その後全面にバリア層１１１とな
るＴｉ，ＴｉＮ、配線層２２、３６、３７となるＡｌ、
メタル層１１’となるＷを順次スパッタにより堆積し、
ＲＩＥにより加工してキャパシタとコンタクトプラグ３
４との配線およびその他コンタクトプラグの取り出し電
極等を含む第１配線層を形成する。

【０２０８】次に、全面にシリコン酸化膜層３０をプラ
ズマＣＶＤ法で堆積する。コンタクトプラグ３３、３５
の直上のシリコン酸化膜層３０に開口部を形成し、第１
配線層のうち３６に対応する部分を露出する。続いてバ
リア層１１２となるＴｉ，ＴｉＮ、配線３８となるＡｌ
を順次スパッタにより堆積する。この後、約４００℃の
熱処理によりＡｌをリフローし、シリコン酸化膜３０に
形成されたアスペクト比の高い開口部を埋め込む。この
ときＣＶＤ法によりＷを埋め込まないのは、強誘電キャ
パシタへの水素によるダメージを無くすためである。Ａ
ｌリフローを用いれば水素が発生せず、強誘電体キャパ
シタへのダメージを避けることができる。

【０２０９】続いて、上記のＴｉ，ＴｉＮ，Ａｌ層をＲ
ＩＥにより加工し、第２配線層を形成する。その後、シ
リコン酸化膜３９をＣＶＤ法により堆積し、図１６に示
す半導体構造が完成する。

【０２１０】図１７は、本発明の第６の実施形態に係わ
る半導体装置の断面図である。本実施形態は、ＦＲＡＭ
セルアレイとロジック回路等が混載された半導体装置に
好適なさらに他の構造およびその製造方法を提供する。
基本的には第４の実施形態と類似しており、図１５と同
一箇所には同一番号を付し、重複する説明は省略する。

【０２１１】シリコン酸化膜１２２を形成する工程まで
は、第５の実施形態と同様に行われる。続いて全面に強
誘電体キャパシタを構成するＰｔ層１７、ＰＺＴ層１
８、Ｐｔ層１９を順次スパッタにより堆積する。これら
の層は酸素中で熱処理され、ＰＺＴ層が結晶化され、ペ
ロブスカイト構造となる。その後これらの層は、キャパ
シタの形状にＲＩＥにより加工される。

【０２１２】次に、全面にシリコン酸化膜１３をプラズ
マＣＶＤ法により堆積し、コンタクトプラグ３３、３
４、３５の上部に開口部を形成する。その後全面にバリ
ア層１１１となるＴｉ，ＴｉＮ、配線層２２、３６、３
７となるＡｌを順次スパッタで堆積し、約４００℃の熱
処理でＡｌをリフローし、上記の開口部を埋め込む。そ
の後バリアとなるＷメタル層１１´をＣＶＤ法を用いて
堆積する。これらのＴｉ，ＴｉＮ，Ａｌ、Ｗ層をＲＩＥ
により加工し、コンタクトプラグ３３、３４、３５等と
のヴィアコンタクトを含む第１配線層を形成する。本実
施形態の特徴は、シリコン酸化膜層１３に形成された開
口部（ヴィアホール）が、リフローされたＡｌで埋め込
まれるところにある。なおここでは、第２の実施の形態
と同様に、ＴｉＮメタルやＴｉメタルをメタル層１１´
に用いることもできる。

【０２１３】次に、全面にシリコン酸化膜層３０をプラ
ズマＣＶＤ法で堆積する。トランジスタのドレイン領域
Ｄの直上のシリコン酸化膜層３０に開口部を形成し、対
応する第１配線層３６、３７上のＷメタル層１１’を露
出する。続いて第５の実施形態と同様に、バリア層１１
１となるＴｉ，ＴｉＮ、配線３８となるＡｌを順次スパ
ッタにより堆積する。この後、約４００℃の熱処理によ
りＡｌをリフローし、シリコン酸化膜３０に形成された
アスペクト比の高い開口部（ヴィアホール）を埋め込
む。なお、第１配線層の上部に形成されたＷメタル層１
１’は、第２配線層のＡｌをリフローする際に、第１配
線層のＡｌの溶解を防ぐ働きをする。

【０２１４】続いて、上記のＴｉ，ＴｉＮ，Ａｌ層をＲ
ＩＥにより加工し、第２配線層を形成する。その後、シ
リコン酸化膜３９をＣＶＤ法により堆積し、図１７に示
す半導体構造が完成する。

【０２１５】図１８は、本発明の第７の実施形態に係わ
る半導体装置の断面図である。本実施形態は、ＦＲＡＭ
セルアレイとロジック回路等が混載された半導体装置に
好適なさらに他の構造およびその製造方法を提供する。
本実施形態の構造は、基本的には第３の実施形態と類似
しており、図１４と同一箇所には同一番号を付し、重複
する説明は省略する。

【０２１６】本実施例の前半のプロセスは、第２の実施
形態で説明した図１１とほぼ同じである。すなわち、半
導体基板１上にはメモリセルのスイッチ用トランジスタ
３１とメモリセル以外の混載デバイス用他のトランジス
タ３２、およびＳＴＩによる素子分離酸化膜２が形成さ
れている。

【０２１７】これらのトランジスタを覆うように、シリ
コン酸化膜層１０を堆積し、ＣＭＰ法を用いて表面を平
坦化する。その上に、Ｓｉ_xＮ_y膜１２１をＬＰＣＶＤ
法で、例えば１５０ｎｍ堆積する（図１８）。このＳｉ
_xＮ_y膜１２１は、強誘電体キャパシタ形成の際の酸素
アニールによるトランジスタへのダメージ（閾値変動）
を軽減する。

【０２１８】次に、全面にシリコン酸化膜層（Ｓｉ
Ｏ₂）１２２を１００ｎｍ堆積する。その上に強誘電体
キャパシタを構成するＰｔ層１７、ＰＺＴ層１８、Ｐｔ
層１９を順次スパッタにより堆積する。これらの層は酸
素中で熱処理され、ＰＺＴ層が結晶化され、ペロブスカ
イト構造となる。その後これらの層は、キャパシタの形
状にＲＩＥにより加工される。

【０２１９】次に、全面にシリコン酸化膜１３をプラズ
マＣＶＤ法により堆積し、上記トランジスタのソース領
域Ｓ、ドレイン領域ＤへのコンタクトホールをＲＩＥに
より形成する。バリア層１１としてのＴｉ，ＴｉＮ、配
線２２、３６、３７としてのＡｌを順にスパッタにより
堆積し、約４００℃の加熱処理によりＡｌをリフロー
し、上記のコンタクトホールを埋め込む。続いてＣＶＤ
法によりバリアとしてのＷメタル層１１´を堆積する。
これらのＴｉ，ＴｉＮ，Ａｌ、Ｗ層をＲＩＥにより加工
し、トランジスタのソース領域Ｓ、ドレイン領域Ｄとの
コンタクトを含む第１配線層を形成する。本実施形態の
特徴は、絶縁層１０、１２１、１２２、１３を通じて形
成された開口部（コンタクトホール）が、リフローされ
たＡｌで埋め込まれるところにある。

【０２２０】次に、全面にシリコン酸化膜層３０をプラ
ズマＣＶＤ法で堆積し、ＣＭＰで平坦化する。トランジ
スタのドレイン領域Ｄの直上のシリコン酸化膜層３０に
開口部を形成し、対応する第１配線層３６、３７上のＷ
メタル層１１’を露出する。続いて第５の実施形態と同
様に、バリア層１１２となるＴｉ，ＴｉＮ、配線３８と
なるＡｌを順次スパッタにより堆積する。この後、約４
００℃の熱処理によりＡｌをリフローし、シリコン酸化
膜３０に形成されたアスペクト比の高い開口部を埋め込
む。なお、第１配線層の上部に形成されたＷメタル層１
１’は、第２配線層のＡｌをリフローする際に、第１配
線層のＡｌの溶解を防ぐ働きをするもので、Ｗ以外にも
第６の実施の形態と同様ＴｉＮやＴｉを用いることがで
きる。

【０２２１】続いて、上記のＴｉ，ＴｉＮ，Ａｌ層をＲ
ＩＥにより加工し、第２配線層を形成する。その後、シ
リコン酸化膜３９をＣＶＤ法により堆積し、図１８に示
す半導体構造が完成する。

【０２２２】次に、本発明の半導体装置の製造方法の第
８の実施の形態として、例えば図１９に示すようなＦＲ
ＡＭセルの電荷蓄積用キャパシタの強誘電体膜および電
極膜あるいは例えば図２１に示すようなＤＲＡＭセルの
電荷蓄積用キャパシタの高誘電率誘電体膜および電極膜
の高密度化、高信頼性化を実現するための工程について
複数の実施例を説明する。

【０２２３】即ち、一対の電極間に少なくとも２種以上
の金属元素を含有する複合酸化物膜からなる誘電体膜を
用いたキャパシタを形成し、前記キャパシタ上にさらに
絶縁性酸化膜と配線層を積層してなる半導体装置を製造
する際、（ａ）前記キャパシタの形成工程は、第１の電極を形成
する工程と、誘電体膜を形成する工程と、０．５Ｔorr
（＝０．５×１３３．３２２Ｐａ）以上５００Ｔorr 以
下の減圧下でＲＴＡ処理（Rapid Thermal Anneal; 急熱
処理）を行なう工程と、この後、第２の電極を形成する
工程とを具備する。

【０２２４】（ｂ）前記キャパシタの形成工程は、第１
の電極を形成する工程と、誘電体膜を形成する工程と、
第２の電極を形成する工程と、この後、０．５Ｔorr 以
上５００Ｔorr 以下の減圧下でＲＴＡ処理を行なう工程
とを具備する。

【０２２５】（ｃ）前記キャパシタの形成工程は、第１
の電極を形成する工程と、０．５Ｔorr 以上５００Ｔor
r 以下の減圧下でＲＴＡ処理を行なう工程と、誘電体膜
を形成する工程と、この後に、第２の電極を形成する工
程とを具備する。

【０２２６】（ｄ）前記（ａ）乃至（ｃ）のいずれかの
工程において、第１の電極上に、少なくとも２種以上の
金属元素を含有する複合酸化物膜を、スパッタ法、ＣＶ
Ｄ（Chemical Vapor Deposition ；化学気相成長）法、
あるいはＬＳＭＣＤ（LiquidSource Misted Chemical D
eposition）法により形成する。

【０２２７】（ｅ）前記（ａ）乃至（ｃ）のいずれかの
工程において、減圧下のＲＴＡ処理を、０．５Ｔorr 以
上５００Ｔorr 以下の酸素分圧下で行う。

【０２２８】（ｆ）前記（ａ）乃至（ｃ）のいずれかの
工程において、減圧下のＲＴＡ処理を、０．５Ｔorr 以
上５００Ｔorr 以下のオゾン分圧下で行う。

【０２２９】（ｇ）前記（ａ）乃至（ｃ）のいずれかの
工程において、オゾン分圧比１％以上の雰囲気中でＲＴ
Ａ処理を行なう。

【０２３０】ここで、前記ＲＴＡ処理とは、昇温速度１
０℃／秒以上の熱処理をいう。この熱処理速度は膜の結
晶性を著しく高める。特に、ＰＺＴ等の鉛系誘電体膜で
は、低誘電率のパイロクロア相生成を避けることがで
き、結晶化に有利な方法である。但し、ＲＴＡによる熱
処理は、その昇温速度が早いので、取り込みガスの揮発
が不十分なまま結晶化が進んでしまうという難点をも
つ。

【０２３１】上記第８の実施の形態に係る誘電体膜の形
成方法では、ＲＴＡ処理を０．５Ｔorr 以上５００Ｔor
r 以下の減圧下で行なうので、短時間の結晶化過程で
も、デポジション膜中に取り込まれた残留ガスを排除し
ながら結晶化を進めることができ、結晶性の良い誘電体
膜をしかも高密度に形成することができる。誘電体膜の
結晶化時には、同時に電極膜の結晶化も進むが、電極膜
中の取り込みガスもこの熱処理によって排除することが
でき、電極膜の抵抗値を下げることができる。

【０２３２】ＲＴＡ処理は結晶化を進めるが、その際、
酸素の供給が不足すると誘電体膜が半導体化するおそれ
がある。特に、ＰＺＴ等のＰｂ系誘電体膜やチタン酸バ
リウム膜等は容易に半導体化し、膜抵抗が著しく低下す
る。

【０２３３】このような場合の熱処理としては、減圧下
のアニールを０．５Ｔorr 以上５００Ｔorr 以下の酸素
分圧下で行うことが望ましい。また、ＩｒＯ₂やＲｕＯ
₂、ＩＴＯ、ＳｎＯ₂等の導電性酸化物膜は、酸素の供
給が不十分であると、その後のプロセスでの膜抵抗変化
が激しく、特性が不安定になってしまうので、上記した
ような範囲の酸素分圧化でのアニールが有効である。

【０２３４】さらに、減圧下のアニールを０．５Ｔorr
以上５００Ｔorr 以下のオゾン分圧下で行うと、膜のリ
ーク電流を低減することができ、これは特にＤＲＡＭ等
リフレッシュ動作の必要なメモリにおけるキャパシタ形
成には重要であり、消費電力を節約することができる。

【０２３５】これらの減圧下でのＲＴＡ処理は、特に、
第１の電極上に少なくとも２種以上の金属元素を含有す
る複合酸化物膜からなる誘電体膜を形成する工程に、ス
パッタ法、ＣＶＤ法、あるいはＬＳＭＣＤ法を採用した
場合に特に有効である。これらの成膜方法で成膜した場
合には取り込みガスの影響が避けられないからである。

【０２３６】一方、本発明の第８の実施の形態に係る誘
電体膜の形成方法にゾル・ゲル法やＭＯＤ法を適用する
ことも可能であるが、これらの成膜方法およびＬＳＭＣ
Ｄ法では、有機基の揮発量が多いため、最初から減圧下
で熱処理すると、膜の表面が粗になってしまうおそれが
ある。従って、これらの場合には、予め、大気圧下で３
５０℃以上の温度の熱処理を施してから後に前記したよ
うな減圧下でのＲＴＡ処理を実施することが望ましい。

【０２３７】次に、オゾンアニールの方法と効果につい
て説明する。オゾン発生器を用いて生成したオゾン・酸
素混合ガスを１００〜４００℃に加熱した熱処理部に導
入する。例えば、ウエハ背面を３００℃に加熱しながら
オゾン・酸素混合ガスを導入し、この熱処理部に１００
ｍＷ／ｃｍ²の低圧水銀光を３０〜２００分照射する。
水銀光は波長が３２０ｎｍ以下が有効である。

【０２３８】この場合、オゾン分圧比１％以上の混合ガ
ス雰囲気中で熱処理を行なうと、成膜時に内在する酸素
空孔が減少し、リーク電流の低減化を図ることができ
る。さらに、この後に６００℃以上の酸素中の熱処理を
加えると、ウエハ面内のばらつきも低減することがで
き、さらに有効である。

【０２３９】（実施例１）図１９は、本発明の第８の実
施の形態に係る製造方法により形成されたキャパシタを
有したＦＲＡＭセルの断面構造を示している。

【０２４０】図１９のＦＲＡＭセルの製造に際しては、
半導体基板１にＬＯＣＯＳにより素子間分離絶縁膜２を
形成し、その後にソースＳ・ドレインＤ領域用の拡散
層、ゲート絶縁膜３、ゲート電極部Ｇを形成することに
より、ＭＯＳトランジスタ７０を形成する。この後、Ｃ
ＶＤ法を用いて、ＳｉＯ₂から成る層間絶縁膜７１を堆
積する。

【０２４１】次に、メモリセルの情報記憶用キャパシタ
７２を形成する。まず、前記層間絶縁膜７１の上に、
２．５ｍＴorr のＡｒ中で連続ＤＣスパッタによりＴｉ
／Ｐｔから成る下部電極膜を成膜する。

【０２４２】次いで、厚さ１８０ｎｍあるいは２１０ｎ
ｍあるいは２４０ｎｍのＰＺＴ膜を、２．５ｍＴorr の
Ａｒ中のＲＦ（高周波）スパッタにより形成する。この
後、最初のＲＴＡ処理を昇温速度１００℃／秒、１０Ｔ
orr の酸素中で８００℃で１０秒間行ない、その後、Ｐ
ＺＴ膜上に上部電極膜としてのＰｔ膜をＤＣスパッタで
形成した後、拡散炉を用いて６００℃で二度目のアニー
ルをゆっくり行なう。次に、積層された下部電極膜、Ｐ
ＺＴ膜および上部電極膜をＲＩＥによりエッチングし、
所望の形状にパターニングすることにより、下部電極１
７、誘電体膜１８および上部電極１９で構成されるキャ
パシタ７２を形成する。ここで、エッチングダメージを
除去するために、拡散炉を用いて６００℃で三度目のア
ニールをゆっくり行なった。

【０２４３】次に、前記キャパシタ７２を被覆するよう
に絶縁膜７３をＣＶＤ法により堆積させ、ＲＩＥによ
り、ＭＯＳトランジスタ７０のソースＳ・ドレインＤ用
拡散層の一方およびキャパシタ７２の上部電極１９およ
び下部電極１７を露出させるコンタクトホールをエッチ
ング形成した後、拡散炉を用いて６００℃で四度目のア
ニールをゆっくり行なった。

【０２４４】次に、ＭＯＳトランジスタ７０のソースＳ
・ドレインＤ用拡散層の一方と上部電極１９とを接続す
るための内部配線７４ａと、下部電極１７からの引き出
し電極となる内部配線７４ｂを形成し、素子全体にパッ
シベーション膜７５を堆積する。その後、ＲＩＥによ
り、パッシベーション膜７５にコンタクトホールを形成
し、バリア層７６を介してアルミニウム配線７７を形成
する。ＭＯＳトランジスタ７０のゲート電極部Ｇはワー
ド線として、内部配線７４ｂ、バリア層７６、アルミニ
ウム配線７７はプレート線として使用される。

【０２４５】ここで、前記した４回のアニールのうち、
１回目は誘電体膜結晶化のための熱処理であり、２回目
は強誘電体膜１８と上部電極１９との界面状態を下部電
極１７と強誘電体膜１８のそれと同様にするための熱処
理であり、３回目と４回目はプロセスダメージ回復のた
めのものである。

【０２４６】以上の実施例を実施例１とし、厚さ１８
０、２１０、２４０ｎｍの３種類のＰＺＴ膜に対応する
実施例をそれぞれ実施例１-1、１-2、１-3とする。

【０２４７】次の各工程を変えた実施例を実施例２〜６
とし、誘電体膜厚を変えたものを薄いものからそれぞれ
実施例ｎ-1、ｎ-2、ｎ-3とする。また、比較例も同様に
して形成した。

【０２４８】（実施例２）実施例１の情報記憶用キャパ
シタ７２の形成を次のように行なって実施例２の半導体
装置を形成した。まず、前記層間絶縁膜７１の上に、
２．５ｍＴorr のＡｒ中で連続ＤＣスパッタによりＴｉ
／Ｐｔから成る下部電極膜を成膜する。次いで、ＰＺＴ
膜を基板温度５００℃、Ａｒ／Ｏ₂雰囲気中のＲＦスパ
ッタで形成する。ＰＺＴ膜上にＰｔ膜をＤＣスパッタで
形成した後、最初のＲＴＡアニールを昇温速度１００℃
／秒、１０Ｔorr の酸素中で８００℃で１０秒間行なっ
た。

【０２４９】（実施例３）実施例１の情報記憶用キャパ
シタ７２の形成を次のように行なって実施例３の半導体
装置を形成した。まず、前記層間絶縁膜７１の上に、
２．５ｍＴorr のＡｒ中で連続ＤＣスパッタによりＴｉ
／Ｐｔから成る下部電極膜を成膜する。最初のＲＴＡア
ニールを昇温速度１００℃／秒、１０Ｔorr の酸素中で
８００℃で１０秒間行ない、次いで、ＰＺＴ膜を基板温
度５００℃、２．５ｍＴorr のＡｒ中のＲＦスパッタで
形成する。その後、ＰＺＴ膜上にＰｔ膜をＤＣスパッタ
で形成した後、二度目のアニールを今度は拡散炉を用い
て６００℃でゆっくり行なう。（実施例４）実施例１の情報記憶用キャパシタ７２の形
成を次のように行なって実施例４の半導体装置を形成し
た。まず、前記層間絶縁膜７１の上に、Ｉｒレジネート
を回転塗布し、７６０Ｔorr の大気中で８００℃で熱処
理し、ＩｒＯ₂の下部電極膜を形成する。次いで、ＳＢ
Ｔ膜を有機金属化合物混合原料を霧状にして回転基板上
に堆積するＬＳＭＣＤ法を用いて成膜する。続いて、予
め７６０Ｔorr の大気中で４５０℃の熱処理を施した
後、ＲＴＡアニールを昇温速度５０℃／秒、５００Ｔor
r の酸素中で８００℃で１０秒間行なった。その後、再
び、ＳＢＴ膜上にＩｒレジネートを回転塗布し、７６０
Ｔorr の大気中で８００℃で熱処理し、ＩｒＯ₂の上部
電極膜を形成する。

【０２５０】（実施例５）実施例４の情報記憶用キャパ
シタ７２の形成を次のように行なって実施例５の半導体
装置を形成した。まず初めに、前記層間絶縁膜７１の上
に、Ｉｒレジネートを回転塗布し、７６０Ｔorr の大気
中で８００℃で熱処理し、ＩｒＯ₂の下部電極膜を形成
する。次いで、ＳＢＴ膜を有機金属化合物混合原料を霧
状にして回転基板上に堆積するＬＳＭＣＤ法を用いて成
膜する。続いて、予め７６０Ｔorrの大気中で４５０℃
の熱処理を施した後、ＲＴＡアニールを昇温速度８０℃
／秒、５Ｔorr のオゾン１０％・酸素９０％の混合雰囲
気中で８００℃で１０秒間行なった。その後、再び、Ｓ
ＢＴ膜上にＩｒレジネートを回転塗布し、７６０Ｔorr
の大気中で８００℃で熱処理し、ＩｒＯ₂の上部電極膜
を形成する。

【０２５１】（実施例６）実施例１の情報記憶用キャパ
シタ７２の形成を次のように行なって実施例６の半導体
装置を形成した。まず、前記層間絶縁膜７１の上に、
２．５ｍＴorr のＡｒ中で連続ＤＣスパッタによりＴｉ
／Ｐｔから成る下部電極膜を成膜する。次いで、ＰＺＴ
膜を２．５ｍＴorr のＡｒ中のＲＦスパッタで形成す
る。最初のＲＴＡアニールを昇温速度１００℃／秒、１
０Ｔorr の酸素中で８００℃で１０秒間行ない、その
後、ＰＺＴ膜上にＰｔ膜をＤＣスパッタで形成した後、
二度目のアニールを今度は拡散炉を用いてオゾン１０％
・酸素９０％の混合雰囲気下、５５０℃でゆっくり行な
う。

【０２５２】（比較例１）実施例１の情報記憶用キャパ
シタの形成を次のように行なって比較例１の半導体装置
を形成した。まず、前記層間絶縁膜の上に、２．５ｍＴ
orr のＡｒ中で連続ＤＣスパッタによりＴｉ／Ｐｔから
成る下部電極膜を成膜する。次いで、ＰＺＴ膜を２．５
ｍＴorr のＡｒ中のＲＦスパッタで形成する。最初のＲ
ＴＡアニールを昇温速度１００℃／秒、７６０Ｔorr の
酸素中で８００℃で１０秒間行ない、その後、ＰＺＴ膜
上にＰｔ膜をＤＣスパッタで形成した後、二度目のアニ
ールを今度は拡散炉を用いて６００℃でゆっくり行な
う。

【０２５３】（比較例２）実施例４の情報記憶用キャパ
シタの形成を次のように行なって比較例２の半導体装置
を形成した。まず、前記層間絶縁膜の上に、Ｉｒレジネ
ートを回転塗布し、７６０Ｔorr の大気中で８００℃で
熱処理し、ＩｒＯ₂の下部電極膜を形成する。次いで、
厚さ１８０ｎｍのＰＺＴ膜を、有機金属化合物混合原料
を霧状にして回転基板上に堆積するＬＳＭＣＤ法を用い
て成膜する。続いて、予め７６０Ｔorr の大気中で４５
０℃の熱処理を施した後、ＲＴＡアニールを昇温速度５
０℃／秒、７６０Ｔorr の酸素中で８００℃で１０秒間
行なった。その後、再び、ＰＺＴ膜上にＩｒレジネート
を回転塗布し、７６０Ｔorr の大気中で８００℃で熱処
理し、ＩｒＯ₂の上部電極膜を形成する。

【０２５４】（実施例および比較例の評価）図２０は、
前記各実施例１〜６および比較例１、２におけるキャパ
シタの容量を測定し、膜厚（誘電体厚み）ｔとキャパシ
タンスＣの逆数（１／Ｃ）の関係をグラフ化して示して
いる。

【０２５５】キャパシタンスＣ、誘電体の誘電率ε、誘
電体厚みｔの間には、以下の関係が成り立つ。

【０２５６】Ｃ＝ εｏ×ε×Ｓ／ｔ但し、εｏは真空の誘電率、Ｓは電極面積である。これ
を書き換えると、１／Ｃ＝ｋ×（１／ε）×ｔ但し、ｋ＝１／（εｏ×Ｓ）の定数である。実際のグ
ラフでは、１／Ｃ＝ｋ×（１／ε）×ｔ＋ｎの直線になっており、ｎ＝１／Ｃ' とすると、Ｃ' 分の
キャパシタが直列に接続されている回路が予想される。

【０２５７】本発明の第８の実施の形態に係る実施例で
は、前記Ｃ' に相当するキャパシタ成分が小さく、この
ことから、電極との界面に余分な低誘電率層が存在せ
ず、薄膜化に対応できる誘電体膜が形成されていること
が分かる。

【０２５８】一方、比較例では、Ｃ' に相当するキャパ
シタ成分が大きく、これでは充分なキャパシタンスが得
られず、薄膜化にも対応できない。素子を低電圧で駆動
するためには、誘電体を充分飽和させた領域で用いるこ
と、即ち、薄膜化して充分大きな電界をかけることが必
要であるが、界面低誘電率層のＣ' が存在すると、薄膜
化に対応することができない。

【０２５９】実施例１〜６と比較例１、２の誘電体部分
の断面を透過電子顕微鏡で調べたところ、比較例の誘電
体と電極界面に膜厚１／１０から１／５に相当する大き
な空隙が数多くみられたが、実施例では僅かであり、こ
の空隙が膜の一部を低密度化し、低誘電率層の原因にな
っていることが分かった。

【０２６０】その他、各素子の動作速度特性、疲労特性
等を調べた。最も動作速度を早くできたのは実施例３で
あり、特に書き込み時間に関して１４０ｎｓまで短縮し
ても不良ビットが生じなかった。他の実施例では１５０
ｎｓ以上としないと信頼性試験で不良ビットが生じた。
また、実施例４と５では書き換え回数が１０¹²回以上を
達成することができたが、他の実施例では１０¹⁰回から
不良ビットが現れた。１０⁷回疲労試験後に長時間放置
してインプリント特性を調べた際に不良ビットを生じな
かったのは、実施例５と６であった。

【０２６１】（その他の実施例）図２１に示すトレンチ
型のＤＲＡＭセルの形成工程において、半導体基板８０
に素子分離領域８１、メモリセルのトランスファゲート
用のＭＯＳトランジスタのソースＳ・ドレインＤ領域、
メモリセルのトレンチ構造のキャパシタ８２を形成す
る。上記キャパシタ８２の形成に際して、下部電極８３
のＲｕをＤＣスパッタで形成後、ＢＳＴ膜８４を有機金
属化合物を原料ソースとし、Ａｒのキャリアガスを用い
るＣＶＤ法により、基板温度４５０℃にて１００ｎｍの
堆積膜として得た。この後、Ｎ₂分圧が４５０Ｔorr
中、６００℃でＲＴＡアニールを行ない、さらに上部電
極８５のＲｕをＤＣスパッタで形成し、３次元の積層構
造を得た。さらにその後、ＳｉＯ₂絶縁膜８６の形成と
ワード線ＷＬ、ビット線ＢＬの形成を行ない、ＤＲＡＭ
構造を形成した。この場合、誘電率２５０の緻密なＢＳ
Ｔ誘電体膜を得た。

【０２６２】次に、前記したようなＦＲＡＭをＲＦ−Ｉ
Ｄシステムに応用した例を示す。

【０２６３】ＲＦ−ＩＤシステムとは、電波を用いた非
接触型タグ・システム（識別器）のことで、一般的には
非接触データ・キャリア・システム等とも呼ばれてお
り、ＲＦ−ＩＤシステムの全体のシステム構成を図２７
に示す。

【０２６４】ＲＦ−ＩＤシステムは、パソコン、コント
ローラ、アンテナ等で構成されるホスト側と、トランス
ポンダと呼ばれるデータ・キャリアで構成される。トラ
ンスポンダは、ＦＲＡＭとＡＳＩＣが１チップ化された
モノリシックＲＦ−ＩＤチップおよび電力受信、データ
受信／送信を兼ねるアンテナを内蔵するシンプルな構成
である。

【０２６５】ホスト側からは必要に応じてコマンドおよ
びデータを搬送波に乗せて送信するが、トランスポンダ
側ではその搬送波により必要な電力を発生させ、データ
の書き込みおよび読み出しと送信に利用してホスト側に
情報を返す。

【０２６６】非接触型タグは、電池が不要であり、ＦＲ
ＡＭの記憶内容を電波を使って非接触で読み取り、その
内容を書き換えることにより、人の入退出などの管理に
活用することが可能である。例えば服のポケットに定期
券用の非接触型タグを入れたまま改札したり、非接触型
タグを自動車につけて走り、高速道路の料金所でいちい
ち精算するために止まらなくて済むようにするとか、人
との介在なしに駐車場の出入りを監視・管理するなどの
用途を狙っている。また、家畜や回遊魚の行動を管理す
るために使用することが可能である。

【０２６７】図２８は、トランスポンダの内部回路の詳
細を示す。

【０２６８】即ち、外部から入力される電磁波を検知す
るＬＣ回路と、ＬＣ回路が検出した電磁波から信号を生
成する回路５８と、ＬＣ回路が検出した電磁波から電源
電圧を発生させる回路５９と、電源電圧の立ち上がりを
検出してパワーオン信号を出力するパワーオン回路６０
と、強誘電体物質を電極間に有する強誘電体キャパシタ
と電荷転送用のＭＯＳトランジスタとからなるメモリセ
ルを複数個行列状に配置し、例えば同一行に属するメモ
リセルのＭＯＳトランジスタを同一のワード線でそれぞ
れ共通接続し、同一行に属するメモリセルの強誘電体キ
ャパシタの一方の電極を同一のキャパシタプレート線で
それぞれ共通接続し、同一列に属するメモリセルのＭＯ
Ｓトランジスタの一方の端子を同一のビット線でそれぞ
れ共通接続して構成したＦＲＡＭセルアレイ６１等から
構成される。

【０２６９】なお、本発明は上記したようなＦＲＡＭに
限らず、ＦＰＧＡ（Field Program-able Gate Array ）
やスタティック型ＲＡＭを搭載した論理ＬＳＩなどにお
いて、ロジックのプログラム記憶部に少量ではあるが使
用される強誘電体メモリセルの形成方法に適用すること
も可能である。

【０２７０】また、本発明は上記したような半導体基板
上に強誘電体メモリセルを形成する場合に限らず、ＳＯ
Ｉなどのように絶縁基板上の半導体層上に強誘電体メモ
リセルを形成する場合にも適用することが可能である。

【０２７１】さらに、電荷転送用のスイッチングトラン
ジスタとしては、ゲート絶縁膜が酸化物からなるＭＯＳ
トランジスタに限定されず、ゲート絶縁膜が窒化物や窒
酸化物、あるいは酸化物と窒化物との積層構造などから
なるＭＩＳトランジスタを形成することもできる。

【０２７２】

【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、強誘電体メモリセルを形成する際、パ
ストランジスタの一端側領域上にコンタクトプラグ層を
埋め込んだ後に強誘電体キャパシタを形成し、キャパシ
タ上部電極とコンタクトプラグの上端部とを電極配線で
接続するので、強誘電体キャパシタ形成後における還元
性雰囲気中での処理の影響を回避し、かつ、強誘電体キ
ャパシタを容易に形成することができる。

【０２７３】また、本発明の半導体装置の製造方法によ
れば、キャパシタ上部電極（Ｐｔ等）の微細加工ひいて
は強誘電体メモリセルのパターンの微細化を実現でき
る。

【０２７４】従って、本発明の半導体装置の製造方法に
より製造された半導体装置によれば、キャパシタ上部電
極とコンタクトプラグの上端部とを接続するための電極
配線の信頼性が高く、強誘電体キャパシタの微細化が可
能な構造を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る強誘電体メモ
リセルを採用した大容量のＦＲＡＭについてセルアレイ
の製造工程におけるセルアレイの一部の平面パターンの
一例を概略的に示す図

【図２】図１の工程につづく工程における平面パターン
の一部を示す図

【図３】図２の工程につづく工程における平面パターン
の一部を示す図

【図４】図１乃至図３に示したセルの製造工程の一例に
おける断面の一部を示す図

【図５】図５の工程につづく工程における断面の一部を
示す図

【図６】図５の工程につづく工程における断面の一部を
示す図

【図７】図６の工程につづく工程における断面の一部を
示す図

【図８】図７の工程中の一部を取り出して断面の一部を
詳細に示す断面図

【図９】図４乃至図８に示したセルの変形例の製造方法
について断面の一部を示す図

【図１０】図４乃至図８に示したセルの変形例の製造方
法について断面の一部を示す図

【図１１】本発明の第２の実施の形態に係るＦＲＡＭセ
ルを採用した大容量のＦＲＡＭについてセルアレイの製
造工程の一例における断面の一部を示す図

【図１２】図１１の工程につづく工程における断面の一
部を示す図

【図１３】図１１および図１２に示したＦＲＡＭセルを
含むＦＲＡＭの平面パターンの一部を示す図

【図１４】本発明の半導体装置の製造方法の第３の実施
の形態に係るＦＲＡＭセルの構造を示す断面図

【図１５】本発明の半導体装置の製造方法の第４の実施
の形態に係るＦＲＡＭセルの構造を示す断面図

【図１６】本発明の半導体装置の製造方法の第５の実施
の形態に係るＦＲＡＭセルの構造を示す断面図

【図１７】本発明の半導体装置の製造方法の第６の実施
の形態に係るＦＲＡＭセルの構造を示す断面図

【図１８】本発明の半導体装置の製造方法の第７の実施
の形態に係るＦＲＡＭセルの構造を示す断面図

【図１９】本発明の半導体装置の製造方法の第８の実施
の形態に係るＦＲＡＭセルの構造を示す断面図

【図２０】第８の実施の形態に係る実施例および比較例
のキャパシタ特性を表すグラフ

【図２１】本発明の半導体装置の製造方法の第８の実施
の形態に係るＤＲＡＭセルの構造を示す断面図

【図２２】１トランジスタ・１キャパシタ構成の強誘電
体メモリセルの等価回路を示す回路図

【図２３】図２２の強誘電体メモリセルのアレイおよび
その周辺回路の一部の等価回路を示す回路図

【図２４】図２２のメモリセルを２個用いた２トランジ
スタ・２キャパシタ型の強誘電体メモリセルの書き込み
動作の原理を説明するために強誘電体キャパシタの印加
電界および電気分極の状態を示す図

【図２５】図２２のメモリセルを２個用いた２トランジ
スタ・２キャパシタ型の強誘電体メモリセルの読み出し
動作の原理を説明するために強誘電体キャパシタの印加
電界および電気分極の状態を示す図

【図２６】図２４に示した書き込み動作および図２５に
示した読み出し動作に際してプレート線ＰＬに印加され
る電圧波形の一例を示す波形図

【図２７】ＲＦ−ＩＤシステムの全体のシステム構成を
示す図

【図２８】トランスポンダの内部回路の詳細を示す図

【符号の説明】

１…半導体基板、２…素子間分離酸化膜、３…ゲート酸化膜、４…Ｐドープ・ポリシリコン、５…ＷＳｉ、６、７…ゲート電極保護用の絶縁膜、９、１０…絶縁膜、１１…バリアメタル膜、１３…平坦化用の絶縁膜、１４…バリアメタル膜、１５…キャパシタコンタクトプラグ、１６…キャップ用の絶縁膜、１７…下部電極、１８…強誘電体薄膜、１９…上部電極、１６ａ、１９ａ…電極配線接続用の開口部、２０ａ…上部電極埋め込み用の絶縁膜、２０…キャパシタ保護用の絶縁膜、２１…バリアメタル膜、２２…電極配線、２３…パッシベーション膜、ＳＤＧ…活性領域、Ｄ…不純物拡散層（ドレイン領域）、Ｇ…ゲート電極部、Ｓ…不純物拡散層（ソース領域）、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792 (72)発明者首藤晋神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者奥和田久美神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者日高修神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】半導体基板の表層部に不純物拡散領域か
らなるドレイン領域・ソース領域を有するＭＩＳトラン
ジスタを形成する工程と、この後、前記半導体基板上に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜に選択的にコンタクトホールを開口
し、前記ＭＩＳトランジスタの一端側領域に下端部がコ
ンタクトするキャパシタコンタクトプラグを埋め込み形
成する工程と、この後、前記半導体基板上に下部電極、強誘電体物質を
用いた電極間絶縁膜および上部電極を有する強誘電体キ
ャパシタを形成する工程と、前記強誘電体キャパシタの上部電極とキャパシタコンタ
クトプラグの上端面との間を接続する電極配線を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。
【請求項２】半導体基板の表層部に不純物拡散領域か
らなるドレイン領域・ソース領域を有するＭＩＳトラン
ジスタを形成する工程と、この後、前記半導体基板上に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜に選択的にコンタクトホールを開口
し、前記ＭＩＳトランジスタの一端側領域に下端部がコ
ンタクトするビット線を前記第１の絶縁膜上に形成する
工程と、この後、前記半導体基板上に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜および第１の絶縁膜に選択的にコンタ
クトホールを開口し、前記ＭＩＳトランジスタの他端側
領域に下端部がコンタクトするキャパシタコンタクトプ
ラグを埋め込み形成する工程と、この後、前記半導体基板上に下部電極、強誘電体物質を
用いた電極間絶縁膜および上部電極を有する強誘電体キ
ャパシタを形成する工程と、前記強誘電体キャパシタの上部電極とキャパシタコンタ
クトプラグの上端面との間を接続する電極配線を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。
【請求項３】半導体基板の表層部に不純物拡散領域か
らなるドレイン領域・ソース領域を有するＭＩＳトラン
ジスタを形成する工程と、この後、前記半導体基板上に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜に選択的にコンタクトホールを開口
し、前記ＭＩＳトランジスタの一端側領域に下端部がコ
ンタクトするビット線を前記第１の絶縁膜上に形成する
とともに前記ＭＩＳトランジスタの他端側領域に下端部
がコンタクトする第１のキャパシタコンタクトプラグを
埋め込み形成する工程と、この後、前記半導体基板上に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜に選択的にコンタクトホールを開口
し、前記第１のキャパシタコンタクトプラグの上端部に
下端部がコンタクトする第２のキャパシタコンタクトプ
ラグを埋め込み形成する工程と、この後、前記半導体基板上に下部電極、強誘電体物質を
用いた電極間絶縁膜および上部電極を有する強誘電体キ
ャパシタを形成する工程と、前記強誘電体キャパシタの上部電極と第２のキャパシタ
コンタクトプラグの上端面との間を接続する電極配線を
形成する工程とを具備することを特徴とする半導体装置
の製造方法。
【請求項４】請求項１乃至３のいずれか１項に記載の
半導体装置の製造方法において、前記キャパシタコンタクトプラグを埋め込み形成した
後、前記強誘電体キャパシタを形成する前に半導体基板
上に第３の絶縁膜を堆積する工程と、前記強誘電体キャパシタを形成する工程と前記電極配線
を形成する工程との間で前記第３の絶縁膜に電極配線コ
ンタクト用のコンタクトホールを開口する工程とをさら
に具備することを特徴とする半導体装置の製造方法。
【請求項５】請求項１乃至３のいずれか１項に記載の
半導体装置の製造方法において、前記電極配線を形成する工程は、前記キャパシタコンタ
クトプラグの上端面をエッチングした後に電極配線材料
を堆積してパターニングすることを特徴とする半導体装
置の製造方法。
【請求項６】請求項１乃至３のいずれか１項に記載の
半導体装置の製造方法において、前記キャパシタコンタクトプラグを埋め込み形成した後
で前記強誘電体キャパシタを形成する前に、水素系ガス
および窒素系ガスの少なくとも一方を用いてシンタリン
グする工程を具備することを特徴とする半導体装置の製
造方法。
【請求項７】請求項１乃至３のいずれか１項に記載の
半導体装置の製造方法において、前記強誘電体キャパシタを形成する際、下部電極膜およ
び電極間絶縁膜を堆積した後、前記電極間絶縁膜上に第
３の絶縁膜を堆積し、前記第３の絶縁膜を選択的に開口
し、その開口部および前記第３の絶縁膜上に前記上部電
極形成用の電極材料を堆積した後に、前記第３の絶縁膜
上の電極材料を除去することによって前記上部電極を形
成することを特徴とする半導体装置の製造方法。
【請求項８】請求項７記載の半導体装置の製造方法に
おいて、前記第３の絶縁膜上の電極材料を除去した後、前記第３
の絶縁膜、電極間絶縁膜および下部電極膜を同一のマス
クパターンを用いて順次パターニング加工することを特
徴とする半導体装置の製造方法。
【請求項９】請求項２または３記載の半導体装置の製
造方法において、前記キャパシタコンタクトプラグを形成する工程は、前
記コンタクトホールを開口した後の第２の絶縁膜上およ
び前記コンタクトホールの内部に高融点金属材料を堆積
した後に第２の絶縁膜上の高融点金属材料を除去するこ
とを特徴とする半導体装置の製造方法。
【請求項１０】それぞれ電極間絶縁膜に強誘電体物質
を用いた情報記憶用の強誘電体キャパシタおよび電荷転
送用のＭＩＳトランジスタを備えた複数のメモリセル
と、それぞれ同一行の前記メモリセルのＭＩＳトランジ
スタのゲートに共通に接続された複数本のワード線と、
それぞれ同一行の前記メモリセルの強誘電体キャパシタ
に共通に接続された複数本のキャパシタプレート線と、
それぞれ同一列の前記メモリセルのＭＩＳトランジスタ
の一端側に共通に接続された複数本のビット線とを有す
る強誘電体メモリを製造する方法であって、半導体基板の表層部の所定位置でビット線方向に対して
略平行な方向にそれぞれＭＩＳトランジスタを構成する
２個のドレイン・チャネル・ソース領域を中央部でドレ
イン領域を共有しながら直線状に形成し、この際、複数
個のドレイン・チャネル・ソース領域を全体として市松
状に規則的に配置させることでセルアレイ領域を画定す
る工程と、前記セルアレイ領域のそれぞれ同一行の複数個のドレイ
ン・チャネル・ソース領域における各ＭＩＳトランジス
タのチャネル領域上にゲート絶縁膜を介して積層された
ゲート電極部を有する複数本のワード線を互いに略平行
な方向に形成する工程と、前記ワード線上に第１の絶縁膜を形成する工程と、前記セルアレイ領域のそれぞれ同一列の複数個のドレイ
ン・チャネル・ソース領域における共通のドレイン領域
にコンタクトする複数本のビット線を前記第１の絶縁膜
上で互いに略平行な方向、かつ、前記複数本のワード線
に略直交する方向に形成する工程と、前記ビット線上および前記第１の絶縁膜上に第２の絶縁
膜を形成する工程と、前記ドレイン・チャネル・ソース領域におけるソース領
域に下端部がコンタクトするキャパシタコンタクトプラ
グを前記第２の絶縁膜および第１の絶縁膜に埋め込み形
成する工程と、前記キャパシタコンタクトプラグ上および前記第２の絶
縁膜上にキャップ用の第３の絶縁膜を形成する工程と、前記第３の絶縁膜上にそれぞれ同一行の複数個のメモリ
セルにおける強誘電体キャパシタで共有される下部電極
となる複数本のキャパシタプレート線を前記ワード線に
略平行な方向に形成するとともに、前記セルアレイ領域
の単位セル毎に対応して前記下部電極、強誘電体物質を
用いた電極間絶縁膜および上部電極を有する複数個の強
誘電体キャパシタを形成する工程と、前記強誘電体キャパシタの表面を覆う第４の絶縁膜を形
成する工程と、前記第４の絶縁膜の前記強誘電体キャパシタの上部電極
上に対応する部分に電極配線接続用の第１のコンタクト
ホールを開口するとともに、前記第４の絶縁膜および第
３の絶縁膜の前記キャパシタコンタクトプラグ上に対応
する部分に電極配線接続用の第２のコンタクトホールを
開口する工程と、前記第４の絶縁膜上に電極配線材料を堆積し、前記単位
セル毎に強誘電体キャパシタの上部電極とキャパシタコ
ンタクトプラグの上端面との間を接続する電極配線をパ
ターニング形成する工程とを具備することを特徴とする
半導体装置の製造方法。
【請求項１１】請求項１０記載の半導体装置の製造方
法において、前記キャパシタコンタクトプラグを埋め込み形成する工
程は、前記第２の絶縁膜および第１の絶縁膜に選択的に
コンタクトホールを開口する工程と、前記第２絶縁膜上
および前記コンタクトホール内部に高融点金属材料を堆
積する工程と、前記第２絶縁膜上の高融点金属材料を化
学機械的研磨により除去する工程とを具備することを特
徴とする半導体装置の製造方法。
【請求項１２】それぞれ電極間絶縁膜に強誘電体物質
を用いた情報記憶用の強誘電体キャパシタおよび電荷転
送用のＭＩＳトランジスタを備えた複数のメモリセル
と、それぞれ同一行の前記メモリセルのＭＩＳトランジ
スタのゲートに共通に接続された複数本のワード線と、
それぞれ同一行の前記メモリセルの強誘電体キャパシタ
に共通に接続された複数本のキャパシタプレート線と、
それぞれ同一列の前記メモリセルのＭＩＳトランジスタ
の一端側に共通に接続された複数本のビット線とを有す
る強誘電体メモリを製造する方法であって、半導体基板の表層部の所定位置でビット線方向に対して
略平行な方向にそれぞれＭＩＳトランジスタを構成する
２個のドレイン・チャネル・ソース領域を中央部でドレ
イン領域を共有しながら直線状に形成し、この際、複数
個のドレイン・チャネル・ソース領域を全体として市松
状に規則的に配置させることでセルアレイ領域を画定す
る工程と、前記セルアレイ領域のそれぞれ同一行の複数個のドレイ
ン・チャネル・ソース領域における各ＭＩＳトランジス
タのチャネル領域上にゲート絶縁膜を介して積層された
ゲート電極部を有する複数本のワード線を互いに略平行
な方向に形成する工程と、前記ワード線上に第１の絶縁膜を形成する工程と、前記セルアレイ領域のそれぞれ同一列の複数個のドレイ
ン・チャネル・ソース領域における共通のドレイン領域
にコンタクトする複数本のビット線を前記第１の絶縁膜
上で互いに略平行な方向、かつ、前記複数本のワード線
に略直交する方向に形成すると同時に前記ドレイン・チ
ャネル・ソース領域におけるソース領域に下端部がコン
タクトする第１のキャパシタコンタクトプラグを前記第
１の絶縁膜に埋め込み形成する工程と、前記ビット線を含む半導体基板上に第２の絶縁膜を形成
する工程と、前記第１のキャパシタコンタクトプラグの上端部に下端
部がコンタクトする第２のキャパシタコンタクトプラグ
を前記第２の絶縁膜に埋め込み形成する工程と、前記第２のキャパシタコンタクトプラグ上および前記第
２の絶縁膜上にキャップ用の第３の絶縁膜を形成する工
程と、前記第３の絶縁膜上にそれぞれ同一行の複数個のメモリ
セルにおける強誘電体キャパシタで共有される下部電極
となる複数本のキャパシタプレート線を前記ワード線に
略平行な方向に形成するとともに、前記セルアレイ領域
の単位セル毎に対応して前記下部電極、強誘電体物質を
用いた電極間絶縁膜および上部電極を有する複数個の強
誘電体キャパシタを形成する工程と、前記強誘電体キャパシタの表面を覆う第４の絶縁膜を形
成する工程と、前記第４の絶縁膜の前記強誘電体キャパシタの上部電極
上に対応する部分に電極配線接続用の第１のコンタクト
ホールを開口するとともに、前記第４の絶縁膜および第
３の絶縁膜の前記第２のキャパシタコンタクトプラグ上
に対応する部分に電極配線接続用の第２のコンタクトホ
ールを開口する工程と、前記第４の絶縁膜上に電極配線材料を堆積し、前記単位
セル毎に強誘電体キャパシタの上部電極と第２のキャパ
シタコンタクトプラグの上端面との間を接続する電極配
線をパターニング形成する工程とを具備することを特徴
とする半導体装置の製造方法。
【請求項１３】半導体基板の表層部に形成された不純
物拡散領域からなるドレイン領域・ソース領域を有する
ＭＩＳトランジスタと、前記ＭＩＳトランジスタを含む半導体基板上に形成され
た第１の絶縁膜と、前記第１の絶縁膜内に埋め込み形成され、前記ドレイン
領域・ソース領域のうちの一方の領域に下端部がコンタ
クトしたキャパシタコンタクトプラグと、前記第１の絶縁膜の上層側に形成され、下部電極、強誘
電体物質を用いた電極間絶縁膜および上部電極を有する
強誘電体キャパシタと、前記キャパシタコンタクトプラグの上端と前記強誘電体
キャパシタの上部電極との間を接続する電極配線とを具
備することを特徴とする半導体装置。
【請求項１４】半導体基板の表層部に形成された不純
物拡散領域からなるドレイン領域・ソース領域を有する
ＭＩＳトランジスタと、前記ＭＩＳトランジスタを含む半導体基板上に形成され
た第１の絶縁膜と、前記第１の絶縁膜内に埋め込み形成されたビット線コン
タクトプラグを介して前記ドレイン領域・ソース領域の
うちの一方の領域に接続され、前記第１の絶縁膜上に形
成されたビット線と、前記ビット線を含む半導体基板上に形成された第２の絶
縁膜と、前記第２の絶縁膜内および第１の絶縁膜内に埋め込み形
成され、前記ドレイン領域・ソース領域のうちの他方の
領域に下端部がコンタクトしたキャパシタコンタクトプ
ラグと、前記第２の絶縁膜の上層側に形成され、下部電極、強誘
電体物質を用いた電極間絶縁膜および上部電極を有する
強誘電体キャパシタと、前記キャパシタコンタクトプラグの上端と前記強誘電体
キャパシタの上部電極との間を接続する電極配線とを具
備することを特徴とする半導体装置。
【請求項１５】半導体基板の表層部に形成された不純
物拡散領域からなるドレイン領域・ソース領域を有する
ＭＩＳトランジスタと、前記ＭＩＳトランジスタを含む半導体基板上に形成され
た第１の絶縁膜と、前記第１の絶縁膜内に埋め込み形成されたビット線コン
タクトプラグを介して前記ドレイン領域・ソース領域の
うちの一方の領域に接続され、前記第１の絶縁膜上に形
成されたビット線と、前記第１の絶縁膜内に埋め込み形成され、前記ドレイン
領域・ソース領域のうちの他方の領域に下端部がコンタ
クトした第１のキャパシタコンタクトプラグと、前記ビット線を含む半導体基板上に形成された第２の絶
縁膜と、前記第２の絶縁膜内に埋め込み形成され、前記第１のキ
ャパシタコンタクトプラグの上端に下端部がコンタクト
した第２のキャパシタコンタクトプラグと、前記第２の絶縁膜上に形成され、下部電極、強誘電体物
質を用いた電極間絶縁膜および上部電極を有する強誘電
体キャパシタと、前記第２のキャパシタコンタクトプラグの上端と前記強
誘電体キャパシタの上部電極との間を接続する電極配線
とを具備することを特徴とする半導体装置。
【請求項１６】請求項１３乃至１５のいずれか１項に
記載の半導体装置において、前記キャパシタコンタクトプラグの上方で、且つ、前記
強誘電体キャパシタの下方に形成された第３の絶縁膜を
さらに具備し、前記電極配線は、前記第３の絶縁膜に開口されたコンタ
クトホールを介して前記キャパシタコンタクトプラグの
上端と前記強誘電体キャパシタの上部電極との間を接続
することを特徴とする半導体装置。
【請求項１７】請求項１３乃至１６のいずれか１項に
記載の半導体装置において、前記キャパシタコンタクト
プラグおよび前記電極配線はそれぞれの材料が異なるこ
とを特徴とする半導体装置。
【請求項１８】請求項１３乃至１７のいずれか１項に
記載の半導体装置において、前記キャパシタコンタクト
プラグの材料は高融点金属であり、前記電極配線の材料
はアルミニウム系材料、銅系材料およびポリシリコン系
材料から選ばれた少なくとも１種であることを特徴とす
る半導体装置。
【請求項１９】請求項１３乃至１８のいずれか１項に
記載の半導体装置において、前記電極配線の下端面の面
積が前記キャパシタコンタクトプラグの上端面の面積よ
りも大きく、前記電極配線の下端面は前記キャパシタコ
ンタクトプラグの上端面上および前記第１の絶縁膜ある
いは前記第２の絶縁膜上にコンタクトしていることを特
徴とする半導体装置。
【請求項２０】請求項１３乃至１９のいずれか１項に
記載の半導体装置において、前記強誘電体キャパシタの
上部電極は、前記強誘電体キャパシタの電極間絶縁膜上
に堆積された上部電極埋め込み用絶縁膜に埋め込み形成
されてなることを特徴とする半導体装置。
【請求項２１】請求項１３乃至２０のいずれか１項に
記載の半導体装置において、中央部でドレイン領域を共
有する２個のドレイン・チャネル・ソース領域がそれぞ
れ前記ＭＩＳトランジスタを構成しながら前記半導体基
板の表層部で複数個市松状に規則的に配置され、これら
のドレイン・チャネル・ソース領域の上方および最近接
する２個のドレイン・チャネル・ソース領域間の上方に
それぞれ前記強誘電体キャパシタが配置されてセルアレ
イ領域が形成されていることを特徴とする半導体装置。
【請求項２２】請求項１３乃至２０のいずれか１項に
記載の半導体装置は、それぞれ電極間絶縁膜に強誘電体
物質を用いた情報記憶用の強誘電体キャパシタおよび電
荷転送用のＭＩＳトランジスタを備えた複数のメモリセ
ルと、それぞれ同一行の前記メモリセルのＭＩＳトラン
ジスタのゲートに共通に接続された複数本のワード線
と、それぞれ同一行の前記メモリセルの強誘電体キャパ
シタに共通に接続された複数本のキャパシタプレート線
と、それぞれ同一列の前記メモリセルのＭＩＳトランジ
スタの一端側に共通に接続された複数本のビット線とを
有する強誘電体メモリであることを特徴とする半導体装
置。
【請求項２３】請求項１３乃至２２のいずれか１項に
記載の半導体装置において、前記キャパシタコンタクト
プラグは、上部の開口径が底面の開口径よりも広い逆テ
ーパ状の側面を有することを特徴とする半導体装置。
【請求項２４】請求項１４乃至２３のいずれか１項に
記載の半導体装置において、前記ビット線コンタクトプ
ラグは、上部の開口径が底面の開口径よりも広い逆テー
パ状の側面を有することを特徴とする半導体装置。
【請求項２５】半導体基板の表層部に不純物拡散領域
からなるドレイン領域・ソース領域を有するＭＩＳトラ
ンジスタを形成する工程と、この後、前記半導体基板上に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜に選択的にコンタクトホールを開口
し、前記ＭＩＳトランジスタの一端側領域に下端部がコ
ンタクトするビット線コンタクトプラグおよび前記ＭＩ
Ｓトランジスタの他端側領域に下端部がコンタクトする
キャパシタコンタクトプラグを埋め込み形成する工程
と、この後、前記半導体基板上に下部電極、強誘電体物質を
用いた電極間絶縁膜および上部電極を有する強誘電体キ
ャパシタを形成する工程と、前記強誘電体キャパシタを含む半導体基板上に第２の絶
縁膜を形成する工程と、前記第２の絶縁膜に選択的にコンタクトホールを開口
し、前記強誘電体キャパシタの上部電極とキャパシタコ
ンタクトプラグの上端面との間を接続するキャパシタ電
極配線および前記ビット線コンタクトプラグの上端面に
接続されるビット線コンタクトプラグ接続配線を前記第
２の絶縁膜上に形成する工程と、前記キャパシタ電極配線およびビット線コンタクトプラ
グ接続配線を含む半導体基板上に第３の絶縁膜を形成す
る工程と、前記第３の絶縁膜の前記ビット線コンタクトプラグ接続
配線上に対応する部分にビアホールを開口した後、前記
第３の絶縁膜上およびビアホール内部にビット線形成用
の導電材料を堆積してパターニングし、前記第３の絶縁
膜上にビット線を形成する工程とを具備することを特徴
とする半導体装置の製造方法。
【請求項２６】それぞれ電極間絶縁膜に強誘電体物質
を用いた情報記憶用の強誘電体キャパシタおよび電荷転
送用のＭＩＳトランジスタを備えた複数のメモリセル
と、それぞれ同一行の前記メモリセルのＭＩＳトランジ
スタのゲートに共通に接続された複数本のワード線と、
それぞれ同一行の前記メモリセルの強誘電体キャパシタ
に共通に接続された複数本のキャパシタプレート線と、
それぞれ同一列の前記メモリセルのＭＩＳトランジスタ
の一端側に共通に接続された複数本のビット線とを有す
る強誘電体メモリを製造する方法であって、半導体基板の表層部の所定位置でビット線方向に対して
略平行な方向にそれぞれＭＩＳトランジスタを構成する
２個のドレイン・チャネル・ソース領域を中央部でドレ
イン領域を共有しながら直線状に形成し、この際、複数
個のドレイン・チャネル・ソース領域を全体として市松
状に規則的に配置させることでセルアレイ領域を画定す
る工程と、前記セルアレイ領域のそれぞれ同一行の複数個のドレイ
ン・チャネル・ソース領域における各ＭＩＳトランジス
タのチャネル領域上にゲート絶縁膜を介して積層された
ゲート電極部を有する複数本のワード線を互いに略平行
な方向に形成する工程と、前記ワード線上に第１の絶縁膜を形成する工程と、前記セルアレイ領域のドレイン・チャネル・ソース領域
における共通のドレイン領域に下端部がコンタクトする
ビット線コンタクトプラグおよび前記ドレイン・チャネ
ル・ソース領域におけるソース領域に下端部がコンタク
トするキャパシタコンタクトプラグを前記第１の絶縁膜
に埋め込み形成する工程と、前記第１の絶縁膜上にそれぞれ同一行の複数個のメモリ
セルにおける強誘電体キャパシタで共有される下部電極
となる複数本のキャパシタプレート線を前記ワード線に
略平行な方向に形成するとともに、前記セルアレイ領域
の単位セル毎に対応して前記下部電極、強誘電体物質を
用いた電極間絶縁膜および上部電極を有する複数個の強
誘電体キャパシタを形成する工程と、前記強誘電体キャパシタ上に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜の前記強誘電体キャパシタの上部電極
上に対応する部分に電極配線接続用の第１のコンタクト
ホール、前記第２の絶縁膜の前記キャパシタコンタクト
プラグ上に対応する部分に電極配線接続用の第２のコン
タクトホールおよび前記ビット線コンタクトプラグ上に
対応する部分にビット線接続用のコンタクトホールを開
口する工程と、前記第２の絶縁膜上に電極配線材料を堆積し、前記単位
セル毎に強誘電体キャパシタの上部電極とキャパシタコ
ンタクトプラグの上端面との間を接続する電極配線をパ
ターニング形成するとともに、前記ビット線コンタクト
プラグに接続されるビット線接続用のコンタクトパター
ンを形成する工程と、この後、前記半導体基板上に第３の絶縁膜を形成する工
程と、前記ビット線接続用のコンタクトパターンにコンタクト
し、それぞれ同一列の複数個のメモリセルにおけるＭＩ
Ｓトランジスタに共通接続される複数本のビット線を前
記第３の絶縁膜上で互いに略平行な方向、且つ、前記複
数本のワード線に略直交する方向に形成する工程とを具
備することを特徴とする半導体装置の製造方法。
【請求項２７】半導体基板の表層部に形成された不純
物拡散領域からなるドレイン領域・ソース領域を有する
ＭＩＳトランジスタと、前記ＭＩＳトランジスタを含む半導体基板上に形成され
た第１の絶縁膜と、前記第１の絶縁膜内に埋め込み形成され、前記ドレイン
領域・ソース領域のうちの一方の領域に下端部がコンタ
クトしたビット線コンタクトプラグと、前記第１の絶縁膜内に埋め込み形成され、前記ドレイン
領域・ソース領域のうちの他方の領域に下端部がコンタ
クトしたキャパシタコンタクトプラグと、前記第１の絶縁膜の上層側に形成され、下部電極、強誘
電体物質を用いた電極間絶縁膜および上部電極を有する
強誘電体キャパシタと、前記強誘電体キャパシタを含む半導体基板上に形成され
た第２の絶縁膜と、前記第２の絶縁膜上に形成され、前記第２の絶縁膜に選
択的に開口されたコンタクトホールを介して前記強誘電
体キャパシタの上部電極とキャパシタコンタクトプラグ
の上端面との間を接続するキャパシタ電極配線と、前記第２の絶縁膜上に形成され、前記第２の絶縁膜に選
択的に開口されたコンタクトホールを介して前記ビット
線コンタクトプラグの上端面に接続されたビット線コン
タクトプラグ接続配線と、前記キャパシタ電極配線およびビット線コンタクトプラ
グ接続配線を含む半導体基板上に形成された第３の絶縁
膜と、前記第３の絶縁膜に選択的に開口されたビアホールに埋
め込まれて前記ビット線コンタクトプラグ接続配線に接
続されるとともに前記第３の絶縁膜上に形成されたビッ
ト線とを具備することを特徴とする半導体装置。
【請求項２８】請求項２７記載の半導体装置におい
て、前記ビット線コンタクトプラグおよびキャパシタコンタ
クトプラグは、それぞれ上部の開口径が底面の開口径よ
りも広い逆テーパ状の側面を有することを特徴とする半
導体装置。
【請求項２９】ペロブスカイトないしは層状ペロブス
カイト構造の物質からなる強誘電体膜を用いた情報記憶
用のキャパシタとスイッチ用トランジスタとを有するメ
モリセルおよび少なくとも二層以上の多層配線構造を有
する半導体装置の製造に際して、前記キャパシタの形成
後に、前記多層配線構造における層間絶縁膜に設けた開
口部を埋めるためにＡｌ、ＡｌＣｕ、ＡｌＣｕＳｉ、Ｃ
ｕの少なくとも一つの材料をリフローする工程を用いる
ことを特徴とする半導体装置の製造方法。
【請求項３０】半導体基板上に形成されたスイッチ用
トランジスタと、前記スイッチ用トランジスタが形成された半導体基板上
を覆い、表面が平坦化された第１の絶縁層と、前記第１の絶縁層内に埋め込み形成され、前記スイッチ
用トランジスタに接続された第１のビット線コンタクト
プラグと、前記第１の絶縁層の表面上に順に形成された強誘電体キ
ャパシタを構成する下部電極、強誘電体膜および上部電
極と、前記下部電極、強誘電体膜および上部電極を覆い、表面
が平坦化された第２の絶縁層と、前記第２の絶縁層に選択的に形成されたビアホール内を
埋めるようにＡｌ、ＡｌＣｕ、ＡｌＣｕＳｉ、Ｃｕの少
なくとも一つの材料がリフローされてなり、前記ビアホ
ール部を介して前記第１のビット線コンタクトプラグに
接続されたビット線または第２のビット線コンタクトプ
ラグと、を具備することを特徴とする半導体装置。
【請求項３１】請求項３０記載の半導体装置におい
て、前記上部電極上にこれに接続された上部電極取り出し配
線をさらに具備し、前記上部電極取り出し配線の上面側に選択的にＷメタル
層、ＴｉＮメタル層、Ｔｉメタル層のいずれかが形成さ
れたことを特徴とする半導体装置。
【請求項３２】請求項３１記載の半導体装置におい
て、前記上部電極取り出し配線の上に選択的に形成されたＷ
メタル層、ＴｉＮ層、Ｔｉ層は、スパッタ法によって形
成されたことを特徴とする半導体装置。
【請求項３３】請求項３０乃至３２のいずれか１項に
記載の半導体装置において、前記ビット線は、Ａｌ、ＡｌＣｕ、ＡｌＣｕＳｉ、Ｃｕ
の少なくとも一つの材料を用いることを特徴とした半導
体装置。
【請求項３４】請求項３０乃至３３のいずれか１項に
記載の半導体装置において、前記上部電極取り出し配線
が、Ａｌ、ＡｌＣｕＳｉ、ＡｌＣｕ、Ｗメタル、ＴｉＮ
メタル、Ｔｉメタルの少なくとも一つの材料を有するこ
とを特徴とする半導体装置。
【請求項３５】請求項３０乃至３４のいずれか１項に
記載の半導体装置において、前記第１の絶縁層上に前記
上部電極取り出し配線と同一配線層で形成された第１層
配線をさらに具備することを特徴とする半導体装置。
【請求項３６】請求項３５記載の半導体装置におい
て、前記第１層配線は、少なくとも前記第１のビット線
コンタクトプラグ上に対応する部分に形成されたことを
特徴とする半導体装置。
【請求項３７】請求項３０記載の半導体装置におい
て、前記第１の絶縁層の上方で、かつ前記第２の絶縁層の下
方に形成され、表面が平坦化された第３の絶縁層と、前
記第３の絶縁層内に埋め込み形成され、前記第１のビッ
ト線コンタクトプラグの上端部に下端部がコンタクトす
る第３のビット線コンタクトプラグとをさらに具備し、
前記第３のビット線コンタクトプラグは、前記第３の絶
縁層に選択的に形成されたコンタクトホール内を埋める
ように、Ａｌ、ＡｌＣｕ、ＡｌＣｕＳｉ、Ｃｕの少なく
とも１つの材料がリフローされてなることを特徴とする
半導体装置。
【請求項３８】請求項３７記載の半導体装置におい
て、前記第２の絶縁層と前記第３の絶縁層の間に、前記前記
第２の絶縁層に選択的に形成されたコンタクトホールを
介して前記上部電極に接続された上部電極取り出し配線
と、前記上部電極取り出し配線と同一配線層で形成され
た第１層配線をさらに具備することを特徴とする半導体
装置。
【請求項３９】一対の電極間に少なくとも２種以上の
金属元素を含有する複合酸化物膜からなる誘電体膜を用
いたキャパシタを形成し、前記キャパシタ上にさらに絶
縁性酸化膜と配線層を積層してなる半導体装置を製造す
る際、前記キャパシタの形成工程は、第１の電極を形成する第１電極形成工程と、前記第１の電極上に前記誘電体膜を形成する誘電体膜形
成工程と、前記誘電体膜上に第２の電極を形成する第２電極形成工
程と、前記第１電極形成工程と誘電体膜形成工程との間、誘電
体膜形成工程と第２電極形成工程との間、第２電極形成
工程の後のいずれかで０．５×１３３．３２２Ｐａ以上
５００×１３３．３２２Ｐａ以下の減圧下で昇温速度１
０℃／秒以上の急熱処理を行なう工程とを具備すること
を特徴とする半導体装置の製造方法。
【請求項４０】請求項３９記載の半導体装置の製造方
法において、前記減圧下の急熱処理を、０．５×１３３．３２２Ｐａ
以上５００×１３３．３２２Ｐａ以下の酸素分圧下ある
いはオゾン分圧下またはオゾン分圧比１％以上の雰囲気
中で行うことを特徴とする半導体装置の製造方法。
【請求項４１】請求項３９または４０記載の半導体装
置の製造方法において、前記誘電体膜が強誘電体膜であ
って、前記キャパシタは、ＦＲＡＭのメモリセルの電荷
蓄積用キャパシタであることを特徴とする半導体装置の
製造方法。
【請求項４２】請求項３９または４０記載の半導体装
置の製造方法において、前記誘電体膜が高誘電率誘電体
膜であって、前記キャパシタは、ＤＲＡＭのメモリセル
の電荷蓄積用キャパシタであることを特徴とする半導体
装置の製造方法。