JP2001036029A - メモリセルに使用する半導体デバイス及びその製造方法。 - Google Patents
メモリセルに使用する半導体デバイス及びその製造方法。Info
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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Abstract
(57)【要約】
【課題】 本発明は、下部電極及び下部電極を取り囲ん
でいる絶縁層間に向上した接着力を有する半導体メモリ
デバイス及びその方法を提供する。 【解決手段】 本発明は、メモリセルに使用する半導体
デバイスにおいて、半導体基板と共に提供される能動基
板、上記半導体基板に生成されるトランジスタ、上記ト
ランジスタをアイソレーションするためのアイソレーシ
ョン領域、及び上記トランジスタ及び上記アイソレーシ
ョン領域上に形成された絶縁層と、上記絶縁層上に形成
されている下部電極と、上記下部電極上に位置したキャ
パシタ薄膜と、上記キャパシタ薄膜上に形成され、上記
下部電極が金属酸化物部分と上記金属酸化物部分の間に
介在された金属部分に分けられた上部電極とを含む。
でいる絶縁層間に向上した接着力を有する半導体メモリ
デバイス及びその方法を提供する。 【解決手段】 本発明は、メモリセルに使用する半導体
デバイスにおいて、半導体基板と共に提供される能動基
板、上記半導体基板に生成されるトランジスタ、上記ト
ランジスタをアイソレーションするためのアイソレーシ
ョン領域、及び上記トランジスタ及び上記アイソレーシ
ョン領域上に形成された絶縁層と、上記絶縁層上に形成
されている下部電極と、上記下部電極上に位置したキャ
パシタ薄膜と、上記キャパシタ薄膜上に形成され、上記
下部電極が金属酸化物部分と上記金属酸化物部分の間に
介在された金属部分に分けられた上部電極とを含む。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体デバイスに
関し、特に向上された電極を含むキャパシタ構造体を有
するメモリセルに使用する半導体デバイス及びその製造
方法に関する。
関し、特に向上された電極を含むキャパシタ構造体を有
するメモリセルに使用する半導体デバイス及びその製造
方法に関する。
【０００２】
【従来の技術】一般に、トランジスタ及びキャパシタに
より構成されたメモリセルを有するDRAMは、微細化(mic
ronization)を通じて主に小型化されることによって、
さらに高い集積度を有することとなった。しかしなが
ら、依然としてメモリセル面積を小型化する必要があ
る。
より構成されたメモリセルを有するDRAMは、微細化(mic
ronization)を通じて主に小型化されることによって、
さらに高い集積度を有することとなった。しかしなが
ら、依然としてメモリセル面積を小型化する必要があ
る。
【０００３】このような要求を満足させるために、キャ
パシタに使用することのできる、セル面積を減らすため
にメモリデバイスに三次元的に配列されるトレンチ型、
またはスタック型のような種々の方法が提案されてき
た。しかし、三次元的に配列されたキャパシタの製造工
程は、製造時間を要するばかりでなく、結果的に高い生
産コストを伴う。したがって、複雑な製造ステップを必
要とせず、必要量の情報を確保しながらセル面積を減ら
すことのできる新しいメモリデバイスに対する強い要求
が発生することとなる。
パシタに使用することのできる、セル面積を減らすため
にメモリデバイスに三次元的に配列されるトレンチ型、
またはスタック型のような種々の方法が提案されてき
た。しかし、三次元的に配列されたキャパシタの製造工
程は、製造時間を要するばかりでなく、結果的に高い生
産コストを伴う。したがって、複雑な製造ステップを必
要とせず、必要量の情報を確保しながらセル面積を減ら
すことのできる新しいメモリデバイスに対する強い要求
が発生することとなる。
【０００４】上記の要求を満足させるための試みとし
て、SBTのように、強誘電特性を有するキャパシタ薄膜
が典型的なシリコン酸化物層やシリコン窒化層の代りに
キャパシタに用いられる強誘電体メモリ(FeRAM)が提案
されてきた。
て、SBTのように、強誘電特性を有するキャパシタ薄膜
が典型的なシリコン酸化物層やシリコン窒化層の代りに
キャパシタに用いられる強誘電体メモリ(FeRAM)が提案
されてきた。
【０００５】図1は、"半導体メモリセルのキャパシタ構
造体、及びその組立工程"と題する米国特許番号第5,86
4,153号に開示されたFeRAMに使用するために従来の半導
体デバイス100を見せる断面図である。半導体メモリデ
バイス100は、MOSトランジスタを含む能動基板10、能動
基板10の上部に形成されたキャパシタ構造体23、ビット
ライン34、金属相互接続36、及びプレートライン38を含
む。
造体、及びその組立工程"と題する米国特許番号第5,86
4,153号に開示されたFeRAMに使用するために従来の半導
体デバイス100を見せる断面図である。半導体メモリデ
バイス100は、MOSトランジスタを含む能動基板10、能動
基板10の上部に形成されたキャパシタ構造体23、ビット
ライン34、金属相互接続36、及びプレートライン38を含
む。
【０００６】図2ないし6は、半導体メモリデバイスを製
造する製造ステップを示す。
造する製造ステップを示す。
【０００７】半導体メモリデバイス100の製造工程は、
シリコン基板2、選択トランジスタでシリコン基板上に
形成されたMOSトランジスタ、アイソレーション領域4、
及びMOSトランジスタとアイソレーション領域4上に形成
された第1絶縁層16を有する能動基板10を準備しながら
始まる。第1絶縁層16、例えば、BPSGによりなる絶縁層
は、CVD(chemical vapor deposition：化学的気相成長
法)により全表面に亘って形成される。MOSトランジスタ
は、ソースとドレインの役割をする一対の拡散領域6、
ゲート酸化物8、スペーサ14、及びゲートライン12を含
む。
シリコン基板2、選択トランジスタでシリコン基板上に
形成されたMOSトランジスタ、アイソレーション領域4、
及びMOSトランジスタとアイソレーション領域4上に形成
された第1絶縁層16を有する能動基板10を準備しながら
始まる。第1絶縁層16、例えば、BPSGによりなる絶縁層
は、CVD(chemical vapor deposition：化学的気相成長
法)により全表面に亘って形成される。MOSトランジスタ
は、ソースとドレインの役割をする一対の拡散領域6、
ゲート酸化物8、スペーサ14、及びゲートライン12を含
む。
【０００８】次のステップで、図2に示すように、バッ
ファ層18、第1金属層20、誘電体層22、及び第2金属層24
が能動基板10上に順に形成される。バッファ層18は、チ
タニウム(Ti)からなり、第1金属層20は、白金(Pt)から
なる。誘電体層22は、強誘電体物質からなる。バッフ
ァ、第1及び第2金属層18、22及び24は、スパッタと共に
形成され、誘電体層20は、スピンオンコーティング(spi
n-on-coated)される。
ファ層18、第1金属層20、誘電体層22、及び第2金属層24
が能動基板10上に順に形成される。バッファ層18は、チ
タニウム(Ti)からなり、第1金属層20は、白金(Pt)から
なる。誘電体層22は、強誘電体物質からなる。バッフ
ァ、第1及び第2金属層18、22及び24は、スパッタと共に
形成され、誘電体層20は、スピンオンコーティング(spi
n-on-coated)される。
【０００９】次いで、第2金属層24及び誘電体層22は、
既に設定された形状にパターンニングされる。かくし
て、第1金属層20及びバッファ層18は、図3に示すよう
に、フォトリソグラフィを使用することによって、第2
既に設定された形状にパターンニングされてバッファ18
Aを有するキャパシタ構造体23、下部電極20A、キャパシ
タ薄膜22A、及び上部電極24Aを得る。バッファ層18A
は、下部電極20A及び第1絶縁層16間に堅固な接着力を確
保するために用いられる。
既に設定された形状にパターンニングされる。かくし
て、第1金属層20及びバッファ層18は、図3に示すよう
に、フォトリソグラフィを使用することによって、第2
既に設定された形状にパターンニングされてバッファ18
Aを有するキャパシタ構造体23、下部電極20A、キャパシ
タ薄膜22A、及び上部電極24Aを得る。バッファ層18A
は、下部電極20A及び第1絶縁層16間に堅固な接着力を確
保するために用いられる。
【００１０】次のステップで、第2絶縁層26、例えば、
シリコン第2酸化物(SiO2)からなる絶縁層は、図3に示す
ように、プラズマCVDを使用することによって、能動基
板10及びキャパシタ構造体23上に形成される。
シリコン第2酸化物(SiO2)からなる絶縁層は、図3に示す
ように、プラズマCVDを使用することによって、能動基
板10及びキャパシタ構造体23上に形成される。
【００１１】次のステップで、第2及び第1絶縁層26、16
内に第1及び第2開口27、28を形成して拡散領域6を露出
させる。図3に示すように、第2絶縁層を通じてキャパシ
タ構造体23上に第3及び第4開口30、32を形成して下部及
び上部電極20A、24Aの一部分を露出させる。
内に第1及び第2開口27、28を形成して拡散領域6を露出
させる。図3に示すように、第2絶縁層を通じてキャパシ
タ構造体23上に第3及び第4開口30、32を形成して下部及
び上部電極20A、24Aの一部分を露出させる。
【００１２】最後に、図6に示すように、開口27、28、3
0の内部を含む全表面に亘って相互接続層が形成され、
ビットライン34、金属相互接続36及びプレートライン38
を形成するためにパターンニングされることにより半導
体メモリデバイス100を得る。
0の内部を含む全表面に亘って相互接続層が形成され、
ビットライン34、金属相互接続36及びプレートライン38
を形成するためにパターンニングされることにより半導
体メモリデバイス100を得る。
【００１３】前述した半導体メモリデバイス100、及び
その製造方法が下部電極20Aと第1絶縁層16間に堅固な接
着力を確保するためにバッファ層18を利用したことにも
かかわらず、互いに異なる結晶学的な特性によって下部
電極20Aと第1絶縁層16間で依然として接着力がよくな
い。
その製造方法が下部電極20Aと第1絶縁層16間に堅固な接
着力を確保するためにバッファ層18を利用したことにも
かかわらず、互いに異なる結晶学的な特性によって下部
電極20Aと第1絶縁層16間で依然として接着力がよくな
い。
【００１４】さらに、下部電極20Aの結晶学的な特性が
第2絶縁層の結晶学的な特性と極めて相異であるため、
それらの間の界面で下部電極20Aは、第2絶縁層26に付着
しない。
第2絶縁層の結晶学的な特性と極めて相異であるため、
それらの間の界面で下部電極20Aは、第2絶縁層26に付着
しない。
【００１５】したがって、このような問題から所望の再
現性、信頼度、及び収率を得ることはむずかしい。
現性、信頼度、及び収率を得ることはむずかしい。
【００１６】
【発明が解決しようとする課題】したがって、本発明
は、下部電極及び下部電極を取り囲んでいる絶縁層間に
向上した接着力を有する半導体メモリデバイス及びその
方法を提供することにその目的がある。
は、下部電極及び下部電極を取り囲んでいる絶縁層間に
向上した接着力を有する半導体メモリデバイス及びその
方法を提供することにその目的がある。
【００１７】
【課題を解決するための手段】本発明の上記課題は、メ
モリセルに使用する半導体デバイスにおいて、半導体基
板と共に提供される能動基板、上記半導体基板に生成さ
れるトランジスタ、上記トランジスタをアイソレーショ
ンするためのアイソレーション領域、及び上記トランジ
スタ及び上記アイソレーション領域上に形成された絶縁
層と、上記絶縁層上に形成されている下部電極と、上記
下部電極上に位置したキャパシタ薄膜と、上記キャパシ
タ薄膜上に形成され、上記下部電極が金属酸化物部分と
上記金属酸化物部分の間に介在された金属部分に分けら
れた上部電極とを含む半導体デバイスが提供することに
より解決される。
モリセルに使用する半導体デバイスにおいて、半導体基
板と共に提供される能動基板、上記半導体基板に生成さ
れるトランジスタ、上記トランジスタをアイソレーショ
ンするためのアイソレーション領域、及び上記トランジ
スタ及び上記アイソレーション領域上に形成された絶縁
層と、上記絶縁層上に形成されている下部電極と、上記
下部電極上に位置したキャパシタ薄膜と、上記キャパシ
タ薄膜上に形成され、上記下部電極が金属酸化物部分と
上記金属酸化物部分の間に介在された金属部分に分けら
れた上部電極とを含む半導体デバイスが提供することに
より解決される。
【００１８】また、本発明は、メモリセルに使用するた
めの半導体デバイス製造方法において、a)半導体基板、
上記半導体基板上に形成された一対の拡散領域を含むト
ランジスタ、及び上記トランジスタ周辺に形成された第
1絶縁層を備える能動基板を準備するステップと、b)上
記第1絶縁層上に第1金属酸化物層を形成するステップ
と、c)上記第1金属酸化物層上に第1金属層、及び第2金
属酸化物層を連続して形成するステップと、d)上記第2
金属酸化物層上に誘電体層を形成するステップと、e)上
記誘電体層上に第2金属層を形成するステップと、f)上
記第2金属層、上記誘電体層、上記第2金属酸化物層、上
記第1金属層、及び上記第1金属酸化物層を第1既に設定
された形状としてパターンニングすることにより、キャ
パシタ構造体を得るステップとを含む半導体デバイス製
造方法を提供する。
めの半導体デバイス製造方法において、a)半導体基板、
上記半導体基板上に形成された一対の拡散領域を含むト
ランジスタ、及び上記トランジスタ周辺に形成された第
1絶縁層を備える能動基板を準備するステップと、b)上
記第1絶縁層上に第1金属酸化物層を形成するステップ
と、c)上記第1金属酸化物層上に第1金属層、及び第2金
属酸化物層を連続して形成するステップと、d)上記第2
金属酸化物層上に誘電体層を形成するステップと、e)上
記誘電体層上に第2金属層を形成するステップと、f)上
記第2金属層、上記誘電体層、上記第2金属酸化物層、上
記第1金属層、及び上記第1金属酸化物層を第1既に設定
された形状としてパターンニングすることにより、キャ
パシタ構造体を得るステップとを含む半導体デバイス製
造方法を提供する。
【００１９】以下、本発明の一実施形態について添付し
た図面を参照しつつ説明する。
た図面を参照しつつ説明する。
【００２０】図7及び図8〜図13には、メモリセルに使用
するための半導体デバイス200、及びその製造方法を本
発明の好ましい実施例に応じて図示した断面図が提供さ
れる。図7及び図8〜図13には、同一の部材には同一の参
照符号を付した。
するための半導体デバイス200、及びその製造方法を本
発明の好ましい実施例に応じて図示した断面図が提供さ
れる。図7及び図8〜図13には、同一の部材には同一の参
照符号を付した。
【００２１】図7で、能動基板210、第2絶縁層234、ビッ
トライン242、金属相互接続244、及びキャパシタ構造体
250によりなる半導体デバイス200の断面図が示される。
次の工程から能動基板210を保護するため、下部電極222
Aと第1絶縁層216との間に、例えば、SiOxからなる保護
層218を配置できる。また、キャパシタ構造体250を保護
するため、例えば、TEOSのような物質からなるキャッピ
ング層232をキャパシタ250上に形成できる。
トライン242、金属相互接続244、及びキャパシタ構造体
250によりなる半導体デバイス200の断面図が示される。
次の工程から能動基板210を保護するため、下部電極222
Aと第1絶縁層216との間に、例えば、SiOxからなる保護
層218を配置できる。また、キャパシタ構造体250を保護
するため、例えば、TEOSのような物質からなるキャッピ
ング層232をキャパシタ250上に形成できる。
【００２２】能動基板210は、半導体基板202、絶縁領域
204、拡散領域206、ゲート酸化物208、ゲート酸化物208
上に形成されたゲートライン212、ゲートライン212の周
辺に形成されたスペーサ214、及び第1絶縁層216を含
む。拡散領域206のいずれかは、ソースとして作用し、
他のひとつ206はドレインとして作用する。キャパシタ
構造体250は、第1及び第2のパターン化された金属酸化
物層220A、224A、第1及び第2金属酸化物層220A間に介在
された下部電極222A、キャパシタ薄膜226A、及びキャパ
シタ薄膜の上部に形成された上部電極228Aを含む。下部
電極222A及び第2絶縁層234間に接着力を増進させるた
め、下部電極222Aは、その両側に酸化部分222Bを有する
ことができる。キャパシタ薄膜226Aは、SBT(SrBiTaO
x)、PZT(PbZrTiOx)などのような強誘電体物質からなり
得る。下部電極222Aは、イリジウム(Ir)、ルテニウム(R
u)などのような物質により構成されることができる。も
し、下部電極222Aがイリジウムであるならば、金属酸化
物222A、222B、224Aは、イリジウム酸化物(IrOx)であっ
て、下部電極222Aがルテニウムであるならば、金属酸化
物222A、222B、224Aは、ルテニウム酸化物である。
204、拡散領域206、ゲート酸化物208、ゲート酸化物208
上に形成されたゲートライン212、ゲートライン212の周
辺に形成されたスペーサ214、及び第1絶縁層216を含
む。拡散領域206のいずれかは、ソースとして作用し、
他のひとつ206はドレインとして作用する。キャパシタ
構造体250は、第1及び第2のパターン化された金属酸化
物層220A、224A、第1及び第2金属酸化物層220A間に介在
された下部電極222A、キャパシタ薄膜226A、及びキャパ
シタ薄膜の上部に形成された上部電極228Aを含む。下部
電極222A及び第2絶縁層234間に接着力を増進させるた
め、下部電極222Aは、その両側に酸化部分222Bを有する
ことができる。キャパシタ薄膜226Aは、SBT(SrBiTaO
x)、PZT(PbZrTiOx)などのような強誘電体物質からなり
得る。下部電極222Aは、イリジウム(Ir)、ルテニウム(R
u)などのような物質により構成されることができる。も
し、下部電極222Aがイリジウムであるならば、金属酸化
物222A、222B、224Aは、イリジウム酸化物(IrOx)であっ
て、下部電極222Aがルテニウムであるならば、金属酸化
物222A、222B、224Aは、ルテニウム酸化物である。
【００２３】半導体デバイス200において、ビットライ
ン242は、拡散領域206のいずれか1つに電気的に接続さ
れ、上部電極228Aは、金属相互接続244を通じて残りの
他の拡散領域206に電気的に接続されるが、ビットライ
ン242及び金属相互接続244は、電気的に互いに分離され
る。下部電極222Aは、それに共通定電位を印加するため
にプレートライン(図示せず)に接続し得る。ビットライ
ン242及び第2絶縁層234間に接着力を増進させるため、T
i、TiN及びその混合物のような物質により構成された接
着層240は、第2絶縁層234の上部に形成されることがで
きる。
ン242は、拡散領域206のいずれか1つに電気的に接続さ
れ、上部電極228Aは、金属相互接続244を通じて残りの
他の拡散領域206に電気的に接続されるが、ビットライ
ン242及び金属相互接続244は、電気的に互いに分離され
る。下部電極222Aは、それに共通定電位を印加するため
にプレートライン(図示せず)に接続し得る。ビットライ
ン242及び第2絶縁層234間に接着力を増進させるため、T
i、TiN及びその混合物のような物質により構成された接
着層240は、第2絶縁層234の上部に形成されることがで
きる。
【００２４】図8〜図13は、本発明にかかる半導体メモ
リデバイス200の製造方法を示す概略的な断面図であ
る。
リデバイス200の製造方法を示す概略的な断面図であ
る。
【００２５】図8によれば、半導体デバイス200の製造工
程は、半導体基板202、絶縁領域204、拡散領域206、ゲ
ート酸化物208、ゲートライン212、スペーサ214、及び
第1絶縁層216を含む能動基板210を準備しながら始ま
る。拡散領域206のいずれか1つは、ソースとして作用
し、残りの他の拡散領域206は、ドレインとして作用す
る。第1絶縁層216をBPSG(boron-phosphor-silicate gla
ss)のような物質により構成する。
程は、半導体基板202、絶縁領域204、拡散領域206、ゲ
ート酸化物208、ゲートライン212、スペーサ214、及び
第1絶縁層216を含む能動基板210を準備しながら始ま
る。拡散領域206のいずれか1つは、ソースとして作用
し、残りの他の拡散領域206は、ドレインとして作用す
る。第1絶縁層216をBPSG(boron-phosphor-silicate gla
ss)のような物質により構成する。
【００２６】したがって、例えば、HTO(hot thermal ox
ide：高温酸化)により構成された保護層218は、第1絶縁
層216上に形成される。保護層218は、その中の湿気を除
去するために約100゜Cからで約400゜Cまでの範囲を有す
る温度により焼き付けられる。また、例えば、イリジウ
ム酸化物、ルテニウム 酸化物などのような物質からな
る第1金属酸化物層220を保護層218上に形成する。実施
例で、100-500Åの厚さを有する。第1金属酸化物層220
は、約200゜Cから600゜Cまでの範囲を有する温度で酸素
雰囲気で第1金属酸化物層220を熱処理する。
ide：高温酸化)により構成された保護層218は、第1絶縁
層216上に形成される。保護層218は、その中の湿気を除
去するために約100゜Cからで約400゜Cまでの範囲を有す
る温度により焼き付けられる。また、例えば、イリジウ
ム酸化物、ルテニウム 酸化物などのような物質からな
る第1金属酸化物層220を保護層218上に形成する。実施
例で、100-500Åの厚さを有する。第1金属酸化物層220
は、約200゜Cから600゜Cまでの範囲を有する温度で酸素
雰囲気で第1金属酸化物層220を熱処理する。
【００２７】次に、第1金属酸化物層220上に1000-3000
Åの厚さを有する第1金属物層222を形成する。もし、第
1金属酸化物層がイリジウム酸化物であるならば、第1金
俗物層222は、イリジウムであって、もし、第1金属酸化
物層220がルテニウム酸化物であるならば、第1金属物層
222は、ルテニウムである。次のステップで、第1金属層
222を約400゜Cから約 900゜Cまでの範囲を有する温度で
酸素雰囲気で熱処理して第2金属酸化物層224を得る。
Åの厚さを有する第1金属物層222を形成する。もし、第
1金属酸化物層がイリジウム酸化物であるならば、第1金
俗物層222は、イリジウムであって、もし、第1金属酸化
物層220がルテニウム酸化物であるならば、第1金属物層
222は、ルテニウムである。次のステップで、第1金属層
222を約400゜Cから約 900゜Cまでの範囲を有する温度で
酸素雰囲気で熱処理して第2金属酸化物層224を得る。
【００２８】次のステップで、例えば、SBT、PZTなどの
ような強誘電体物質により構成された誘電体層226をス
ピンコーティング、CVDなどのような方法を利用して第2
金属酸化物層224上に形成する。実施例で、誘電体層226
を形成する前に、第2金属酸化物層224、及び誘電体層22
6間に接着力を増進させるため、約100゜Cから約500゜C
までの範囲を有する温度で第2金属酸化物層224を熱処理
する。
ような強誘電体物質により構成された誘電体層226をス
ピンコーティング、CVDなどのような方法を利用して第2
金属酸化物層224上に形成する。実施例で、誘電体層226
を形成する前に、第2金属酸化物層224、及び誘電体層22
6間に接着力を増進させるため、約100゜Cから約500゜C
までの範囲を有する温度で第2金属酸化物層224を熱処理
する。
【００２９】イリジウム酸化物、ルテニウム酸化物など
のような物質からなる第2金属物層228を誘電体層上に形
成する。第2金属物層228は、1000-3000Åの厚さを有す
る。第2金属物層228を形成する前に、誘電体層226の湿
気を除去するため、100゜Cから400゜Cまでの範囲を有す
る温度で誘電体層226を加熱する。第2金属物層は、白金
(Pt)、イリジウム酸化物、ルテニウム酸化物などのよう
なものを含むが、それに限定されない伝導体により構成
し得る。
のような物質からなる第2金属物層228を誘電体層上に形
成する。第2金属物層228は、1000-3000Åの厚さを有す
る。第2金属物層228を形成する前に、誘電体層226の湿
気を除去するため、100゜Cから400゜Cまでの範囲を有す
る温度で誘電体層226を加熱する。第2金属物層は、白金
(Pt)、イリジウム酸化物、ルテニウム酸化物などのよう
なものを含むが、それに限定されない伝導体により構成
し得る。
【００３０】図9によれば、上部電極228A及びキャパシ
タ薄膜226Aを得るため、第2金属物層228及び誘電体層22
6を第1既に設定された形状にパターンニングする。次
に、第2金属酸化物層224、下部電極構造を得るため、第
1金属物層222及び第1金属酸化物層220を第2既に設定さ
れた形状にパターンニングして、パターン化された第1
金属酸化物層220A、下部電極222A、パターン化された第
2金属酸化物層224A、キャパシタ薄膜226A、及び上部電
極228Aを有するキャパシタ構造体250を形成することと
なる。下部電極222Aが次の工程の間プレートライン(図
示せず）を形成するため、上部電極228Aの大きさと異な
る大きさを有し得る。
タ薄膜226Aを得るため、第2金属物層228及び誘電体層22
6を第1既に設定された形状にパターンニングする。次
に、第2金属酸化物層224、下部電極構造を得るため、第
1金属物層222及び第1金属酸化物層220を第2既に設定さ
れた形状にパターンニングして、パターン化された第1
金属酸化物層220A、下部電極222A、パターン化された第
2金属酸化物層224A、キャパシタ薄膜226A、及び上部電
極228Aを有するキャパシタ構造体250を形成することと
なる。下部電極222Aが次の工程の間プレートライン(図
示せず）を形成するため、上部電極228Aの大きさと異な
る大きさを有し得る。
【００３１】その後、図10に示したように、約300゜Cか
ら約700゜Cまでの範囲を有する温度で酸素雰囲気で下部
電極222Aを熱処理して下部電極222Aの部分222Bを酸化さ
せる。
ら約700゜Cまでの範囲を有する温度で酸素雰囲気で下部
電極222Aを熱処理して下部電極222Aの部分222Bを酸化さ
せる。
【００３２】図11によれば、例えば、テトラエチルオル
ソシリケート(TEOS)などのような酸化物からなるキャッ
ピング層218をCVDのような方法を使用してキャパシタ構
造体250、及び保護層218上に形成する。この工程は、1
atmのような高圧で、約300゜Cから約600゜Cに達する温
度で実行される。
ソシリケート(TEOS)などのような酸化物からなるキャッ
ピング層218をCVDのような方法を使用してキャパシタ構
造体250、及び保護層218上に形成する。この工程は、1
atmのような高圧で、約300゜Cから約600゜Cに達する温
度で実行される。
【００３３】次のステップで、BPSGのような物質からな
る第2絶縁層234をCVDのような方法を使用してキャッピ
ング層232上に形成してCMP(chemical-mechanical polis
hing：化学的機械研磨)を利用して扁平にする。
る第2絶縁層234をCVDのような方法を使用してキャッピ
ング層232上に形成してCMP(chemical-mechanical polis
hing：化学的機械研磨)を利用して扁平にする。
【００３４】図12によれば、フォトリソグラフィ、また
はRIEのようなプラズマエッチングのような方法を使用
して、第2及び第1絶縁層234、216を通じて拡散領域206
上の部分に第1及び第2開口236、237を形成する。また、
リソグラフィやプラズマエッチングのような方法を使用
して第2絶縁層234、及びキャッピング層232を通じてキ
ャパシタ構造体250上に第3開口238を形成する。
はRIEのようなプラズマエッチングのような方法を使用
して、第2及び第1絶縁層234、216を通じて拡散領域206
上の部分に第1及び第2開口236、237を形成する。また、
リソグラフィやプラズマエッチングのような方法を使用
して第2絶縁層234、及びキャッピング層232を通じてキ
ャパシタ構造体250上に第3開口238を形成する。
【００３５】最後に、図13に示すように、開口236、23
7、238の内部を含む全表面に亘って相互接続金属物層を
形成してビットライン242及び金属相互接続244を形成す
るために予め設定された形状にパターンニングする。例
えば、相互接続層は、チタニウム窒化物(TiN)、リンで
ドーピングされたポリシリコン、TiSi2、WSi2、Ptなど
のような伝導物質からなり得る。上記図面で、層の各々
は、単純化のために単一層構造を有するものとして図示
した。
7、238の内部を含む全表面に亘って相互接続金属物層を
形成してビットライン242及び金属相互接続244を形成す
るために予め設定された形状にパターンニングする。例
えば、相互接続層は、チタニウム窒化物(TiN)、リンで
ドーピングされたポリシリコン、TiSi2、WSi2、Ptなど
のような伝導物質からなり得る。上記図面で、層の各々
は、単純化のために単一層構造を有するものとして図示
した。
【００３６】本発明の技術思想を上記好ましい実施例に
よって記述したが、請求項で限定した本発明の範囲内
で、種々の変化及び変更が可能であることは当業者にお
いて明白である。
よって記述したが、請求項で限定した本発明の範囲内
で、種々の変化及び変更が可能であることは当業者にお
いて明白である。
【００３７】
【発明の効果】本発明は、従来の技術と比較して、下部
電極を金属酸化物で取り囲むことによって、下部電極及
びそれに隣接した絶縁層間の接着力を増進させる。
電極を金属酸化物で取り囲むことによって、下部電極及
びそれに隣接した絶縁層間の接着力を増進させる。
【図1】 従来の技術にかかるキャパシタ構造体を有す
る半導体メモリデバイスを示す断面図である。
る半導体メモリデバイスを示す断面図である。
【図2】従来の技術にかかる半導体メモリデバイス製造
方法を示す概略的な断面図である。
方法を示す概略的な断面図である。
【図3】従来の技術にかかる半導体メモリデバイス製造
方法を示す概略的な断面図である。
方法を示す概略的な断面図である。
【図4】従来の技術にかかる半導体メモリデバイス製造
方法を示す概略的な断面図である。
方法を示す概略的な断面図である。
【図5】従来の技術にかかる半導体メモリデバイス製造
方法を示す概略的な断面図である。
方法を示す概略的な断面図である。
【図6】従来の技術にかかる半導体メモリデバイス製造
方法を示す概略的な断面図である。
方法を示す概略的な断面図である。
【図7】本発明にかかる半導体デバイスを示す断面図で
ある。
ある。
【図8】本発明にかかる半導体メモリデバイス製造方法
を示す概略的な断面図である。
を示す概略的な断面図である。
【図9】本発明にかかる半導体メモリデバイス製造方法
を示す概略的な断面図である。
を示す概略的な断面図である。
【図10】本発明にかかる半導体メモリデバイス製造方法
を示す概略的な断面図である。
を示す概略的な断面図である。
【図11】本発明にかかる半導体メモリデバイス製造方法
を示す概略的な断面図である。
を示す概略的な断面図である。
【図12】本発明にかかる半導体メモリデバイス製造方法
を示す概略的な断面図である。
を示す概略的な断面図である。
【図13】本発明にかかる半導体メモリデバイス製造方法
を示す概略的な断面図である。
を示す概略的な断面図である。
【符号の説明】 220A、224A 金属酸化物層 222A 下部電極 226A キャパシタ薄膜 228A 上部電極 244 金属相互接続 250 キャパシタ構造体
Claims (24)
- 【請求項1】 メモリセルに使用する半導体デバイスに
おいて、 半導体基板と共に提供される能動基板、前記半導体基板
に生成されるトランジスタ、前記トランジスタをアイソ
レーションするためのアイソレーション領域、及び前記
トランジスタ及び前記アイソレーション領域上に形成さ
れた絶縁層と、 前記絶縁層上に形成されている下部電極と、 前記下部電極上に位置したキャパシタ薄膜と、 前記キャパシタ薄膜上に形成され、前記下部電極が金属
酸化物部分と前記金属酸化物部分の間に介在された金属
部分とに分けられた上部電極と、 を含む半導体デバイス。 - 【請求項2】 前記金属酸化物部分が前記金属部分を取
り囲んでいる請求項1記載の半導体デバイス。 - 【請求項3】 前記キャパシタ薄膜は、SBT(SrBiTaOx)、
PZT(PbXrTiOx)等により構成されたグループから選択さ
れた強誘電体からなる請求項2記載の半導体デバイス。 - 【請求項4】 前記金属部分がイリジウム(Ir)、ルテニ
ウム(Ru)等により構成されたグループから選択された物
質からなる請求項3記載の半導体デバイス。 - 【請求項5】 前記金属部分がイリジウム(Ir)であっ
て、前記金属酸化物部分がイリジウム酸化物である請求
項4記載の半導体デバイス。 - 【請求項6】 前記金属部分がルテニウムであって、前
記金属酸化物部分がルテニウム酸化物である請求項4記
載の半導体デバイス。 - 【請求項7】 前記絶縁層及び前記下部電極間に形成さ
れた保護層をさらに含む請求項1記載の半導体デバイ
ス。 - 【請求項8】 前記保護層は、SiOxからなる請求項7記載
の半導体デバイス。 - 【請求項9】 メモリセルに使用するための 半導体デバ
イス製造方法において、 a)半導体基板、前記半導体基板上に形成された一対の拡
散領域を含むトランジスタ、及び前記トランジスタ周辺
に形成された第1絶縁層を備える能動基板を準備するス
テップと、 b)前記第1絶縁層上に第1金属酸化物層を形成するステッ
プと、 c)前記第1金属酸化物層上に第1金属層、及び第2金属酸
化物層を連続して形成するステップと、 d)前記第2金属酸化物層上に誘電体層を形成するステッ
プと、 e)前記誘電体層上に第2金属層を形成するステップと、 f)前記第2金属層、前記誘電体層、前記第2金属酸化物
層、前記第1金属層、及び前記第1金属酸化物層を第1既
に設定された形状としてパターンニングすることによ
り、キャパシタ構造体を得るステップとを含む半導体デ
バイス製造方法。 - 【請求項10】 前記ステップf)以後に、 g)前記パターン化された層、及び前記第1絶縁層上に第2
絶縁層を形成するステップと、 h)前記拡散領域上に前記第1及び第2絶縁層内に第1及び
第2開口を形成し、前記キャパシタ構造体上の所定の位
置の前記第2絶縁層内に第3開口を形成するステップと、 I)前記複数の開口の内部を含む前記第2絶縁層上に相互
接続層を形成し、第2既に設定された形状に前記相互接
続層をパターンニングするステップとをさらに含む請求
項9記載の半導体デバイス製造方法。 - 【請求項11】 前記誘電体層は、SBT、PZT等により構成
されたグループから選択された強誘電体からなる請求項
9記載の半導体デバイス製造方法。 - 【請求項12】 前記a)と、前記b)ステップ との間に保
護層を形成するステップをさらに含む請求項11記載の半
導体デバイス製造方法。 - 【請求項13】 前記保護層がシリコン第2酸化物(SiO2)
からなる請求項12記載の半導体デバイス製造方法。 - 【請求項14】 前記保護層を形成するステップ以後に、
前記保護層を約100゜Cから約400゜Cまでの範囲を有する
温度で焼き付けるステップをさらに含む請求項13記載の
半導体デバイス製造方法。 - 【請求項15】 前記b)ステップ以後に、約200゜Cから約
600゜Cまでの範囲を有する温度の酸素雰囲気で、前記第
1金属酸化物層を熱処理するステップをさらに含む請求
項14記載の半導体デバイス製造方法。 - 【請求項16】 前記第1金属層形成以後に、約400゜Cか
ら約900゜Cまでの範囲を有する温度の酸素雰囲気で、前
記第1金属酸化物層を熱処理して前記第2金属酸化物層を
形成するステップをさらに含む請求項15記載の半導体デ
バイス製造方法。 - 【請求項17】 前記d)ステップ前に、約100゜Cから約50
0゜Cまでの範囲を有する温度の酸素雰囲気で、前記第2
金属酸化物層を熱処理するステップをさらに含む請求項
16記載の半導体デバイス製造方法。 - 【請求項18】 前記e)ステップ前に、約100゜Cから約50
0゜Cまでの範囲を有する温度の酸素雰囲気で、前記誘電
体層を焼き付けるステップをさらに含む請求項17記載の
半導体デバイス製造方法。 - 【請求項19】 前記g)ステップ前に、約300゜Cから約70
0゜Cまでの範囲を有する温度の酸素雰囲気で、前記パタ
ーン化された層を熱処理することにより、前記パターン
化された第1金属層の エッジ部分を酸化させるステップ
をさらに含む請求項18記載の半導体デバイス製造方法。 - 【請求項20】 前記第1金属層は、イリジウム、ルテニ
ウム等から構成されたグループから選択された物質から
なる請求項19記載の半導体デバイス製造方法。 - 【請求項21】 前記第1金属層がイリジウムであって、
前記第1及び第2金属酸化物層がイリジウム酸化物である
請求項20記載の半導体デバイス製造方法。 - 【請求項22】 前記第1金属層がルテニウムであって、
前記第1及び第2金属酸化物層がルテニウム酸化物である
請求項21記載の半導体デバイス製造方法。 - 【請求項23】 前記f)及びg)ステップ間に、CVDを利用
して約300゜Cから約600゜Cまでの範囲を有する温度で、
キャッピング層を形成するステップをさらに含む請求項
9記載の半導体デバイス製造方法。 - 【請求項24】 前記キャッピング層は、テトラエチルオ
ルソシリケートからなる請求項23記載の半導体デバイス
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999-25000 | 1999-06-28 | ||
| KR1019990025000A KR100333667B1 (ko) | 1999-06-28 | 1999-06-28 | 강유전체 메모리 소자의 캐패시터 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001036029A true JP2001036029A (ja) | 2001-02-09 |
Family
ID=19596477
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