CN1320660C - 数字输出跟随器、数字储存组件以及静态随机存取内存 - Google Patents
数字输出跟随器、数字储存组件以及静态随机存取内存 Download PDFInfo
- Publication number
- CN1320660C CN1320660C CNB2004100327861A CN200410032786A CN1320660C CN 1320660 C CN1320660 C CN 1320660C CN B2004100327861 A CNB2004100327861 A CN B2004100327861A CN 200410032786 A CN200410032786 A CN 200410032786A CN 1320660 C CN1320660 C CN 1320660C
- Authority
- CN
- China
- Prior art keywords
- mentioned
- type
- control
- digital output
- face
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 claims abstract description 59
- 230000006698 induction Effects 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 7
- 108010032595 Antibody Binding Sites Proteins 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 3
- 230000000295 complement effect Effects 0.000 claims 1
- 230000000712 assembly Effects 0.000 abstract description 2
- 238000000429 assembly Methods 0.000 abstract description 2
- 238000009825 accumulation Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 238000010276 construction Methods 0.000 description 6
- 238000006880 cross-coupling reaction Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明主要利用一对垂直场效电晶体建构出一数字输出跟随器(digital follower)，再利用数字输出跟随器建构成一数字储存组件，更进一步提出一种新SRAM存储单元的结构。因此，本发明提出的具有两个储存组件SRAM存储单元比现有SRAM存储单元更省面积。配合感应放大器使用参考电压Vcc/2，本发明的SRAM存储单元也可以储存两个位。另外配合感应放大器使用参考电压Vcc/2，本发明的SRAM存储单元也可以使用一个储存组件，一条位线。
Description
技术领域
本发明有关于一种储存装置，特别有关于一种应用数字输出跟随器、及其建构而成的数字储存组件；更有关于应用上述数字储存组件建构而成的SRAM内存。
现有技术
在先进的CMOS制程中，浅沟槽隔离(STI)是一种常用的隔离方法。然而由邻近源极或漏极的电场穿透至沟道或是基底的效应是显著的，特别是STI的间隔缩小至小于0.15um。强化并且利用电场穿透效应以形成有用的垂直电阻和场效晶体管(FET)的技术已经揭露。图1A-图1B表示p型垂直电阻。图1B中的p型垂直电阻是由一般CMOS制程制造，图1A的STI、n+掺杂区比第图1B的STI、n+掺杂区深。垂直电阻可以由现有CMOS制程加上额外的三道光掩膜程序制造而成。其中一道光掩膜是用于蚀刻浅沟槽隔离区120、122，另一道光掩膜是用于n+控制接面110、112的高能离子注入，再另一道光掩膜是特别用于垂直沟道区101的离子注入用以调整掺杂浓度。P型垂直沟道区101的电阻值随着n+控制接面110、112的偏压Vn变化。当偏压Vn的电压在接地电位，p型垂直沟道区101在侧壁产生一小空乏区。垂直电阻的电阻值主要是由垂直沟道区101的截面积所决定。当偏压Vn为高电压，空乏区扩大，甚至扩大至整个垂直沟道，或者垂直沟道区101甚至进入反转区，则垂直电阻的电阻值也就增加到非常大。
图1所示的p型“场控”(field control)电阻的n+控制接面110、112可以改善为图2A或是图2B所示的p+控制接面130、132，其下方各有一n型底座(n-base)140、142用以隔绝p型基底200，因此p+控制接面130、132可以偏压在零伏特，甚至是负电压，例如-Vcc，如图2B所示。当p+控制接面130、132的偏压Vp在负电压，p型垂直沟道区101在浅沟槽隔离区120、122的侧壁进入空穴累积区(偏压Vp在更负电压，空穴累积更显著)，垂直场效晶体管导通。如图2A所示，当偏压Vp在+Vcc，p型垂直沟道区101在浅沟槽隔离区120、122的侧壁完全进入空乏区(或者甚至进入反转区)，如果掺杂浓度够低，则垂直场效晶体管关闭。偏压Vp所需要的正、负电压是由芯片上的电荷泵浦(charge pump)产生。n型底座140、142的掺杂制程是接着p+控制接面130、132的p+掺杂制程。由于p+控制接面130、132和p型垂直沟道区101之间有较小的费米能阶差，p+控制接面130、132有容易感应空穴累积的好处。垂直场效晶体管亦可以只由一个浅沟槽隔离区的侧壁用一个控制接面操作。p型垂直场效晶体管的操作方式是异于现有接面场效晶体管，以及表面金属氧化物晶体管。
图3A表示p型垂直场效晶体管的结构图。图3B表示p型垂直场效晶体管的I-V特性曲线图(基底接地时)。当p+控制接面130、132的偏压Vp是在-Vcc，p型垂直沟道的表面是在强累积区，大电流Ir流过垂直场效晶体管，也就是强导通。当p+控制接面130、132的偏压Vp是在+Vcc，p型垂直沟道完全是在空乏区，小漏电流流过垂直场效晶体管，也就是关闭。当p+控制接面130、132的偏压Vp是在接地，p型垂直沟道的表面是在轻微累积区(是由于p+控制接面130、132和p型垂直沟道区101之间有较小的费米能阶差)，电流Ir流过垂直场效晶体管，也就是正常导通。当跨于垂直场效晶体管的电压Vr增加到更大的正电压，由于p型垂直沟道区101上方和p+控制接面130、132的电位差，p型垂直沟道区101上方空穴累积更剧烈，电流Ir增加的更快。在本发明中，对于正的电压Vr(0v到Vcc)，正常导通已经足够。
同样地，相同的原理也可以应用于垂直n型电阻以及垂直n型场效晶体管，其形成和操作是类似的，把图1、图2垂直p型场效晶体管的极性和偏压反转。
图4A表示n型垂直场效晶体管的结构图。图4B表示n型垂直场效晶体管的I-V特性曲线图(n型阱区202系偏压在Vcc)。当n+控制接面110、112的偏压Vn大于Vcc时，n型垂直沟道的表面显然是在电子累积区(当偏压Vn在更大的正电压，例如在+2Vcc时，则是在强电子累积区)，电流Ir流过n型垂直场效晶体管，也就是导通。当n+控制接面110、112的偏压Vn是+Vcc时，n型垂直沟道的表面是在轻微累积区(是由于n+控制接面110、112和低掺杂n型垂直沟道区102之间有较小的费米阶差)，电流Ir流过垂直场效晶体管，也就是适当(moderate)导通。当n+控制接面110、112的偏压Vn为接地，n型垂直沟道完全是在空乏区，小漏电流流过垂直场效晶体管，也就是关闭。
当跨于垂直场效晶体管的电压(也就是Vcc-Vr)增加到更大的电压，n型垂直沟道区101侧壁上方电子累积更具剧烈，电流Ir增加的更快。在本发明中，正常导通已经足够，不需要产生高电压的电荷泵浦。
图5A表示现有6-T SRAM存储单元电路图，其包括两个p型金属氧化物晶体管p1、p2、两个n型金属氧化物晶体管n1、n2所组成交叉耦合CMOS反相器(INV-1、INV-2)，以及两个开关晶体管S1、S2。开关晶体管S1将交叉耦合反相器INV-1的输入端、INV-2的输出端耦接到位线BL，开关晶体管S2将交叉耦合反相器INV-1的输出端、INV-2的输入端耦接到互补位线BL；其等效电路如图5B所示。
图6表示现有使用0.13um CMOS制程的6-T SRAM的布局。传统SRAM如图5A、图5B、及图6所示，均使用两个交叉耦合反相器INV-1、INV-2作为储存记忆胞(cell)或储存组件。传统记忆胞中MOS晶体管的尺寸明显地大于垂直型场效晶体管的尺寸。因此，若能使用垂直型场效晶体管来制作储存组件，不仅能利用组件缩小化产生的场穿透特性，同时可以改善现有SRAM存储单元占用太多面积的问题。
发明内容
为了解决现有SRAM内存占用太多面积的问题，本发明首先利用一对垂直场效晶体管建构出一数字输出跟随器，再利用数字输出跟随器建构成一数字储存组件，由于上述数字输出跟随器的布局面积小、结构简单，因此能够建构出面积小结构简单的数字储存组件。再进一步将上述数字储存组件作为SRAM内存的单元，即能大幅降低SRAM内存所占的面积。
为达成上述目的，本发明提出的数字输出跟随器包括一第一型和一第二型垂直场效晶体管。上述第一型垂直场效晶体管，包括一第一型阱区，设置于一第二型基底中；一第一型垂直沟道区，设置于上述第一型阱区中；及，一第一型控制接面区，设置于上述第一型阱区中且与上述第一型阱区及第一型垂直沟道区互相区隔开。上述一第二型垂直场效晶体管，包括一第二型垂直沟道区，设置于上述第二型基底中；一第二型控制接面区，设置于上述第二型基底中且与上述第二型基，及第二型垂直沟道区互相区隔开。
上述数字输出跟随器更包括一第一连接层，连接上述第一型、第二型控制接面区，作为上述数字输出跟随器的输入端；以及，一第二连接层，连接上述第一型、第二型垂直沟道区，作为上述数字输出跟随器的输出端。
应用上述数字输出跟随器，本发明所提出的数字储存组件，包括：一开关；以及，一数字输出跟随器(结构亦可同上述)，其输入端耦接上述开关的输出，且其输出端反馈至上述输入端。其中，当上述开关导通时，上述数字输出跟随器提供数据的存取，当上述开关关闭时，上述数字输出跟随器则锁住所存入的数据。
应用上述数字储存组件，本发明所提出的SRAM内存，包括一第一字线；一第一位线；一第一数字输出跟随器(结构亦可以同上所述)，其输出端反馈至其输入端；以及，一第一开关，耦接于上述第一位线及上述第一数字输出跟随器的输入端之间；其中，当上述第一开关接收上述字线的信号而导通时，上述第一数字输出跟随器提供数据的存取，当上述开关关闭时，上述数字输出跟随器则锁住所存入的数据。
附图说明
图1A～图1B表示p型垂直电阻。
图2A～图2B表示p型垂直场效晶体管。
图3A表示n型垂直场效晶体管。
图3B表示P型垂直场效晶体管的I-V曲线(基底接地)。
图4A表示n型垂直场效晶体管。
图4B表示n型垂直场效晶体管的I-V曲线(n型阱区偏压在Vcc)。
图5A表示现有6-T SRAM电路图。
图5B表示现有6-T SRAM等效电路图。
图6表示现有6-T SRAM布局图。
图7A～图7B表示本发明的数字输出跟随器。
图8A表示本发明数字输出跟随器的布局图。
图8B表示本发明数字输出跟随器的功能方块图。
图9A表示本发明数字储存组件的电路图。
图9B表示现有数字储存组件的电路图。
图10A表示本发明SRAM的存储单元电路图。
图10B表示本发明SRAM的存储单元布局图。
图11表示本发明储存两位的SRAM的存储单元电路图。
图12A表示本发明储存一位的SRAM的存储单元电路图。
图12B表示本发明储存一位的SRAM的存储单元布局图。
符号说明
101、801 p型垂直沟道 102、802 n型垂直沟道
110、112 n+控制接面 120、122 浅沟槽隔离区
810 n+控制接面 830 p+控制接面
130、132 p+控制接面 140、142 n型基座
150、152 p型基座 900 栓锁器
200 p型基底 202 n型阱区
300 数字储存组件 SA1、SA2 感应放大器
S1、S2 输入开关 M11、M12 金属层
400、500、600 SRAM 存储单元
latch-1、latch-2 数字储存组件
INV-1、INV-2、Inv 反相器
具体实施方式
本发明利用一对垂直场效晶体管建构出一数字输出跟随器(digitalfollower)，再利用数字输出跟随器建构成一数字储存组件，更进一步出一种新SRAM存储单元的结构。本发明提出的具有两个储存组件SRAM存储单元比现有的SRAM存储单元更省面积。配合感应放大器使用参考电压Vcc/2，本发明的SRAM存储单元也可以储存两个位。另外配合感应放大器使用参考电压Vcc/2，本发明的SRAM存储单元也可以使用一个储存组件，一条位线。
图7A显示本发明应用垂直型场效晶体管所制成之一数字输出跟随器(digital follower)300，可作为数字储存组件、或栓锁器(latch)。
如图所示，上述数字输出跟随器300，包括一p型垂直场效晶体管300p、以及一n型垂直场效晶体管300n；其中p型垂直场效晶体管300p的p+控制接面130和n型垂直场效晶体管n+控制接面110耦接在一起成为数字输出跟随器300的输入端301；而p型垂直场效晶体管300p的p型垂直沟道101和n型垂直场效晶体管300n的n型垂直沟道102则耦接在一起成为数字输出跟随器300的输出端305。上述p型垂直场效晶体管300p和n型垂直场效晶体管300n的结构及动作原理，已详述于图2A、图2B、图3A、图3B、图4A及图4B，在此不再予以赘述。
如图7A所示，当输入端301的偏压Vi为高电压，例如Vcc，n型垂直沟道102由电子累积而导通，而p型垂直沟道101则关闭。因此，输出端305会耦接到n型阱区202，而n型阱区202耦接到Vcc，所以输出端305的输出电压成为Vcc。再如图7B所示，当输入端301的偏压Vi为低电压，例如0v，p型垂直沟道101由空穴累积导通，而n型垂直沟道102则关闭。因此，输出端305会耦接到p型基底200，而p型基底200耦接到0v，所以输出端305输出电压成为0v。
若将数字输出跟随器300的输入端301耦接到输出端305，则可以维持住输入端301的偏压状态、和输出端305的输出状态；因此，数字输出跟随器300可以用作储存组件、或是栓锁器，其功能相似于现有一对交叉耦合反相器所形成的栓锁器。
图8A表示一由一对垂直型场效晶体管所构成的数字输出跟随器(栓锁器)的紧密布局图；其中，850表示形成于p型基底800的n型阱区；AA表示主动区的范围801和830分别表示形成于上述p型基底800中的p型垂直沟道、及p+控制接面；802和810分别表示形成于上述n型阱区850中的n型垂直沟道、及n+控制接面；连接上述p+控制接面830和上述n+控制接面810的金属层M11，作为上述数字输出跟随器的输入端以接收输入电压Vi；以及，连接上述p型垂直沟道801和上述n型垂直沟道802的金属层M12，作为上述数字输出跟随器的输出端以送出电压Vo。另外，图8B表示数字输出跟随器(或栓锁器)的功能方块图。
和现有利用一对交叉耦合反相器所形成的栓锁器相比较，图8A所示的栓锁器，消除了多晶硅栅极和用于连接到Vcc和接地的金属接触窗，使用垂直场效晶体管作为栓锁器、或数字储存组件的全部面积可以大量地减少。以0.13um制程为例，数字储存组件可以使用最小的尺寸0.52μm×0.52μm，也就是一边两个间距(pitch)，以相同的制程和现有一对交叉耦合反相器所形成的栓锁器比较，至少减少十倍。
图9A表示本发明数字储存组件的电路图，使用由垂直型场效晶体管组成的栓锁器900(或数字输出跟随器)所建构而成。上述数字储存组件，包括一输入开关S1用以写入数据至上述栓锁器900，输入开关S1例如是用现有的n型金属氧化物晶体管构成。图9B则表示现有数字储存组件的电路图，其包括一输入开关S1用以写入数据，及由两个反相器Inv来构成栓锁器。
本发明进一步提出应用两个数字储存组件(如图9A所示)来构成一种新颖SRAM存储单元的架构。
请参照图10A，本发明提出的一种SRAM存储单元400，其包括两个数字储存组件latch-1、latch-2，两个开关S1、S2(例如由n型金属氧化物晶体管所构成)；上述开关S1、S2配合互补位线BL、BLB而对数字储存组件latch-1、latch-2进行数据写入或读出。图10B表示图10A所示SRAM存储单元的布局图，和图5现有的SRAM存储单元比较，面积至少减少两倍。SRAM的存储单元400读写操作则类似现有的SRAM存储单元。
本发明提出的SRAM存储单元400，由于具备两个储存单元(latch-1、latch-2)，故亦可用以储存2位(2-bits)的数据。
图11表示可储存两位数据的SRAM的存储单元500，和图10A相同，其包括两个数字储存组件latch-1、latch-2，两个开关S1、S2(例如由n型金属氧化物晶体管构成)，上述开关S1、S2配合两条位线BLa、BLb而可分别对数字储存组件latch-1、latch-2进行数据写入或读出。
图11和图10a不同之处是在于，数字储存组件latch-1、数字储存组件latch-2可以分别独立储存高位准或是低位准的数据。在读取操作期间，开关晶体管S1、S2导通，位线BLa、BLb分别偏压在数字储存组件latch-1、latch-2所储存数据的位准，也就是2位数据，例如”11”、”10”、“00”、“01”。2位数据的读取是由两个感应放大器SA1、SA2分别比较数字储存组件latch-1、数字储存组件latch-2储存的数据高于参考电压Vcc/2或是低于参考电压Vcc/2而决定，而感应放大器SA1、SA2的输出电压Voa、Vob所对应的逻辑值就是代表2位数据。
图11所提出的可储存两位数据的SRAM存储单元500，更可以进一步简化成为储存一位(1-bit)数据的SRAM存储单元。
图12A表示一储存一位数据的SRAM存储单元600，其包括一个数字储存组件latch-1，一个开关S1(例如是由n型金属氧化物晶体管构成)，上述开关S1配合一条位线BL而对数字储存组件latch-1进行1位数据的写入和读出。在读取操作期间，开关晶体管S1导通，位线BL偏压在数字储存组件latch-1所储存数据的位准，也就是1位数据。1位数据的读取是由一个感应放大器SA1比较数字储存组件latch-1储存的数据高于参考电压Vcc/2或是低于参考电压Vcc/2而决定，感应放大器SA1的输出电压Vo所对应的逻辑值就是代表1位数据。图12B则表示一储存一位的SRAM存储单元600的布局图，一位的SRAM的存储单元600可以更节省面积。
Claims (12)
1、一种数字输出跟随器(digital follower)，其特征在于，包括：
一第一型垂直场效晶体管，包括：
一第一型阱区，设置于一第二型基底中；
一第一型垂直沟道区，设置于上述第一型阱区中；及
一第一型控制接面区，设置于上述第一型阱区中且与上述第一型阱区及第一型垂直沟道区互相区隔开；
一第二型垂直场效晶体管，包括：
一第二型垂直沟道区，设置于上述第二型基底中；
一第二型控制接面区，设置于上述第二型基底中且与上述第二型基底及第二型垂直沟道区互相区隔开；
一第一连接层，连接上述第一型、第二型控制接面区，作为上述数字输出跟随器的输入端；以及
一第二连接层，连接上述第一型、第二型垂直沟道区，作为上述数字输出跟随器的输出端。
2、如权利要求1所述的数字输出跟随器，其特征在于，上述第一型阱区为一长条形区域；上述第一型垂直沟道区和上述第一型控制接面区，沿上述长条形区域而设置；上述第二型垂直沟道区和上述第二型控制接面区平行上述第一型阱区而设置，而且分别地邻近上述第一型垂直沟道区和上述第一型控制接面区；上述第一、第二连接层彼此互相平行，且垂直于上述第一型阱区的长条形区域。
3、如权利要求1所述的数字输出跟随器，其特征在于，上述第一型垂直场效晶体管更包括一第二型掺杂底座，设置于上述第一型控制接面区的下方；上述第二型垂直场效晶体管更包括一第一型掺杂底座，设置于上述第二型控制接面区的下方；且上述第一、第二型控制接面区的侧壁为绝缘区所包围。
4、一种数字储存组件，其特征在于，包括：
一开关；以及
一数字输出跟随器，由一第一型和一第二型垂直场效晶体管所构成，其输入端耦接上述开关的输出，且其输出端反馈至上述输入端；
上述第一型垂直场效晶体管，包括：
一第一型垂直沟道，及一第一型控制接面区，彼此间互为电性隔离；
上述第二型垂直场效晶体管，包括：
一第二型垂直沟道，及一第二型控制接面区，彼此间互为电性隔离；
其中，上述第一型及第二型垂直沟道互相耦接，作为上述数字输出跟随器的输入端；上述第一型及第二型控制接面互相耦接，作为上述数字输出跟随器的输出端；
当上述开关导通时，上述数字输出跟随器提供数据的存取，当上述开关关闭时，上述数字输出跟随器则锁住所存入的数据。
5、如权利要求4所述的数字储存组件，其特征在于，上述第二型垂直沟道及上述第二型控制接面均设置于一第二型基底中，且上述第二型控制接面分别与上述第二型基底及第二型垂直沟道区互相区隔开；以及
上述第一型垂直沟道及上述第一型控制接面均设置于一形成于上述第二型基底内的第一型阱区中，且上述第一型控制接面分别与上述第一型阱区及第一型垂直沟道区互相区隔开。
6、如权利要求5所述的数字储存组件，其特征在于，上述第一型垂直场效晶体管更包括一第二型掺杂底座，设置于上述第一型控制接面的下方；上述第二型垂直场效晶体管更包括一第一型掺杂底座，设置于上述第二型控制接面的下方；上述第一型、第二型控制接面的侧壁为绝缘区所包围。
7.一种SRAM内存，其特征在于，包括：
一第一字线；
一第一位线；
一第一数字输出跟随器，由一第一型和一第二型垂直场效晶体管所构成，其输出端反馈至其输入端；以及
一第一开关，耦接于上述第一位线及上述第一数字输出跟随器的输入端之间；
上述第一型垂直场效晶体管，包括：
一第一型垂直沟道，及一第一型控制接面区，彼此间互相间隔开；
上述第二型垂直场效晶体管，包括：
一第二型垂直沟道，及一第二型控制接面区，彼此间互相区隔开；
其中，上述第一型及第二型垂直沟道互相耦接，作为上述数字输出跟随器的输入端；上述第一型及第二型控制接面互相耦接，作为上述数字输出跟随器的输出端；
当上述第一开关接收上述字线的信号而导通时，上述第一数字输出跟随器提供数据的存取，当上述开关关闭时，上述数字输出跟随器则锁住所存入的数据。
8、如权利要求7所述的SRAM内存，其特征在于，更包括：
一第二位线；
一第二数字输出跟随器，其结构同上述第一数字输出跟随器，其输出端亦反馈至其输入端；以及
一第二开关，耦接于上述第二位线及上述第二数字输出跟随器的输入端之间；
其中，通过上述第一、第二位线配合上述第一、第二开关的操作，可分别独立地对上述第一、第二数字输出跟随器存取2位数据。
9、如权利要求8所述的SRAM内存，其特征在于，更包括一第一、及一第二感应放大器；上述第一感应放大器耦接上述第一位线及一参考电压，用以将由上述第一数字输出跟随器所读出的第一数据电压与上述参考电压比较，而决定上述第一数据的逻辑值；上述第二感应放大器耦接上述第二位线及上述参考电压，用以将由上述第二数字输出跟随器所读出的第二数据电压与上述参考电压比较，而决定上述第二数据的逻辑值。
10、如权利要求7所述的SRAM内存，其特征在于，更包括：
一第二位线，作为上述第一位线的互补位线；
一第二数字输出跟随器，其结构同上述第一数字输出跟随器，其输出端亦反馈至其输入端；以及
一第二开关，耦接于上述第二位线及上述第二数字输出跟随器的输入端之间；
其中，通过上述第一、第二位线配合上述第一、第二开关的操作，而对上述第一、第二数字输出跟随器进行互补数据的存取。
11、如权利要求7所述的SRAM内存，其特征在于，上述第二型垂直沟道及上述第二型控制接面均设置于一第二型基底中，且上述第二型控制接面分别与上述第二型基底及第二型垂直沟道区互相区隔开；以及
上述第一型垂直沟道及上述第一型控制接面均设置于一形成于上述第二型基底内的第一型阱区中，且上述第一型控制接面分别与上述第一型阱区及第一型垂直沟道区互相区隔开。
12、如权利要求11所述的SRAM内存，其特征在于，上述第一型垂直场效晶体管更包括一第二型掺杂底座，设置于上述第一型控制接面的下方；上述第二型垂直场效晶体管更包括一第一型掺杂底座，设置于上述第二型控制接面的下方；上述第一型、第二型控制接面的侧壁为绝缘区所包围。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/420,263 US6759699B1 (en) | 2003-04-22 | 2003-04-22 | Storage element and SRAM cell structures using vertical FETS controlled by adjacent junction bias through shallow trench isolation |
| US10/420,263 | 2003-04-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1540766A CN1540766A (zh) | 2004-10-27 |
| CN1320660C true CN1320660C (zh) | 2007-06-06 |
Family
ID=32595062
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100327861A Expired - Fee Related CN1320660C (zh) | 2003-04-22 | 2004-04-21 | 数字输出跟随器、数字储存组件以及静态随机存取内存 |
| CNU2004200499011U Expired - Lifetime CN2726122Y (zh) | 2003-04-22 | 2004-04-21 | 数字随耦器、数字储存组件以及静态随机存取内存 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNU2004200499011U Expired - Lifetime CN2726122Y (zh) | 2003-04-22 | 2004-04-21 | 数字随耦器、数字储存组件以及静态随机存取内存 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6759699B1 (zh) |
| CN (2) | CN1320660C (zh) |
| TW (1) | TWI239637B (zh) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6759699B1 (en) * | 2003-04-22 | 2004-07-06 | Taiwan Semiconductor Manufacturing Company | Storage element and SRAM cell structures using vertical FETS controlled by adjacent junction bias through shallow trench isolation |
| US7282409B2 (en) | 2004-06-23 | 2007-10-16 | Micron Technology, Inc. | Isolation structure for a memory cell using Al2O3 dielectric |
| JP2006269789A (ja) * | 2005-03-24 | 2006-10-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP6008377B2 (ja) * | 2010-03-03 | 2016-10-19 | ルネサスエレクトロニクス株式会社 | Ｐチャネル型パワーｍｏｓｆｅｔ |
| US9362292B1 (en) * | 2015-04-17 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two-port SRAM cell structure for vertical devices |
| US9659941B2 (en) | 2015-06-30 | 2017-05-23 | Globalfoundries Inc. | Integrated circuit structure with methods of electrically connecting same |
| JP6797895B2 (ja) * | 2015-07-27 | 2020-12-09 | パワー ダウン セミコンダクター インコーポレイテッド | 共振駆動回路を用いた低電力ｓｒａｍビットセル |
| US10943911B2 (en) | 2018-04-17 | 2021-03-09 | International Business Machines Corporation | Vertical transport devices with greater density through modified well shapes |
| US10566453B2 (en) | 2018-06-29 | 2020-02-18 | International Business Machines Corporation | Vertical transistor contact for cross-coupling in a memory cell |
| US10559572B2 (en) | 2018-06-29 | 2020-02-11 | International Business Machines Corporation | Vertical transistor contact for a memory cell with increased density |
| US10593681B1 (en) | 2018-08-21 | 2020-03-17 | International Business Machines Corporation | Three-dimensional monolithic vertical transistor memory cell with unified inter-tier cross-couple |
| US11152307B2 (en) | 2018-12-18 | 2021-10-19 | International Business Machines Corporation | Buried local interconnect |
| CN112038405B (zh) * | 2020-08-19 | 2024-06-18 | 深圳市紫光同创电子有限公司 | 场效应晶体管及其制备方法、静态随机存储器、集成电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489192B2 (en) * | 1999-03-16 | 2002-12-03 | Micron Technology, Inc. | Base current reversal SRAM memory cell and method |
| CN2726122Y (zh) * | 2003-04-22 | 2005-09-14 | 台湾积体电路制造股份有限公司 | 数字随耦器、数字储存组件以及静态随机存取内存 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890144A (en) * | 1987-09-14 | 1989-12-26 | Motorola, Inc. | Integrated circuit trench cell |
| JPH07112049B2 (ja) * | 1992-01-09 | 1995-11-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法 |
| US6033943A (en) * | 1996-08-23 | 2000-03-07 | Advanced Micro Devices, Inc. | Dual gate oxide thickness integrated circuit and process for making same |
| US5989966A (en) * | 1997-12-15 | 1999-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and a deep sub-micron field effect transistor structure for suppressing short channel effects |
| US6297531B2 (en) * | 1998-01-05 | 2001-10-02 | International Business Machines Corporation | High performance, low power vertical integrated CMOS devices |
| US6137129A (en) * | 1998-01-05 | 2000-10-24 | International Business Machines Corporation | High performance direct coupled FET memory cell |
| US6117722A (en) * | 1999-02-18 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | SRAM layout for relaxing mechanical stress in shallow trench isolation technology and method of manufacture thereof |
| US6124177A (en) * | 1999-08-13 | 2000-09-26 | Taiwan Semiconductor Manufacturing Company | Method for making deep sub-micron mosfet structures having improved electrical characteristics |
| US6333533B1 (en) * | 1999-09-10 | 2001-12-25 | International Business Machines Corporation | Trench storage DRAM cell with vertical three-sided transfer device |
| US6451679B1 (en) * | 2000-04-03 | 2002-09-17 | Taiwan Semiconductor Manufacturing Company | Ion mixing between two-step titanium deposition process for titanium salicide CMOS technology |
| US6468915B1 (en) * | 2000-09-21 | 2002-10-22 | Taiwan Semiconductor Manufacturing Company | Method of silicon oxynitride ARC removal after gate etching |
| US6441421B1 (en) * | 2001-05-17 | 2002-08-27 | International Business Machines Corporation | High dielectric constant materials forming components of DRAM storage cells |
| US20040070050A1 (en) * | 2002-10-10 | 2004-04-15 | Taiwan Semiconductor Manufacturing Company | Structures of vertical resistors and FETs as controlled by electrical field penetration and a band-gap voltage reference using vertical FETs operating in accumulation through the field penetration effect |
| US6649461B1 (en) * | 2002-04-25 | 2003-11-18 | Chartered Semiconductor Manufacturing Ltd. | Method of angle implant to improve transistor reverse narrow width effect |
| US6627502B1 (en) * | 2002-10-24 | 2003-09-30 | Taiwan Semiconductor Manufacturing Company | Method for forming high concentration shallow junctions for short channel MOSFETs |
-
2003
- 2003-04-22 US US10/420,263 patent/US6759699B1/en not_active Expired - Fee Related
-
2004
- 2004-03-09 US US10/796,891 patent/US6885068B2/en not_active Expired - Lifetime
- 2004-04-13 TW TW093110212A patent/TWI239637B/zh not_active IP Right Cessation
- 2004-04-21 CN CNB2004100327861A patent/CN1320660C/zh not_active Expired - Fee Related
- 2004-04-21 CN CNU2004200499011U patent/CN2726122Y/zh not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6489192B2 (en) * | 1999-03-16 | 2002-12-03 | Micron Technology, Inc. | Base current reversal SRAM memory cell and method |
| CN2726122Y (zh) * | 2003-04-22 | 2005-09-14 | 台湾积体电路制造股份有限公司 | 数字随耦器、数字储存组件以及静态随机存取内存 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI239637B (en) | 2005-09-11 |
| US6885068B2 (en) | 2005-04-26 |
| CN2726122Y (zh) | 2005-09-14 |
| US6759699B1 (en) | 2004-07-06 |
| CN1540766A (zh) | 2004-10-27 |
| US20040214384A1 (en) | 2004-10-28 |
| TW200423384A (en) | 2004-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6956256B2 (en) | Vertical gain cell | |
| US7983070B2 (en) | DRAM tunneling access transistor | |
| CN1320660C (zh) | 数字输出跟随器、数字储存组件以及静态随机存取内存 | |
| KR100864135B1 (ko) | Ｎｒｏｍ 메모리 셀, 메모리 어레이, 관련 디바이스 및 방법 | |
| US7224024B2 (en) | Single transistor vertical memory gain cell | |
| US20070052012A1 (en) | Vertical tunneling nano-wire transistor | |
| US7745873B2 (en) | Ultra-thin body vertical tunneling transistor | |
| US20050094453A1 (en) | Merged MOS-bipolar capacitor memory cell | |
| JPS5832789B2 (ja) | 半導体メモリ | |
| JP3272979B2 (ja) | 半導体装置 | |
| CN1143316C (zh) | 铁电存储器装置 | |
| CN115020480A (zh) | 半导体结构 | |
| JP3015186B2 (ja) | 半導体記憶装置とそのデータの読み出しおよび書き込み方法 | |
| CN1949391A (zh) | 具有金属绝缘体转换膜电阻器的半导体存储器件 | |
| CN1601750A (zh) | 静态随机存取存储器 | |
| KR960000723B1 (ko) | Eeprom | |
| JPS5922359A (ja) | 集積化半導体記憶装置 | |
| TW202310371A (zh) | 使用半導體元件的記憶裝置 | |
| US5886921A (en) | Static random access memory cell having graded channel metal oxide semiconductor transistors and method of operation | |
| JP2554332B2 (ja) | １トランジスタ型ダイナミツクメモリセル | |
| JPS63209158A (ja) | １トランジスタ型ダイナミツクメモリセル | |
| JPS623517B2 (zh) | ||
| JPS6322398B2 (zh) | ||
| JPS6351666A (ja) | 半導体メモリセル | |
| KR20050082454A (ko) | 축소가능한 2개의 트랜지스터 메모리(ｓｔｔｍ) 셀의레이아웃 구조 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070606 |