KR0173855B1 - 데이타 저장셀에 강유전체를 사용하는 반도체 집적회로 장치 - Google Patents

데이타 저장셀에 강유전체를 사용하는 반도체 집적회로 장치 Download PDF

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Abstract

내용없음.

Description

데이터 저장셀에 강유전체를 사용하는 반도체 집적회로장치
제1도는 본 발명의 실시예 1인 플래너구조를 채용하는 메모리장치의 메모리 셀의 주요부 단면도.
제2도는 제1도에 도시된 메모리셀의 주요부 평면도.
제3도는 제1도에 도시된 메모리셀의 등가회로도.
제4도는 제1도에 도시된 메모리셀의 정보축적용 용량소자의 강유전체막의 분극-인가전압 히스테리시스 특성도.
제5도는 본 발명의 실시예 2인 STC구조를 채용하는 메모리장치의 메모리셀의 주요부 단면도.
제6도는 제5도에 도시된 메모리셀의 주요부 평면도.
제7도는 본 발명의 실시예 3인 STC구조를 채용하는 메모리장치의 메모리셀의 주요부 단면도.
제8도는 제7도에 도시된 메모리셀의 주요부 평면도.
제9도는 본 발명의 실시예 4인 SPC구조를 채용하는 메모리장치의 메모리셀의 주요부 단면도.
제10도는 제9도에 도시된 메모리셀의 주요부 평면도.
제11도는 본 발명의 실시예 5인 불휘발성 메모리장치의 메모리셀의 주요부 단면도.
제12도는 제11도에 도시된 메모리셀의 주요부 평면도.
제13도 a 및 제13도 b는 각각 전원투입시 및 전원차단시에 메모리장치의 메모리셀에 인가할 전압의 타임시퀀스를 도시한 도면.
제14도는 본 발명의 실시예 6인 불휘발성 메모리장치의 메모리셀의 주요부 개략단면도.
제15도는 제14도에 도시된 메모리셀의 주요부 평면도.
제16도 a 내지 제16도 c는 메모리셀 어레이에 소정의 전압을 인가하는 수단의 예를 도시한 도면.
제17도는 제11도 및 제12도에 도시된 메모리셀 어레이의 등가회로도.
제18도는 제14도 및 제15도에 도시된 메모리셀 어레이의 등가회로도.
본 발명은 반도체 집적회로 장치에 관한 것으로서, 특히 강유전체를 사용하는 반도체 집적회로장치에 적용해서 유효한 기술에 관한 것이다.
고집적화가 가능한 반도체 기억장치로서 DRAM(Dynamic Random Access Memory)가 널리 사용되고 있다. DRAM은 메모리셀 선택용 MISFET 및 정보축적용 용량소자로 구성된 직렬회로를 갖는 메모리셀을 각각 포함하는 메모리셀 어레이를 갖고 있다. 이 메모리셀의 각각에는 1비트의 정보가 유지되어 있다.
최근, 고집적화가 진행됨에 따라서 상기 DRAM의 메모리셀의 정보축적용 용량소자의 유전체막에 강유전체막을 사용하는 연구개발이 실행되고 있다. 강유전체막은 예를 들면 지르콘산 티탄산 납(lead circonate titanate)으로 형성되고, 종래의 산화규소막으로 형성된 유전체막에 의해 얻어지는 전하축적량보다 약10배정도 큰 전하축적량을 얻을 수 있다. 즉, 강유전체막을 사용하는 것에 의해서 메모리셀의 정보축적용 용량소자에 저장된 전하량을 향상시킬 수 있으므로, 메모리셀의 점유면적을 축소하여 DRAM의 고집적화를 도모할 수가 있다. 또, 강유전체막을 사용하는 것에 의해서 DRAM의 α선 소프트에러의 내압을 향상시킬수 있고 또한 리프레시동작(리라이트동작)을 생략할 수 있으므로, 기억장치의 동작속도의 고속화를 도모할 수가 있다.
상기 강유전체막은 정보축적용 용량소자의 2개이 전극 사이에 전압을 인가하면, 그의 분극방향이 히스테리시스 루프(hysteresis loop)를 그리면서 변화한다. 정보의 라이트동작은 선택된 상태(이하, 간단히 선택상태라고 한다)의 메모리셀의 정보축적용 용량소자의 2개의 전극 사이에 분극반전압 이상의 라이트전압을 인가하는 것에 의해 실행된다. 분극반전전압은 강유전체막의 분극방향이 반전되기 시작하는 전압이다.
예를 들면, 플래너구조(planar structure)를 채용하는 DRAM에 있어서 메모리셀의 정보축적용 용량소자의 한쪽의 전극을 반도체영역으로 구성된다. 이 반도체영역은 메모리셀 선택용 MISFET의 한쪽의 반도체영역과 일체화되고 전기적으로 접속되어 형성된다. 정보축적용 용량소자의 다른쪽의 전극은 상기 반도체영역상에 그것과 대향해서 배치된 플레이트전극으로 구성된다. 이 플레이트전극은 다른 메모리셀의 정보축적용 용량소자의 플레이트전극과 일체화되고 그것에 전기적으로 접속되어 형성된다. 즉, 메모리셀 어레이의 전역에 걸쳐서 공통 플레이트로서 구성된다.
이 플래너구조를 채용하는 DRAM은 상술한 바와 같은 정보 라이트동작에 있어서 공통 플레이트전극에 분극반전전압 이상의 라이트전압 예를 들면 약5V가 인가된다. 선택상태의 메모리셀은 데이터선에 예를 들면 0V의 라이트전압을 인가하고, 워드선에는 예를 들면 5V의 선택전압을 인가한다. 한편, 선택되지 않은 상태(이하, 간단히 비선택상태라고 한다)의 메모리셀은 데이터선에 약5V의 비라이트전압 또는 0V의 라이트전압이 인가되고, 워드선에는 5V의 비선택전압 또는 0V의 비선택전압이 인가된다.
그러나, 이와 같이 공통 플레이트전그글 갖는 DRAM은 전회(前回)의 라이트동작에 있어서 메모리셀의 데이터선 및 워드선에 5V가 인가되고 공통 플레이트전극에 0V가 인가되는 것에 의해 비선택 메모리셀의 데이터선 전압이 라이트 동작시에는 0V에서 5V로 상승하면, 데이터선의 전압이 0V에서 5V로 상승되는 동안에는 정보축적용 용량소자의 전극 사이에 분극반전전압 이상의 고전압이 인가된다. 이 때문에, 사전에 정보라이트동작에 의해 메모리셀에 라이트된 정보가 비선택상태에 있어서 반전(분극방향이 반전)되므로, 메모리셀에 저장되어 있던 정보가 파괴된다.
이와 같은 기술적 과제를 해결하는 기술로서 상술한 공통 플레이트전극을 대응하는 1개의 데이터선(상보데이터선)마다 여러개로 분할하고, 분할된 선에 대해 독립적으로 라이트전압과 비라이트전압을 공급할 수 있는 구동선을 구성하는 기술이 제안되어 있다. 이 구동선은 데이터선이 연장하는 방향과 평행한 방향으로 연장시키고 있다. 또, 각각의 구동선은 1개의 데이터선에 접속된 여러개의 메모리셀의 모든 정보축적용 용량소자의 다른쪽 전극에 공통의 구동선으로서 구성되어 있다.
이 기술이 적용되는 DRAM은 정보 라이트동작에 있어서 선택상태의 메모리셀의 데이터선에 라이트전압(예를 들면 0V)이 인가되고, 정보축적용 용량소자의 다른쪽 전극에 구동선을 개재시켜서 라이트전압(예를 들면 5V)을 인가한다. 한편, 비선택상태의 메모리셀은 데이터선에 비라이트전압(예를 들면 0V)을 인가하고, 정보축적용 용량소자의 다른쪽 전극에 구동선을 개재시켜서 비라이트전압(예를 들면 0V)를 인가한다. 즉, 비선택상태의 메모리셀의 정보축적용 용량소자의 양전극(2개의 전극) 사이에는 분극반전전압 이상의 전압이 인가되지 않으므로, 상술한 바와 같은 정보의 파괴가 발생하지 않는다.
상기 구동선을 마련하는 기술에 대해서는 예를 들면 1989 IEEE ISSCC, Feb, 17, 1989, pp. 242-243에 보고되고 있다. 또, 각각의 메모리셀에 강유전체막을 사용한 불휘발성 메모리가 일본국 특허공개공보 소화62-185376호(1987년 8월 13일 공개)에 개시되어 있다.
상술한 DRAM의 구동선은 메모리셀 어레이내에 있어서 데이터선마다 여러개 배열되어 있으므로, 특히 2개의 인접하는 각 구동선간의 격리(분리)면적이 증대한다. 이 때문에, 이 구동선간의 격리면적에 상당하는 분만큼 DRAM의 집적도가 저하한다는 문제점이 본 발명자들에 의해 발견되었다.
본 발명의 목적은 강유전체막으로 정보축적용 용량소자를 각각 형성하는 메모리를 포함하는 반도체 집적회로장치에 있어서, 정보 라이트동작시 또는 정보 리드동작시에 비선택상태의 메모리셀에 저장된 정보가 파괴되는 것을 방지할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 목적을 달성함과 동시에, 상기 메모리셀에 접속되는 신호선간의 격리면적을 축소하여 집적도를 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 광정보를 전기적으로 변환하는 신규한 구조의 불휘발성 기억회로를 갖는 반도체 집적회로장치를 제공하는 것이다.
본 발명의 1측면에 의하면, 반도체 집적회로장치는 반도체 스위칭소자 및 전극 사이에 강유전체막을 마련한 정보축적용 용량소자로 구성된 직렬회로를 포함하는 여러개의 메모리셀을 매트릭스(행렬)형성으로 배열해서 이루어지는 메모리장치를 갖는다. 이 메모리장치의 메모리셀의 정보 라이트동작시 또는 정보 리드동작시에는 선택상태의 메모리셀의 정보축적용 용량소자의 전극 사이에 상기 강유전체막의 분극-인가전압 특성곡선에 있어서의 히스테리시스루프의 분극반전전압 이상의 전압을 인가함과 동시에, 비선택상태의 메모리셀의 정보축적용 용량소자의 전극사이에 상기 분극반전전압 미만의 전압을 인가한다. 상기 비선택 상태의 메모리셀의 정보축정용 용량소자의 전극 사이에 인가되는 분극반전전압미만의 전압은 예를 들면 상기 강유전체막의 분극-인가전압 특성곡선에 있어서의 히스테리시스루프의 포화전압의 1/2에 상당하는 전압이다. 이 강유전체막은 예를 들면 지르콘산 티탄산 납으로 형성된다.
상기 메모리장치의 선택상태의 메모리셀 및 비선택상태의 메모리셀의 각각의 정보축적용 용량소자의 다른쪽 전극에는 동일전압을 인가한다.
상술한 구성에 의하면, 비선택상태의 메모리셀은 정보축적용 용량소자의 전극 사이에 분극반전전압 미만의 전압밖에 인가되지 않으므로, 강유전체막의 분극방향의 반전을 방지하여 정보축적용 용량소자에 라이트된 정보의 파괴를 방지할 수가 있다.
또, 상기 메모리장치의 메모리셀의 정보축적용 용량소자의 한쪽 전극을 다른 메모리셀의 정보축적용 용량소자의 한쪽 전극과 일체로 형성할 수 있고, 이 한쪽 전극을 메모리셀 어레이에 있어서 공통 플레이트전극으로서 구성할 수 있다. 그 결과, 양 전극 사이의 격리면전에 상당하는 분만큼 메모리장치의 집적도를 향상시킬 수가 있다.
본 발명의 다른 측면에 의하면, 반도체 집적회로장치는 반도체 스위칭소자 및 강유전체막을 마련한 정보축적용 용량소자로 구성된 직렬회로로 이루어지는 여러개의 메모리셀을 매트릭스형상으로 배열해서 이루어지는 불휘발성 메모리장치를 갖는다. 상기 불휘발성 메모리장치의 모든 메모리셀의 정보축적용 용량소자의 전극 사이에 상기 강유전체막의 히스테리시스루프의 분극반전전압 이사의 전압을 인가하는 것에 의해 상기 강유전체막의 분극방향을 한 방향으로 일치시키고, 상기 모든 메모리셀중 소정의 메모리셀의 정보축적용 용량소자의 강유전체막에 광을 조사하는 것에 의해 강유전체막의 분극방향을 반전시키고, 상기 모든 메모리셀의 정보축적용 용량소자의 강유전체막의 분극방향을 전기적으로 검출한다.
본 발명의 또 다른 측면에 따르면, 반도체 집적회로장치는 전계효과 트랜지스터의 게이트절연막과 게이트전극 사이에 강유전체막을 마련한 여러개의 메모리셀을 매트릭스형상으로 배열해서 이루어지는 불휘발성 메모리장치를 갖는다. 이 불휘발성 메모리장치의 모든 메모리셀의 게이트전극과 기판 사이에 상기 강유전체막의 히스테리시스루프의 분극반전전압 이상의 전압을 인가하는 것에 의해서, 상기 강유전체막의 분극방향을 한 방향으로 일치시키고, 상기 모든 메모리셀중 소정의 메모리셀의 정보축적용 용량소자의 강유전체막에 광을 조사하는 것에 의해 이 강유전체막의 분극방향을 반전시키고, 상기 모든 메모리셀의 정보축적용 용량소자의 강유전체막의 분극방향을 전기적으로 검출한다.
상술한 구성에 의하며, 상기 불휘발성 메모리장치는 모두 광정보를 전기정보로서 리드할 수 있고 또 광정보를 외부전압이 인가되지 않는 상태에서도 유지할 수 있으므로, 광정보의 불휘발성 메모리장치를 실현할 수가 있다. 이 불휘발성 메모리장치는 전자카메라용 광검출기(예를 들면 촬상소자), 거리측정용 광검출기 등의 2차원 광센서나 콤팩트디스크(CD), 레이저디스크 등의 픽업(pickup)장치의 광센서에 적용할 수가 있다.
이하, 본 발명의 구성에 대해서 실시예와 함께 설명한다.
또한, 실시예를 설명하기 위한 모든 도면에 있어서 동일한 기능을 갖는것에는 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.
[실시예 1]
실시예 1에서는 플래너구조를 채용하는 메모리장치에 본 발명이 적용되고 있다.
이 실시예 1의 메모리셀의 구성의 등가회로를 제3도에 도시한다.
제3도에 도시된 바와 같이 메모리장치의 1비트정보를 기억하는 메모리셀은 데이터선(상보성 데이터선중의 1개)DL과 워드선WL과의 교차부에 배치된다. 이 메모리셀은 메모리셀 선택용으로서 작용하는 스위칭소자, 예를 들면 MISFET QS와 정보축적용 용량소자C로 구성되는 직렬회로를 포함한다.
상기 메모리셀의 메모리셀 선택용 MISFET QS의 한쪽의 반도체영역이 데이타선 DL의 한쪽에 접속된다. 다른쪽의 반도체영역은 정보축적용 용량소자C의 한쪽 전극에 접속된다. 게이트전극은 워드선WL중의 1개에 접속된다. 정보축적용 용량소자C의 다른쪽 전극은 공통 플레이트 전위선 PL에 접속된다.
이 메모리셀의 정보축적용 용량소자C의 전극 사이에는 후술하겠지만, 유전체막으로서 전극 사이에 인가되는 전압에 의해 분극방향이 히스테리시스루프를 그리면서 변화하는 강유전체막이 마련된다.
상기 메모리셀의 구체적인 구성을 제1도(주요부 단면도) 및 제2도(주요부 평면도)를 참조해서 간단히 설명한다. 제1도 및 제2도는 스케일(scale)이 동일하지는 않지만, 제1도는 제2도의 I-I선을 따라 절단한 단면도이다.
제1도 및 제2도에 도시된 바와 같이, 메모리장치의 메모리셀은 p-형 반도체 기판(1)의 주면에 구성된다. 메모리셀은 메모리셀 어레이내에 있어서 매트릭스(행렬)형상으로 여러개 배열된다. 배열된 각각의 메모리셀은 소자간 분리용 절연막(필드절연막)(2)로 둘러싸인 영역내에 있어서 구성되는 다른 메모리셀과 전기적으로 분리된다.
상기 메모리셀의 메모리셀 선택용 MISFET QS는 소자간 분리용 절연막(2)로 둘러싸인 영역내에 있어서 p-형 반도체기판(1)의 주면에 구성된다. 메모리셀 선택용 MISFET QS는 주로 p-형 반도체기판(1), 게이트절연막(7), 게이트전극(8) 및 MISFET QS가 도전성일 때 전류가 흐르는 주반도체영역 즉 소오스영역 및 드레인영역인 1쌍의 n+형 반도체영역(9') 및 (9)로 구성된다. 즉, 메모리셀 선택용 MISFET QS는 n채널형 FET로 구성된다. 이 실시예에 있어서 메모리셀 선택용 MISFET QS는 상세하게 도시는 하지 않지만, LDD(Lightly Doped Drain)구조로 구성된다. 상기 게이트전극(8)은 워드선(WL)(8)을 재재시켜 게이트 폭방향으로 배열된 다른 메모리셀의 메모리셀 선택용 MISFET QS의 게이트전극(8)과 전기적으로 접속된다. 게이트전극(8), 워드선(8)은 동일 도전층에 의해 일체로 형성된다.
정보축적용 용량소자C는 하부전극으로서 작용하는 n+형 반도체영역(3), 강유전체막(4), 상부전극으로서 작용하는 공통 플레이트전극(5)의 각각을 순차 적층해서 구성된다. 하부전극으로서 작용하는 n+형 반도체영역(3)은 메모리셀 선택용 MISFET QS의 다른쪽의 n+형 반도체영역(9')와 일체로 구성되어 전기적으로 접속된다. 상부전극으로서 작용하는 공통 플레이트전극(5)는 다른 메모리셀의 정보축적용 용량소자의 공통 플레이트전극(5)와 일체로 구성되어 전기적으로 접속된다. 즉, 공통 플레이트전극(5)는 메모리셀 어레이내에 있어서 모든 메모리셀에 공통 플레이트전극으로서 구성된다.
상기 강유전체막(4)는 예를 들면 지르콘산 티탄산 납으로 형성된다. 이 지르콘산 티탄산 납은 예를 들면 스퍼터링법에 의해 퇴적된다. 강유전체막(4)의 분극방향은 제4도(강유전체막의 히스테리시스 특성도)에 도시된 바와 같이, n+형 반도체영역(3)(하부전극)과 공통 플레이트전극(5)(상부전극) 사이에 인가되는 전압에 의해서 히스테리시스루프를 그리면서 변화한다. 강유전체막(4)는 포화전압V0과 다른 하나의 포화전압-V0사이의 범위내에 있어서 분극방향이 히스테리시스루프를 그리는 특성을 갖는다. 포화전압V0은 예를 들면 5V이고, 다른 하나의 포화전압 -V0은 예를 들면 -5V이다. V1, -V1의 각각은 분극방향의 반전이 개시하는 분극반전전압이다. 이 분극반전전압 V1은 예를 들면 3V이고, 다른 하나의 분극반전전압 -V1은 예를 들면 -3V이다.
이와 같이 구성되는 메모리셀의 메모리셀 선택용 MISFET QS의 한쪽의 n+형 반도체영역(9)에는 층간절연막(11)에 형성된 접속구멍(12)를 거쳐서 데이터선(DL)(13)이 접속된다. 즉, 데이터선(13)은 게이트전극(8)에 대해서 자기정합적으로 한쪽의 n+형 반도체영역(9)에 접속된 중간도전층(10)을 개재시켜서 상기 한쪽의 n+형 반도체영역(9)에 접속된다.
다음에, 상기 메모리장치의 모든 동작에 대해서 제1도∼제4도 및 본원 명세서의 끝부분에 있는 표 1a∼표 1c를 참조해서 간단히 설명한다. 표 1a 내지 표 1c에 있어서 PL은 공통 플레이트전극(5)에 인가되는 공통 플레이트전압 V를 나타내고, WL1은 선택워드선(8)에 인가되는 전압, DL1은 선택데이터선(13)에 인가되는 전압, WL2는 비선택워드선(8)에 인가되는 전압, DL2는 비선택 데이터선(13)에 인가되는 전압을 각각 나타낸다.
[정보 라이트동작]
표 1a의 a로 나타낸 바와 같이, 정보 라이트동작은 공통 플레이트전극(5)에 분극반전전압V1이상의 전압인 포화전압V0예를 들면 5V를 인가하는 것에 의해서 실행된다. 선택상태의 메모리셀에 접속된 데이터선에는 정보 라이트전압 예를 들면 0V가 인가되고, 워드선(8)엔ㄴ 선택전압 예를 들면 5V가 인가된다.
이것에 의해, 선택상태의 메모리셀의 정보축적용 용량소자C의 하부전극과 상부전극 사이에는 포화전압V0에 상당하는 고전압(실제로는 메모리셀 선택용 MISFET QS의 임계값전압 분만큼 감소한다)가 인가된다. 즉, 강유전체막(4)는 분극반전전압V1이상의 전압이 인가되어 분극된다. 이 강유전체막(4)의 분극방향은 표 1a의 a에 있어서 화살표(←)로 나타낸다.
이것에 대해서, 비선택상태의 메모리셀에 접속되는 데이터선(13)에는 비정보라이트 전압 예를 들면 포화전압V0의 1/2에 상당하는 전압(또는 라이트전압 0V 또는 전압V0)이 인가된다. 포화전압V0의 1/2에 상당하는 전압은 분극반전전압 V1보다 작고(절대값에서 작고), 상기 강유전체막(4)의 분극방향을 반전시키지 않는 전압이다. 워드선(8)에는 비선택전압 예를 들면 0V(또는 선택전압 5V)가 인가된다. 이것에 의해, 비선택상태의 메모리셀은 정보축적용 용량소자C의 하부전극과 상부전극 사이에 항상 분극반전전압V1미만의 전압이 인가되므로, 강유전체막(4)에 사전에 정보가 라이트되어 있는 경우에도 분극방향을 반전시키는 일이 없어 그의 정보가 파괴되지 않는다.
표 1a의 b로 나타낸 바와 같이, 공통 플레이트전극(5)에 인가된 공통 플레이트전압PL을 0V로 한 경우에는 선택상태의 메모리셀에 접속되는 데이터선에 인가되는 정보라이트전압 V0은 예를 들면 5V로 할 필요가 있으며, 이 때 강유전체막(4)의 분극방향으로 반전된다.
[정보 유지동작]
표 1b의 a 또는 b로 나타낸 바와 같이, 정보유지동작은 공통플레이트전극(5)에 포화전압V0의 1/2의 전압을 인가하고, 메모리셀에 접속되는 모든 데이터선에 포화전압V0의 1/2의 전압을 인가하며, 모든 워드선에 선택전압 예를 들면 5V를 인가하는 것에 의해 실행된다. 즉, 메모리셀의 정보축적용 용량소자C의 강유전체막(4)에는 항상 분극반전전압V1미만의 전압이 인가되며, 분극방향은 반전되지 않는다.
[정보리드동작]
표 1c에 나타낸 바와 같이, 정보 리드동작은 선택상태의 메모리셀의 데이터선(13)에 정보 리드전압 예를 들면 0V를 인가한 후 워드선에 선택전압을 인가하고, 그 후 공통플레이트전극(5)에 인가된 공통 플레이트전압PL을 포화전압V0의 1/2(유지상태의 전압)에서 포화전압V0까지 상승시키는 것에 의해 실행된다. 표1c의 a에 나타낸 바와 같이, 선택상태의 메모리셀의 정보축적용 용량소자C의 하부전극과 상부전극 사이에 인가되는 포화전압에 의해 분극방향이 유지되는 경우에는 데이터선(13)에 인가된 전압이 변화하지 않고 그대로 있으므로, 정보1 또는 0으로서 리드된다. 또, 표 1c의 b로 나타낸 바와 같이, 선택상태의 메모리셀에 있어서 분극방향이 변화되는 경우에는 데이터선(13)의 전위가 변화하므로, 정보 0 또는 1로서 리드된다.
이것에 대해서, 비선택상태의 메모리셀에 접속되는 데이터선(13)에는 비정보리드전압 예를 들면 포화전압V0의 1/2에 상당하는 전압이 인가된다. 이 포화전압V0의 1/2에 상당하는 전압은 상기 강유전체막(4)의 분극방향을 반전시키지 않는 전압이다. 워드선(8)에는 비선택전압 예를 들면 0V가 인가된다.
이 실시예의 플래너구조를 채용하는 메모리장치는 2교점방식(open bit line system)을 채용하고 있지만, 1교점방식(folded bit line system)으로 구성해도 좋다.
이와 같이, 메모리셀선택용 MISFET QS및 전극(n+형 반도체영역(3)(-공통플레이트전극(5))사이에 강유전체막(4)를 마련한 정보축적용 용량소자C로 구성되는 직렬회로를 포함하는 메모리셀을 여러개 배열해서 메모리장치를 구성하고, 이 메모리장치의 메모리셀의 정보라이트 동작시 또는 정보리드 동작시에 선택상태의 메모리셀의 정보축적용 용량소자C의 전극 사이에 상기 강유전체막(4)의 히스테리시스루프의 분극반전전압V1이상의 전압을 인가함과 동시에 비선택상태의 메모리셀의 정보축적용 용량소자C의 전극 사이에 상기 분극반전전압V1미만의 전압 1을 인가한다. 상기 비선택상태의 메모리셀의 정보축적용 용량소자C의 전극사이에 인가되는 분극반전전압V1미만의 전압은 예를 들면 상기 포화전압V0의 1/2전압으로 할 수가 있다. 이 구성에 의해서, 상기 정보라이트 동작시 및 정보리드 동작시의 각각에 있어서 비선택상태의 메모리셀은 정보축적용 용량소자C의 전극사이에 분극반전전압V1미만의 전압밖에 인가되지 않으므로, 강유전체막(4)의 분극방향 반전을 방지하여 정보축적용 용량소자C에 라이트된 정보의 파괴를 방지할 수가 있다. 그 결과, 메모리장치의 동작상의 전기적 신뢰성을 향상시킬 수가 있다.
또, 상기 메모리장치의 선택상태의 메모리셀 및 비선택상태의 메모리셀의 정보축적용 용량소자C의 한쪽의 전극, 즉 상부전극으로서 작용하는 공통 플레이트전극(5)에는 동일한 전압을 인가한다. 이 구성에 의해, 상기 메모리장치의 메모리셀의 정보축적용 용량소자C의 상부전극을 다른 메모리셀의 정보축적용 용량소자C의 상부전극을 다른 메모리셀의 정보축적용 용량소자C의 상부전극과 일체로 형성할 수 있다. 그 결과, 상기 정보축적용 용량소자C의 상층전극을 대응하는 데이터선(DL)마다 여러개의 부분으로 분합할 필요가 없어지게 된다. 따라서, 이들 분할된 상부전극 사이의 격리면적에 상당하는 DRAM의 집적도를 향상시킬 수가 있다. 또한, (6)은 공통플레이트전극(5)와 워드선을 분리시키는 절연층을 나타낸다.
[실시예 2]
본 실시예 2에서는 STC(Stacked Capacitor)구조를 채용하는 메모리장치에 본 발명이 적용되고 있다.
본 발명의 실시예 2의 메모리셀의 구조를 제5도(주요부 단면도) 및 제6도(주요부 평면도)에 도시한다. 제5도 및 제6도는 동일한 스케일은 아니지만, 제5도는 제6도의 V-V선을 따라 절단한 단면도이다.
제5도 및 제6도에 도시된 바와 같이, 메모리장치의 메모리셀은 메모리셀 선택용으로서 작용하는 스위칭소자 예를 들면 MISFET QS와 STC구조를 채용하는 정보축적용 용량소자C로 구성되는 직렬회로를 포함한다. 이 정보축적용 용량소자C는 다른쪽의 n+형 반도체영역(9')상에 형성된 하부전극(14), 강유전체막(4) 및 공통 플레이트전극(5)의 각각을 순차 적층해서 구성되어 그것과 옴접촉한다. 하부전극(14)는 메모리셀마다 다른쪽의 메모리셀의 그것과 전기적으로 분리되어 있다. 이 하부전극(14)는 그의 중앙부분이 메모리셀 선택용 MISFET QS의 다른쪽의 n+형 반도체영역(9')에 접속되고, 그의 주변부분이 게이트전극(8)상 및 워드선(8)상으로 연장된다. 공통 플레이트전극(5)는 상술한 실시예 1과 마찬가지로, 메모리셀 어레이내에 있어서 공통 플레이트전극으로서 구성된다. 이와 같이 구성되는 STC구조를 채용하는 메모리장치는 상기 실시예 1과 실질적으로 마찬가지 효과를 얻을 수가 있다.
[실시예 3]
본 실시예 3에서는 상기 실시예 2에서 설명한 것과는 다른 STC구조를 채용하는 메모리장치에 본 발명이 적용된다.
본 발명의 실시예 3의 메모리셀의 구성을 제7도(주요부 단면도) 및 제8도(주요부 평면도)에 도시한다. 제7도와 제8도는 동일한 스케일은 아니지만, 제7도는 제8도의 Ⅶ-Ⅶ선을 따라 절단한 단면도이다.
제7도 및 제8도에 도시된 바와 같이, 메모리장치의 메모리셀은 기본적인 단면구조가 상술한 실시예 2의 메모리장치의 메모리셀과 마찬가지이지만, 데이터선(DL)(15)가 메모리셀 선택용 MISFET QS와 STC구조를 채용하는 정보축적용 용량소자C 사이에 있어서 연장된다. 데이터선(15)는 스탭커버리지(step coverage)가 양호한 재료(예를 들면 다결정 실리콘 또는 폴리사이드)로 형성된다. 이 데이터선(15)는 메모리셀 선택용 MISFET QS의 게이트전극(8)에 대해서 자기정합적으로 한쪽의 n+형 반도체영역(9)에 접속된다. 상기 STC구조를 채용하는 정보축적용 용량소자C의 상부전극으로서 작용하는 공통 플레이트전극(5)는 상기 실시예 1 및 2와 마찬가지로, 메모리셀 어레이내에 있어서 공통 플레이트전극으로서 구성된다.
이와 같이 구성되는 STC구조를 채용하는 메모리장치는 상기 실시예 1 또는 2에서 얻어지는 효과와 실질적으로 동일한 효과를 얻을 수 있다.
[실시예 4]
본 실시예 4에서는 SPC(Sheath Plate Capacitor Cell)구조를 채용하는 메모리장치에 본 발명이 적용된다.
본 발명의 실시예 4의 메모리셀의 구성을 제9도(주요부 단면도) 및 제10도(주요부 평면도)에 도시한다. 제9도와 제10도는 동일한 스케일은 아니지만, 제9도는 제10도의 Ⅸ-Ⅸ선을 따라 절단한 단면도이다.
제9도 및 제10도에 도시된 바와 같이, 메모리장치의 메모리셀은 메모리셀 선택용 MISFET QS와 SPC구조를 채용하는 정보축적용 용량소자C로 구성되는 직렬회로를 포함한다. 이 SPC구조를 채용하는 정보축적용 용량소자C는 미세구멍(16)내에 하부전극(18), 강유전체막(4) 및 상부전극(19)를 순차 매립하는 것에 의해서 형성된다. 상기 미세구멍(16)은 p-형 반도체기판(1)의 주면에서 그의 깊이방향으로 형성된다. 하부전극(18)은 상기 미세구멍(16)의 내면을 따라서 p-형 반도체기판(1)의 주면상에 절연막(17)을 개재시켜 마련된다. 하부전극(18)은 미세구멍(16)의 바닥부에 있어서 매립형의 n+형 반도체영역(20)에 전기적으로 접속되어 있다. 이 매립형의 n+형 반도체영역(20)은 각 메모리셀에 대해 공용되고 공통 플레이트전위를 공급한다. 상기 강유전체막(4)는 하부전극(18)상에 하부전극(18)을 따라서 형성된다. 상부전극(19)는 강유전체막(4)상에 강유전체막(4)를 따라서 형성된다. 이 상부전극(19)는 메모리셀 선택용 MISFET QS의 다른쪽의 n+형 반도체영역(9')에 접속된다.
이와 같이 구성되는 SPC구조를 채용하는 메모리장치는 상기 실시예 1, 2 또는 3에서 얻어지는 효과와 마찬가지 효과를 얻을 수 있다.
[실시예 5]
본 실시예 5에서 불휘발성 메모리장치에 본 발명이 적용된다.
본 발명의 실시예 5의 메모리셀의 구성을 제11도(주요부 단면도) 및 제12도(주요부 평면도)에 도시한다.
제11도 및 제12도에 도시된 바와 같이, 본 실시예 5의 불휘발성 메모리장치의 메모리셀은 주로 전계효과 트랜지스터 Qm으로 구성된다. 이 전계효과 트랜지스터 Qm은 각각 p-형 반도체기판(또는 웰영역)(1), 게이트절연막(7), 게이트 전극(워드선WL)(8), 강유전체막(4), 소오스영역 및 드레인영역으로서 작용하는 1쌍의 n+형 반도체영역(9)(9')를 포함한다. 상기 강유전체막(4)는 게이트절연막(7)과 게이트전극(8) 사이에 마련된다. 전계효과 트랜지스터 Qm의 드레인영역인 n+형 반도체영역(9)에는 중간막(10)을 개선시켜서 데이타선(DL)(13)이 접속된다. 소오스영역인 n+형 반도체영역(9')에는 공통 소오스전극(셀과 공용되고 예를 들면 접지전위가 인가되는)(21)이 접속된다. 즉, 이 메모리셀을 구성하는 전계효과 트랜지스터 Qm은 EPROM 또는 EEPROM의 메모리셀과 유사한 단면 구조로 구성된다.
상기 강유전체막(4)는 게이트전극(8)과 p-형 반도체기판(1) 사이에 인가되는 전압 및 외부에서 입사되는 광신호(예를 들면 자외선, 레이저광 및 X선의 광이 빔스폿형상으로 입력되는 것)에 의해서, 상술한 실시예 1∼4에서 설명한 바와 같이 분극방향이 히스테리시스루프를 그리면서 변화한다. 이 강유전체막(4)는 상기 분극방향을 변화시키는 것에 의해 상기 전계효과 트랜지스터Qm의 임계값 전압을 변화시키고, 이것에 의해서 정보의 라이트를 실행할 수가 있다. 제18도에 제11도 및 제12도의 메모리셀 어레이의 등가회로를 도시한다.
다음에, 상기 불휘발성 메모리장치의 각 동작에 대해서 상기 제11도 및 제12도와 본원 명세서의 끝부분에 있는 표 2a∼표 2d를 참조해서 간단하게 설명한다. 표2a∼표 2d에 있어서 기판은 p-형 반도체기판(1)에 인가되는 전압, CS는 공통 소오스전극(21)에 인가되는 전압, WL1은 선택워드선(8)에 인가되는 전압, DL1은 선택된 데이터선(13)에 인가되는 전압, WL2는 비선택된 워드선(8)에 인가되는 전압, DL2는 비선택된 데이터선(13)에 인가되는 전압을 각각 나타낸다.
[준비동작]
표 2a에 나타낸 바와 같이, 준비동작은 먼저 p-형 반도체기판(1), 공통 소오스전극(21) 및 모든(선택상태 또는 비선택상태에 관계없이) 데이터선(13)(DL1,DL2)에 분극반전전압 V1이상의 전압인 포화전압V0예를 들면 5V를 인가하고, 모든(선택상태 또는 비선택상태에 관계없이) 워드선(WL1, WL2)에 예를 들면 0V를 인가하는 것에 의해 실행된다. 이것에 의해, 모든 메모리셀은 전계효과 트랜지스터Qm의 게이트전극(8)과 p-형 반도체기판(1) 사이에 포화전압V0에 상당하는 고전압이 인가되고, 강유전체막(4)의 분극방향이 한 방향으로 일치된다.
[정보라이트동작]
표 2b에 나타낸 바와 같이, 정보라이트동작은 p-형 반도체기판(1), 공통 소오스전극(21) 및 모든 데이터선(13)에 예를 들면 0V를 인가하고, 모든 워드선(8)에 강유전체막(4)의 분극방향이 변화(반전)하지 않는 최대전압인 분극반전전압V1미만의 전압 예를 들면 포화전압V0의 1/2에 상당하는 전압을 인가하는 것에 의해서 실행된다. 이러한 상태에 있어서 특정 비트에 상당하는 메모리셀의 전계효과 트랜지스터 Qm의 강유전체막(4)에 광정보를 조사하고, 이 광정보가 입사된 강유전체막(4)에서만 분극방향이 반전된다. 즉, 강유전체막(4)의 분극방향은 광에너지에 의해 반전시킬 수가 있다. 광정보로서는 예를 들면 자외선이나 레이저광으로 형성된다. 게이트전극(8)은 투명한 것이 바람직하다.
[정보유지동작]
표 2c에 나타낸 바와 같이, 정보유지동작은 p-형 반도체기판(1), 공통 소오스전극(21), 모든 데이터선(13) 및 모든 워드선(18)에 예를 들면 0V를 인가하는 것에 의해서 실행된다. 강유전체막(4)에는 분극반전전압V1미만의 전압밖에 인가되지 않으므로, 이 강유전체막(4)의 분극방향은 유지된다.
[정보리드동작]
표 2d에 나타낸 바와 같이, 정보리드동작은 p-형 반도체기판(1), 공통 소오스전극(21), 비선택 데이터선(13) 및 비선택 워드선(8)에 예를 들면 0V를 인가하고, 선택데이타선(13) 및 선택워드선(8)에 예를 들면 5V를 인가하는 것에 의해서 실행된다. 광정보가 입사된 강유전체막(4)는 분극방향이 변화(반전)하고 전계효과 트랜지스터Qm의 임계값 전압이 변화한다. 따라서, 이 임계값 전압의 변화를 데이터선 전류로서 전기적으로 검출한다.
이와 같이, 전계효과 트랜지스터 Qm의 게이트절연막(7)과 게이트전극(8) 사이에 강유전체막(4)를 마련한 메모리셀로 불휘발성 메모리장치를 구성하고, 이 불휘발성 메모리장치의 모든 메모리셀의 게이트전극(8)과 p-형 반도체기판(1) 사이에 상기 강유전체막(4)의 히스테리시스루푸의 분극반전전압V1이상의 포화전압V0을 인가하고, 상기 강유전체막(4)의 분극방향을 한 방향으로 일치시키고, 상기 모든 메모리셀중 소정의 메모리셀의 강유전체막(4)에 광을 조사하고, 이 강유전체막(4)의 분극방향을 다른 방향으로 변화(반전)시키고, 상기 모든 메모리셀의 강유전체막(4)의 분극방향을 전기적으로 검출한다. 이 강유전체막(4)의 분극방향은 전계효과 트랜지스터 Qm의 임계값전압의 변화를 검출하는 것에 의해 검출된다. 이 구성에 의해, 상술한 실시에 1∼4에서 얻어지는 효과와 실질적으로 마찬가지 효과를 얻을 수 있음과 동시에, 상기 불휘발성 메모리장치는 광정보를 전기정보로서 리드할 수 있으며 또 광정보를 외부전압이 인가되지 않는 상태에서도 유지할 수 있으므로, 광정보의 불휘발성 메모리장치를 실현할 수가 있다. 이 불휘발성 메모리장치는 전자카메라용 광검출기(예를 들면 촬상소자), 길이측적용 광검출기 등의 2차원 광센서나 레이저디스크 등의 픽업장치의 광센서에 적용할 수가 있다.
또, 상기 불휘발성 메모리장치는 장치전원이 차단된 경우에도 정보를 유지할 수가 있다. 단, 장치 전원의 차단시 또는 장치 전원의 차단후의 재투입시에 정보가 파괴되지 않도록 이하의 시퀀스제어를 실행해야 한다.
[장치전원 차단시]
장치전원을 차단하는 경우에는 제13도 a를 참조하면, 먼저 모든 워드선(WL)(8)에 0V를 인가한 상태에서 p-형 반도체기판(1) 및 모든 데이터선(DL)(13)에 분극반전전압V1미만의 전압 예를 들면 포화전압V0의 1/2에 상당하는 전압을 인가하고, 다음에 모든 워드선(8)을 H상태로 하기 위해서 모든 워드선에 예를 들면 5V를 인가하여 정보유지상태로 한다. 다음에, p-형 반도체기판(1), 모든 데이터선(13) 및 모든 워드선(8)에 0V를 인가하여 장치의 전원을 차단한다.
즉, 강유전체막(4)에 분극반전전압V1이상의 전압이 인가되지 않는 시퀀스제어를 실행한다. 다시말해, 강유전체막(4)에 분극반전전압 이상의 전압이 인가되지 않도록 하는 것에 의해서 각 셀을 메모리장치로의 전원공급 차단직전의 각종 전압 인가상태에서 워드선에 선택전압이 인가되고 강유전체막(4)에 분극반전전압보다 낮은(미만의) 전압이 인가되는 유지상태로 이행시키고, 다음에 워드선, 데이터선, 기판의 각 전압을 0으로 해서 전원을 차단한다.
[장치 전원투입시]
장치전원을 투입하는 경우, 제13도 b를 참조하면, 먼저 p-형 반도체기판(1) 및 모든 데이터선(13)(DL)을 0V에서 포화전압V0의 1/2에 상당하는 전압으로 상승시키고, 모든 워드선(8)(WL)을 0V에서 5V로 상승시켜 정보유지상태로 한다. 마찬가지로, 강유전체막(4)에 분극반전전압 V1이상의 전압이 인가되지 않는 시퀀스제어를 실행한다. 즉, 전원투입후에는 강유전체막(4)에 분극반전전압 미만의 전압이 인가되도록 하는 것에 의해서, 각 셀을 유지상태로 이행시킨다.
이들 시퀀스제어는 상술한 실시예 1∼4의 메모리장치에 대해서도 마찬가지이다. 단, p-형 반도체기판(1)의 전위는 공통 플레이트전위로 치환된다.
[실시예 6]
본 실시예 6에서는 다른 형식의 불휘발성 메모리장치에 본 발명이 적용된다.
본 발명의 실시예 6의 메모리셀의 구성을 제14도(주요부 개략 단면도) 및 제15도(주요부 평면도)에 도시한다.
본 실시예 6의 불휘발성 메모리장치의 메모리셀은 메모리셀 선택용 MISFET Qs와 정보축적용 용량소자C로 구성되는 직렬회로를 포함한다.
메모리셀 선택용 MISFET Qs는 상술한 실시예 1∼4의 각각의 메모리장치의 메모리셀의 메모리셀 선택용 MISFET Qs와 실질적으로 마찬가지 구조로 구성된다.
정보축적용 용량소자C는 상기 메모리셀 선택용 MISFET Qs의 게이트전극(8)상에 절연막(24)를 개재시키고 구동선(22), 강유전체막(4) 및 투명전극(23)을 순차 적층해서 구성된다. 구동선(22)는 워드선(WL)(8)과 동일방향으로 연장하고, 소정의 전압(예를 들면 0V∼ 포화전압V0)이 인가된다. 투명전극(23)은 메모리셀 선택용MISFET QS의 다른쪽의 n+형 반도체영역(9')에 접속된다. 투명전극(23)은 예를 들면 네사막(산화주석막)으로 형성된다. 정보축적용 용량소자C는 상기 실시예 5의 불휘발성 기억장치와 마찬가지로 사전에 분극방향을 한 방향으로 일치시키고, 그 후 소정 비트에 대응하는 강유전체막(4)에 광정보 신호를 입사시키는 것에 의해서 분극방향을 반전시켜 정보의 라이트가 실행된다. 즉, 본 발명의 실시예 6의 불휘발성 메모리장치는 상술한 실시예 1∼4에서 설명한 메모리장치와 상술한 실시예 5에서 설명한 불휘발성 메모리장치를 조합해서 구성된다. 제18도에 제14도 및 제15도의 메모리어레이의 등가회로를 도시한다.
이 실시예 6의 불휘발성 메모리장치의 동작은 상술한 실시예 5에서 설명한 메모리장치의 동작과 유사하므로, 표 2a∼ 표 2d와 마찬가지인 표3a∼ 표 3d를 참조해서 간단히 설명한다.
표 3a는 준비동작에 관련된 것으로서, 실질적으로 모든 메모리셀의 강유전체막(4)의 분극방향이 한 방향으로 또한 동일방향으로 분극된다. 표 3b는 정보라이트동작에 관련된 것으로서, 실질적으로 모든 메모리셀의 강유전체막에 V0/2의 전압을 인가하고 광입렵의 유무에 따라 강유전체막의 분극방향을 반전시킬 것인지 반전시키지 않을 것인지가 결정된다. 표 3c는 정보유지동작에 관련된 것으로서, 실질적으로 모든 메모리셀에 있어서 데이터선 및 구동선에 V0/2의 전압을 인가하고 강유전체막에는 0V를 인가하며 워드선에는 H(고)전압을 인가한다. 표 3d는 정보리드동작에 관련된 것으로서, 표 1c에 대한 설명에 있어서 플레이트전압을 구동선 전압으로 간주하면 이 표 3d의 설명이 적절해진다.
또한, 본 실시예 6의 불휘발성 메모리장치의 메모리셀은 메모리셀 선택용 MISFET Qs의 다른쪽의 n+형 반도체영역(9')에 접속되는 도전막(투명전극(23)에 상당한다.), 강유전체막(4), 구동선(22)의 각각을 순차 적층해서 구성해도 좋다.
이와 같이, 메모리셀 선택용 MISFET Qs 및 전극(구동선(22)-투명전극(23)) 사이에 강유전체막(4)를 마련한 정보축적용 용량소자C로 구성된 직렬회로를 포함하는 여러개의 메모리셀을 소정 형상으로 배열해서 불휘발성 메모리장치를 구성하고, 상기 불휘발성 메모리장치의 모든 메모리셀의 정보축적용 용량소자C의 전극 사이에 상기 강유전체막(4)의 히스테리시스루프의 분극반전전압V1이상의 포화전압V0을 인가하는 것에 의해서 상기 강유전체막(4)의 분극방향을 한 방향으로 일치시키고, 상기 모든 메모리셀중 소정 메모리셀의 정보축적용 용량소자C의 강유전체막(4)에 광을 조사하는 것에 의해서 이 강유전체막(4)의 분극방향을 다른 방향으로 변화(반전)시키고, 상기 모든 메모리셀의 정보축적용 용량소자C의 강유전체막(4)의 분극방향을 전기적으로 검출한다. 이 구성에 의해, 상술한 실시예 5에서 얻어지는 효과와 실질적으로 동일한 효과를 얻을 수가 있다.
제16도 a는 메모리셀 어레이, 로우어드레스 디코더, 칼럼어드레스 디코더 및 상기 정보라이트/리드동작과 메모리장치의 전원투입/차단 시퀀스를 위한 각종 전압을 각 메모리셀에 공급하는 수단의 구성의 1예를 모식적으로 도시한 도면이다.
즉, 상기 라이트, 리드 및 유지의 각 동작과 전원 투입/차단의 각 시퀀스에 인가되는 전압은 데이터선 및 공통 플레이트(또는 기판)에 대해서 0V, V0/2V, V0V이고, 워드선에 대해서는 H레벨전압(예를 들면 5V), L레벨전압(예를 들면 0V)이며, 이들 전압은 공지구조의 메모리장치의 전압원(도시하지 않음)에서 발생할 수가 있다.
제16도 a에 도시된 바와 같이, 0V, V0/2V, V0V를 공급하는 전압공급선은 각각 제1 및 제3 스위칭회로SW1 및 SW3에 결합되고, 한편 상기 워드선에 인가되는 H레벨전압 및 L레벨전압도 상기 전압원에서 발생되며 이 H레벨전압 공급선 및 L레벨전압 공급선은 제2 스위칭회로SW2에 결합된다. 제1 스위칭 회로SW1은 로우어드레스 디코더DEC1과 메모리셀 어레이 사이에 배치되고, 디코더DEC1의 출력에 따라서 각 데이터선에 3개의 전압값중의 1개를 선택하여 공급한다. 제2 스위칭회로SW2는 칼럼어드레스 디코더DEC2와 메모리셀 어레이 사이에 배치되고, 디코더DEC2의 출력에 따라서 각 워드선에 2개의 전압값중의 1개를 선택하여 공급한다. 또, 제3 스위칭회로 SW3은 소정의 제어신호Sc에 응답해서 메모리셀 어레이의 공통플레이트 또는 기판에 대해 3개의 전압값중의 1개를 선택하도록 작용하고, 상기 각 실시예에서 설명한 바와 같은 선택된 전압을 인가한다. 또한, 상기 스위칭회로SW1∼SW3과 디코더DEC1,DEC2는 강유전체막의 분극방향을 전기적으로 검출하는 수단으로서 사용된다.
메모리장치의 전원 투입/차단의 시퀀스를 위해서, 디코더 DEC1,DEC2 및 제3 스위칭회로SW3에는 제13도 a 및 제13도 b에 도시한 시퀀스가 얻어지도록 정보 라이트/리드의 동작과는 다른 어드레스신호 및 스위칭 제어신호가 인가된다.
제16도 b 및 제16도 c는 제1 및 제2 스위칭회로SW1,SW2의 주요부의 예를 도시한 도면이다. 제3 스위칭회로SW3은 제16도 b와 마찬가지 구성으로 할 수 있는 것은 명확하다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.
예를 들면, 본 발명은 1칩 마이크로컴퓨터에 탑재된 메모리장치 또는 불휘발성 메모리장치에 적용할 수가 있다.
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Claims (9)

  1. 각각 메모리셀 선택용 MISFET 및 상기 MISFET의 한쪽의 반도체영역에 접속된 제1 전극, 상기 제1 전극에 대향해서 배치된 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치되고 그들 양 전극 사이에 인가되는 전압에 따라서 그의 분극방향이 히스테리시스루프를 그리면서 변화하는 강유전체막을 갖는 정보축적용 용량소자로 구성된 직렬회로를 포함하는 여러개의 메모리셀을 소정 형상으로 배열해서 이루어지는 메모리셀 어레이와 선택상태의 메모리셀의 상기 정보축적용 용량소자의 상기 제1 전극과 상기 제2 전극 사이에 상기 강유전체막의 히스테리시스루프의 분극반전전압 이상의 전압을 인가함과 동시에 비선택상태의 메모리셀의 상기 정보축적용 용량소자의 상기 제1 전극과 상기 제2 전극 사이에 상기 분극반전전압 미만의 전압을 인가하는 수단을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서, 상기 메모리셀 어레이의 비선택상태의 메모리셀의 상기 정보축적용 용량소자의 상기 제1 전극과 상기 제2 전극 사이에 인가된 상기 분극반전전압 미만의 전압은 실질적으로 상기 히스테리시스루프의 포화전압의 1/2과 동일한 전압인 것을 특징으로 하는 반도체 집적회로장치.
  3. 제1항에 있어서, 상기 메모리셀 어레이의 선택상태의 메모리셀 및 비선택상태의 메모리셀의 각각의 상기 제2 전극은 동일한 전위인 것을 특징으로 하는 반도체 집적회로장치.
  4. 제1항에 있어서, 상기 강유전체막은 지르콘산 티탄산 납으로 형성되는 것을 특징으로 하는 반도체 집적회로장치.
  5. 각각 메모리셀 선택용 MISFET 및 상기 MISFET의 한쪽의 반도체영역에 접속된 제1 전극, 상기 제1 전극에 대향해서 배치된 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 배치되고 그들 양 전극 사이에 인가되는 전압에 따라서 그의 분극방향이 히스테리시스루프를 그리면서 변화하는 강유전체막을 갖는 정보축적용 용량소자로 구성된 직렬회로를 포함하는 여러개의 메모리셀을 소정 형상으로 배열해서 이루어지는 메모리셀 어레이, 상기 메모리셀 어레이의 실질적으로 모든 메모리셀의 상기 정보축적용 용량소자의 상기 제1 전극과 상기 제2 전극 사이에 상기 강유전체막의 히스테리시루프의 분극반전전압 이상의 전압을 인가하는 것에 의해서 상기 강유전체막의 분극방향을 한 방향으로 일치시키는 수단, 상기 모든 메모리셀중 라이트될 메모리셀의 상기 정보축적용 용량소자의 상기 강유전체막에 광을 조사하는 것에 의해서 상기 강유전체막의 분극방향을 반대 방향으로 반전시키는 수단 및 상기 모든 메모리셀의 상기 정보축적용 용량소자의 상기 강유전체막의 분극방향을 전기적으로 검출하는 수단을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  6. 각각 전계효과 트랜지스터의 게이트절연막과 게이트전극 사이에 상기 게이트절연막과 상기 게이트전극 사이에 인가되는 전압에 따라서 그의 분극방향이 히스테리시스루프를 그리면서 변화하는 강유전체막을 마련한 여러개의 메모리셀을 소정 형상으로 배열해서 이루어지는 메모리셀 어레이, 상기 메모리셀 어레이의 실질적으로 모든 메모리셀의 상기 게이트전극과 상기 기판 사이에 상기 강유전체막의 히스테리시스루프의 분극반전전압 이상의 전압을 인가하는 것에 의해서 상기 강유전체막의 분극방향을 한 방향으로 일치시키는 수단, 상기 모든 메모리셀중 라이트될 메모리셀의 상기 정보축적용 용량소자의 상기 강유전체막에 광을 조사하는 것에 의해서 상기 강유전체막의 분극방향을 반대 방향으로 반전시키는 수단 및 상기 모든 메모리셀의 상기 정보축적용 용량소자의 상기 강유전체막의 분극방향을 전기적으로 검출하는 수단을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  7. 반도체기판, 각각 반도체 스위칭소자 및 이 반도체 스위칭소자에 직렬로 접속된 용량소자를 갖는 여러개의 메모리셀을 포함하고, 상기 반도체 스위칭소자는 제어전극 및 상기 반도체기판내에 형성되고 상기 스위칭소자가 도전성일 때 전류가 흐르는 제1, 제2 주반도체영역을 갖고, 상기 용량소자는 제1, 제2 전극 및 이 제1, 제2 전극 사이에 개재되는 강유전체막을 갖고, 상기 메모리셀에 있어서의 용량소자의 상기 제1 전극은 상기 제1 주반도체영역의 일부로 구성되고, 상기 메모리셀에 있어서의 용량소자의 상기 제2 전극은 서로 일체로 되도록 단일의 공통 도체막으로 구성되고, 상기 강유전체막은 상기 제1 및 제2 전극에 인가된 전압에 따라서 분극이 변화하고, 분극반전전압에 도달하도록 상기 인가전압을 변화시키면 분극의 방향이 반전되는 메모리셀 어레이, 하나의 열상에 있는 메모리셀의 스위칭소자의 제2 주반도체영역에 공통으로 각각 접속된 여러개의 제1 도체, 하나의 행상에 있는 메모리셀의 스위칭소자의 제어전극에 공통으로 각각 접속된 여러개의 제2 도체 및 데이터의 라이트 또는 데이터의 리드를 위해 선택된 메모리셀의 용량소자의 제1 및 제2 전극 사이에는 상기 분극반전전압 이상의 제1 전압이 인가되고 또 데이터의 라이트 또는 데이터의 리드를 위해 선택되지 않은 메모리셀의 용량소자의 제1 및 제2 전극 사이에는 상기 분극반전전압 미만의 제2 전압이 인가되도록, 상기 제1 및 제2 도체와 상기 단일의 공통 도체막에 전기적으로 접속되는 어드레스신호 발생수단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제7항에 있어서, 상기 장치의 동작이 종료하도록 비동작상태로 될 때, 라이트되어 있는 데이터를 유지하기 위해 상기 강유전체막의 분극 전류 방향이 안정화되도록 상기 메모리셀 어레이의 메모리셀의 상기 용량소자를 조건부로 하는 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제7항에 있어서, 상기 장치의 동작이 개시하도록 동작상태로 될 때, 상기 제1 및 제2 전극사이에 상기 분극반전전압 미만의 전압이 인가되도록 상기 용량소자의 상기 제1 및 제2 전극의 각각에 미리 정해진 전압이 인가된 후에 상기 메모리셀의 상기 스위칭소자의 제어전극에 작동전압을 인가하는 수단을 더 포함하는 것을 특징으로하는 반도체 메모리장치.
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