TWI483387B - Semiconductor device - Google Patents

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TWI483387B
TWI483387B TW101118249A TW101118249A TWI483387B TW I483387 B TWI483387 B TW I483387B TW 101118249 A TW101118249 A TW 101118249A TW 101118249 A TW101118249 A TW 101118249A TW I483387 B TWI483387 B TW I483387B
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Takahiro Kurita
Yoshifumi Nishi
Kosuke Tatsumura
Atsuhiro Kinoshita
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Toshiba Kk
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Description

半導體裝置
本發明之實施形態係關於半導體裝置。
作為高密度、高電容之半導體記憶體，已知有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。該DRAM具有由1個電晶體與1個電容器構成之記憶單元。該記憶單元具有於位元線(BL)與共通電位線(例如，接地線GND)之間串聯連接有能夠以字元線WL導通/斷開之電晶體M與電容器C之結構，以電容器所儲存之電荷量之不同而記錄資料。在讀取時，以電容器所儲存之電荷直接使位元線之電位改變，以感測放大器將該變化放大，藉此讀取記憶資訊為「1」或「0」。又，在該DRAM中，即使是在保持資料之狀態(電晶體為斷開狀態)下，儲存於電容器之電荷仍會因洩漏電流而漏損。因此，必須定期地進行資料之寫回，即必須進行將已讀取之資訊寫入之動作(以下，亦稱為刷新動作)。故要求電容器具有可將記憶資訊保持一定時間(亦稱為滯留)，且可將位元線之電位改變成感測放大器可讀取之程度之電容。
然而，隨著記憶單元之微細化，電容器之面積亦必須縮小，從而難以確保其充分之電容。過去已設法使電容器立體化或絕緣膜使用高介電質等以確保電容。然而，每進展到一新世代就必須開發新的材料，因而尺寸縮減變得越來越困難。
對此，已有提案將電容器置換成電晶體，且具有於該電晶體之控制電極儲存電荷之構成之寫入電晶體與讀取電晶體之雙電晶體型DRAM。藉由寫入字元線控制寫入電晶體之導通/斷開，並將電荷從寫入位元線送往讀取電晶體之控制電極。在讀取時，根據電流是否於讀取位元線與讀取字元線間流動，而判定記憶於記憶單元之資訊為「1」或「0」。該2電晶體型DRAM僅由電晶體構成，其無需探索電容器之新結構或新材料之點適用於微細化。
[先前技術文獻] [非專利文獻]
[非專利文獻1] D. Somasekhar, et al., IEEE Journal of Solid-State Circuits, Vol. 44, No. 1, Jan. 2009
但在該2電晶體型DRAM中，儲存電荷之電容器為電晶體之閘極電容器，且電容較小。因此，滯留時間短且必須頻繁進行刷新動作。又，有時會因雜訊導致無法正常讀取。
本實施形態提供一種具備可無需頻繁之刷新動作即可進行正常之讀取之2電晶體型DRAM之半導體裝置。
本實施形態之半導體裝置之特徵為具備：第1電晶體，其閘極連接於第1佈線，第1源極/汲極中之一者連接於第2佈線；及第2電晶體，其具備：包含閘極絕緣膜、閘極電 極，及設置於前述閘極絕緣膜與前述閘極電極之間、調變臨限值之臨限值調變膜之閘極結構，及第2源極/汲極，且前述閘極電極連接於前述第1電晶體之前述第1源極/汲極之另一者，前述第2源極/汲極之一者連接於第3佈線，而前述第2源極/汲極之另一者連接於第4佈線。
以下，參照圖式說明實施形態。
(第1實施形態)
於圖1顯示第1實施形態之半導體裝置。該實施形態之半導裝置為2電晶體型DRAM，且至少具有1個記憶單元。於圖1及圖2分別顯示顯示該記憶單元之構成之圖及電路圖。該記憶單元MC具有寫入電晶體M1與讀取電晶體M2。寫入電晶體M1之源極/汲極中之一者連接於寫入位元線WBL，而另一者連接於讀取電晶體M2之閘極，且閘極連接於寫入字元線WWL。讀取電晶體M2之源極/汲極中之一者連接於讀取位元線RBL，另一者連接於讀取字元線RWL。且，寫入電晶體M1為一般之MOSFET，而讀取電晶體M2與寫入電晶體M1不同，於閘極結構中具備臨限值調變膜(以下，亦稱為TMF(Threshold Modulate Film))。
再者，作為第1實施形態之變化例，如圖3所示，舉出有將寫入位元線WBL與讀取位元線RBL設為共通之位元線BL，由讀取電晶體M2與寫入電晶體M1共用該讀取位元線BL之記憶單元MC。
其次，於圖4顯示本實施形態之讀取電晶體M2之器件結構。讀取電晶體M2形成於半導體區域2，具有與該半導體 區域2分該形成、且包含與半導體區域2相反之導電型雜質區域之源極4a及汲極4b。再者，半導體區域是指半導體基板、井區域、SOI(Silicon On Insulator：絕緣層覆矽)層等。再者，於源極4a與汲極4b之間之半導體區域2形成有閘極結構10。該閘極結構10具備閘極絕緣膜12、臨限值調變膜14、及閘極電極(閘極)16。
臨限值調變膜14係由包含可捕捉電荷之電荷捕陷膜(例如，SiN膜等)、或包含可具有極化之強介電質膜或過渡金屬氧化膜(例如Pb(Zr,Ti)O3 (PZT)膜、SrBi2 TaO9 (SBT)膜、(Bi,La)4 Ti3 O12 (BLT)膜等)之膜構成。閘極電極16可使用n型多晶矽、p型多晶矽、或金屬閘極電極。對該臨限值調變膜14經由閘極電極16注入電荷，或藉由電場產生極化，藉此而調變讀取電晶體M2之臨限值。由於對臨限值調變膜14之電荷之注入係經由與臨限值調變膜14相接之閘極電極進行，故相較於快閃記憶體，可降低寫入電壓。
於圖5顯示使用SiN膜作為臨限值調變膜14之情形之讀取電晶體M2之第1具體例。在該第1具體例中，考慮與包含SiN之臨限值調變膜14之界面之匹配，而使用SiON膜作為閘極絕緣膜12。又，作為閘極電極16，使用n型多晶矽。
又，臨限值調變膜14亦可使用強介電質，藉由極化而使讀取電晶體M2之臨限值調變。於圖6顯示使用強介電質即PZT膜作為臨限值調變膜14之情形之讀取電晶體M2之第2具體例。在該第2具體例中，使用HfO膜作為閘極絕緣膜12，使用鉑(Pt)作為閘極電極16。
又，在臨限值調變膜14之與閘極電極16之界面，設置防止電荷流出之阻擋絕緣膜，藉此可進一步延長滯留時間。圖7顯示臨限值調變膜14包含上述防止電荷流出之阻擋絕緣膜之情形之讀取電晶體M2之第3具體例。在該第3具體例中，臨限值調變膜14具有SiN膜14a，與設置與該SiN膜14a上之ONO(Oxide-Nitride-Oxide)膜14b。再者，ONO膜具有由氧化膜夾住氮化膜之構成，即依序積層有氧化膜、氮化膜、氧化膜之積層結構。且，在第3具體例中，考慮與SiN膜14a之界面之匹配，而使用SiON膜作為閘極絕緣膜12。又，作為閘極電極16係使用n型多晶矽。
其次，參照圖8說明作為臨限值調變膜14包含氮化膜之情形之特徵。因包含氮化膜導致滯留之放大係數如圖8所示，從氮化膜之膜厚為3nm以上起急劇上升。此處，滯留放大係數是指具有臨限值調變膜之讀取電晶體之滯留時間相對於具有與前述電晶體相同之等價氧化膜厚EOT(Equivalent Oxide Thickness)、而不具有臨限值調變膜之讀取電晶體之滯留時間之放大係數。其原因為隨著氮化膜之膜厚從3nm增厚，被氮化膜捕捉之電荷量急劇增加之故。因此，為享受本實施形態之效果，臨限值調變膜14所含之氮化膜之膜厚較佳為3nm以上。
(第1實施例)
通常，記憶體具備具有矩陣狀排列之複數個記憶單元MC之單元陣列。該單元陣列具備至少一條位元線，與至少一條字元線。於各位元線及各字元線上連接複數個記憶 單元MC。且，於至少1條位元線或至少1條字元線上設置感測放大器。於圖9顯示讀取位元線RBL及寫入位元線WBL連接於感測放大器SA之第1實施形態之記憶體之第1實施例的電路圖。圖9係顯示第1實施例之記憶體之i(i=1，...)行j(j=1，...)列之記憶單元MCij ，與i行j+1列之記憶單元MCij+1 之電路圖。各記憶單元MCij (i=1，...、j=1，...)之寫入電晶體M1ij 其閘極連接於寫入字元線WWLj ，源極/汲極中之一者連接於寫入位元線WBLi ，而源極/汲極中之另一者連接於記憶單元MCij 之讀取電晶體M2ij 之閘極電極。各記憶單元MCij (i=1，...、j=1，...)之讀取電晶體M2ij 其源極/汲極中之一者連接於讀取字元線RWLi ，而源極/汲極中之另一者連接於讀取位元線RBLi 。即，在圖9所示之記憶體之單元陣列中，於寫入位元線WBLi 連接記憶單元MCij 、MCij+1 之各者之寫入電晶體M1之源極/汲極中之一者。又，於讀取位元線RBLi 連接記憶單元MCij 、MCij+1 之各者之讀取電晶體M2之源極/汲極中之另一者。且，於寫入位元線WBLi (i=1，...)及讀取位元線RBLi 連接有感測放大器SAi 。
(第2實施例)
又，於圖10顯示在圖9所示之第1實施例之記憶體中，將共用讀取位元線RBLi (i=1，...)與寫入位元線WBLi 設為共通之位元線BLi 之情形之記憶體的第2實施例之電路圖。即，在圖10所示之第2實施例中，其構成為各記憶單元MCij (i=1，...、j=1，...)之寫入電晶體M1ij 之源極/汲極中 之一者，與讀取電晶體M2ij 之源極/汲極中一者連接於位元線BLi ，且於該位元線BLi 連接有放大感測器SAi 。藉由如此之構成，相較於第1實施例可減少位元線之條數。
(第3實施例)
其次，於圖11顯示第1實施形態之記憶體之第3實施例之電路圖，並於圖12顯示說明其動作之波形圖。再者，圖12係從讀取乃至刷新動作之施加電壓之波形圖。
該第3實施例之記憶體之構成為在第1實施例中，使用反相器鏈型之感測放大器作為感測放大器SAi (i=1，...)。該感測放大器SAi (i=1，...)具備讀取選擇電晶體30a、30b，與串聯連接成2段之反相器32a、32b。該感測放大器SAi (i=1，...)之讀取選擇電晶體30a、30b分別連接於寫入位元線WBLi 、讀取位元線RBLi 。再者，對讀取電晶體30a、30b之閘極施加讀取控制電壓VSA 。
又，於感測放大器SAi(i=1，...)中，反相器32a之輸出端子經由讀取選擇電晶體30a連接於寫入位元線WBLi ，反相器32b之輸入端子經由讀取選擇電晶體30b連接於讀取位元線RBLi 。
又，於讀取位元線RBLi (i=1，...)上連接電晶體34之源極/汲極中之一者。該電晶體34之源極/汲極之另一者接地，對閘極施加控制電壓Vpi 。
再者，於寫入字元線WWLj (j=1，...)上連接電晶體36之源極/汲極中之一者。該電晶體36之源極/汲極中之另一者施加電位VD ，且對閘極施加寫入控制電壓Vwj 。
又，於讀取字元線RWLj (j=1，...)上連接電晶體38之源極/汲極中之一者。該電晶體38之源極/汲極中之另一者施加電位VD ，且對閘極施加讀取控制電壓VRj 。
其次，參照圖12說明第3實施例之記憶體之刷新動作。
首先，使控制電壓Vpi 處於「H」位準，使電晶體34處於導通狀態，藉此使欲讀取之行、例如i(i=1，...)行之讀取位元線RBLi 之電位處於接地電位。其後，使控制電壓Vpi 處於「L」位準，而使電晶體34處於斷開狀態。
其次，使對連接於欲讀取之列、例如j(j=1，...)列之字元線RWLi 之電晶體38之閘極施加之讀取控制電壓VRj 處於「H」，而使電晶體38處於導通狀態。藉此，使欲讀取之j(j=1，...)列之讀取字元線RWLj 之電位上升至VD 。此時，記憶於記憶單元MCij 之資料為「1」之情形，即讀取電晶體M2ij 為導通狀態之情形，讀取字元線RWLj 之電位傳至讀取位元線RBLi ，使讀取位元線RBLi 之電位亦成為VD 。
相對於此，記憶於記憶單元MCij 之資料為「0」之情形，即讀取電晶體M2ij 為斷開狀態之情形，讀取字元線RWLj 之電位不傳至讀取位元線RBLi ，讀取位元線RBLi 之電位保持為0。藉由讀取該讀取位元線RBLi 之電位，可進行記錄於記憶單元之資料之讀取。該讀取係藉由使感測放大器SAi 作動而進行。該感測放大器SAi 之作動係使控制電壓VSA 處於「H」位準，而使電晶體30a、30b處於導通狀態。於是，經由反相器鏈32a、32b將讀取位元線RBLi 之電位傳至寫入位元線WBLi 。在該狀態下，使欲寫入之列， 例如j(j=1，...)列之寫入控制電壓Vwj 處於「H」，從而使電晶體36處於導通狀態。藉此，使寫入字元線WWLj 之電位位準為VD ，寫入電晶體M1ij 導通，對記憶單元MCij 進行與寫入位元線WBLi 之電位對應之資料之寫入。藉此，可進行刷新動作。再者，在上述說明中，使記憶於記憶單元之資料為「0」之情形與讀取電晶體之斷開狀態對應，而使資料為「1」之情形與讀取電晶體之導通狀態對應，但亦可相反對應。即，亦可使記憶於記憶單元之資料為「0」之情形與讀取電晶體之導通狀態對應，而使資料為「1」之情形與讀取電晶體之斷開狀態對應。
又，對記憶單元之寫入或讀取動作係與上述說明之刷新動作之寫入動作及讀取動作相同地進行。在寫入時，不論所讀取之資料為何，均可從寫入電路輸入欲寫入之資料。再者，所讀取之資料DOUT 係從反相器32b之輸入端子向外部輸出。
(第4實施例)
其次，於圖13顯示第4實施例之記憶體。該第4實施例之記憶體構成為在圖11所示之第3實施例之記憶體中，使後段之反相器32a之電源電壓Vddf 較前段之反相器32b之電源電壓Vddi 大。在該第4實施例中，可提高寫入位元線WBLi 之電壓，從而可儲存更多之電荷。
(第5實施例)
其次於圖14顯示第5實施例之記憶體。該第5實施例之記憶體構成為在圖11所示之第3實施例之記憶體中，取代電 晶體34而設置電晶體35a、35b，取代感測放大器SAi (i=1，...)而設置感測放大器SAai 。
電晶體35a其源極/汲極中之一者連接於寫入位元線WBLi ，對源極/汲極中之另一者施加電位VD /2，而於閘極接收控制電壓VPC 。又，電晶體35b其源極/汲極中之一者連接於讀取位元線RBLi ，對源極/汲極之另一者施加電位VD ，而於閘極接收控制電壓VPC 。
感測放大器SAai (i=1，...)具備電晶體30c、30d、與包含交叉耦合連接之反相器32c、32d之閂鎖電路。電晶體30c其源極/汲極中之一者被施加電位VD ，源極/汲極中之另一者連接於反相器32c及32d之電源端子，於閘極被施加控制電壓VSA 。電晶體30d其源極/汲極中之一者連接於反相器32c及32d之電源端子，源極/汲極之另一者接地，而於閘極被施加控制電壓VSA 。
又，反相器32c之輸入端子及反相器32d之輸出端子連接於讀取位元線RBLi ，反相器32c之輸出端子及反相器32d之輸入端子連接於寫入位元線WBLi 。
再者，在圖14中，D、D線段表示資料讀取線，寫入電路與資料讀取線D、D線段互斥連接。即，讀取時寫入啟動信號WE為「L」位準，寫入電路被遮斷。又，寫入時資料線D、D線段被遮斷。
在如此構成之第5實施例之記憶體中，以圖15所示之順序施加電壓，藉此可進行所選擇之記憶體元件之刷新動作。首先，將電位VPC 設為「H」，藉此將將讀取位元線RBLi 預 充電至VD ，將寫入位元線WBLi 預充電至VD /2。其次，將電位VRj 設為「H」，藉此在記憶於記憶單元MCij 之資料為「0」之情形，保持讀取位元線RBLi 之電位。在所記憶之資料為「1」之情形，電荷經由讀取字元線RWLj 漏損，讀取位元線RBLi 之電位成為0。其後，將電位VSAi 設為「H」，藉此接上感測放大器之電源，而閂鎖讀取位元線之資料。寫入位元線WBLi 在記憶於記憶單元MCij 之資料為「1」之情形為「H」，在「0」之情形為「L」。最後，將電位Vwj 設為「H」，藉由寫入記憶單元MCij 而完成刷新。資料之讀取可從交叉耦合之反相器之2個輸出端子D、D線段讀取。又，寫入時無關於讀取之資料，可藉由寫入電路輸入期望之資料而進行。再者，在上述說明中雖使用VD 與VD /2之組作為預充電之電位，但只要在所記憶之資料為「1」之情形時位元線間之電位差反轉，且可以感測放大器放大其差，則亦可為任意之電壓，例如VD /2與VD /4之組。
在第5實施例中，藉由感測讀取位元線RBLi 之電壓與寫入位元線WBLi 之電壓之差，而進行資料之讀取。相較於直接將位元線充電、且需要驅動反相器之第3實施例，感測放大器讀取值「1」之時間縮短，從而提高讀取速度。
(第6實施例)
其次，於圖16顯示第6實施例之記憶體。該第6實施例之記憶體構成為在圖11所示之第3實施例之記憶體中，削除電晶體34，且將感測放大器SAi 置換成感測放大器SAbi 。
感測放大器SAbi 具備電晶體31a、31b、31c、31d，及包含反相器32c、32d之閂鎖電路。電晶體31a其源極/汲極中之一者連接於讀取位元線RBLi ，源極/汲極中之另一者連接於節點NBLRi ，於閘極接收控制電壓VSBLi 。電晶體31b其源極/汲極中之一者連接於寫入位元線WBLi ，源極/汲極中之另一者連接於反相器32c之輸出端子，而於閘極接收感測放大器控制電壓VSA 。電晶體31c其源極/汲極中之一者連接於反相器32d之輸出端子，源極/汲極中之另一者連接於節點NBLRi ，而於閘極接收感測放大器控制電壓VSA 。電晶體31d其源極/汲極中之一者連接於節點NBLRi ，源極/汲極中之另一者連接於電位VD ，而於閘極接收控制電壓VSPi 。
在如此構成之第6實施例之記憶體中，以圖17所示之順序施加電壓，藉此可進行所選擇之記憶單元之刷新動作。在該順序中，首先，使控制電壓VSPi 及控制電壓VSBLi 處於「H」，從而使電晶體31a、31d處於導通狀態。接著，充電讀取位元線RBLi 之巨大之寄生電容，使讀取位元線RBLi 之電位上升。在使電晶體31a、31d處於斷開狀態後，使電位VRj 處於「H」位準。保持於記憶單元MCij 之資料為「0」之情形，讀取電晶體M2ij 為斷開狀態，而保持讀取位元線RBLi 之電位。所保持之資料為「1」之情形，讀取電晶體M2ij 為導通狀態，讀取位元線RBLi 之電位下降。其後，再次將節點NBLRi 之寄生電容進行充電，使電晶體31a處於導通狀態，而與讀取位元線RBLi 連接。該節點NBLRi 之寄生 電容較讀取位元線RBLi 之寄生電容小，若讀物位元線RBLi 之電位高，則節點NBLRi 之電位不變，若低則大幅下降。其後，使電位VSA 處於「H」位準，驅動感測放大器SAbi ，讀取節點NBLRi 之電位。先將資料之資訊轉換成讀取位元線RBLi 之巨大之電容之電位，使用連接於此之節點NBLRi 之小寄生電容讀取電壓，藉此可實現雜訊耐性強之讀取方法。
資料之讀取可從反相器32d之輸入/出端子讀取。又，寫入時，不論讀取之資料如何，均可藉由從寫入電路輸入資料進行寫入。
(第7實施例)
其次，於圖18顯示第7實施例之記憶體。該第7實施例之記憶體構成為在圖16所示之第6實施例之記憶體中，重新設置預充電用之電晶體35b，且將感測放大器SAbi 置換成感測放大器SAci 。該感測放大器SAci 採用從感測放大器SAbi 中削除預充電用之電晶體31a、31d之構成。因此，相較於第6實施例之記憶體，成為對各行削除1個預充電用之電晶體之構成。如此，在第7實施例中，可減少讀取位元線RBLi 與感測放大器SAci 之閂鎖電路之間之一個電晶體，從而可減少其間之電阻。
再者，在第7實施例中，電晶體31b之源極/汲極中之一者連接於讀取位元線RBLi 。又，電晶體35b其源極/汲極中之一者連接於讀取位元線RBLi ，於源極/汲極中之另一者被施加電壓VD ，而於閘極被施加控制電壓VSPi 。
如上所述，根據本實施形態及各實施例，可獲得
1)滯留時間之延長
2)讀取速度之提高
3)低耗電量化
4)雜訊耐性之提高
即，可提供一種無需頻繁之刷新動作，即可進行正常之讀取之半導體裝置。
雖已說明本發明之若干個實施形態，但該等之實施形態乃作為舉例提示者，並非意圖限定發明之範圍。該等之實施形態可以其他各種之形態予以實施，可在不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等之實施形態或其變形與發明之範圍或主旨內所含者相同，亦涵蓋於與申請專利範圍所記載之發明均等之範圍內。
2‧‧‧半導體區域
4a‧‧‧源極
4b‧‧‧汲極
10‧‧‧閘極結構
12‧‧‧閘極絕緣膜
14‧‧‧臨限值調變膜
14a‧‧‧SiN膜
14b‧‧‧ONO膜
16‧‧‧閘極電極
30a‧‧‧電晶體
30b‧‧‧電晶體
30c‧‧‧電晶體
30d‧‧‧電晶體
31a‧‧‧電晶體
31b‧‧‧電晶體
31c‧‧‧電晶體
31d‧‧‧電晶體
32a‧‧‧反相器
32b‧‧‧反相器
32c‧‧‧反相器
32d‧‧‧反相器
34‧‧‧電晶體
35a‧‧‧電晶體
35b‧‧‧電晶體
36‧‧‧電晶體
38‧‧‧電晶體
BLi ‧‧‧共通之位元線
D、D線段‧‧‧資料讀取線
M1‧‧‧寫入電晶體
M1ij ‧‧‧寫入電晶體
M2‧‧‧讀取電晶體
M2ij ‧‧‧讀取電晶體之閘極電極。
MC‧‧‧記憶單元
MCij ‧‧‧i行j列之記憶單元
MCij+1 ‧‧‧i行j+1列之記憶單元
NBLRi ‧‧‧節點
RBLi ‧‧‧讀取位元線
RWLi ‧‧‧讀取字元線
SAbi ‧‧‧感測放大器
SAi ‧‧‧感測放大器
TMF‧‧‧臨限值調變膜
VD ‧‧‧電位
VPC ‧‧‧控制電壓
Vpi ‧‧‧控制電壓
VRj ‧‧‧控制電壓
VSA ‧‧‧控制電壓
VSAi ‧‧‧電位
VSBLi ‧‧‧控制電壓
VSPi ‧‧‧控制電壓
Vwj ‧‧‧控制電壓
WBLi ‧‧‧寫入位元線
WE‧‧‧寫入啟動信號
WWLj ‧‧‧寫入字元線
圖1係顯示第1實施形態之記憶單元之構成之圖。
圖2係顯示第1實施形態之記憶單元之電路圖。
圖3係顯示第1實施形態之變化例之記憶單元之電路圖。
圖4係顯示第1實施形態之讀取電晶體之構成之剖面圖。
圖5係顯示第1實施形態之讀取電晶體之第1具體例之剖面圖。
圖6係顯示第1實施形態之讀取電晶體之第2具體例之剖面圖。
圖7係顯示第1實施形態之讀取電晶體之第3具體例之剖面圖。
圖8係說明臨限值調變膜包含氮化膜之情形之特徵之圖。
圖9係顯示第1實施例之記憶體之電路圖。
圖10係顯示第2實施例之記憶體之電路圖。
圖11係顯示第3實施例之記憶體之電路圖。
圖12係說明第3實施例之記憶體之刷新動作之波形圖。
圖13係顯示第4實施例之記憶體之電路圖。
圖14係顯示第5實施例之記憶體之電路圖。
圖15係說明第5實施例之記憶體刷新動作之波形圖。
圖16係顯示第6實施例之記憶體之電路圖。
圖17係顯示第6實施例之記憶體之刷新動作之波形圖。
圖18係顯示第7實施例之記憶體之電路圖。
M1‧‧‧寫入電晶體
M2‧‧‧讀取電晶體
MC‧‧‧記憶單元
TMF‧‧‧臨限值調變膜

Claims (9)

  1. 一種半導體裝置，其特徵為具備：第1電晶體，其閘極連接於第1佈線，且第1源極/汲極中之一者連接於第2佈線；及第2電晶體，其具備：包含閘極絕緣膜、閘極電極，及設置於前述閘極絕緣膜與前述閘極電極之間之調變臨限值之臨限值調變膜之閘極結構，及第2源極/汲極，且前述閘極電極連接於前述第1電晶體之前述第1源極/汲極中之另一者，前述第2源極/汲極中之一者連接於第3佈線，前述第2源極/汲極中之另一者連接於第4佈線；且前述臨限值調變膜包含氮化膜，前述氮化膜有3nm以上之膜厚。
  2. 如請求項1之半導體裝置，其中前述第2佈線與前述第4佈線為相同之佈線。
  3. 如請求項1之半導體裝置，其中前述臨限值調變膜具備捕獲電荷之捕陷膜。
  4. 如請求項3之半導體裝置，其中前述臨限值調變膜在與前述閘極電極之界面具備防止電荷流出之阻擋絕緣膜。
  5. 如請求項1之半導體裝置，其中進一步包含連接於前述第2佈線及前述第4佈線、檢測前述第2電晶體為導通狀態或斷開狀態之感測放大器。
  6. 如請求項5之半導體裝置，其中前述感測放大器具備串聯連接之複數個反相器。
  7. 如請求項6之半導體裝置，其中前述感測放大器之最終 段之反相器之電源電壓大於前述感測放大器之初段之反相器之電源電壓。
  8. 如請求項5之半導體裝置，其中前述感測放大器具備交叉耦合連接有至少2個反相器之閂鎖電路。
  9. 如請求項5之半導體裝置，其中具備將前述第2佈線及前述第4佈線中至少一者預充電之預充電電路。
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