JP2013073954A - 半導体装置 - Google Patents

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Abstract

【課題】頻繁なリフレッシュ動作が不要で、正常な読み出しを行うことのできる２トランジスタ型のＤＲＡＭを備えた半導体装置を提供する。
【解決手段】本実施形態の半導体装置は、ゲートが第１配線に接続され、第１ソース／ドレインの一方が第２配線に接続された第１トランジスタと、ゲート絶縁膜、ゲート電極、および前記ゲート絶縁膜と前記ゲート電極との間に設けられしきい値を変調するしきい値変調膜を有するゲート構造と、第２ソース／ドレインとを備え、前記ゲート電極が前記第１トランジスタの前記第１ソース／ドレインの他方に接続され、前記第２ソース／ドレインの一方が第３配線に接続され、前記第２ソース／ドレインの他方が第４配線に接続された第２トランジスタと、を備えている。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
本発明は半導体記憶装置に関し、特に２トランジスタ型のゲインセル構成のメモリに適用して有効な技術に関する。
高密度、高容量の半導体メモリとして、ＤＲＡＭ(Dynamic Random Access Memory)が知られている。このＤＲＡＭは、１つのトランジスタと１つのキャパシタで構成されるメモリセルを有している。このメモリセルは、ビット線（ＢＬ）と共通電位線（たとえばグランド線ＧＮＤ）との間に、ワード線ＷＬでオン／オフできるトランジスタＭとキャパシタＣとが直列に接続された構造を持ち、キャパシタに蓄えられる電荷量の違いでデータを記録する。読み出しの際は、キャパシタに蓄えられた電荷で直接ビット線の電位を変化させ、その変化をセンスアンプで増幅することにより、記憶情報が“１”であるか“０”であるかを読み出す。また、このＤＲＡＭでは、データを保持している状態（トランジスタがオフ状態）でもリーク電流でキャパシタに蓄えられた電荷が抜けていく。このため、定期的にデータの書き戻すこと、すなわち読み出した情報を書き込む動作（以下、リフレッシュ動作ともいう）を行うことが必要となる。キャパシタは記憶情報を一定の時間（リテンション時間ともいう）保持でき、かつセンスアンプが読み取れる程度にビット線の電位を変化させることができる容量を持つことが要求される。
ところが、メモリセルの微細化とともにキャパシタの面積も小さくする必要があり、この十分な容量を確保することが難しくなってきている。キャパシタの立体化や絶縁膜に高誘電体を用いるなど容量を確保するための工夫がなされてきた。しかしながら、世代が進むごとに新たな材料を開発する必要があり、スケーリングはますます困難になってきている。
そこで、キャパシタをトランジスタに置き換え、このトランジスタの制御電極に電荷を蓄える構成の、書込みトランジスタと読み出しトランジスタとを有する２トランジスタ型ＤＲＡＭが提案されている。書き込みワード線により書き込みトランジスタのオン／オフを制御し、書き込みビット線から読み出しトランジスタの制御電極に電荷を送る。読み出しの際は、読み出しビット線と読み出しワード線間に電流が流れるか否かで、メモリセルに記憶された情報が“１”であるか“０”であるかを判別する。この２トランジスタ型ＤＲＡＭはトランジスタのみで構成されており、キャパシタの新構造や新材料を探す必要が無いという点で微細化に適している。
D. Somasekhar, et al., IEEE Journal of Solid-State Circuits, Vol. 44, No. 1, Jan. 2009
しかし、この２トランジスタ型のＤＲＡＭでは、電荷を蓄えるキャパシタがトランジスタのゲートキャパシタであり容量が小さい。このため、リテンション時間が短く頻繁なリフレッシュ動作が必要となる。また、ノイズにより正常に読み出せないことがある。
本実施形態は、頻繁なリフレッシュ動作が不要で、正常な読み出しを行うことのできる２トランジスタ型のＤＲＡＭを備えた半導体装置を提供する。
本実施形態の半導体装置は、ゲートが第１配線に接続され、第１ソース／ドレインの一方が第２配線に接続された第１トランジスタと、ゲート絶縁膜、ゲート電極、および前記ゲート絶縁膜と前記ゲート電極との間に設けられしきい値を変調するしきい値変調膜を有するゲート構造と、第２ソース／ドレインとを備え、前記ゲート電極が前記第１トランジスタの前記第１ソース／ドレインの他方に接続され、前記第２ソース／ドレインの一方が第３配線に接続され、前記第２ソース／ドレインの他方が第４配線に接続された第２トランジスタと、を備えていることを特徴とする。
第１実施形態に係るメモリセルの構成を示す図。 第１実施形態に係るメモリセルを示す回路図。 第１実施形態の変形例に係るメモリセルを示す回路図。 第１実施形態に係る読み出しトランジスタの構成を示す断面図。 第１実施形態に係る読み出しトランジスタの第１具体例を示す断面図。 第１実施形態に係る読み出しトランジスタの第２具体例を示す断面図。 第１実施形態に係る読み出しトランジスタの第３具体例を示す断面図。 しきい値変調膜が窒化膜を含む場合の特徴を説明する図。 第１実施例によるメモリを示す回路図。 第２実施例によるメモリを示す回路図。 第３実施例によるメモリを示す回路図。 第３実施例のメモリのリフレッシュ動作を説明する波形図。 第４実施例によるメモリを示す回路図。 第５実施例によるメモリを示す回路図。 第５実施例のメモリのリフレッシュ動作を説明する波形図。 第６実施例によるメモリを示す回路図。 第６実施例のメモリのリフレッシュ動作を説明する波形図。 第７実施例によるメモリを示す回路図。
以下に、図面を参照して実施形態を説明する。
（第１実施形態）
第１実施形態による半導体装置を図１に示す。この実施形態の半導体装置は、２トランジスタ型ＤＲＡＭであって、少なくとも１個のメモリセルを有している。このメモリセルの構成を示す図および回路図を図１および図２にそれぞれ示す。このメモリセルＭＣは、書き込みトランジスタＭ１と、読み出しトランジスタＭ２とを有している。書き込みトランジスタＭ１は、ソース／ドレインの一方が書き込みビット線ＷＢＬに接続され、他方が読み出しトランジスタＭ２のゲートに接続され、ゲートが書き込みワード線ＷＷＬに接続されている。読み出しトランジスタＭ２は、ソース／ドレインの一方が読み出しビット線ＲＢＬに接続され、他方が読み出しワード線ＲＷＬに接続されている。そして、書き込みトランジスタＭ１は通常のＭＯＳＦＥＴであるが、読み出しトランジスタＭ２には書き込みトランジスタＭ１と異なり、しきい値変調膜（以下、ＴＭＦ(Threshold Modulate Film)ともいう）をゲート構造に備えている。
なお、第１実施形態の変形例として、図３に示すように、書き込みビット線ＷＢＬと、読み出しビット線ＲＢＬを共通のビット線ＢＬとし、このビット線ＢＬを読み出しトランジスタＭ２と書き込みトランジスタＭ１が共有したメモリセルＭＣが挙げられる。
次に、本実施形態における読み出しトランジスタＭ２のデバイス構造を図４に示す。読み出しトランジスタＭ２は半導体領域２に形成され、この半導体領域２に離間して形成され半導体領域２と反対の導電型の不純物領域からなるソース４ａおよびドレイン４ｂを有している。なお、半導体領域とは、半導体基板、ウェル領域、ＳＯＩ(Silicon On Insulator)層等を意味する。更に、ソース４ａとドレイン４ｂとの間の半導体領域２にゲート構造１０が形成されている。このゲート構造１０は、ゲート絶縁膜１２と、しきい値変調膜１４と、ゲート電極（ゲート）１６とを備えている。
しきい値変調膜１４は電荷を捕獲することのできる電荷トラップ膜（例えば、ＳｉＮ膜等）を含むか、分極を持つことができる強誘電体膜または遷移金属酸化膜（例えばＰｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）膜、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）膜、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）膜等）を含む膜で構成される。ゲート電極１６にはｎ型ポリシリコン、ｐ型のポリシリコン、または金属ゲート電極を用いることができる。このしきい値変調膜１４にゲート電極１６を介して電荷が注入されること、もしくは電界により分極を生じさせることにより、読み出しトランジスタＭ２のしきい値が変調される。しきい値変調膜１４への電荷の注入はしきい値変調膜１４と接したゲート電極を介して行うので、フラッシュメモリに比べて、書き込み電圧を低くすることができる。
しきい値変調膜１４としてＳｉＮ膜が用いられた場合の読み出しトランジスタＭ２の第１具体例を図５に示す。この第１具体例においては、ＳｉＮからなるしきい値変調膜１４との界面における整合を考慮してゲート絶縁膜１２としてＳｉＯＮ膜が用いられている。また、ゲート電極１６としては、ｎ型ポリシリコンが用いられている。
また、しきい値変調膜１４に強誘電体を用いて、分極により読み出しトランジスタＭ２のしきい値を変調させることも可能である。しきい値変調膜１４として、強誘電体であるＰＺＴ膜が用いられた場合の読み出しトランジスタＭ２の第２具体例を図６に示す。この第２具体例においては、ゲート絶縁膜１２としてＨｆＯ膜が用いられ、ゲート電極１６として白金（Ｐｔ）が用いられている。
また、しきい値変調膜１４のゲート電極１６との界面に電荷の流出を防ぐブロック絶縁膜を設けることで、よりリテンション時間を延ばすことが可能である。しきい値変調膜１４が上記電荷の流出を防ぐブロック絶縁膜を含む場合の読み出しトランジスタＭ２の第３具体例を図７に示す。この第３具体例においては、しきい値変調膜１４がＳｉＮ膜１４ａと、このＳｉＮ膜１４ａ上に設けられたＯＮＯ（Oxide-Nitride-Oxide）膜１４ｂとを有している。なお、ＯＮＯ膜とは窒化膜を酸化膜で挟んだ構成、すなわち酸化膜、窒化膜、酸化膜がこの順序で積層された積層構造を有している。そして、第３具体例においては、ＳｉＮ膜１４ａとの界面における整合を考慮してゲート絶縁膜１２としてＳｉＯＮ膜が用いられている。また、ゲート電極１６としては、ｎ型ポリシリコンが用いられている。
次に、しきい値変調膜１４として窒化膜を含む場合の特徴について、図８を参照して説明する。窒化膜を含むことによるリテンションの増幅率は、図８に示すように、窒化膜の膜厚が３ｎｍ以上から急激に立ち上がる。ここでリテンション増幅率とはしきい値変調膜を有する読み出しトランジスタのリテンション時間の、前記トランジスタと同じ等価酸化膜厚ＥＯＴ（Equivalent Oxide Thickness）を持ち、しきい値変調膜を有しない読み出しトランジスタのリテンション時間に対する増幅率である。これは、窒化膜の膜厚が３ｎｍから厚くなるにつれて、窒化膜に捕らえられる電荷量が、急激に増加するためである。したがって，本実施形態の効果を享受するためには、しきい値変調膜１４に含まれる窒化膜の膜厚が３ｎｍ以上であることが望ましい。
（第１実施例）
通常、メモリには、マトリクス状に配列された複数のメモリセルＭＣを有するセルアレイを備えている。このセルアレイは、少なくとも１本のビット線と、少なくとも１本のワード線を備えている。各ビット線および各ワード線には複数のメモリセルＭＣが接続される。そして、少なくとも１本のビット線もしくは少なくとも１本のワード線にはセンスアンプが設けられる。読み出しビット線ＲＢＬと、書き込みビット線ＷＢＬがセンスアンプＳＡに接続された第１実施形態によるメモリの第１実施例の回路図を図９に示す。図９は、第１実施例のメモリのｉ（ｉ＝１，・・・）列ｊ（ｊ＝１，・・・）行のメモリセルＭＣｉｊと、ｉ列ｊ＋１行のメモリセルＭＣｉｊ＋１を示す回路図である。各メモリセルＭＣｉｊ（ｉ＝１，・・・、ｊ＝１，・・・）の書き込みトランジスタＭ１ｉｊは、ゲートが書き込みワード線ＷＷＬｊに接続され、ソース／ドレインの一方が書き込みビット線ＷＢＬｉに接続され、ソース／ドレインの他方がメモリセルＭＣｉｊの読み出しトランジスタＭ２ｉｊのゲート電極に接続されている。各メモリセルＭＣｉｊ（ｉ＝１，・・・、ｊ＝１，・・・）の読み出しトランジスタＭ２ｉｊは、ソース／ドレインの一方が読み出しワード線ＲＷＬｊに接続され、ソース／ドレインの他方が読み出しビット線ＲＢＬｉに接続されている。すなわち、図９に示すメモリのセルアレイにおいては、書き込みビット線ＷＢＬｉにはメモリセルＭＣｉｊ、ＭＣｉｊ＋１のそれぞれの書き込みトランジスタＭ１のソース／ドレインの一方が接続される。また、読み出しビット線ＲＢＬｉにはメモリセルＭＣｉｊ、ＭＣｉｊ＋１のそれぞれの読み出しトランジスタＭ２のソース／ドレインの他方が接続される。そして、書き込みビット線ＷＢＬｉ（ｉ＝１，・・・）および読み出しビット線ＲＢＬiには、センスアンプＳＡｉが接続されている。
（第２実施例）
また、図９に示す第１実施例のメモリにおいて、読み出しビット線ＲＢＬｉ（ｉ＝１，・・・）と書き込みビット線ＷＢＬｉを共通のビット線ＢＬｉにした場合のメモリの第２実施例の回路図を図１０に示す。すなわち、図１０に示す第２実施例においは、各メモリセルＭＣｉｊ（ｉ＝１，・・・、ｊ＝１，・・・）の書き込みトランジスタＭ１ｉｊのソース／ドレインの一方と、読み出しトランジスタＭ２ｉｊのソース／ドレインの一方がビット線ＢＬｉに接続され、このビット線ＢＬｉにセンスアンプＳＡｉが接続された構成となっている。このように構成することにより、第１具体例に比べてビット線の本数を少なくすることができる。
（第３実施例）
次に、第１実施形態によるメモリの第３実施例の回路図を図１１に示し、その動作を説明する波形図を図１２に示す。なお、図１２は、読み出しからリフレッシュ動作までの印加電圧の波形図である。
この第３実施例のメモリは、第１実施例のメモリにおいて、センスアンプＳＡｉ（ｉ＝１，・・・）としてインバータチェイン型のセンスアンプを用いた構成となっている。このセンスアンプＳＡｉ（ｉ＝１，・・・）は、読み出し選択トランジスタ３０ａ、３０ｂと、２段に直列接続されたインバータ３２ａ、３２ｂと、を備えている。このセンスアンプＳＡｉ（ｉ＝１，・・・）の読み出し選択トランジスタ３０ａ、３０ｂはそれぞれ書き込みビット線ＷＢＬｉ、読み出しビット線ＲＢＬｉに接続されている。なお、読み出しトランジスタ３０ａ、３０ｂのゲートには、読み出し制御電圧ＶＳＡが印加される。
また、センスアンプＳＡｉ（ｉ＝１，・・・）においては、インバータ３２ａの出力端子が読み出し選択トランジスタ３０ａを介して書き込みビット線ＷＢＬｉに接続され、インバータ３２ｂの入力端子が読み出し選択トランジスタ３０ｂを介して読み出しビット線ＲＢＬｉに接続される。
また、読み出しビット線ＲＢＬｉ（ｉ＝１，・・・）には、トランジスタ３４のソース／ドレインの一方が接続される。このトランジスタ３４のソース／ドレインの他方は接地され、ゲートに制御電圧Ｖｐｉが印加される。
さらに、書き込みワード線ＷＷＬｊ（ｊ＝１，・・・）には、トランジスタ３６のソース／ドレインの一方が接続される。このトランジスタ３６のソース／ドレインの他方は電位ＶＤが印加され、ゲートに書き込み制御電圧ＶＷｊが印加される。
また、読み出しワード線ＲＷＬｊ（ｊ＝１，・・・）には、トランジスタ３８のソース／ドレインの一方が接続される。このトランジスタ３８のソース／ドレインの他方は電位ＶＤが印加され、ゲートに読み出し制御電圧ＶＲｊが印加される。
次に、図１２を参照して第３実施例によるメモリのリフレッシュ動作を説明する。
まず、制御電圧Ｖｐｉを「Ｈ」レベルにしてトランジスタ３４をオン状態にすることにより、読み出したい列、例えばｉ（ｉ＝１，・・・）列の読み出しビット線ＲＢＬｉの電位を開放し、接地電位にする。その後、制御電圧Ｖｐｉを「Ｌ」レベルにしてトランジスタ３４をオフ状態にする。
次に、読み出したい行、例えばｊ（ｊ＝１，・・・）行のワード線ＲＷＬｊに接続されているトランジスタ３８のゲートに印加される読み出し制御電圧ＶＲｊを「Ｈ」レベルにしてトランジスタ３８をオン状態にする。これにより、読み出したいｊ（ｊ＝１，・・・）行の読み出しワード線ＲＷＬｊの電位をＶＤまで持ち上げる。この際、メモリセルＭＣｉｊに記憶されているデータが「１」の場合、すなわち読み出しトランジスタＭ２ｉｊがオン状態の場合は、読み出しワード線ＲＷＬｊの電位が読み出しビット線ＲＢＬiに伝わり読み出しビット線ＲＢＬiの電位もＶＤとなる。
これに対して、メモリセルＭＣｉｊに記憶されているデータが「０」の場合、すなわち読み出しトランジスタＭ２ｉｊがオフ状態の場合は、読み出しワード線ＲＷＬｊの電位は読み出しビット線ＲＢＬiに伝わらず、読み出しビット線ＲＢＬiの電位は０のままである。この読み出しビット線ＲＢＬiの電位を読み出すことで、メモリセルに記録されたデータの読み出しを行うことができる。この読み出しは、センスアンプＳＡｉを作動させることにより行う。このセンスアンプＳＡｉの作動は、制御電圧ＶＳＡを「Ｈ」レベルにしてトランジスタ３０ａ、３０ｂをオン状態にする。すると、インバータチェイン３２ａ、３２ｂを介して読み出しビット線ＲＢＬｉの電位が書き込みビット線ＷＢＬｉに伝わる。この状態で、書き込みを行いたい行、例えばｊ（ｊ＝１，・・・）行の書き込み制御電圧ＶＷｊを「Ｈ」レベルにして、トランジスタ３６をオン状態にする。これにより、書き込みワード線ＷＷＬｊの電位レベルがＶＤになり、書き込みトランジスタＭ１ｉｊがオンし、書き込みビット線ＷＢＬｉの電位に応じたデータの書き込みがメモリセルＭＣｉｊに行われる。これにより、リフレッシュ動作を行うことができる。なお上記説明では、メモリセルに記憶されているデータが「０」の場合を読み出しトランジスタのオフ状態に対応させ、データを「１」の場合を読み出しトランジスタのオン状態に対応させていたが、逆に対応させてもよい。すなわち、メモリセルに記憶されているデータが「０」の場合を読み出しトランジスタのオン状態に対応させ、データ「１」の場合を読み出しトランジスタのオフ状態に対応させてもよい。
また、メモリセルへの書き込みまたは読み出し動作は、上記説明リフレッシュ動作の書き込み動作および読み出し動作と同様にして行う。書き込みの際は、読み出されたデータにかかわらず書込み回路から書き込みたいデータを入力することで可能となる。なお、読み出されたデータＤＯＵＴはインバータ３２ｂの入力端子から外部に出力される。
（第４実施例）
次に、第４実施例によるメモリを図１３に示す。この第４実施例のメモリは、図１１に示す第３実施例のメモリにおいて、後段のインバータ３２ａの電源電圧Ｖｄｄｆを前段のインバータ３２ｂの電源電圧Ｖｄｄｉより大きくした構成となっている。この第４実施例においては、書き込みビット線ＷＢＬｉの電圧を高くすることでき、より多くの電荷を貯めることが可能となる。
（第５実施例）
次に、第５実施例によるメモリを図１４に示す。この第５実施例のメモリは、図１１に示す第３実施例のメモリにおいて、トランジスタ３４の代わりにトランジスタ３５ａ、３５ｂを設け、センスアンプＳＡｉ（ｉ＝１，・・・）の代わりに、センスアンプＳＡａｉを設けた構成となっている。
トランジスタ３５ａはソース／ドレインの一方が書き込みビット線ＷＢＬｉに接続され、ソース／ドレインの他方に電位ＶＤ／２が印加され、ゲートに制御電圧ＶＰＣを受ける。また、トランジスタ３５ｂはソース／ドレインの一方が読み出しビット線ＲＢＬｉに接続され、ソース／ドレインの他方に電位ＶＤが印加され、ゲートに制御電圧ＶＰＣを受ける。
センスアンプＳＡａｉ（ｉ＝１，・・・）は、トランジスタ３０ｃ、３０ｄと、クロスカップル接続されたインバータ３２ｃ、３２ｄからなるラッチ回路と、を備えている。トランジスタ３０ｃはソース／ドレインの一方に電位ＶＤが印加され、ソース／ドレインの他方がインバータ３２ｃおよび３２ｄの電源端子に接続され、ゲートに制御電圧ＶＳＡが印加される。トランジスタ３０ｄはソース／ドレインの一方がインバータ３２ｃおよび３２ｄの電源端子に接続され、ソース／ドレインの他方が接地され、ゲートに制御電圧ＶＳＡが印加される。
また、インバータ３２ｃの入力端子およびインバータ３２ｄの出力端子が読み出しビット線ＲＢＬｉに接続され、インバータ３２ｃの出力端子およびインバータ３２ｄの入力端子が書き込みビット線ＷＢＬｉに接続される。
なお、図１４において、Ｄ、Ｄバーはデータ読み出し線を表し、書き込み回路とデータ読み出し線Ｄ、Ｄバーは排他的に接続される。すなわち、読み出す時は書き込みイネーブル信号ＷＥが「Ｌ」レベルとなり書き込み回路は遮断される。また、書き込みの時はデータ線Ｄ、Ｄバーが遮断される。
このように構成された第５実施例のメモリにおいて、図１５に示すシーケンスで電圧を印加することで、選択されたメモリ素子のリフレッシュ動作が可能となる。はじめに電位ＶＰＣを「Ｈ」とすることで読み出しビット線ＲＢＬｉをＶＤに、書き込みビット線ＷＢＬｉをＶＤ／２にプリチャージする。次に電位ＶＲｊを「Ｈ」とすることで、メモリセルＭＣｉｊに記憶されているデータが「０」の場合、読み出しビット線ＲＢＬｉの電位は保持される。記憶されているデータが「１」の場合は読み出しワード線ＲＷＬｊを介して電荷が抜け、読み出しビット線ＲＢＬｉの電位は０となる。その後、電位ＶＳＡｉを「Ｈ」とすることでセンスアンプの電源をつなぎ、読み出しビット線のデータをラッチする。書き込みビット線ＷＢＬｉはメモリセルＭＣｉｊに記憶されているデータが「１」であった場合は「Ｈ」に、「０」であった場合は「Ｌ」となる。最後に電位ＶＷｊを「Ｈ」としてメモリセルＭＣｉｊに書き込むことでリフレッシュが完了となる。データの読み出しはクロスカップルしたインバータの２つの出力端子Ｄ、Ｄバーから読み出すことができる。また、書き込みの際は読み出したデータに関係なく、書込み回路より所望のデータを入力することで可能となる。なお、上記説明ではプリチャージの電位としてＶＤとＶＤ／２のペアを用いているが、記憶されたデータが「１」の場合にビット線間の電位差が逆転し、センスアンプで差を増幅できればどのような電圧、例えばＶＤ／２とＶＤ／４のペアなどでも良い。
この第５実施例では、読み出しビット線ＲＢＬｉの電圧と書き込みビット線ＷＢＬｉの電圧の差をセンスすることでデータの読み出しを行っている。直接ビットラインを充電し、かつインバータを駆動する必要のある第３実施例に比べて、センスアンプが値“１”を読み取る時間が短くなり、読み出し速度が向上する。
（第６実施例）
次に、第６実施例によるメモリを図１６に示す。この第６実施例のメモリは、図１１に示す第３実施例のメモリにおいて、トランジスタ３４を削除するとともに、センスアンプＳＡｉをセンスアンプＳＡｂｉに置き換えた構成となっている。
センスアンプＳＡｂｉは、トランジスタ３１ａ、３１ｂ、３１ｃ、３１ｄと、インバータ３２ｃ、３２ｄからなるラッチ回路と、を備えている。トランジスタ３１ａは、ソース／ドレインの一方が読み出しビット線ＲＢＬｉに接続され、ソース／ドレインの他方がノードＮＢＬＲｉに接続され、ゲートに制御電圧ＶＳＢＬｉを受ける。トランジスタ３１ｂは、ソース／ドレインの一方が書き込みビット線ＷＢＬｉに接続され、ソース／ドレインの他方がインバータ３２ｃの出力端子に接続され、ゲートにセンスアンプ制御電圧ＶＳＡを受ける。トランジスタ３１ｃは、ソース／ドレインの一方がインバータ３２ｄの出力端子に接続され、ソース／ドレインの他方がノードＮＢＬＲｉに接続され、ゲートにセンスアンプ制御電圧ＶＳＡを受ける。トランジスタ３１ｄは、ソース／ドレインの一方がノードＮＢＬＲｉに接続され、ソース／ドレインの他方に電位ＶＤが印加され、ゲートに制御電圧ＶＳＰｉを受ける。
このように構成された第６実施例のメモリにおいて、図１７に示すシーケンスで電圧を印加することで、選択されたメモリセルのリフレッシュ動作が可能となる。このシーケンスにおいては、まず、制御電圧ＶＳＰｉおよび制御電圧ＶＳＢＬｉを「Ｈ」レベルにしてトランジスタ３１ａ、３１ｄをオン状態にする。すると、読み出しビット線ＲＢＬｉの巨大な寄生容量が充電され、読み出しビット線ＲＢＬｉの電位が上昇する。トランジスタ３１ａ、３１ｄをオフ状態にした後、電位ＶＲｊを「Ｈ」レベルにする。メモリセルＭＣｉｊに保持されたデータが“０”の場合は読み出しトランジスタＭ２ｉｊはオフの状態であり、読み出しビット線ＲＢＬｉの電位は保持される。保持されたデータが“１”の場合は読み出しトランジスタＭ２ｉｊはオンの状態であり、読み出しビット線ＲＢＬｉの電位が降下する。その後、再度ノードＮＢＬＲｉの寄生容量を充電し、トランジスタ３１ａをオン状態にし、読み出しビット線ＲＢＬｉと接続させる。このノードＮＢＬＲの寄生容量は読み出しビット線ＲＢＬｉの寄生容量に比べ小さく、ノードＮＢＬＲｉの電位は読み出しビット線ＲＢＬｉの電位が高ければ変わらず、低ければ大きく低下する。その後、電位ＶＳＡを「Ｈ」レベルにしてセンスアンプＳＡｂｉを駆動しノードＮＢＬＲｉの電位を読み取る。先にデータの情報を読み出しビット線ＲＢＬｉの巨大な容量の電位に変換し、そこに接続されたノードＮＢＬＲの小さな寄生容量を用いて電圧を読むことで、ノイズに強い読み出し方法を実現することができる。
データの読み出しはインバータ３２ｄの入出力端子から読むことが可能となる。また、読み出したデータにかかわらず、書込み回路からデータを入力することで行うことが可能となる。
（第７実施例）
次に、第７実施例によるメモリを図１８に示す。この第７実施例のメモリは、図１６に示す第６実施例のメモリにおいて、プリチャージ用のトランジスタ３５ｂを新たに設けるとともに、センスアンプＳＡｂｉをセンスアンプＳＡｃｉに置き換えた構成となっている。このセンスアンプＳＡｃｉは、センスアンプＳＡｂｉからプリチャージ用のトランジスタ３１ａ、３１ｄを削除した構成となっている。したがって、第６実施例のメモリに比べて、各列に対して１個のプリチャージ用にトランジスタを削除した構成となっている。このように、第７実施例においては、読み出しビット線ＲＢＬｉとセンスアンプＳＡｃｉのラッチ回路との間のトランジスタを一つ減らすことができ、その間の抵抗を減らすことが可能となる。
なお、第７実施例においては、トランジスタ３１ｂのソース／ドレインの一方は読み出しビット線ＲＢＬｉに接続される。また、トランジスタ３５ｂは、ソース／ドレインの一方が読み出しビット線ＲＢＬｉに接続され、ソース／ドレインの他方に電位ＶＤが印加され、ゲートに制御電圧ＶＳＰｉが印加される。
以上説明したように、本実施形態および各実施例によれば、
１）リテンション時間の伸張
２）読み出し速度の向上
３）低消費電力化
４）ノイズ耐性の向上
を得ることができる。すなわち、頻繁なリフレッシュ動作が不要で、正常な読み出しを行うことのできる半導体装置を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
２ 半導体領域
４ａ ソース
４ｂ ドレイン
５ チャネル
１０ ゲート構造
１２ ゲート絶縁膜
１４ しきい値変調膜
１４ａ 窒化膜
１４ｂ ＯＮＯ膜
１６ ゲート電極
３０ａ、３０ｂ、３０ｃ、３０ｄ トランジスタ
３１ａ、３１ｂ、３１ｃ、３１ｄ トランジスタ
３２ａ、３２ｂ、３２ｃ、３２ｄ インバータ
３４ トランジスタ
３５ａ、３５ｂ トランジスタ
３６ トランジスタ
３８ トランジスタ
ＢＬ ビット線
ＭＣ メモリセル
Ｍ１ 書き込みトランジスタ
Ｍ２ 読み出しトランジスタ
ＷＢＬ 書き込みビット線
ＲＢＬ 読み出しビット線
ＷＷＬ 書き込みワード線
ＲＷＬ 読み出しワード線
ＴＭＦ しきい値変調膜

Claims (10)

  1. ゲートが第１配線に接続され、第１ソース／ドレインの一方が第２配線に接続された第１トランジスタと、
    ゲート絶縁膜、ゲート電極、および前記ゲート絶縁膜と前記ゲート電極との間に設けられしきい値を変調するしきい値変調膜を有するゲート構造と、第２ソース／ドレインとを備え、前記ゲート電極が前記第１トランジスタの前記第１ソース／ドレインの他方に接続され、前記第２ソース／ドレインの一方が第３配線に接続され、前記第２ソース／ドレインの他方が第４配線に接続された第２トランジスタと、
    を備えていることを特徴とする半導体装置。
  2. 前記第２配線と前記第４配線は同一の配線であることを特徴とする請求項１記載の半導体装置。
  3. 前記しきい値変調膜は、電荷を捕獲するトラップ膜を備えていることを特徴とする請求項１または２記載の半導体装置。
  4. 前記しきい値変調膜は、前記ゲート電極との界面に電荷の流出を防止するブロック絶縁膜を備えていることを特徴とする請求項３記載の半導体装置。
  5. 前記しきい値変調膜は、強誘電体膜または遷移金属酸化膜を備えていることを特徴とする請求項１または２記載の半導体装置。
  6. 前記第２配線および前記第４配線に接続され、前記第２トランジスタがオン状態であるかまたはオフ状態であるかを検出するセンスアンプを更に備えていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記センスアンプは、直列に接続された複数のインバータを備えていることを特徴とする請求項６記載の半導体装置。
  8. 前記センスアンプの最終段のインバータの電源電圧が前記センスアンプの初段のインバータの電源電圧よりも大きいことを特徴とする請求項７記載の半導体装置。
  9. 前記センスアンプは、少なくとも２つのインバータがクロスカップル接続されたラッチ回路を備えていることを特徴とする請求項６記載の半導体装置。
  10. 前記第２配線および前記第４配線の少なくとも一方をプリチャージするプリチャージ回路を備えていることを特徴とする請求項６乃至９のいずれかに記載の半導体装置。
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