JP2019502255A - 電子エントロピー・メモリデバイス - Google Patents
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Abstract
Description
本願は、米国特許仮出願第62/252216号の出願日2015年11月6日を優先日とする優先権を主張し、この米国特許仮出願はその全文を参照することによって本明細書に含める。
本発明は、電子エントロピー・メモリデバイス、及びこのデバイスを作製及び使用する方法に関するものである。
コンピュータ装置が使用する論理メモリデバイスのような電子エントロピー・メモリデバイス、及びこうしたデバイスを使用する方法の実施形態を開示する。開示するメモリデバイスの実施形態は、1つ以上の電子エントロピー蓄積デバイス(EESD)を含み、デジタル・フォーマットの情報の、長期の不揮発性の記憶用、あるいは短期の揮発性の保持用のROM及び/またはRAMメモリデバイスとして使用することができる。開示するメモリデバイスは、トランジスタを含まないか、従来のROM及びRAMメモリデバイスよりも大幅に少数のトランジスタを含むことが有利である。
以下の用語及び略語の説明は、本発明をより良く説明し、本発明の実施に当たり通常の当業者を誘導するために提供する。本明細書中に用いる「具える」は「含む」ことを意味し、単数形は、特に明示的断りのない限り複数を参照することを含む。「または」は、特に明示的断りのない限り、提示する代案要素のうちの単一要素、あるいは1つ以上の要素の組合せを参照する。
多数のメモリ型デバイスは容量性セルから構成され、この(セルの)コンデンサは、少荷電状態、無荷電状態、またはより高荷電状態の「電荷」を蓄積し、より高い電圧は、より低い電圧のより低荷電状態とは異なる論理状態を指定する。これらのデバイスは周知であり、非常に多数の刊行物がその構成を示している。1つのこうしたデバイスはDRAM(ダイナミック・ランダムアクセスメモリ)であり、容易に入手可能な最も高密度のメモリデバイスである。DRAMデバイスは、その単純な構成により、シリコン微細加工技術を用いて作製することができる。DRAMデバイスは、電荷を蓄積するコンデンサ、及びコンデンサの電極からセンシング電子回路及び出力論理回路への切り換えを行うためのトランジスタを利用する。
1)各メモリセルが、一般に1つまたは2つの電荷の状態を含むコンデンサで構成される;
2)各メモリセルは、当該セルに関連する少なくとも1つのトランジスタを有する;
3)コンデンサ上の電荷を適切に読み出すためには、各メモリセルを1秒当たり複数回再充電しなければならない;
4)各メモリセルはシリコンで構成される。
従来技術では、コンデンサの電極に隣接した種々の名前の層内に蓄積されたエネルギーは回収可能でないものと仮定していた。換言すれば、溶液中を通って移動することができるイオンを有する溶液と接触している平坦な電極に電位を印加すると、その(電極の)表面へのイオンの移動が生じる。一旦、電極の十分近くに来ると、イオンを定位置に縛り付ける強い静電力により、イオンは表面で不動にされるものと仮定する。溶媒分子との衝突のエネルギーは、これらのイオンを変位させるには不十分である。この表面から電位を取り去れば、これらのイオンは拡散する様式で自由に動き回る。なお、電極表面から電位を取り去れば、結果的な電極の最寄りの電気二重層の崩壊は、不動にされたイオンのエネルギーの放出を可能にし、これにより、エネルギーは熱のように完全に放出されないが、その代わりに、電極は崩壊する電界によって生成されるエネルギーを吸収して、電位及び電流をその導体内に生成することができることは興味深い。この効果が、電気二重層コンデンサ(electrical double layer capacitor)内のエネルギー蓄積の基になる。
エネルギーが放出されると、このプロセスの逆を生じさせることができる。こうした様式で振る舞う誘電体材料は「エントロピー」材料と称される、というのは、外部電界の印加が誘電体材料内の変化を誘発するからである。
本明細書中に開示する電子エントロピー・メモリデバイスの実施形態を作製する種々の方法が存在する。メモリデバイスを作製する通常の当業者が理解するように、好適な製造のルートは、少なくとも部分的に、性能対コストの考慮に基づいて選択することができる。
1)製造用の基板を選定する。適切な材料は、プラスチック材料または二酸化シリコンのような他の非導電性表面であるが、それらに限定されない。
2)基板の一方の面をフォトレジスト材料でパターン化して、多数の平行な平板ストリップを整列させる。
3)次に、表面全体を金属化する。
4)フォトレジストを(溶解させるかエッチングで取り除いて)除去して、平行な導体ストリップのパターンを残す。一部の実施形態では、ストリップ間の間隔は0.05μmが代表的であり、ストリップ自体は50nm〜50μmの幅である。
5)溶解させることができる随意的なフォトレジスト材料を平行な金属ストリップ上に堆積させて、50〜20,000nmの代表的な厚さを有する平坦な表面を作製する。
6)次に、この表面を金属化して、最初の導体ストリップに直交して整列する平行な導体ストリップのパターンを作製する。
7)フォトレジスト材料を格子間の空間から実質的に除去して、交差する2組の平行な金属ストリップの交点にギャップを設ける。
8)随意的なステップとして、金属の三次元グリッドを、p−キシリレンの蒸気に晒して、プラレン(登録商標)ポリマー(ポリ−p−キシリレン)コーティングまたは他の代わりのコーティングを形成する。一部の実施形態では、自己集合分子によるグリッドの前処理を実行して漏洩を低減する。自己集合単層(SAM:self-assembling monolayer)の使用は、それ自体が、あるいはポリ−p−キシリレンの付加に先立つ前駆体処理として、パリレン・コーティング(真空蒸着)の技術に精通した当業者に知られている。好適な自己集合単層は、トリエトキシビニルシラン、3−(トリメトキシシリル)プロピルメタクリレート、またはヘキサデシルトリメトキシシランから用意することができる。
9)フォトレジスト材料の除去によって、ある量の誘電体材料を交点のギャップ内に配置する。
一実施形態では、電子エントロピー・メモリデバイスを再充電サイクルなしで使用する。ある電圧レベルを特定のメモリセルに書き込む期間中に、EESDの誘電体上への電界の印加が、誘電体材料の誘電率の変化を誘発する。この誘電率の変化は電圧の関数である。その結果、デバイス全体が、正確な電圧レベルを必要としなくても、メモリ記憶デバイスとして機能する。特定セルの電圧レベルが消散することがあり得る場合(この消散は非常に長い時間、例えば>3秒になり得る)、誘電体材料の誘電率はクーロン(静)電荷の「パルス」の利用によってまだ測定することができる。誘電体が所定電圧レベルまで充電されたならば、電極(即ち、EESDに接続された選択線及びデータ線)にある電荷が排出されても、誘電体の誘電率は、電界がまだ存在した場合に誘電体が有したであろう電圧(電界)と一致するレベルに留まる。誘電体のこうしたヒステリシス特性は、所定のセルに至る小電流値のパルス時に、このメモリセルにおける電圧レベルの変化を判定するために有利である。次に、このクーロンパルスは、誘電体の誘電率に比例する残留電圧の小さい変化を誘発し、この変化は、以下に説明するように、EESDの静電容量に正比例する。
Q=C×V 式1
Q+dQ=C×V’ 式2
ここに、V’はコンデンサの両極間の新たな電位である。式1を式2から減じることによって、静電容量Cは、電荷及び電位の変化の関数として次式のように測定することができる:
Q+dQ−Q=CV’−CV 式3
dQ=C×(V’−V) 式4
Claims (20)
- 電子エントロピー蓄積デバイス(EESD)のアレイと、
前記EESDの行を選択するための、行の形に配列された複数のアドレス線と、
前記EESDの列を選択するための、列の形に配列された複数のデータ線とを具えたメモリデバイスであって、
前記EESDの各々が、3.9よりも大きい相対誘電率を有する誘電体材料を含み、前記EESDの各々が前記メモリデバイス内の記憶素子であり、
前記EESDの各々が、当該EESDの一方の側に接続された前記アドレス線と、当該EESDの反対側に接続された前記データ線との間に順に結合されている、メモリデバイス。 - 前記データ線が前記アドレス線と交差する交点の各々に空間的分離が存在し、前記アドレス線と前記データ線との間に順に結合された前記EESDが、前記空間的分離の各々を占める、請求項1に記載のメモリデバイス。
- 前記誘電体材料が複数のポリマー分子を含む、請求項1または2に記載のメモリデバイス。
- 前記ポリマー分子が、タンパク質、ポリ(p−キシリレン)、アクリル酸ポリマー、メタクリル酸ポリマー、ポリエチレングリコール、ウレタンポリマー、エポキシポリマー、シリコーンポリマー、テルペノイドポリマー、天然樹脂ポリマー、ポリイソシアン酸塩、またはこれらの組合せを含む、請求項3に記載のメモリデバイス。
- 前記誘電体材料が無機塩をさらに含む、請求項3または4に記載のメモリデバイス。
- 前記誘電体材料が誘電率増加物質をさらに含み、該誘電率増加物質は、Y、Ni、Sm、Sc、Tb、Yb、La、Te、Ti、Zr、Ge、Mg、Pb、Hf、Cu、Ta、Nb、Bi、またはこれらの組合せを含み、該誘電率増加物質は前記誘電体材料の全体にわたって均等に分布する、請求項5に記載のメモリデバイス。
- 前記複数のアドレス線及び/または前記複数のデータ線の各々が、電気絶縁された金属、炭化ポリマー、導電性カーボン、または導電性ポリマーを含む、請求項1〜6のいずれかに記載のメモリデバイス。
- 前記メモリデバイスがトランジスタを含まないか、あるいは、
前記メモリデバイスが1つ以上のトランジスタを含み、前記メモリデバイスにおける該トランジスタ対前記EESDの比率が1未満である、請求項1〜7のいずれかに記載のメモリデバイス。 - 前記EESDの各々が、当該EESDに結合された前記アドレス線と前記データ線との間に印加される電圧によって決まる論理状態を有する、請求項1〜8のいずれかに記載のメモリデバイス。
- 前記EESDが固有静電容量を有し、前記電圧が該固有静電容量を変更し、随意的に、前記印加される電圧を取り去った際に、前記EESDの前記固有静電容量が不変のままである、請求項9に記載のメモリデバイス。
- (i) 前記EESDが2〜4096通りの論理状態を有し、または、
(ii) 前記EESDが0.00001〜10000μm3の体積を有し、または、
(iii) 前記EESDが0.01kb/cm3〜1024TB/cm3の範囲内の密度を有し、または、
(iv) (i)、(ii)、(iii)の任意の組合せである、
請求項9または10に記載のメモリデバイス。 - 前記複数のアドレス線または前記複数のデータ線が、シリコン以外の基板上に配置されている、請求項1〜11のいずれかに記載のメモリデバイス。
- 層構造を有し、該層構造が、
行の形に配列された前記複数のアドレス線を含む第1層と、
列の形に配列された前記複数のデータ線を含む第2層と、
前記EESDのアレイと、
前記第2層の前記データ線と交差する行の形に配列された前記アドレス線の第3層と、
前記EESDの第2アレイとを具え、
前記第2層の前記データ線が前記第1層の前記アドレス線と交差する交点の各々に第1の空間的分離が存在し、
前記アレイの前記EESDが前記第1の空間的分離内に配置され、前記EESDの各々が、当該EESDの一方の側に接続された前記第1層の前記アドレス線と、当該EESDの反対側に接続された前記第2層の前記データ線との間に順に結合され、
前記第3層の前記アドレス線が前記第2層の前記データ線と交差する交点の各々に、第2の空間的分離が存在し、
前記第2アレイの前記EESDの各々が前記メモリデバイスの記憶素子であり、前記第2アレイの前記EESDが前記第2の空間的分離内に配置され、前記第2アレイの前記EESDの各々が、当該EESDの一方の側に接続された前記第2層の電極形の前記データ線と、当該EESDの反対側に接続された前記第3層の前記アドレス線との間に順に結合されている、
請求項1に記載のメモリデバイス。 - 前記第3層の前記アドレス線と交差する列の形に配列された前記データ線の第4層と、
前記EESDの第3アレイとをさらに具え、
前記第4層の前記データ線が前記第3層の前記アドレス線と交差する交点の各々に第3の空間的分離が存在し、
前記第3アレイの前記EESDの各々が前記メモリデバイス内の記憶素子であり、前記第3アレイの前記EESDが前記第3の空間的分離内に配置され、前記第3アレイの前記EESDの各々が、当該EESDの一方の側に接続された前記第3層の前記アドレス線と、当該EESDの他方の側に接続された前記第4層の前記データ線との間に順に結合されている、
請求項13に記載のメモリデバイス。 - メモリデバイスをリフレッシュする方法であって、
エントロピー・エネルギー蓄積デバイス(EESD)のアレイを用意するステップであって、該EESDの各々が前記メモリデバイスの記憶素子であるステップと、
前記アレイ内の前記EESDを電圧V1まで充電するステップであって、前記電圧V1が、少なくとも部分的に、時間と共に漏洩することによって放電するステップと、
その後に、前記EESDの静電容量Cを測定するステップと、
前記静電容量Cに基づいて、前記電圧V1を測定するステップと、
前記EESDを前記電圧V1まで再充電するステップと
を含む方法。 - 前記静電容量Cが前記電圧V1と相関があり、前記電圧V1が漏洩により放電する間に、前記電圧V1が実質的に不変のままである、請求項15に記載の方法。
- 前記EESDの前記静電容量Cを測定するステップが、
前記EESDの電圧Vを読み取るステップと、
摂動電荷dQを前記EESDに加えるステップであって、該摂動電荷dQは、前記静電容量Cの変化を誘発せずに前記電圧Vの変化を誘発するのに十分な大きさを有するステップと、
その後に前記EESDの電圧V’を読み取るステップと、
前記静電容量Cを測定するステップであって、C=dQ/(V’−V)であるステップと
を含む、請求項15または16に記載の方法。 - 前記摂動電荷dQが、時間と共に漏洩することによる放電の大きさにおよそ等しい大きさを有するか、あるいは、
前記摂動電荷dQが、1×10-15クーロン〜1×10-2クーロンの範囲内の大きさを有する、
請求項17に記載の方法。 - 漏洩の前に初期の前記電圧V1を測定するステップが、前記EESDの前記静電容量Cを、前記EESDの充電状態及び放電状態における所定の静電容量値と比較し、これにより前記静電容量Cを前記電圧V1に関係付けるステップを含む、請求項15〜18のいずれかに記載の方法。
- 前記EESDを前記電圧V1まで再充電するステップが、
前記EESDを前記電圧V1まで再充電するのに十分な電圧V2を選択するステップと、
前記選択した電圧V2を前記EESDに書き込み、これにより前記EESDを前記電圧V1まで再充電するステップと
を含む、請求項15〜19のいずれかに記載の方法。
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