KR20180081102A - 일렉트로엔트로픽 메모리 디바이스 - Google Patents

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KR20180081102A
KR20180081102A KR1020187015891A KR20187015891A KR20180081102A KR 20180081102 A KR20180081102 A KR 20180081102A KR 1020187015891 A KR1020187015891 A KR 1020187015891A KR 20187015891 A KR20187015891 A KR 20187015891A KR 20180081102 A KR20180081102 A KR 20180081102A
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eesds
capacitance
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KR1020187015891A
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데이비드 레지널드 카버
션 클러디어스 홀
체이스 코비 앤드레폰트
션 윌리엄 레이놀즈
제이미 헤이즈 깁스
브래드포드 웨슬리 풀퍼
Original Assignee
카버 싸이언티픽, 아이엔씨.
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Abstract

일렉트로엔트로픽 저장 디바이스들 (EESDs)의 어레이를 포함하는 일렉트로엔트로픽 메모리 디바이스, 그리고 일렉트로엔트로픽 메모리 디바이스를 만들고 사용하는 방법들의 실시예들이 개시된다. 상기 메모리 디바이스는 상기 EESD들의 로우 (row)를 선택하기 위해 로우들로 배치된 복수의 어드레스 라인들 그리고 상기 EESD들의 컬럼 (column)를 선택하기 위해 컬럼들로 배치된 복수의 데이터 라인들을 포함하며, 여기에서 각 EESD는 EESD의 한 측면에 연결된 어드레스 라인 및 EESD의 반대편 측면에 연결된 데이터 라인 사이에 직렬로 연결된다. 상기 메모리 디바이스는 어드레스 라인들, 데이터 라인들, 및 EESD들의 다중 레이어들을 가진 스택된 구조를 가질 수 있다. 상기 개시된 일렉트로엔트로픽 메모리 디바이스들은 ROM 모드 및 RAM 모드에서 작동할 수 있다. 상기 개시된 일렉트로엔트로픽 메모리 디바이스들 내 EESD들은 2-4096개 로직 상태들을 가질 수 있으며 그리고/또는 0.01 kb/cm3 부터 1024 TB/cm3 까지의 밀도를 가질 수 있다.

Description

일렉트로엔트로픽 메모리 디바이스
관련된 출원에 대한 상호 참조
본원은 2015년 11월 6일에 출원된 미국 임시 출원 No. 62/252,216의 이전의 출원일에 대한 이익을 향유하며, 이 출원은 그 전체가 참조로서 편입된다.
기술분야
본 출원 개시는 일렉트로엔트로픽 (electroentropic) 메모리 디바이스 및 그 디바이스를 마킹하여 사용하는 방법의 실시예들에 관련된다.
마이크로일렉트로닉스 및 관련된 기술들의 분야는 새로운 제품들을 위한 빠르게 확장하며 혁신적인 과학기술 시장이다. 50년을 넘는 진보들은 50년 전의 미래학자들에 의해서도 거의 상상되지 않았던 제품들에서의 주목할만한 업적들에 불을 붙였다. 이 시장들에서 그 제품들의 빠른 진전의 일부는 컴퓨터들 및 다른 로직 디바이스들을 위한 마이크로일렉트로닉스에서의 믿을 수 없는 발전들의 업적이다. 이 컴퓨터들 및 로직 디바이스들에서, 첫째의 컴포넌트는 프로그램들을 실행시키고 데이터를 저장하기 위한 메모리 디바이스이다.
오늘날 컴퓨터들에서 사용되는 데이터 메모리 디바이스들에는 "비-휘발성" 메모리 디바이스 및 "휘발성" 메모리 디바이스라는 두 가지 일반적인 유형들이 존재한다. 비-휘발성 메모리 디바이스는 읽기-전용 메모리 (ROM), 삭제가능 프로그래머블 ROM (EPROM), 및 전기적으로 삭제가능한 프로그래머블 ROM (EEPROM)을 포함한다. "비-휘발성" 메모리는 디바이스로의 전력이 제거될 때에도 자신의 데이터 콘텐트들을 잃지 않는 디바이스의 특성으로부터 자신의 이름이 유래한다. 랜덤 액세스 메모리 (DRAM) 및 정적 랜덤-액세스 메모리 (SRAM)과 같은 휘발성 메모리 디바이스는 디바이스들로의 전력이 제거될 때에 데이터 콘텐트들이 빠르게 없어진다는 점에서 상이하다. RAM 디바이스들은 빠른 재반복 및 데이터 수용 (읽기 및 쓰기)이라는 자신들의 능력으로 인해 사용된다. RAM 및 ROM 메모리 디바이스들의 현재 상태는 그런 디바이스들 내 저장된 정보로의 신속한 액세스가 빠를 수 있도록 한다 (즉, 20 ns 미만). 그러나, 통상적인 메모리 디바이스들은 데이터 보존을 제어하고 빠른 에너지 상태 스위칭을 용이하게 하기 위해 트랜지스터들의 복잡한 시스템이 필요하다는 것을 경험한다.
RAM 디바이스들의 주요한 불리함은 칩의 메모리 셀들 내 저장된 데이터는 전력이 제고될 때에 없어진다는 것이다. 다른 불리함은 RAM 디바이스들은 자신들의 ROM 상대들에 비교하면 상대적으로 비싸다는 것이다. 또 다른 불리함은 더 높은 밀도의 데이터 저장을 얻기 위해 RAM 메모리 디바이스들의 크기가 줄어들면, 높은 신뢰성으로 제조되고 사용되기 위한 디바이스들의 능력이 줄어든다는 것이다. 그래서, 증가된 데이터 저장에 대한 필요성, 단위 데이터 당 줄어든 가격, 증가된 신뢰성, 및 비-휘발성 저장은 개선이 필요한 중요한 특성들이다.
본 발명은 상기와 같은 특성들을 가지는 일렉트로엔트로픽 메모리 디바이스를 제공하려고 한다.
일렉트로엔트로픽 메모리 디바이스의 실시예들은 (i) 일렉트로엔트로픽 (electroentropic) 저장 디바이스들 (EESDs)의 어레이로, 각 EESD는 유전체 재료를 포함하며, 각 EESD는 상기 메모리 디바이스 내 저장 요소인, EESD들의 어레이; (ii) 상기 EESD들의 로우 (row)를 선택하기 위해 로우들로 배치된 복수의 어드레스 라인들; 그리고 (iii) 상기 EESD들의 컬럼 (column)를 선택하기 위해 컬럼들로 배치된 복수의 데이터 라인들을 포함하여, 여기에서 각 EESD는 EESD의 한 측면에 연결된 어드레스 라인 및 EESD의 반대편 측면에 연결된 데이터 라인 사이에 직렬로 연결된다. 데이터 라인이 어드레이스 라인과 교차하는 각 교차점에 공간적 분리가 존재하며, 그리고 그 공간적 분리들 각각은 어드레스 라인과 데이터 라인 사이에 직렬로 결합된 EESD가 점유한다. 유리하게는, 상기 메모리 디바이스는 트랜지스터들을 포함하지 않을 수 있다. 대안으로, 상기 메모리 디바이스는 1 미만의 트랜지스터 대 EESD 비율을 가질 수 있다.
몇몇의 실시예들에서, 상기 유전체 재료는 복수의 폴리머 분자들을 포함한다. 상기 유전체 재료는 복수의 폴리머 분자들을 더 포함할 수 있다. 특정 실시예들에서, 상기 유전체 재료는 유전률 증가 재료를 더 포함하며, 이는 상기 재료 전체에 걸쳐서 실질적으로 균일하게 분포된다. 몇몇의 실시예들에서, 상기 복수의 어드레스 라인들 및/또는 상기 복수의 데이터 라인들 각각은 전기적으로 절연된 금속, 탄화 폴리머, 전도성 탄소, 또는 전기적 전도성 폴리머를 포함한다.
상기 실시예들 중 어느 하나 또는 모두에서, 각 EESD는 EESD가 연결된 어드레스 라인 및 데이터 라인 사이에 인가된 전압에 의해 결정되는 로직 상태를 가진다. 몇몇의 실시예들에서, 상기 전압은 EESD의 고유 커패시턴스를 변경한다. 상기 실시예들 중 어느 하나 또는 모두에서, EESD는 2-4096개 로직 상태들, 0.00001-10000 μm3의 부피, 그리고/또는 cm3 당 0.01 kb 부터 1024 TB 까지 범위의 밀도를 가질 수 있다.
여기에서 개시된 엘렉트로엔트로픽 메모리 디바이스의 몇몇의 실시예들은 레이어 구조를 가지며, 그 레이어 구조는 (i) 로우들로 배치된 전극들의 제1 레이어; (ii) 컬럼들로 배치된 전극들의 제2 레이어로, 상기 제2 레이어의 전극이 상기 제1 레이어의 전극과 교차하는 각 교차점에 제1 공간적 분리들이 존재하는, 제2 레이어; (iii) EESD들의 제1 어레이로, 그 제1 어레이의 EESD들은 상기 제1 공간 분리들에 위치하며 그리고 각 EESD는 그 EESD의 한 측면에 연결된 상기 제1 레이어의 전극 및 그 EESD의 반대편 측면에 연결된 상기 제2 레이어의 전극 사이에 직렬로 결합된, EESD들의 어레이; (iv) 전극들의 상기 제2 레이어와 교차하여 로우들로 배치된 전극들의 제3 레이어로, 상기 제3 레이어의 전극이 상기 제2 레이어의 전극과 교차하는 각 교차점에 제2 공간적 분리들이 존재하는, 제3 레이어; 그리고 (v) EESD들의 제2 어레이로, 이 제2 어레이의 EESD들은 상기 제2 공간 분리들 내에 위치하며, 그리고 상기 제2 어레이의 각 EESD는 그 EESD의 한 측면에 연결된 상기 제2 레이어의 전극 및 그 EESD의 반대편 측면에 연결된 상기 제3 레이어의 전극 사이에 직렬로 결합된, EESD들의 제2 어레이를 포함한다. 몇몇의 실시예들에서, 상기 메모리 디바이스는 추가 레이어들을 포함한다. 예를 들면, 상기 메모리 디바이스는 전극들의 상기 제3 레이어와 교차하여 컬럼들로 배치된 전극들의 제4 레이어로, 상기 제4 레이어의 전극이 상기 제3 레이어의 전극과 교차하는 각 교차점에 제3 공간적 분리들이 존재하는, 제4 레이어; 그리고 EESD들의 제3 어레이로, 이 제3 어레이의 각 EESD는 상기 메모리 디바이스 내 저장 요소이며, 이 제3 어레이의 EESD들은 상기 제3 공간 분리들 내에 위치하며, 그리고 상기 제3 어레이의 각 EESD는 그 EESD의 한 측면에 연결된 상기 제3 레이어의 전극 및 그 EESD의 반대편 측면에 연결된 상기 제4 레이어의 전극 사이에 직렬로 결합된, EESD들의 제3 어레이를 더 포함할 수 있다. 추가 레이어들이 원하는대로 추가될 수 있다.
일렉트로엔트로픽 메모리 디바이스를 리프레시하는 방법의 실시예들은 (i) 일렉트로엔트로픽 저장 디바이스들 (EESDs)의 어레이를 제공하는 단계로, 각 EESD는 상기 메모리 디바이스 내 저장 요소인, 제공 단계; (ii) 상기 어레이 내 EESD를 전압 V1까지 충전하는 단계로, 상기 전압 V1은 적어도 부분적으로 시간에 따른 누설로 인해서 방전하는, 충전 단계; (iii) 이어서 상기 EESD의 커패시턴스 C를 결정하는 단계; (iv) 그 커패시턴스 C에 기반하여 상기 전압 V1을 판별하는 단계; 그리고 상기 EESD를 전압 V1까지 재충전하는 단계를 포함한다. 몇몇의 실시예들에서, 상기 커패시턴스 C는 상기 전압 V1과 상관하며 그리고 상기 커패시턴스 C는 누설로 인해서 전압 V1이 방전될 때에도 실질적으로 변하지 않고 유지된다.
상기 실시예들 중 어느 하나 또는 모두에서, 상기 ESSD의 커패시턴스 C를 결정하는 단계는: (a) EESD의 전압 V를 읽는 단계; (b) 상기 EESD에 교란 (perturb) 전하 dQ를 인가하는 단계로, 상기 교란 전하 dQ는 커패시턴스 C에서의 변화를 유발하지 않으면서 전압 V에서의 변화를 유발하기에 충분한 크기를 가진, 인가 단계; (c) 이어서 상기 EESD의 전압 V'를 읽는 단계; 그리고 (d) 상기 커패시턴스 C를 결정하는 단계를 포함할 수 있으며, 여기에서 C = dQ/(V'-V)이다. 일 실시예에서, 상기 교란 전하 dQ는 시간에 따른 누설로 인한 방전의 크기와 대략적으로 동일한 크기를 가진다. 상기 방전의 크기는 EESD의 충전 용량의 0.1-50%일 수 있다. 독립적인 실시예에서, 상기 교란 전하 dQ는 1 x 10-15 쿨롱 내지 1 x 10-3 쿨롱 범위 내의 크기를 가진다.
상기 실시예들 중 어느 하나 또는 모두에서, 누설 이전의 초기 전압 V1을 판별하는 단계는 상기 EESD의 커패시턴스 C를 충전된 상태 및 충전되지 않은 상태에서 상기 EESD에 대해 미리 정해진 커패시턴스 값들과 비교하고, 그럼으로써 상기 캐피시턴스 C를 상기 전압 V1에 상관시키는 단계를 포함할 수 있다. 상기 실시예들 중 어느 하나 또는 모두에서, 상기 EESD를 전압 V1까지 재충전하는 단계는 상기 EESD를 전압 V1까지 재충전시키기에 충분한 전압 V2를 선택하는 단계; 그리고 그 선택된 전압 V2를 상기 EESD에 쓰며, 그럼으로써 상기 EESD를 전압 V1까지 재충전하는 단계를 포함할 수 있다.
본 발명의 전술한 그리고 다른 목적들, 특징들 및 유리함들은 동반 도면들을 참조하여 진행하는 다음의 상세한 설명으로부터 더욱 명백해질 것이다.
본 발명의 효과는 본 명세서의 해당되는 부분들에 개별적으로 명시되어 있다.
도 1은 커패시터들 및 트랜지스터들을 포함한 통상적인 동적 랜덤 액세스 메모리 디바이스의 개략적인 도면이다.
도 2는 일렉트로엔트로픽 메모리 디바이스의 일 실시예의 개략적인 도면이다.
도 3은 본원에서 개시된 어드레스 라인들, 읽기 라인들, 및 일렉트로엔트로픽 저장 디바이스 (electroentropic storage device (EESD))를 포함하는 단일-레이어 용량성 그리드의 예시적인 배열의 투시 모습이다.
도 4는 상호연결 평면들에 연결된 단일-레이어 용량성 그리드의 예시적인 배열의 투시 모습이다.
도 5는 상호연결 평면들에 연결된 단일-레이어 용량성 그리드의 다른 예시적인 배열의 투시 모습이다.
도 6은 예시적인 다중-레이어 용량성 그리드의 측면 모습이다.
도 7은 교정된 전압 대 시간의 그래프로, 본원에서 개시된 일렉트로엔트로픽 저장 디바이스의 자기-방전의 낮은 레이트를 도시한다. EESD는 1V로 충전되었으며, 시각 0에서 접속이 끊겼고, 그리고 EESD 양단의 전압 (VC)은 20초동안 측정되었다.
도 8은 일렉트로엔트로픽 메모리 디바이스 내 EESD의 커패시턴스를 결정하고 그 메모리 디바이스를 리플레시하는 한 방법을 도시한 흐름도이다.
도 9는 ROM 모드에서 일렉트로엔트로픽 메모리 디바이스를 독출하는 한 방법을 도시한 흐름도이다.
도 10은 RAM 모드에서 일렉트로엔트로픽 메모리 디바이스를 독출하고 쓰는 한 방법을 도시한 흐름도이다.
도 11은 EESD의 로직 상태 또는 레벨을 판별하기에 유용한 비교기 어레이의 개략적인 도면이다.
도 12는 로직 레벨 대 전압의 그래프로, EESD가 8개 로직 레벨들을 가지는 경우의 실시예에 대해 EESD의 VEESD 및 로직 레벨 사이의 관계를 도시한다.
계산 디바이스들에 의해 사용되는 논리 메모리 디바이스들과 같은 일렉트로엔트로픽 메모리 디바이스들 및 그런 디바이스들을 사용하는 방법들의 실시예들이 개시된다. 개시된 메모리 디바이스들의 실시예들은 하나 이상의 일렉트로엔트로픽 저장 디바이스들 (electroentropic storage devices (EESDs))을 포함하며, 그리고 정보를 디지털 포맷으로 길게 비-휘발성으로 저장하기 위해 또는 짧게 휘발성으로 유지하기 위해 ROM 및/또는 RAM 메모리 디바이스들로서 사용될 수 있다. 유리하게는, 상기 개시된 메모리 디바이스들은 어떤 트랜지스터도 포함하지 않거나 또는 통상적인 ROM 및 RAM 메모리 디바이스들보다 실질적으로 더 적은 트랜지스터들을 포함한다.
I. 정의
용어들 및 약자들에 대한 다음의 설명들은 본 발명 개시를 더 잘 설명하고 본 발명 개시의 실시예 있어서 본 발명이 속한 기술 분야에서의 통상의 지식을 가진 자들을 더 잘 안내하기 위해 제공된다. 여기에서 사용되는 "포함한다"는 "함께 포함한다"는 것을 의미하며 그리고 단수의 모습들인 "한" 또는 "하나" 또는 "상기"는 문맥상 분명하게 다른 것을 지시하지 않는다면 복수의 언급을 포함한다. 문맥상 분명하게 다른 것을 지시하지 않는다면, "또는"의 용어는 선언된 대안의 요소들의 단일의 요소 또는 둘 이상의 요소들의 조합을 언급하는 것이다.
다르게 설명되지 않는다면, 본원에서 사용된 모든 기술적인 그리고 과학적인 용어들은 본 발명 개시가 속한 기술 분야에서의 통상의 지식을 가진 자에게 일반적으로 이해되는 것과 동일한 의미를 가진다. 비록 본원에서 설명된 것들과 유사하거나 동등한 방법들 및 재료들이 본 발명 개시의 실행이나 시험에서 사용될 수 있지만, 적합한 방법들 및 재료들이 아래에서 설명된다. 그 재료들, 방법들 및 예들은 단지 예시적일 뿐이며 제한하는 것을 의도하지 않는다. 본 발명 개시의 다른 특징들은 다음의 상세한 설명 및 청구항들로부터 명백하다.
다르게 지시되지 않는다면, 본 명세서 또는 청구항들에 사용되는 컴포넌트들, 전압, 온도, 시간 등의 양을 표현하는 모든 수치들은 "약"이라는 용어에 의해 수정되는 것으로 이해되어야 한다. 따라서, 묵시적으로 또는 명시적으로 다르게 지시되지 않는다면, 제시된 수치적인 파라미터들은 본 발명에서의 통상적인 지식을 가진 자들에게 알려진 표준의 시험 조건들/방법들 하에서의 탐지의 한계들 및/또는 추구된 소망된 특성들에 종속할 수 있을 근사치들이다. 실시예들이 설명된 종래 기술과 직접적으로 그리고 명시적으로 구별될 때에, 그 실시예 수치들은 "약"이라는 단어가 명시되지 않는다면 근사치들이 아니다.
본 발명 개시의 다양한 실시예들 검토를 용이하게 하기 위해서, 특정 용어들에 대한 다음의 설명들이 제공된다:
어드레스 라인: 본원에서 사용되는 "어드레스 라인"의 용어는 에너지 저장 디바이스들의 로우 (row)를 선택하기 위해 사용된 전극 또는 선택 라인을 언급하는 것이다.
커패시턴스: 전기적인 전하를 저장하기 위한 몸체의 능력. 커패시턴스는
Figure pct00001
로 정의되며, 여기에서 Q는 전하 (클롱)이며 V는 전위 (볼트)이다. 커패시턴스는 패컷으로 보통 표현되며, 여기에서 1F = 1C/1V 이다.
셀: 여기에서 사용되는 "셀"의 용어는 어드레스 라인, 데이터 라인, EESD, 그리고 존재한다면 절연 레이어를 언급하는 것이다.
데이터 라인: 여기에서 사용되는 "데이터 라인"의 용어는 에너지 저장 디바이스들의 컬럼 (column)에 연결되어 그 에너지 저장 디바이스들을 읽거나 그 에너지 저장 디바이스들에 쓰기 위해 사용되는 전극 또는 읽기/쓰기 라인을 언급하는 것이다.
디멀티플렉서: 하나의 입력 및 하나보다 많은 출력을 가지는 회로. 여기에서 사용되는 디멀티플렉서는 어드레스 입력 신호를 수신하고 그리고 그 신호가 송신되는 라인 ("어드레스 라인")을 선택한다.
유전체 (dielectric) 재료: 인가된 전기장에 의해 분극될 수 있는 전기 절연체.
DRAM: 다이렉트 랜덤-액세스 메모리 (Dynamic random-access memory).
EESD: 일렉트로엔트로픽 저장 디바이스 (electroentropic storage device) 또는 엔트로픽 에너지 저장 디바이스 (entropic energy storage device). 여기에서 사용되는 EESD의 용어는 용량성-유사한 디바이스를 언급하는 것이며, 여기에서 상기 유전체 재료가 아래에서 정의되는 엔트로픽 재료이다.
전기적 절연 재료 또는 절연체: 절연체는 자유롭게 흐르지 않는 내부 전하들을 가지는 재료이며, 그러므로 상기 재료는 전류를 거의 또는 전혀 전도하지 않는다. 여기에서 사용되듯이 완전한 절연체들이 존재하지 않는다는 것을 인정하면, "전기적 절연 재료"의 용어는 주로 절연성인 재료, 즉, 커패시터로서의 보통의 사용 동안에 그 재료를 통해 인가된 전기장을 초과하는 임계 브레이크다운 필드 (threshold breakdown field)를 가지며, 그래서 보통의 사용 동안에 전기적인 브레이크다운을 회피하게 하는 재료를 언급하는 것이다.
엔트로픽 재료 (Entropic material): 에너지가 그 재료의 엔트로픽 변화들을 통해서 저장되는 재료. 몇몇의 예들에서, 엔트로픽 변화들은 전기적 수단에 의해 구동되며, 그리고 그 재료는 일렉트로엔트로픽 (electroentropic™) 재료로 언급된다. 다른 예들에서, 엔트로픽 변화들은 자기장들에 의해 구동되며, 그리고 그 재료는 마그네토액트로픽 (magnetoentropic™) 재료로 언급된다. 엔트로픽 변화들은 재료 내 폴리머들의 분자내 운동 및/또는 하전 또는 극성 분자종들 ( molecular species)의 분자간 운동과 같은 원자, 분자, 세컨더리, 및/또는 3차 구조 변화들을 포함한다. 개시된 엔트로픽 재료들의 실시예들은 복수의 폴리머 분자들, 특히, 하나 이상의 극성 작용기 (polar functional group)들 및/또는 이온화 작용기들을 포함하는 폴리머 분자들을 포함한다.
절연성 또는 비전도성 레이어/코팅: 여기에서 사용되는 "절연성 레이어", "절연성 코팅", "비전도성 레이어" 및 "비전도성 코팅"의 용어들은 옴 (Ohm) 전도성 관점에서 전기적으로 절연성인 재료의 레이어 또는 코팅을 언급하는 것이며, 즉, 상기 재료는 1 × 10-1 S/m (Siemens per meter) 미만의 옴 전도성을 가진다.
라인/전극: 여기에서 사용되는 "라인" 및 "전극"의 용어들은 전기적 전도체 (예를 들면, 금속)를 언급하기 위해 또는 전기적 전도체 및 그 전기적 전도체의 표면 상의 비전도성 재료를 포함하는 "혼성" 전극을 언급하기 위해 교환하여 사용된다. 예시적인 전극들은 금속, 전기적 절연성 금속, 탄화 폴리머들, 전도성 탄소, 및 전기적 전도성 폴리머들을 포함한다.
멀티플렉서: (예를 들면, 읽기 라인으로부터의) 여러 입력 신호들 중 하나를 선택하고 그 신호를 단일의 출력단으로 송신하는 회로.
파릴렌 (Parylene): Puralene™ 폴리머 (Carver Scientific, Inc.)로도 알려진 폴리머화 p-크실릴렌 (p-xylylene), 또는 폴리머 치환 p-크실릴렌. 폴리 (p-크실릴렌)은 다음의 식을 충족시킨다:
Figure pct00002
.
유전률 (Permittivity): 본원에서 사용되는 "유전률"의 용어는 재료가 극성화되어 자신의 공간 볼륨의 "유전 상수 (dielectric constant)"가 진공의 유전 상수보다 더 큰 값으로 변하는 재료의 능력을 언급한다. 재료의 상대 유전률은 다음의 식에서 보이는 것처럼 자신의 정적인 유전 상수를 진공의 유전 상수로 나눈 측정치이다.
Figure pct00003
여기에서: er = 상대 유전률, es = 측정된 유전률, 그리고 eo = 진공의 전기 유전률 (8.8542 × 10-12 F/m). 진공은 1의 상대 유전률을 가진며, 물은 (20 °C에서) 80.1의 상대 유전률을 가지며 유기 코팅은 보통 3 - 8의 유전률을 가진다. 일반적으로 "고 유전률"의 용어를 말하는 것은 적어도 3.3의 상대 유전률을 가지는 재료를 언급한다. 여기에서 사용되는 "고 유전률"의 용어는 전기장 내 투입 (immersion)과 같은 유전률 향상 기술을 이용하여 적어도 10% 향상된 유전률을 가지는 재료를 또한 언급하는 것이다.
교란 전하 (Perturbing charge): 일렉트로엔트로픽 에너지 디바이스에 인가된 전하로, 그 전하는 디바이스의 커패시턴스를 변화시키지 않으면서 그 디바이스의 전압에서의 변화를 초래하는 유효 크기를 가진다.
극성 (Polar): "극성"의 용어는 합성물, 또는 합성물 내 작용기 (functional group)를 언급하는 것이며, 이 경우 전자들은 원자들 사이에서 균등하게 공유되지 않으며, 즉, 양전하들 및 음전하들의 영역들은 적어도 부분적으로 영구적으로 분리된다.
폴리머/폴리머 분자 (Polymer/polymeric molecule): 화학적 반응, 즉, 중합 반응을 통해서 형성된 반복적인 구조 단위들 (예를 들면, 단량체들)을 가진 분자.
ROM: 읽기-전용 메모리 (ROM: Read-only memory).
II. 메모리 디바이스
많은 메모리-유형 디바이스들은 용량성 셀들로부터 구축되며, 여기에서 커패시터는 작은 전하, 무전하, 또는 더 높은 전하 상태의 "전하"를 저장하며, 이 경우에 더 높은 전압은 더 작은 전압의 더 낮은 충전 상태와는 상이한 로직 상태를 나타낸다. 이 디바이스들은 잘 알려져 있으며 많은 공개 자료들은 그 디바이스들의 구성을 보여준다. 그런 한 디바이스는 DRAM (Dynamic Random Access Memory)이며, 이것은 쉽게 이용가능한 가장 밀도가 높은 메모리 디바이스이다. DRAM 디바이스들의 간단한 구성으로 인해서, DRAM 디바이스들은 실리콘 마이크로-제조 기술들을 이용하여 만들어질 수 있다. 그 기술들은 전하를 저장하는 커패시터 및 커패시터의 전극을 감지 전극들 및 출력 로직 회로들로 스위치하는 것을 제공하기 위해 트랜지스터를 활용한다.
도 1에서 보이듯이, 용량성 소자들 (100)의 매트릭스는 로우 (row) 및 컬럼 (column)으로 형성되어 감지된다. 어드레스 라인들 또는 전극들 (102)은 용량성 소자들 (100)의 로우를 선택하며, 데이터 라인들 또는 전극들 (103)은 용량성 소자 (100)의 컬럼을 선택한다. 상기 메모리 디바이스는 멀티플렉서 (104), 감지 증폭기들 (105), 래치 (106), 데이터 입력 (107), 데이터 출력 (108), 클록 (109), 어드레스 입력 (110), 로우 어드레스 디멀티플렉서 (111), 읽기 라인들 (112), 및 쓰기라인들 (113)을 더 포함한다. 도 1의 현저한 특징은 각 메모리 셀 또는 용량성 소자 (100)에 인접한 트랜지스터 구동기 (101)의 존재이다. 상기 용량성 소자 (100)는 기능하기 위해서 자기 자신의 개별 트랜지스터 구동기 (101)를 필요로 한다. 그래서, 도 1의 메모리 디바이스는 1:1의 트랜지스터들 대 커패시터들의 비율을 가진다. 트랜지스터 구동기 (101)는 상기 용량성 메모리 (100)의 전극들 중 한 전극의 래치 (106)로의 연결을 제공한다. 이것은 정보가 상기 메모리에 써지는 것을 가능하게 한다. 멀티플렉서 (104)를 자신의 대안의 위치로 스위치하는 것은 로우 어드레스 디멀티플렉서 (111)에 의해 선택된 메모리 위치를 읽는 것을 가능하게 한다.
커패시터들 및 스위치들의 이 복합한 어레이는 메모리 크기를 증가시키고 메모리의 비트 당 가격을 줄이기 위해서 여러 번 재현되었다. 그러나, 도 1의 메모리 디바이스는 여러 제한들을 경험한다:
1) 각 메모리 셀은 보통 하나 또는 두 상태의 전하들을 포함하는 커패시터로 구성된다;
2) 각 메모리 셀은 그 메모리 셀과 연관된 적어도 하나의 트랜지스터를 가진다;
3) 각 메모리 셀은 커패시터 상의 전하가 적절하게 읽혀지도록 하기 위해 초 당 여러 번 재충전되어야 한다;
4) 각 메모리 셀은 실리콘으로 구축된다.
도 2는 본원에서 개시된 상이한 메모리 디바이스의 일 실시예를 도시한다. 도 2의 메모리 디바이스는 복수의 일렉트로엔트로픽 저장 디바이스들 (EESDs) (200), EESD들 (200)의 로우를 선택하기 위해 로우들로 배치된 복수의 어드레스 라인들이나 전극들 (202), EESD들 (200)의 컬럼을 선택하기 위해 컬럼들로 배치된 복수의 데이터 라인들이나 전극들 (203), 멀티플렉서 (204), 감지 증폭기들 (205), 래치 (206), 데이터 입력 (207), 데이터 출력 (208), 클록 (209), 어드레스 입력 (210), 로우 어드레서 디멀티플렉서 (211), 읽기 라인들 (212), 및 쓰기 라인들 (213)을 포함한다.
도 1의 메모리 디바이스와 도 2의 메모리 디바이스 사이의 주요한 차이들은 영역 A 내 각 메모리 저장 커패시터와 연관된 트랜지스터들을 삭제하고, 그리고 상기 커패시터가 일렉트로엔트로픽 저장 디바이스 (EESD)로 변경되었다는 것이다. 상기 개시된 일렉트로엔트로픽 메모리 디바이스의 실시예들은 1:1보다 작은 트랜지스터 대 EESD 비율을 가진다. 몇몇의 실시예들에서, 일렉트로엔트로픽 메모리 디바이스는 EESD들의 각 로우 및/또는 각 컬럼과 연관된 단일의 트랜지스터를 가질 수 있다. 어떤 실시예들에서, 일렉트로엔트로픽 메모리 디바이스는 EESD들과 연관된 어떤 트랜지스터들도 가지지 않는다.
다른 주요한 차이는, 트랜지스터들 삭제로 인해서 영역 A는 실리콘 또는 다른 비싼 트랜지스터 기판들로 만들어질 필요가 없다는 것이다. 영역 A는, 예를 들면, 플라스틱이나 다른 비전도성 재료로 만들어질 수 있다. 상기 설비의 세 번째 이점은 용량성 소자들의 완전한 어레이가 서로의 제일 위에 "스택 (stack)"될 수 있는 능력이다. 충전 및 방전 프로세스 동안에 생성되는 열이 없으며 그리고 실질적인 누설 전류가 없기 때문에, 이 어레이들은 실질적으로 어떤 제한도 없이 서로의 제일 위에 스택될 수 있다. 그 어레이의 높이가 베이스 레이어와 정렬되기 어렵게 될 때에 실제의 제한에 도달한다. 로우 및 컬럼의 금속성 레이어들의 부착에서의 정렬불량은 그 후에 문제가 될 수 있다.
상기 개시된 일렉트로엔트로픽 메모리 디바이스들의 실시예들은 (i) EESD들의 어레이로, 각 EESD는 유전체 재료를 포함하며, 여기에서 각 EESD는 메모리 디바이스 내 저장 소자인, EESD들의 어레이, (ii) 상기 EESD들의 로우를 선택하기 위해 로우들로 배치된 복수의 어드레스 라인들 또는 전극들, 그리고 (iii) 상기 EESD들의 컬럼을 선택하기 위해 컬럼들로 배치된 복수의 데이터 라인들 또는 전극들을 포함하며, 여기에서 각 EESD는 EESD의 한 측면에 연결된 어드레스 라인 그리고 EESD의 반대 측면에 연결된 데이터 라인 사이에 직렬로 결합된다. 몇몇의 실시예들에서, 각 EESD는 3.9 (실리콘 이산화물의 상대 유전률)보다 더 큰 상대 유전률을 가지는 유전체 재료를 포함한다. 각 교차점에 공간적인 분리가 존재하며, 그 교차점에서 데이터 라인은 어드레스 라인과 교차하며, 그리고 상기 공간적인 교차점들 각각은 어드레스 라인 및 데이터 라인 사이에 직렬로 결합된 EESD에 의해 점유된다. 각 전극 (어드레스 라인 또는 데이터 라인)은 직사각형, 원형, 난형 (ovoid) 횡단면 프로파일과 같은 소망되는 교차-섹션을 가질 수 있다.
몇몇의 실시예들에서, 상기 복수의 어드레스 라인들 및/또는 상기 복수의 데이터 라인들 각각은 전기적 절연 재료, 탄화 폴리머 (carbonized polymer), 또는 전기적 전도성 폴리머를 포함한다. 전기적 절연 재료는 자가조립형 (self-assembled) 단일분자막, 폴리(p-크실릴렌) (poly(p-xylylene)), 또는 그것들의 조합으로 코팅될 수 있다. 몇몇의 실시예들에서, 상기 어드레스 라인들 및/또는 데이터 라인들은 비-실리콘 기판 상에 배치된다.
개시된 메모리 디바이스들의 몇몇의 실시예들은 트랜지스터를 포함하지 않는다. 어떤 실시예들에서, 상기 메모리 디바이스는 하나 또는 그보다 많은 트랜지스터들을 포함할 수 있으며, 그리고 상기 메모리 디바이스는 1보다 작은 트랜지스터 대 EESD 비율을 가진다. 예를 들면, EESD들의 각 로우 또는 컬럼에 대해 하나의 트랜지스터가 있을 수 있다.
EESD는 용량성 에너지 저장 디바이스이다. 커패시터들은 전기 에너지 저장 디바이스들이다. 에너지 저장의 맥락 내에서, 이 디바이스들은 중량 및 부피 기반 둘 모두로 에너지를 저장하기 위한 실질적인 능력을 가진다. 에너지 저장 디바이스의 70% 미만의 비활성 부분들에 의한 희석을 이용하여, 전기 에너지 저장은 0.01 내지 200 Wh/kg 그리고 0.02 내지 400 J/cm3 범위에 있을 수 있다. 커패시터 마운팅의 기계적인 요구사항들에 친숙한 자들에게 알려진 것처럼 패키징은 이 에너지 저장 값들의 범위를 실질적으로 줄어들게 한다. 아래에서 설명되듯이, EESD는 메모리 디바이스로서 기능할 수 있다.
각 EESD는 그 EESD가 결합된 어드레스 라인 및 데이터 라인 사이에 인가된 전압에 의해 결정된 로직 상태를 가진다. EESD는 비극성화된 상태 또는 시작 상태 (예를 들면, 전기장 또는 자기장의 영향 하에서의 제조 이후의 EESD의 상태)로 처음에 제조되었을 때에 "고유 커패시턴스 (intrinsic capacitance)"를 가지며, 이는 인가된 전압에 의해 수정될 수 있다. 몇몇의 실시예들에서, 유전체의 고유 커패시턴스는, 인가된 전압이 커패시터를 충전하기 위해 사용되고 그 후에 제거될 때에 변하지 않는다. 다른 실시예들에서, 인가된 전압이 커패시터를 충전하기 위해 사용되고 그 후에 제거될 때에 유전체의 "고유 커패시턴스"는 수정된다.
아래에서 더 설명되듯이, EESD는 2 - 4096개의 로직 상태를 가질 수 있다. 몇몇의 실시예들에서, 각 EESD는 0.00001-10000 μm3 범위 내의 부피를 가진다. 어떤 실시예들에서, 각 EESD는 cm3 당 0.01 kb 부터 1024 TB 까지 범위 내의 밀도를 가진다.
도 3은 여기에서 개시된 메모리 디바이스에 대한 단일-레이어 용량성 그리드 (300)의 일 실시예의 투시도이다. 복수의 어드레스 라인들 또는 전극들 (301)이 평행 로우들로 배치되며, 그리고 복수의 데이터 라인들 또는 전극들 (302)이 평행 컬럼들로 배치되며, 여기에서 상기 컬럼들은 상기 로우들에 수직이다. 상기 어드레스 라인들 (301) 및 데이터 라인들 (302)은 100 nm 부터 60 μm 까지처럼 25 nm 내지 60 μm의 간격 a, b를 각자 독립적으로 가질 수 있다. 각 주소 라인 및 데이터 라인은 50 nm 부터 50 μm 까지와 같이 20 nm 내지 50 μm 까지의 범위 내인 폭을 가질 수 있다. 인접한 어드레스 라인들 또는 인접한 데이터 라인들 사이의 간격은 보통 0.05 μm이다. 복수의 EESD들 (304)이 어드레스 라인들 (301) 및 데이터 라인들 (302)의 교차점들 (303)에서의 간극들 (305) 내에 배치되며, 상기 간극들 (305)은 높이 d를 가진다. 몇몇의 실시예들에서, 상기 높이 d는 2 nm 내지 1 mm 범위 내에 존재한다. 각 EESD에 연결된 두 전극들 또는 라인들이 존재한다. 상기 용량성 그리드 (300)는 반도체 제조 산업 분야에서 통상의 지식을 가진 자들에게 알려진 다양한 방법들에 의해 제어 전극들로 라우팅되기 위해 상호접속 평면에 연결될 수 있다. 그런 한 방법이 도 4에 도시된다.
도 4는 본원에서 개시된 메모리 디바이스에 대한 단일-레이어 용량성 그리드 (400)의 실시예의 투시도이다. 비전도성 기판들 또는 평면들 (401, 402)은 복수의 어드레스 라인들 또는 전극들 그리고 데이터 라인들 또는 전극들 (404)을 각각 지지한다. 복수의 EESD들 (405)이 데이터 라인들 (403) 및 어드레스 라인들 (404)의 교차점들에서의 간극들에 위치한다. 상기 비전도성 기판들 (401, 402)은 패턴형성된 전도성 소자들 또는 트레이스들 (406, 407)을 포함하며, 이것들은 EESD들 (405)의 로직 상태들을 읽고 쓰기 위한 감지 소자들 또는 다른 컨디셔닝 전자부품들로 이끌 수 있다. 몇몇의 실시예들에서, 상기 비전도성 기판들 (401, 402)은 실리콘 웨이퍼 재료들 또는 다른 비전도성 재료들 (예를 들면, 플라스틱이나 세라믹)이다. 주소 라인 또는 전극 (403)은 전기적인 접속을 형성하기 위해 기판 (402) 내 전도성 홀 (408)에 연결될 수 있다. 전극 (404)은 와이어 본드 (410)를 경유하여 전도성 패드 (409)에 연결될 수 있다. 이 어셈블리는 전자 제조 기술 분야에서 숙달된 자들에게 알려져 있다. 이 전도성 트레이스들 (406, 407)의 다수의 로우들 및 컬럼들은 그 후에 기판들 (401, 402) 상으로 추가 방식으로 (스택되어) 어셈블되어, 메모리 소자들의 3차원적인 어레이를 만든다.
도 5는 본원에서 개시된 복수의 EESD들 (505)을 포함하는 메모리 디바이스의 단일-레이어 전도성 그리드 (500)의 일 실시예의 투시도이다. 도 5에서, 전극들 (503, 504)의 컬럼들 및 로우들의 상호접속들은 수직으로 마운트된 접속 평면들 (501, 502)를 통한다. 상기 평면으로의 접속들은 평면들 (501, 502) 내의 본드들 (510)이나 전도성 홀들 (508)을 통한다. 상기 디바이스의 로적 부분들을 라우팅하는 것은 그 후에 전도성 트레이스들 (506, 507)을 통해 구현될 수 있다. 전도성 패드들 (508) 및 와이어 본드들 (510)이 도시된다.
도 6은 본원에서 개시된 메모리 디바이스를 위한 예시적인 다중-레이어 용량성 그리드 (600)의 측면 모습이다. 라인들 또는 전극들 (601, 602, 603, 604, 605, 606, 607)은 성능 및/또는 제조 관점에서 소망되는 횡단면 프로파일 (예를 들면, 직사각형, 삼각형, 원형, 난형)을 가질 수 있다. EESD들, 예를 들면, 참조번호 608, 609의 EESD들은 라인들 또는 전극들의 로우들 및 컬럼들이 교차하는 곳인 교차점들에서의 간극들에 위치한다. 도 6의 실시예에서, 주어진 라인 또는 전극과 접촉하는 두 상이한 EESD들로부터의 두 유전체 재료들이 존재한다 (즉, 참조번호 605의 전극은 EESD들 (608 및 609)과 접촉한다). 그래서, 두 EESD들은 인접한 레이어들 내 단일의 데이터 라인/전극 및 어드레스 라인들/전극들의 활성화로부터 한번에 독립적으로 극성화될 수 있다. 예를 들면, 데이터 라인 (605)은 어드레스 라인들 (604 및 606)을 이용하여 EESD들 (608 및 609)을 읽거나 그 EESD들에 쓸 수 있다. 이것은 전극 그리드를 위해 필요한 전극들의 개수에서의 감소 및 증가된 쓰기 속도를 허용한다. 단일-레이어 용량성 그리드는 라인들 또는 전극들의 2개 레이어들을 가진다. 그러나, 스택된, 다중-레이어 용량성 그리드의 실시예들은 EESD의 N개 레이어들 및 전극들의 N+1개 레이어들을 가진다. 그래서, 재료 비용들에서의 상당한 절약이 실현되며 그리고 제조는 단순화될 수 있다. 그런 3차원적으로 스택하는 것은 읽기/쓰기 프로세스에 의해 생성되는 열이 없다는 것 그리고 통상적인 커패시터들 및 트랜지스터들을 구비한 메모리 디바이스들에 비교하여 크게 감소된 리프레시 사이클들로 인해서 가능하다.
어떤 실리콘 진공 증착 프로세스들도 상기 디바이스의 메모리 부분을 위해 필요하지 않기 때문에, 상기 메모리 셀들은 비-진공 환경에서 제조될 수 있다. 그것은 그 메모리 셀들의 비용-효율에 있어서 더 도움이 된다.
EESD 커패시터들의 전압 레벨들이 충전 사이클 동안에 정밀하게 세팅될 수 있기 때문에, 매우 낮은 전압 레벨 차이들이 판별될 수 있다는 것이 가능하다. 감지 또는 어드레스 라인의 구동 전압은 그 감지 라인 상에서 EESD를 인에이블하기 이전에 중간 전압으로 세팅될 수 있으며, 그래서 라인을 주어진 전압 레벨로 구동하기 위해 EESD 상에 존재하는 전압 레벨 효용을 최대화시킨다. 전압 라인의 정밀도의 레벨은 적어도 통상적인 커패시터 구동기만큼 양호할 것이지만, 아주 더 큰 전압 범위에 걸쳐서 동작시키는 것이 가능할 것 같지 않다. 몇몇의 실시예들에서, 충전 레벨들에서 0.1-0.3 V 또는 0.25 V 증가들과 같은 0.05-0.5 V 증가들이 판정될 수 있다. 일 실시예에서, 여덟 개의 전압 레벨들이 단일의 공급 전압을 이용하여 판별될 수 있다. 이것은 23의 가능한 상태들을 허용하며 그리고 각 셀은 그래서 이진 전압 레벨들의 세 개 셀들의 위치를 대신할 것이다, 역 극성화의 가능성을 이용하여, 다른 8개 전압 레벨들이 읽혀질 수 있다. 따라서, 특정 실시예들에서, 전압의 16개 상태들이 상기 메모리 디바이스의 각 셀로부터 획득될 수 있다. 그래서, 각 셀은 4-비트 워드 (니블)일 수 있다. 몇몇의 실시예들에서, 본원에서 개시된 EESD는 2-2048개 로직 상태들, 2-1024개 로직 상태들, 2-512개 로직 상태들, 2-256개 로직 상태들, 2-128개 로직 상태들, 2-64개 로직 상태들, 2-32개 로직 상태들, 2-16개 로직 상태들, 또는 2-8개 로직 상태들처럼 2개부터 4096개까지의 로직 상태들을 가진다.
상기 개시된 EESD들의 실시예들은 0.00001-100 μm3, 0.0001-100 μm3, 0.001-100 μm3, 0.01-100 μm3, 0.05-100 μm3, 0.1-100 μm3, 0.1-50 μm3, 또는 0.1-10 μm3처럼 0.00001-10000 μm3의 부피를 가진다. 몇몇의 실시예들에서, EESD 또는 셀은 5-1000 fF, 5-500 fF, 또는 50-500 fF의 커패시턴스를 가진다. 일 예에서, 대략적으로 2 μm 제곱의 면적에 2 μm의 두께를 가지며 100 fF를 넘는 커패시턴스인 EESD들의 스택이 각 EESD에 대해 실현될 수 있다고 가정한다. 3 mm × 3 mm 정사각형 어레이는 그 어레이의 측면 당 1500개의 전극들을 포함할 것이다. 실제로는 어떤 개수의 어레이들도 스택될 수 있다. 예로서, 단일-레이어 용량성 그리드를 가정하면, 1500 × 1500 개 교차점들이 있을 것이며, 2.25 x 106 개 EESD들을 위한 간극들을 제공한다. 각 EESD가 100 fF의 커패시턴스를 가진다면, 상기 어레이의 전체 용량은 2.25 x 10-7 F 또는 0.225 μF일 것이다.
상기 전극들 각각은 두께이 있어서 20 nm 길이라고 가정하면, 8 μm3 셀 (2 μm × 2 μm × 2 μm의 선형적인 치수들)에 대해 전체 2040 nm 두께가 가능하다. 셀 당 니블 (4 비트)에 대한 이극성 (bipolar) 동작을 가정하면, 부피는 실제로 비트 당 2 μm3 이다. 이것은 5 × 1017 비트/m3 또는 cm3 당 500 Gb의 밀도이다.
8 μm3 의 셀 (EESD) 부피 및 셀 당 8개 이진 로직 레벨을 가정하면, 1 cm3 의 부피는 1.25 x 1011 개 셀들 또는 125 Gcells/cm3을 포함할 것이다. 셀 당 8개 이진 로직 레벨들 및 125 Gcells/cm3을 이용하면, 1 x 1012 bits/cm3 또는 125 GB/cm3이 존재할 것이다.
이 방식에서 상기 메모리 디바이스의 이 용량들은 상기 방법이 디지털 데이터의 아주 긴 기간의 저장으로 확대하도록 활용할 정도로 확장된다. 이것들과 같은 응용들은 비-휘발성 메모리로 명명되며 그리고 "영구적인" 메모리 및 데이터 저장인 것으로 생각될 수 있다. 이 경우들에서, (액세스 속도와 같은) 동적 메모리 성능에 대한 축소된 요구사항들은 더 작은 셀 크기를 허용할 수 있다. 시작하는 포인트로서 종래의 예들을 이용하면, 상기 셀은 메모리 디바이스의 밀도에서 8X의 증가를 부여하기 위해 선형 치수들 (즉, 1 μm3의 부피를 가진 셀)에서 2X의 팩터로 축소될 수 있다. 그래서, 위에서 언급된 것처럼 구축된 ROM 디바이스는 500 Gb/cm3 X 8 = 500 GB/cm3을 가질 것이다 (이극성 (bipolar) 모드). 연관된 전자기기들은 셀의 전압 범위의 8분의 1의 해상도 (3 비트)로 셀의 유전률 (permittivity)을 판별하는 것이 가능한 것으로 여겨진다. 500 nm의 선형 길이로 셀 크기를 더 축소하는 것은 4.0 TB/cm3 로의 8X 증가를 제공한다. 단극성 (unipolar) 모드에서, 여덟 개의 전압 레벨을 가진 1 μm3 셀은 1 TB/cm3 (8 Tb/cm3)의 밀도를 가질 것이다. 상기 치수들이 0.029 μm (일반적인 DRAM 크기)까지 축소될 수 있다면, 41,000 TB/cm3 의 밀도가 달성될 수 있을 것이다.
표 1은 1 μm의 선형 치수들을 가진 "공칭 (nominal)" 셀, 더 큰 전자기 펄스 (electromagnetic pulse (EMP))-내성 셀, 아주 큰 "에너지 컬렉터 및 메모리 셀", 그리고 최대 메모리 밀도를 가진 셀의 예시적인 치수들 및 속성들을 제공한다. 강건함을 위해서, 상기 EMP-내성 셀은 셀 당 단 2개의 로직 레벨들만을 가진 것으로 가정된다.
공칭 EMP-내성 에너지 컬렉터 및 메모리 최대 메모리 밀도
선형 치수 (μm) 1 2.5 20 0.029
셀 면적 (μm2) 1 6.25 400 0.000841
전극 두께 (μm) 0.05 0.1 0.1 0.02
전극들 사이의 이격 (μm) 1 2.5 5 0.029
절연 두께 (μm) 1 2 1 0.2
수직 셀 두께 (μm) 3.05 7.1 26.1 0.278
cm 당 레이어들의 개수 3,279 1,408 383 35,971
단위 부피 (μm3) 3.05 44.4 14,400 0.000234
cm2 당 레이어 당 셀들 1.0 Х 108 1.6 Х 107 2.5 Х 105 1.2 Х 1011
1 cm3 내 셀들의 개수 3.3 Х 1011 2.2 Х 1010 9.6 Х 107 4.3 Х 1015
셀 당 로직 레벨들 8 2 4096 2
cm3 당 바이트 (Mb) 2.6 Х 106 4.5 Х 104 3.9 Х 105 8.6 Х 109
cm3 당 바이트 (MB) 3.3 Х 105 5.6 Х 103 4.9 Х 104 1.1 Х 106
cm3 당 바이트 (TB) 0.33 0.01 0.05 1070
몇몇의 실시예들에서, EESD는 cm3 당 0.008 kb - 1024 TB, cm3 당 0.01 kb 내지 1024 TB, cm3 당 5 kb - 512 TB, cm3 당 100 kb - 124 TB, cm3 당 100 kb - 16 TB, cm3 당 1 Mb - 16 TB, cm3 당 100 Mb 내지 16 TB, cm3 당 1 Gb 내지 16 Tb, cm3 당 50 Gb 내지 16 TB, cm3 당 500 Gb 내지 16 TB, 또는 cm3 당 500 Gb 내지 8 TB처럼 cm3 당 1 bit 내지 1024 TB 범위 내의 밀도를 가진다.
본원에서 개시된 것처럼 유전체 재료를 포함하는 EESD들의 실시예들은 매우 느린 레이트의 자기-방전 (self-discharge)을 가진다. 일 예에서, 5 μm 두께를 가진 EESD는 20초의 구간에 걸쳐 거의 자기-방전을 보이지 않거나 전혀 자기-방전을 나타내지 않는다 (도 7). 도 7에서 보이는 그래픽에 관하여, EESD의 전극에서의 전압은 오실로스코프 프로브의 부하에 대해 교정되었다 (X100). 특정 이론에 구속시키고자 하는 것은 아니지만, 처음의 몇 초에서의 약간의 커브는 교정 팩터에서의 부정확함 또는 히스테리시스 중 어느 하나에 의한 것이라고 믿어진다.
III. 일렉트로엔트로픽 저장 디바이스들 (EESDs)을 위한 유전체 재료들
종래 기술에서, 커패시터의 전극들에 인접한 다양하게 명명된 레이어들에 저장된 에너지는 비-회복가능이라고 가정된다. 다른 말로 하면, 용액을 통해 이동할 수 있는 이온들을 구비한 그 용액과 접촉한 평면 전극에 전기적인 전위가 인가될 때에, 그 표면으로의 이온들 이동이 발생한다. 그 전극에 일단 충분하게 가까우면, 그 이온들을 제자리에 묶는 강한 정전기적 힘들로 인해서 이온들은 그 표면에서 고정된 것으로 가정된다. 용매 분자들과의 충돌들의 에너지는 이 이온들을 옮기기에는 충분하지 않다. 상기 전기적인 전위가 그 표면으로부터 제거된다면, 이 이온들은 확산 방식으로서 주변에서 자유롭게 이동한다. 상기 전기적인 전위가 이 전극 표면으로부터 제거된다면, 그 전극에 가장 가까운 전기적인 이중층 (bilayer)의 결과적인 붕괴는 상기 고정된 이온들의 에너지의 방출을 허용하며, 그래서 그 에너지가 열로서 완전하게 방출되도록 하는 것이 아니라, 그 대신에 전기장을 붕괴시킴에 의해 산출된 에너지를 상기 전극이 흡수하고 그 도체에서 전기적인 전위 및 전류를 산출할 수 있도록 한다. 이 효과는 전기 이중 레이어 커패시터 (electrical double layer capacitor (EDLC)) 내 에너지 저장을 위한 기본 원리이다.
ELDC의 확산 외부 레이어들 내 저장된 에너지는 종종 완전하게 회복되지 않는다. 전극 표면 가깝게 형성된 전기 이중 레이어들은 헬름홀츠 (Helmholtz) 레이어들로 명명되며, 더 떨어져 있는 것들은 구이-챔프만 (Gouy-Chapman) 레이어들로 명명된다. 이 레이어들 사이의 한 가지 구별은 전기적인 표면으로부터 열적으로 확산될 수 없는 이온 레이어들이 "헬름홀츠" 레이어들로 명명된다는 것이다. 이 레이어들은 표면에 전기적인 전위를 인가함에 의해 동작 온도에서 본질적으로 고정된다. 다른 구별은 여기에서 DH 레이어들로 언급되는 확산 헬름홀츠 레이어들 (구이-챔프만이지만, 확산 (Diffuse) 헬름홀츠 레이어들로 종종 언급됨)이 랜덤 열적 이동들이 전기장에 의해 유도된 이온 배치들을 확산시킬 수 있는 레이어들이라는 것이다. 이것이 빈틈이 없는 경계가 아니기 때문에, 일 초의 구간에 걸친 잠재적인 에너지의 50% 손실과 연관된 임의적인 시간 유닛은 상기 두 개의 주요한 거시적인 레이어들 사이에서의 경계 레이어 조건들을 정의하기 위해 사용될 수 있을 것이다.
(일정한 주변 온도에서 형성된) 헬름홀츠 레이어 및 DH 레이어 둘 모두는 벌크에 비교하면 엔트리픽적으로 (entropically) 감소된다. 이 엔트로픽적으로 수정된 재료들은 주목할만한 상이한 물리적인 특성들 (예를 들면, 유전률)을 나타낸다. 수정된 특성들의 응용이 예를 들면 미국 특허 No. 8,633,289에서 보이며, 이는 크실릴렌 ([2,2']paracyclophane)의 안정한 중간 이합체 (dimer)와 그 합성물에 관련된 유도체들의 향상된 합성 및 일반적인 구조, 시클로팬 (cyclophane)들 형성 방법 및 다양한 치환기들을 가진 관련된 합성물들, 그리고 코팅들을 만들기 위해 상기 크실릴렌 (또는 치환된 크실릴렌) 단량체들 및 반응 중간체로부터 유도된 다른 폴리머 제품들을 적용하는 방법을 기술한다. 유사하게, 미국 특허 No. 9,011,627은 낮은 전도성 유전체 코팅들을 산출하기 위해 유기 폴리머들을 이용하여 커패시터들용의 높은 유전률 유전체 재료를 만들기 위한 방법을 특히 기술한다.
엔트로픽하게 감소된 유전체 재료들에서 향상된 유전률을 위한 이론적 설명은 별개의 로우들 및 컬럼들로 "조직"되어있는 전하들이라는 개념에 의해 이해된다. 각 전하 레이어가 이웃한 이온 전하들에 기반하여 가능한 가장 낮은 에너지 구성에 있도록 에너지면에서 최적화되기 때문에, 전극들로부터의 외부 전기장을 부과하는 것은 유전체 재료 레이어 내 현재 위치로부터 달성가능한 이온 또는 쌍극자 (dipole)의 가장 낮은 에너지 상태에 대한 붕괴로 이끈다. 그래서, 전기장이 인가될 때에, 쌍극자 또는 이온은 자신의 휴식 위치로부터 제거되며 (즉, 전기장 이전의 그것들의 위치가 적용된다), 이는 결국은 재료 내 전하 분포의 재배치로 이끈다. 이것은 유전체 재료 전체에 걸쳐서 계속하는 모든 다른 쌍극자들의 다른 재배치들로 이끈다. 열로 전환되지 않는 에너지는 상기 유전체 재료에 의해 흡수된다. 에너지가 방출될 때에, 저장된 에너지가 증가된 열 운동들 (랜덤 분자 운동으로, 이는 온도에 비례한다)과 같은 다른 메커니즘들을 통해 방출되지 않는다면 이 프로세스의 역 과정이 발생할 수 있다. 이 방식에서 작동하는 유전체 재료들은 "엔트로픽 (entropic)" 재료들로 언급되며, 이는 외부 전기장의 인가는 유전체 재료 내 엔트로피에서의 변화들을 유도하기 때문이다.
엔트로픽하게 "정상적인" 재료들에서, 전기장 내 쌍극자들 이온들을 재배치하는 것은 그 재료들 내 모든 다른 이온들 및 쌍극자들의 배치를 일으키기에 확실하지 않다. 다른 말로 하면, 쌍극자 또는 이온 재배치가 그 재료 내 다른 쌍극자들 및 이온들과의 인터액션으로 발생할 수 있는 확률은 거의 없거나 전혀 발생하지 않는다. 이 경우들에서, 상기 재료는 자신의 엔트로픽적으로 감소된 모습보다 더 작은 에너지 저장 능력을 나타낼 것이다.
상기 재료의 점성이 분자들의 운동이 발생할 수 있을 정도라면, 쌍극자 또는 이온 레이어의 극성화로부터 저장된 에너지는, 에너지가 회전, 진동, 병진, 및 스스로를 외부에서 열로서 드러내는 다른 운동들로 변환하는 이완 매커니즘을 통해서 방산될 수 있다. 낮은 점성 재료에서, 확산 헬름홀츠 레이어들 (DH 레이어들) 내 저장되었던 에너지는 그래서 이 이온들 및 쌍극자들의 랜덤한 운동들로 인해서 손실된다.
높은 점성 재료들에 대한 중간물에서, 헬름홀츠 레이어들 (H 레이어들) 및 DH 레이어들의 형성을 위한 타임 프레임은 실질적으로 증가된다. 그러나, 분자들의 열 운동들은 (거시적인 현상으로서의 격자의 현재 진동들은 제외함) 거의 무시할 수 있을 정도로 효과적으로 감소된다. 이 재료들에서, 에너지가 열적으로 방산되는 것을 위해 필요한 시간에 비교하여 상대적으로 빠르게 H 레이어 및 DH 레이어 내 전기장의 에너지를 저장하는 것이 가능하다. 열적인 분산은 방사능 감쇠 또는 확산과 유사하게 본질적으로 시간 상 지수적으로 일차 감쇠한다; 충전 사이클 동안에 예를 들면 1초의 시간 구간에 걸쳐서 에너지가 흡수되면, 높은 점성 재료는 심지어는 열로서의 90% 에너지 분산에 도달하기 위해 여러 초 또는 심지어는 여러 분을 필요로 할 수 있다.
열 감쇠 프로세스는 전기적 이중 레이어 에너지 저장 프로세스보다 실질적으로 더 느리다. 그래서, 에너지에 빠르게 액세스된다면 H 레이어 및 DH 레이어 둘 모두의 형성에 의해 저장된 에너지를 활용하는 것이 가능하다. 이 상황에서 형성된 쌍극자 및 이온 레이어들 내 에너지 대부분을 방출하는 것은 전기장을 통하며 그리고 전기적 전위 및 전류와 실질적으로 결합된다. H 레이어 및 DH 레이어의 방전이 분자들 및 원자들의 운동을 필요로 하기 때문에, 방전 프로세스는 충전에 비하면 상대적으로 느릴 수 있지만 열을 산출하는 상기 이완 메커니즘들에 비하면 여전히 빠르다.
개시된 EESD들의 실시예들은 실리콘 이산화물보다 더 큰, 즉, 3.9보다 더 큰 상대 유전률을 가지는 유전체 재료를 포함한다. 몇몇의 실시예들에서, 상기 유전체 재료는 액체 특성들을 가지며, 그리고 꿀과 비슷한 또는 더 큰 점성을 가진다. 특정 실시예들에서, 상기 유전체 재료는 10,000 cP 부터 250,000 cP 까지의 점성을 가진다. 독립적인 실시예에서, 상기 유전체 재료는 고체이다.
상기 유전체 재료는 실질적으로 전도성이 없을 수 있다; 다른 말로 하면, 상기 유전체 재료는 전극에서 또는 전극 근처에서 산화/환원을 겪지 않으며 그리고 옴 전도성을 나타내지 않는다. 다른 실시예들에서, 상기 유전체 재료는 전도성이다. 상기 유전체 재료는 전도성 또는 비전도성 폴리머, 무기 금속 산화물, 혼성 금속 산화물, 혼성 폴리머 및 유기 재료들, 또는 그것들의 조합들을 포함할 수 있다. 몇몇의 에들에서, 상기 폴리머는 바이오폴리머 (biopolymer)이다.
몇몇의 실시예들에서, 상기 유전체 재료는 극성을 가진 폴리머 분자들 및/또는 이온화가능한 작용기들을 포함하며, 분자내 쌍극자들 및 쌍극자 모멘트들의 결과를 가져온다. 폴리머 분자들은 하나 이상의 이중 결합들을 더 포함할 수 있다. 몇몇의 실시예들에서, 상기 폴리머 분자들은 극성 폴리머들이다. 단백질들은 쉽게 이용가능하며 낮은 독성을 가진 비싸지 않은 극성 폴리머들이다. 낮은 독성은 다른 폴리머들을 능가하는 큰 이점이며, EESE들이 재생되거나 소각되는 것을 가능하게 한다. 단백질 분자는 극성을 가진 아미노 산들 및/또는 이온화가능 작용기들을 포함한다. 다른 적합한 폴리머들은 치환된 (예를 들면, 플루오르화된) 그리고 치환되지 않은 폴리머들, 아크릴산 폴리머들, 메타클리산 폴리머들, 폴리에틸렌 글리콜, 우레탄 폴리머들, 에폭시 폴리머들, 실리콘 폴리머들, 유기 삼량체 (terpenoid) 폴리머들, 천연 유기 폴리머들 (예를 들면, 셸락과 같은 수지 (resin)들), 폴리이오시안산염들, 및 그것들의 조합들을 포함하지만, 그것들로 한정되지는 않는다. 아크릴레이트 혼성폴리머들 (예를 들면, 에틸렌 부틸-, 에틸-, 및 메틸-아크릴레이트들을 구비한 혼성 폴리머들) 및 파릴렌 혼성폴리머들 (예를 들면, 아크릴레이트 (예를 들면, 2 카르복시에틸 아크릴레이트), 메타크릴산염 (예를 들면, 3-(trimethoxysilyl)propyl methacrylate), α-피넨, R-(-)카르본, 리날룰 (linalool), 사이클로헥센, 디펜텐, α-테르피넨, R-(+)-리모넨, 및 그것들의 조합들)과 같은 혼성폴리머 (copolymer)들 또한 본 개시의 범위 내에 존재한다. 극성 폴리머들의 비-한정적인 예들은 제인 (zein), 대마 (hemp) 단백질, 밀 글루텐, 폴리 (acrylic acid-co-maleic acid), 폴리(아크릴산), 분리 유청 단백질, 분리 콩 단백질, 완두 추출 단백질, 셸락, 및 그것들의 조합들을 포함한다.
특정 실시예들에서, 폴리머 분자들을 비피복 전극 표면 (즉, 비피복 금속 또는 탄소 표면)에 또는 혼성 전극 표면에 폴리머 분자들을 계속해서 결합하는 것을 용이하게 하는 작용기들과 같은 추가적인 작용기들을 부착하기 위해 폴리머 분자들이 유도될 수 있다. 예시적인 유도제들은 무수물, 카르보디이미드, 이미도에스테르 (imidoester), 및 N-하이드록시석신이미드 (hydroxysuccinimide) 및 말레이미드의 조합들을 포함하는 시약들, 아릴 아자이드, 또는 디아지린 그룹들을 포함하지만, 그것들로 한정되지는 않는다. 몇몇의 예들에서, 폴리머는 말레산 무수물, 이타콘산 무수물, cis-4-cyclohexene-1,2-dicarboxylic 무수물, 또는 cis-5-norbornene-end-2,3-dicarboxylic 무수물과 같은 무수물을 이용하여 유도된다. 유도된 폴리머 분자는 전극 표면과의 교차 결합 (crosslink)에 의해 또는 다른 반응에 의해 전극 표면에 결합될 수 있다. 폴리머 분자가 말레산 무수물을 이용하여 유도될 때에, 예를 들면, 그 유도된 폴리머 분자는 이중 결합들을 통해서 교차 결합될 수 있다. 교차 결합은 화학 작용제 (예를 들면, 라디칼 개시제), 자외 광 활성화, 또는 열적 활성화와 같은 어떤 적합한 수단에 의해 수행될 수 있다. 비전도성의 높은-유전률의 두 비-한정적 예들은 셸락 매트릭스 내 제인 (zein) 및 말레산 무수물을 이용하여 유도된 단백질이다.
본 발명자들은 상기에서 설명된 특성들을 가진 폴리머 분자들이 입체 구조적으로 억제될 때에, 심지어는 그 폴리머 분자들이 대항 전극들 사이에서 자유롭게 이동할 수 없어도 에너지 저장을 위해 사용될 수 있다는 것을 놀랍게도 발견했다. 폴리머 분자들은, 전극 그리고 그 폴리머 분자들을 포함하는 유전체 재료를 포함한 에너지 저장 디바이스를 충전하고 그리고/또는 방전하기 이전에, 그 폴리머 분자들을 공유 결합 (단일 또는 다중), 반 데르 발스 힘, 또는 수소 결합을 포함하는 어떤 수단에 의해 비피복 전극 표면에 또는 혼성 전극의 비전도성 코팅이나 절연 코팅에 결합시킴으로써 입체 구조적으로 억제될 수 있다.
작동의 어떤 특정 이론에 구속시키고자 하는 것은 아니지만, 큰 분자 내에서, 그 분자의 일부 부분들만의 움직임이 일어날 수 있으며 그때에 그 분자의 다른 부분들은 전체적인 운동을 더 낮은 에너지 레벨로 막고 그리고 이어서 잠재적인 에니저를 전극에 결합시켜 열 운동으로는 방출되지 않도록 하기에 충분하게 적소에 결합된다고 믿어진다. 운동의 이 억제는 유전체 분자에서의 자유도들을 감소시키며, 전기장으로부터 흡수된 에너지를 열로서 방산시키는 분자의 능력을 결국에는 감소시킨다. 그래서, 경계 폴리머 분자는 전기장에 결합하여, 상기 폴리머 분자가 자신의 감소된 자유도들로 인해서 열의 모습으로 에너지를 방출할 수 없도록 한다. 거대분자의 특정 부분들의 운동은, 생물학적 거대분자들을 분석하기 위한 그런 기술들을 사용하는 자들에게 알려진전기영동적 (electrophoretic) 운동들과 관련될 수 있으며 그리고 그것들과 유사하다.
작동의 어떤 특정 이론에 구속시키고자 하는 것은 아니지만, 폴리머의 일부가 전극에 (또는 전극 상의 코팅에) 결합될 때에, 극성 및/또는 이온화가능 작용기들이 전기장에 응답하여 다시 방위를 정하면서 그 폴리머의 나머지는 유전체막 내에서 늘어나고, 뒤틀리고, 또는 구부러질 수 있다고 믿어진다. 구조 및 위치에서의 이 변화들은 에너지 저장 디바이스 내에 에너지를 저장한다. 에너지 저장 디바이스가 방전할 때에, 경계 폴리머 분자들이 덜 정연한 구조로 돌아가면 상기 저장된 에너지는 전기적인 에너지로서 방출된다. 폴리머 분자들의 적어도 일부가 감소된 자유도를 가지는 그런 폴리머 분자들을 포함하는 유전체 재료는 "입체 구조적으로 억제된 (sterically constrained)" 유전체 재료로 언급된다.
몇몇의 실시예들에서, 상기 유전체 재료는 유기 폴리머 및 무기 염류와 같은 높은 유전률 합성물을 포함한다. 상기 유전체 재료는 용매를 더 포함할 수 있다. 적합한 폴리머들은 제인, 셸락, 및 실리콘 오일을 포함하지만, 그것들로 한정되지 않는다. 일 실시예에서, 무기 염류는 수소화붕소 나트륨 (sodium borohydride) 또는 붕사와 같은 붕소 합성물이다. 무기 염류가 수소화붕소 나트륨 또는 붕사일 때에, 상기 유전체 재료는 암모늄 수산화물을 더 포함할 수 있다. 독립적인 실시예에서, 상기 무기 염류는 바륨 티탄산염이다. 다른 독립적인 실시예에서, 상기 무기 염류는 Gd, Sr, Sn, 및/또는 Fe 염류와 같은 천이 금속 염류이다. 상기 염류는, 예를 들면, 탄화 염류 (carbonate salt)이다. 상기 무기 염류가 바륨 티탄산염 또는 천이 금속 염류일 때에, 상기 유전체 재료는 수소화붕소 나트륨 또는 붕사를 더 포함할 수 있다. 특정 실시예들에서, 상기 유전체 재료는 유전률 증가 재료 또는 항복 전압 보조제를 더 포함한다. 상기 유전률 증가 재료 또는 항복 전압 보조제는, 상기 재료 전체에 걸쳐서 실질적으로 균일하게 분포된 Y, Ni, Sm, Sc, Tb, Yb, La, Te, Ti, Zr, Ge, Mg, Pb, Hf, Cu, Ta, Nb, Bi, 또는 그것들의 조합을 포함할 수 있다.
적합한 유전체 재료들에 관한 추가의 개시는, 예를 들면, US 8,432,663, US 8,940,850, US 9,011,627, US 2015/0000090A1, US 2015/0000833 A1, 및 US 2015/0131198 A1에서 발견되며, 이것들 각각은 그 전체가 본원에 참조로서 편입된다.
IV. 일렉트로엔트로픽 메모리 디바이스를 만드는 방법들
본원에서 개시된 일렉트로엔트로픽 메모리 디바이스의 실시예들을 만드는 여러 방식들이 존재한다. 메모리 디바이스들을 만드는 기술분야에서 통상의 지식을 가진 자에 의해 이해되듯이, 제조의 바람직한 루트는 성능 대 비용에 대한 고려에 적어도 부분적으로 기반하여 선택될 수 있다. 일렉트로엔트로픽 메모리 디바이스를 만드는 한 예시적인 방법은 아래에서 설명된다.
1) 제조용 기판이 선택된다. 적합한 재료들은 플라스틱 재료 또는 실리콘 이산화물과 같은 다른 비전도성 표면을 포함하지만 그것들로 한정되지 않는다.
2) 상기 기판의 한 평면은 감광성 (photoresistive) 재료로 패턴이 형성되어, 다수의 평행 평면 대면 스트립들이 정렬되도록 한다.
3) 전체 표면이 그 후에 도금된다.
4) 상기 감광제가 제거되어 (용해되거나 에칭 오프됨) 평행한 전도성 스트립들의 패턴을 남긴다. 몇몇의 실시예들에서, 스트립들 사이의 이격은 보통 0.05 μm이며 그리고 상기 스트립들 그 자체는 폭이 50 내지 50 μm 이다.
5) 용해될 수 있는 옵션의 감광성 재료가 상기 금속 평행 스트립들 상에 증착되어, 50 내지 20,000 nm의 전형적인 두께를 가지는 평평한 표면을 만든다.
6) 상기 표면을 그러면 도금되어, 제1 전도성 스트립들에 수직으로 정렬된 평행 전도성 스트립들의 패턴을 만든다.
7) 상기 감광성 재료는 상기 갈라진 틈 공간들로부터 그 후에 제거되어, 교차하는 도금된 평행 스트립들 중 두 세트들의 교차점들에서 간극들을 제공한다.
8) 옵션 단계로서, 금속 3차원 그리드는 노출에 의해 p-크실릴렌 (p-xylylene)의 증기들에 전기적으로 절연되어 Puralene® 폴리머 (poly-p-xylylene) 코팅, 또는 다른 대안의 코팅들을 형성한다. 몇몇의 실시예들에서, 자체-어셈블링 분자들로 상기 그리드를 전처리하는 것은 누설 (leakage)을 줄이기 위해 실행된다. 자체-어셈블된 단분자레이어 (self-assembled monolayer (SAMs))를 단독으로 또는 폴리-p-크실릴렌의 적용에 대한 전구체 처리로서 사용하는 것은 파릴렌 코팅 (진공 증착)의 기술분야에서 숙달된 자들에게 잘 알려져 있다. 예시적인 자체-어셈블된 단분자레이어들은 triethoxyvinylsilane, 3-(trimethoxysilyl) 프로필 메타크릴산, 또는 hexadecyltrimethoxysilane으로부터 준비될 수 있다.
9) 유전체 재료의 양은 상기 감광성 재료 제거에 의해 산출된 교차 간극들에 위치한다.
다른 예시적인 방법에서, 상기 방법의 옵션의 감광제는 사용되지 않는다. 대신에, 평행 전도성 스트립들의 제2 세트가 어떤 다른 적합한 방법에 의해 만들어질 수 있으며 그리고 그 후에 제1 전도성 스트립들 상으로 배치되어 완전한 어셈블 리가 되게 한다. 몇몇의 실시예들에서, 유전체 재료의 양들이 예상된 교차점들에 배치되어, EESD들을 형성하고 그리고 평행 전도성 스트립들의 제2 세트가 상기 유전체 재료의 제일 위에 그 후에 놓여진다. 스트립들의 상기 제2 세트가 추가될 때에, 상기 유전체 재료는 스페이서로서 소용이 된다. 독립적인 실시예에서, 패턴 형성된 절연 레이어가 인가되어, 평행 전도성 스트립들의 상기 제1 세트 및 제2 세트가 서로 접촉하는 것을 방지한다.
Puralene® 폴리머 (poly-p-xylylene) 코팅들 및 유사한 코팅들을 형성하는 방법은 US 8,633,289 및 US 2015/0017342 A1에서 더 설명되며, 이것들 각각은 그 전체가 본원에 참조로서 편입된다.
IV. 일렉트로엔트로픽 메모리 디바이스를 사용하는 방법들
일 실시예에서, 상기 일렉트로 메모리 디바이스는 재충전 사이클 없이 사용된다. 전압 레벨을 특별한 메모리 셀에 쓰는 동안에, EEDS의 유전체 상으로의 전기장의 영향은 그 유전체 재료의 유전률에서의 변화를 유발한다. 전기 유전률에서의 이 변화는 전압의 함수이다. 결과로서, 상기 디바이스는 심지어는 정확한 전압 레벨들을 필요로 하지 않으면서도 전체적으로 메모리 저장 디바이스로서 기능할 것이다. 특별한 셀의 전압 레벨이 방산하도록 허용된다면 (이것은 매우 긴 시간일 수 있으며, 예를 들면, 3초보다 크다), 유전체 재료의 유전률은 컬럼빅 (columbic) 전하의 "펄스" 활용에 의해 여전히 판별될 수 있다. 유전체가 주어진 레벨의 전압으로 충전되었다면, 심지어 전극들 (즉, EESD에 연결된 선택 및 데이터 라인)에서의 전하가 배출되었다고 해도, 상기 유전체 재료의 유전률은 E-필드가 여전히 존재했다면 상기 유전체가 가졌을 전압 (E-필드)과 일치하는 레벨에서 유지된다. 유전체의 이 히스테리시스 특성은 주어진 셀에 대한 전류량의 작은 펄스가 있을 때에 메모리 셀 내에서의 전압 레벨 변화를 판별하기에 유리하다. 이 컬럼빅 펄스는 상기 유전체의 유전률에 비례하는 잔류 전압에서의 작은 변화를 유발하며, 이는 아래에서 제시되는 것처럼 EESD의 커패시턴스에 직접적으로 비례한다.
전하 Q, 커패시턴스 C, 및 전위 V 사이의 일반적인 관계는 다음과 같다:
[수학식 1]
Q= C x V
커패시턴스 C는 대부분의 상태들 하에서의 일정한 물리적 성질인 것으로 보통 간주된다. 어레이 내 특정 EESD의 커패시턴스는 그것에 매우 작은 교란 전하 (perturbing charge)를 부여함으로써 측정될 수 있다. EESD에서, 전기적 전위 (또는 전기장)의 인가는 유전체의 상대적인 유전률에 영향을 줄 수 있다. 이 효과가 주로 전압의 함수라고 주어지면 (유전체의 극성화), 이 성질은 전압을 아주 정밀하게 측정하지 않으면서 커패시터의 상태를 판별하기 위해 사용될 수 있다. 상기 교란 전하는 극성화의 상태에 무관하게 커패시터에서의 커패시턴스 변화를 초래하기에 충분하지 않아야 한다. 이 조건이 주어지면, 전하에서의 변화가 존재할 때에, 커패시터의 전극들 상에서의 dQ는 다음이 된다:
[수학식 2]
Q + dQ = C x V'
여기에서 V'는 커패시터 양단에서의 새로운 전위이다. 수학식 2에서 수학식 1을 뺌으로써, 커패시턴스 C는 전하 및 전위에서의 변화들의 함수로서 결정될 수 있다.
[수학식 3]
Q + dQ - Q = CV' - CV
[수학식 4]
dQ = C x (V' - V)
[수학식 5]
Figure pct00004
EESD의 커패시턴스 C의 값은 EESD의 충전된 상태 그리고 충전되지 않은 상태에 대한 미리 정해진 값들에 비교되며, 그래서 로직 상태는 전극들에서 나타나는 전압이 아니라 커패시턴스에 상관된다.
상기 관계에서, C = K*e0*A/d 이며, 여기에서 A는 유전체 재료와 접촉한 전극들 중 하나의 면적이며, d는 전극들 사이 (즉, 어드레스 라인과 데이터 라인 사이)에서의 거리이며, 그리고 e0는 진공의 전기적 유전률이며 (8.8542 x 10-12 F/m), 모든 양들은 상대 유전률 K를 제외하면 일정하다. 그래서, 전압은 주어진 EESD의 커패시턴스 내에서의 변화에 관련된다.
유전체의 전체 극성화는 (충전 커브에 대한 커브 피팅에 의해 정의된) 에너지 저장의 적어도 세 개의 상이한 메커니즘들에 종속한다. 에너지 저장 (충전)의 가장 빠른 메커니즘들은 가장 긴 기간 에너지 저장 메커니즘의 극성화의 상태에 의해 영향을 받는다. 그래서, 가장 긴 기간 에너지 극성화가 발생하면, 극성화의 더 빠른 메커니즘들의 측정은 중대한 변화들을 표시한다. 이 빠른 단기간 극성화에서의 변화들은 기초가 되는 더 긴 기간 극성화가 무었인가를 판별하기 위해 사용될 수 있다.
EESD 셀의 원래의 극성화 레벨은 그 EESD의 커패시턴스 측정에 의해 판별된다. EESD의 커패시턴스 대 극성화의 교정 커브는 원래의 프로그램된 극성화를 계산하기 위해 사용된다. 이 계산을 하기 위한 방법들은 룩업 테이블, 아날로그 전압 레퍼런스 레벨, 또는 로직 디바이스에서의 수학적인 계산처럼 단순할 수 있으며, 이는 잘 알려진 것이다.
이 방식에서, EESD로의 리프레시 전하들 사이에서 경과하는 것이 허용된 시간 길이는 크게 확대되거나 또는 실제적으로 전부 제거된다. 유리하게는, 커패시턴스를 결정하기 위해 사용된 전하의 양은 전자 스위칭에 주어진 잡음 레벨에 대해 실제적으로 가능한 작아야 한다. 미세한 전하 레벨들의 운동을 위한 방법들은 아날로그 전자공학의 기술분야에 정통한 자들에게 알려져 있다. 유전체의 원래의 극성화를 판별하는 것은 확대된 시간 구간에 대해 너무 많은 전하를 인가하는 것에 의해 크게 변할 수 있다; 그래서, 단일로 적용된 또는 여러번 적용된 가장 작은 양의 전하가 보통 사용된다.
이 방식에서 메모리 디바이스의 용량들은 그런 양만큼 확대되어, 상기 방법의 활용을 디지털 데이터의 매우 긴 기간 저장으로 확장시킨다. 이것들과 같은 응용들은 비-휘발성 메모리로 명명되며 그리고 "영구적인" 메모리 및 데이터 저장인 것으로 생각될 수 있다. 이 경우들에서, (액세스 속도처럼) 동적 메모리 성능을 위한 축소된 요구사항들은 더 작은 셀 (EESD) 크기를 허용할 수 있다. 종래의 예를 시작하는 포인트로서 사용하여, 상기 셀은 선형 치수들에서 2X의 팩터로 감소될 수 있어서, 메모리 디바이스의 밀도에서 8X 증가를 부여한다. 그래서, 도 1에서 보이는 것처럼 구축된 일렉트로엔트로픽 메모리 디바이스는 500 Gb/cm3 X 8 = 500 GB/cm3를 가질 것이다. 연관된 전자장치들은 셀의 유전률을 그 셀의 전압 범위의 8분의 1의 해상도 (3 비트)로 판별하는 것이 가능한 것으로 여겨진다. 500 nm의 선형 길이로 셀 크기를 더 축소하는 것은 4.0 TB/cm3 로의 8X 증가를 제공한다.
가끔은 상기 개시된 유전체 재료들의 실시예들이 교차 연결된 평행 EESD들을 실질적으로 방전시키기에 충분하게 전도성이지 않기 때문에, 상기 디바이스가 적극적으로 사용되고 있을 때에 동일 평면 내 셀들 사이에서의 절연성 격리 레이어에 대한 필요성은 작다. 그러나, 더 긴 기간의 메모리 저장의 경우에, 동일 평면 내 셀들 사이의 격리 장벽에는 몇몇 이점들이 있을 수 있다. 격리 장벽을 형성하기 위한 방법들은 마이크로 및 비-구조적 레이어들의 기술분야에 정통한 자들에게는 잘 알려져 있다.
도 8은 일렉트로엔트로픽 메모리 디바이스 내 EESD의 커패시턴스를 결정하는 예시적인 방법을 도시한 흐름도이며, 상기 일렉트로엔트로픽 메모리 디바이스는 여기에서 개시된 EESD들의 어레이를 포함하며, 상기 메모리 디바이스를 리프레시한다. 단계 80에서, EESD는 전압 V1으로 초기에 충전된다. 일정 시간이 경과된 이후에, EESD의 커패시턴스 C가 단계 81에서 판별된다. 커패시턴스 C를 결정하는 것은 EESD의 전압 V를 읽고 (단계 81a), EESD의 교란 전하 dQ를 추가하고 (단계 81b), EESD의 차후의 전압 V'을 읽고 (단계 81c), 그리고 수학식 5에 따라 EESD의 커패시턴스 C를 계산하는 (단계 81d) 단계들을 포함할 수 있다. 몇몇의 실시예들에서, 상기 교란 전하 dQ는 시간이 지남에 따른 누설로 인한 방전의 크기와 대략적으로 동일한 크기를 가진다. 방전의 크기는 충전 용량의 1-50%, 1-25%, 1-10%, 또는 1-5%처럼 EESD의 충전 용량의 0.1-50%일 수 있다. 특정 실시예들에서, 교란 전하 dQ는, 1 x 10-15 쿨롱부터 1 x 10-6 쿨롱까지, 1 x 10-12 쿨롱부터 1 x 10-6 쿨롱까지, 또는 1 x 10-12 클롱부터 1 x 10-10 쿨롱까지처럼 1 x 10-15 쿨롱부터 1 x 10-2 쿨롱까지의 범위 내의 크기를 가진다. 단계 82에서, EESD의 초기 전압 V1은 커패시턴스 C에 기반하여 판별된다. V1을 판별하는 것은 커패시턴스 C를 EESD의 충전 및 방전 상태들에 대응하는 미리 정해진 값들과 비교함으로써 행해진다. 단계 83에서, EESD는 초기 전압 V1으로 재충전된다. EESD를 재충전하는 것은 EESD를 초기 전압 V1으로 재충전하기에 충분한 전압 V2를 선택하고 (단계 83a) 그리고 EESD에 상기 선택된 전압 V2를 쓰는 (단계 83b) 것에 의해 수행될 수 있다.
도 9는 ROM 모드에서 본원에서 개시된 일렉트로엔트로픽 메모리 디바이스를 읽는 한 방법을 도시한 흐름도이다. RAM 동작으로 진입하면 (단계 90), 메모리 디바이스에는 데이터가 적재된다 (단계 91). 상기 메모리 디바이스는 이어서 파워 다운된다 (단계 92). 단계 93에서, 상기 메모리 디바이스는 액티브 상태로 다시 전원을 공급받는다. 메모리 디바이스는 그 후에 부트 로직 회로 리프레시에 진입한다 (단계 94). 메모리 어드레스는 메모리 0로 세팅되며 (단계 95), 그리고 커패시턴스 메모리 읽기/리프레시 루틴이 개시된다 (단계 96). 메모리 읽기/리프레시 루틴에서, 어드레스 라인들은 메모리 블록이나 개별 메모리 위치로 세팅되며 (단계 96a), 그리고 그 메모리 위치(들)의 전압 V가 읽혀진다 (단계 96b). 메모리 위치로 교란 전하 dQ가 추가되며 (단계 96c), 그리고 전압 V'이 읽혀진다 (단계 96d). EESD 셀의 커패시턴스는 수학식 5에 따라 계산된다 (단계 96e). 그 커패시턴스는 로직 레벨과 비교된다 (단계 96f). EESD에 전압을 인가하는 것은 EESD의 유전체 재료의 고유의 커패시턴스를 수정한다. 증가 전압들 (예를 들면, 0.25 V 단위로 증가하는 전압들)은 상기 고유 커패시턴스를 증가시키면서 수정하기 위해 사용될 수 있으며, 여기에서 각 증가된 커패시턴스는 EESD의 로직 레벨에 대응한다. 인가된 전압이 제거될 때에 상기 고유 커패시턴스는 변하지 않고 유지된다. 그래서, 그 커패시턴스는 원래 인가된 전압의 표시이다. 상기 비교는, 예를 들면, 커패시턴스를 초기 전압 V에 관련시키는 룩업 테이블을 이용하여 수행될 수 있다. EESD 전압을 상기 로직 레벨과 연관된 초기 전압 V로 반대로 회복시키기에 충분한 전압이 선택되며 그리고 EESD 셀에 써진다 (단계 96g). 상기 루틴은 그러면 다음의 메모리 위치로 증가된다 (단계 96h). 단계 97에서, 마지막 메모리 위치가 충족되었는가의 여부를 문의한다. 대답이 아니오라면, 상기 메모리 읽기/리프레시 루틴은 반복된다. 대답이 예라면, 단계 98에서 부트 로직 회로 리프레시에서 벗어난다.
도 10은 RAM 모드에서 일렉트로엔트로픽 메모리 디바이스를 읽고 그 디바이스에 쓰는 한 방법을 도시한 흐름도이다. 단계 100에서 정상의 RAM 동작에 진입한다. 단계 101에서, 데이터를 읽는가 또는 쓰는가의 여부를 문의한다. 데이터를 쓰기 위해, 상기 디바이스는 전압 메모리 쓰기 루틴으로 진입하고 그리고 단계 102에서 어드레스 라인들은 메모리 블록이나 개별 메모리 위치로 세팅된다. 하나 이상의 EESD들을 위한 로직 전압은 멀티플렉서에서 세팅되며 그리고 그 멀티플렉서는 데이터를 쓰기 위해 세팅된다 (단계 103). 상기 멀티플렉서는 래칭 구간동안 로직 전압을 EESD(들)에 연결시킨다 (단계 104). 단계 105에서, 마지막 메모리 위치가 충족되었는가의 여부를 질의한다. 대답이 아니오라면, 전압 메모리 쓰기 루틴 (단계 102-104)이 반복된다. 대답이 예라면, 단계 112에서 RAM 로직에서 벗어난다. 단계 101에서 응답이 데이터를 읽는 것이라면, 상기 디바이스는 전압 메모리 읽기 루틴에 진입하며, 그리고 단계 106에서 어드레스 라인들은 메모리 블록이나 개별 메모리 위치로 세팅된다. 멀티플렉서는 하나 이상의 EESD 위치들에서 전압 VEESD를 읽도록 세팅된다 (단계 107). 단계 108에서 상기 전압 VEESD는 비교기 어레이 (예컨대, 도 11 참조)에 연결된다. 비교기 어레이의 출력은 출력 래치에 연결된다 (단계 109). 상기 루틴은 그 후에 다음 메모리 위치로 증가된다 (단계 110). 단계 111에서, 마지막 메모리 위치가 충족되었는지의 여부를 질의한다. 대답이 아니오라면, 전압 메모리 읽기 루틴 (단계 106-110)이 반복된다. 대답이 아니오라면, 단계 112에서 RAM 로직에서 벗어난다.
도 11은 전압 메모리 읽기 루틴에서 사용되는 비교기 어레이 (1100)의 일 실시예를 보여준다. EESD 전압 VEESD 은 비교기 어레이 (1100)에 연결되며, 이는 복수의 비교기들 (1101, 1102, 1103 등)을 포함한다. 각 비교기는 VEESD를 레퍼런스 전압, 예를 들면, Vref0, Vref1, Vref2 등과 비교한다. 각 비교기는 VEESD 가 레퍼런스 전압보다 더 큰가 또는 더 작은가의 여부를 표시하는 신호를 출력한다. 아날로그 로직 - 이진 디코더 (1106)는 상기 비교기로부터 수신한 신호들을 비트들로, 예를 들면, Vbit0, Vbit1, Vbit2로 변환하며, 그럼으로써 전압을 그리고 EESD에 대한 대응 로직 레벨을 표시하는 이진수의 3 비트들을 제공한다.
도 12는 로직 레벨 대 전압의 예시적인 그래프이며, EESD가 8개 로직 레벨들을 가지는 실시예에 대해 VEESD 및 EESD의 로직 레벨 사이의 관계를 도시한다. 도 12에서 보이는 예에서, 로직 레벨들은 EESD에 인가된 0.5 V의 전압 증가들에 대응한다. 예를 들면, 1.5 V의 전압을 가진 EESD는 로직 레벨 3에 있다. 상기 그래프는 누설로 인한 EESD의 전압에서의 약간의 감소 (즉, V1으로부터 V2로의 전압 감소)는 상기 로직 레벨이 여전히 정밀하게 판별되기에 충분하게 사소하다는 것을 더 보여준다.
상기 개시된 본 발명의 원칙들이 적용될 수 있는 여러 가능한 실시예을 고려하면, 상기 예시된 실시예들은 본 발명의 바람직한 예들일 뿐이며 그리고 본 발명의 범위를 제한하는 것으로 여겨지지 않아야 한다는 것이 인정되어야 한다. 오히려, 본 발명의 범위는 이어지는 청구항들에 의해 한정된다. 그러므로, 본 발명자들은 우리의 발명이 이 청구항들의 범위 및 사상 내에 있다고 청구한다.

Claims (20)

  1. 메모리 디바이스로:
    일렉트로엔트로픽 (electroentropic) 저장 디바이스들 (EESDs)의 어레이로, 각 EESD는 3.9보다 더 큰 상대 유전률 (relative permittivity)을 가진 유전체 재료를 포함하며, 각 EESD는 상기 메모리 디바이스 내 저장 요소인, EESD들의 어레이;
    상기 EESD들의 로우 (row)를 선택하기 위해 로우들로 배치된 복수의 어드레스 라인들; 그리고
    상기 EESD들의 컬럼 (column)를 선택하기 위해 컬럼들로 배치된 복수의 데이터 라인들을 포함하며,
    각 EESD는 EESD의 한 측면에 연결된 어드레스 라인 및 EESD의 반대편 측면에 연결된 데이터 라인 사이에 직렬로 연결된, 메모리 디바이스.
  2. 제1항에 있어서,
    데이터 라인이 어드레이스 라인과 교차하는 각 교차점에 공간적 분리가 존재하며, 그리고 그 공간적 분리들 각각은 어드레스 라인과 데이터 라인 사이에 직렬로 결합된 EESD가 점유하는, 메모리 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 유전체 재료는 복수의 폴리머 분자들을 포함하는, 메모리 디바이스.
  4. 제3항에 있어서,
    상기 폴리머 분자들은 단백질, 폴리(p-크실릴렌) (poly(p-xylylene)), 아크릴산 폴리머들 (acrylic acid polymers), 메타크릴산 폴리머들 (methacrylic acid polymers), 폴리에틸렌 글리콜 (polyethylene glycol), 우레탄 폴리머들 (urethane polymers), 에폭시 폴리머들 (epoxy polymers), 실리콘 폴리머들 (silicone polymers), 삼량체 폴리머들 (terpenoid polymers), 자연 발생적 수지 폴리머들 (naturally occurring resin polymers), 폴리이소시안산염들 (polyisocyanates), 또는 그것들의 결합을 포함하는, 메모리 디바이스.
  5. 제3항 또는 제4항에 있어서,
    상기 유전체 재료는 무기 염류를 더 포함하는, 메모리 디바이스.
  6. 제5항에 있어서,
    상기 유전체 재료는 Y, Ni, Sm, Sc, Tb, Yb, La, Te, Ti, Zr, Ge, Mg, Pb, Hf, Cu, Ta, Nb, Bi 또는 그것들의 결합을 포함하는 유전률 증가 재료를 더 포함하며, 이는 상기 재료 전체에 걸쳐서 실질적으로 균일하게 분포된, 메모리 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 복수의 어드레스 라인들 및/또는 상기 복수의 데이터 라인들 각각은 전기적으로 절연된 금속, 탄화 폴리머, 전도성 탄소, 또는 전기적 전도성 폴리머를 포함하는, 메모리 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 메모리 디바이스는 트랜지스터를 포함하지 않으며; 또는
    상기 메모리 디바이스는 하나 이상의 트랜지스터들을 포함하며, 그리고
    상기 메모리 디바이스는 1 미만의 트랜지스터 대 EESD 비율을 가지는, 메모리 디바이스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    각 EESD는 EESD가 연결된 어드레스 라인 및 데이터 라인 사이에 인가된 전압에 의해 결정되는 로직 상태를 가지는, 메모리 디바이스.
  10. 제9항에 있어서,
    상기 EESD는 고유 커패시턴스를 가지며, 그리고 전압은 상기 고유 커패시턴스를 변경하며, 옵션으로는 상기 EESD의 고유 커패시턴스는 인가된 전압이 제거될 때에 변하지않고 유지되는, 메모리 디바이스.
  11. 제9항 또는 제10항에 있어서,
    (i) EESD는 2-4096개 로직 상태들을 가진다;
    (ii) EESD는 0.00001-10000 μm3의 부피를 가진다;
    (iii) EESD는 cm3 당 0.01 kb 부터 1024 TB 까지 범위의 밀도를 가진다; 또는
    (iv) (i), (ii), 및 (iii)의 임의 조합인, 메모리 디바이스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 복수의 어드레스 라인들 또는 상기 복수의 데이터 라인들은 비-실리콘 기판 상에 배치된, 메모리 디바이스.
  13. 제1항에 있어서,
    상기 메모리 디바이스는 레이어 구조를 가지며,
    그 레이어 구조는:
    로우들로 배치된 복수의 어드레스 라인들을 포함한 제1 레이어;
    컬럼들로 배치된 복수의 데이터 라인들을 포함한 제2 레이어로, 상기 제2 레이어의 데이터 라인이 상기 제1 레이어의 어드레이스 라인과 교차하는 각 교차점에 제1 공간적 분리들이 존재하는, 제2 레이어;
    EESD들의 어레이로, 그 어레이의 EESD들은 상기 제1 공간 분리들에 위치하며 그리고 각 EESD는 그 EESD의 한 측면에 연결된 상기 제1 레이어의 어드레스 라인 및 그 EESD의 반대편 측면에 연결된 상기 제2 레이어의 데이터 라인 사이에 직렬로 결합된, EESD들의 어레이;
    데이터 라인들의 상기 제2 레이어와 교차하여 로우들로 배치된 어드레스 라인들의 제3 레이어로, 상기 제3 레이어의 데이터 라인이 상기 제2 레이어의 데이터 라인과 교차하는 각 교차점에 제2 공간적 분리들이 존재하는, 제3 레이어; 그리고
    EESD들의 제2 어레이로, 이 제2 어레이의 각 EESD는 상기 메모리 디바이스 내 저장 요소이며, 이 제2 어레이의 EESD들은 상기 제2 공간 분리들 내에 위치하며, 그리고 상기 제2 어레이의 각 EESD는 그 EESD의 한 측면에 연결된 상기 제2 레이어의 전극 데이터 라인 및 그 EESD의 반대편 측면에 연결된 상기 제3 레이어의 어드레스 라인 사이에 직렬로 결합된, EESD들의 제2 어레이를 포함하는, 메모리 디바이스.
  14. 제13항에 있어서,
    어드레스 라인들의 상기 제3 레이어와 교차하여 컬럼들로 배치된 데이터 라인들의 제4 레이어로, 상기 제4 레이어의 데이터 라인이 상기 제3 레이어의 어드레스 라인과 교차하는 각 교차점에 제3 공간적 분리들이 존재하는, 제4 레이어; 그리고
    EESD들의 제3 어레이로, 이 제3 어레이의 각 EESD는 상기 메모리 디바이스 내 저장 요소이며, 이 제3 어레이의 EESD들은 상기 제3 공간 분리들 내에 위치하며, 그리고 상기 제3 어레이의 각 EESD는 그 EESD의 한 측면에 연결된 상기 제3 레이어의 어드레스 라인 및 그 EESD의 반대편 측면에 연결된 상기 제4 레이어의 데이터 라인 사이에 직렬로 결합된, EESD들의 제3 어레이를 더 포함하는, 메모리 디바이스.
  15. 메모리 디바이스를 리프레시하는 방법으로:
    일렉트로엔트로픽 저장 디바이스들 (EESDs)의 어레이를 제공하는 단계로, 각 EESD는 상기 메모리 디바이스 내 저장 요소인, 제공 단계;
    상기 어레이 내 EESD를 전압 V1까지 충전하는 단계로, 상기 전압 V1은 적어도 부분적으로 시간에 따른 누설로 인해서 방전하는, 충전 단계;
    이어서 상기 EESD의 커패시턴스 C를 결정하는 단계;
    그 커패시턴스 C에 기반하여 상기 전압 V1을 판별하는 단계; 그리고
    상기 EESD를 전압 V1까지 재충전하는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 커패시턴스 C는 상기 전압 V1과 상관하며 그리고 상기 커패시턴스 C는 누설로 인해서 전압 V1이 방전될 때에도 실질적으로 변하지 않고 유지되는, 방법.
  17. 제15항 또는 제16항에 있어서,
    상기 ESSD의 커패시턴스 C를 결정하는 단계는:
    EESD의 전압 V를 읽는 단계;
    상기 EESD에 교란 (perturb) 전하 dQ를 인가하는 단계로, 상기 교란 전하 dQ는 커패시턴스 C에서의 변화를 유발하지 않으면서 전압 V에서의 변화를 유발하기에 충분한 크기를 가진, 인가 단계;
    이어서 상기 EESD의 전압 V'를 읽는 단계; 그리고
    상기 커패시턴스 C를 결정하는 단계를 포함하며, C = dQ/(V'-V)인, 방법.
  18. 제17항에 있어서,
    상기 교란 전하 dQ는:
    시간에 따른 누설로 인한 방전의 크기와 대략적으로 동일한 크기를 가지거나; 또는
    1 x 10-15 쿨롱 내지 1 x 10-2 쿨롱 범위 내의 크기를 가지는, 방법.
  19. 제15항 내지 제18항 중 어느 한 항에 있어서,
    누설 이전의 초기 전압 V1을 판별하는 단계는 상기 EESD의 커패시턴스 C를 충전된 상태 및 충전되지 않은 상태에서 상기 EESD에 대해 미리 정해진 커패시턴스 값들과 비교하고, 그럼으로써 상기 캐피시턴스 C를 상기 전압 V1에 상관시키는 단계를 포함하는, 방법.
  20. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 EESD를 전압 V1까지 재충전하는 단계는:
    상기 EESD를 전압 V1까지 재충전시키기에 충분한 전압 V2를 선택하는 단계; 그리고
    그 선택된 전압 V2를 상기 EESD에 쓰며, 그럼으로써 상기 EESD를 전압 V1까지 재충전하는 단계를 포함하는, 방법.
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