CN107393582B - 多位铁电性存储器装置及其形成方法 - Google Patents

多位铁电性存储器装置及其形成方法 Download PDF

Info

Publication number
CN107393582B
CN107393582B CN201710599972.0A CN201710599972A CN107393582B CN 107393582 B CN107393582 B CN 107393582B CN 201710599972 A CN201710599972 A CN 201710599972A CN 107393582 B CN107393582 B CN 107393582B
Authority
CN
China
Prior art keywords
ferroelectric
ferroelectric material
bit
state
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710599972.0A
Other languages
English (en)
Other versions
CN107393582A (zh
Inventor
卡迈勒·M·考尔道
F·丹尼尔·吉利
D·V·尼马尔·拉马斯瓦米
钱德拉·V·穆利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN107393582A publication Critical patent/CN107393582A/zh
Application granted granted Critical
Publication of CN107393582B publication Critical patent/CN107393582B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供多位铁电性存储器装置及其形成方法。一种形成多位铁电性存储器装置的实例性方法可包含：在通孔的第一侧上形成第一铁电性材料；移除一材料以暴露所述通孔的第二侧；及在所述通孔的所述第二侧上以与所述通孔的所述第一侧相比不同的厚度形成第二铁电性材料。

Description

多位铁电性存储器装置及其形成方法
分案申请的相关信息
本申请是国际申请号为PCT/US2014/062820、申请日为2014年10月29日、发明名称为“多位铁电性存储器装置及其形成方法”的PCT申请进入中国国家阶段后申请号为201480066590.6的中国发明专利申请的分案申请。
技术领域
本发明大体来说涉及半导体装置及方法，且更特定来说涉及多位铁电性装置及其形成方法。
背景技术
存储器装置通常作为计算机或其它电子装置中的内部半导体集成电路而提供。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式存储器及快闪存储器，以及其它。电阻式存储器的类型包含相变存储器、可编程导体存储器及电阻式随机存取存储器(RRAM)，以及其它。
一些类型的存储器装置可为非易失性存储器且可用于需要高存储器密度、高可靠性及低电力消耗的宽广范围的电子应用。非易失性存储器可用于(举例来说)个人计算机、便携式存储器棒、固态驱动器(SSD)、数码相机、蜂窝式电话、例如MP3播放器的便携式音乐播放器、电影播放器及其它电子装置中。
各种电阻式存储器装置可包含以交叉点架构组织的存储器单元阵列。在此类架构中，存储器单元可包含单元堆叠，所述单元堆叠包括与选择装置(例如，例如双向阈值开关(OTS)或二极管的切换元件)串联、在一对导电线之间(例如，在存取线(例如，字线)与数据/感测线(例如，位线)之间)的存储元件(例如，相变元件)。存储器单元位于字线与位线的相交点处且可经由施加适当电压到其而“经选择”。
发明内容
一方面，本发明的实施例涉及一种用于形成存储器装置的方法，其包括：在通孔的第一侧上形成第一铁电性材料；移除一材料以暴露所述通孔的第二侧；及在所述通孔的所述第二侧上形成第二铁电性材料，其中所述第二铁电性材料是与所述第一铁电性材料的类型不同的铁电性材料。
另一方面，本发明的实施例涉及一种存储器装置，其包括：第一铁电性材料，其形成于通孔的内部侧壁上；及第二铁电性材料，其形成于所述通孔的外部侧壁上；其中所述第一铁电性材料的类型不同于所述第二铁电性材料；以及其中所述第一铁电性材料和所述第二铁电性材料由导电材料分隔开，且具有不同的矫顽场。
又一方面，本发明的实施例涉及一种将数据写入到多位铁电性存储器装置的方法，其包括：通过在第一方向上将第一偏置电压施加到所述多位铁电性存储器装置来产生所述多位铁电性存储器装置的第一状态；通过在第二方向上将第二偏置电压施加到所述多位铁电性存储器装置来产生第二状态；将第三偏置电压施加到所述多位铁电性存储器装置以产生第三状态，其中所述第三偏置电压大于所述第二偏置电压；及将第四偏置电压施加到所述多位铁电性存储器装置以产生第四状态，其中所述第四偏置电压小于所述第三电压。
附图说明
图1A图解说明根据本发明的若干个实施例的存储器阵列的部分的透视图。
图1B图解说明根据本发明的若干个实施例的存储器阵列的部分的示意图。
图2图解说明根据本发明的若干个实施例形成的多位铁电性装置的部分的横截面图。
图3图解说明根据本发明的若干个实施例形成的多位铁电性装置的部分的横截面图。
图4图解说明根据本发明的若干个实施例形成的多位铁电性装置的部分的横截面图。
图5图解说明根据本发明的若干个实施例形成的多位铁电性装置的部分的横截面图。
图6A及6B图解说明利用根据本发明的若干个实施例形成的多位铁电性装置的写入方案的实例。
图7A及7B图解说明利用根据本发明的若干个实施例形成的多位铁电性装置的写入方案的实例。
具体实施方式
提供多位铁电性装置(例如，多位铁电性存储器装置)及其形成方法。一种形成多位铁电性存储器装置的实例性方法可包含：在通孔的第一侧上形成第一铁电性材料；移除电介质材料以暴露通孔的第二侧；及在通孔的第二侧上以与通孔的第一侧相比不同的厚度形成第二铁电性材料。多位铁电性存储器装置可包含可用于指派多个状态(例如，状态00、状态01、状态10、状态11等)的若干个极化组合。多位铁电性存储器装置可经形成以包含多个侧，其中每一侧具有不同矫顽场(例如，切换铁电性材料的极化所需要的偏置的强度)。不同矫顽场可实现多位铁电性存储器装置的每一侧的极化的独立切换。多位铁电性存储器装置的每一侧的极化的独立切换可包含在不切换多位铁电性存储器装置的不同侧的情况下切换多位铁电性存储器装置的一侧。
可利用如本文中所描述的多位铁电性存储器装置来实施若干个写入及读取方案。可将偏置施加到多位铁电性存储器装置以产生铁电性材料的多个侧之间的若干个极化组合。即，可将一状态指派给若干个极化组合中的每一者且可将偏置施加到多位铁电性存储器装置以表达所述若干个极化组合中的每一者。
本发明的实施例可提供若干益处，例如包括可具有多个经指派状态的铁电性材料的存储器装置。经指派状态中的每一者还可存储所施加电荷，所述所施加电荷等效于可释放到存储器阵列内的位线的单个位DRAM单元电荷。在本发明的以下详细说明中，参考形成本文的部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及/或结构改变。
本文中的图遵循其中第一个数字或前几个数字对应于图式图编号且其余数字识别图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，210可在图2中参考元件“10”，且类似元件可在图3中参考为310。此外，如本文中所使用，“若干个”特定元件及/或特征可指此类元件及/或特征中的一或多者。
图1A图解说明根据本发明的若干个实施例的存储器阵列100的部分的透视图。在此实例中，阵列100是包含在第一数目个导电线102-0、102-1、...、102-N(例如，存取线，其可在本文中称为字线)与第二数目个导电线104-0、104-1、...、104-M(例如，数据/感测线，其可在本文中称为位线)的相交点处的存储器单元106的交叉点阵列100。坐标轴101指示在此实例中，位线104-0、104-1、...、104-M定向于x方向上且字线102-0、102-1、...、102-N定向于y方向上。如所图解说明，字线102-0、102-1、...、102-N大体上彼此平行且大体上正交于大体上彼此平行的位线104-0、104-1、...、104-M；然而，实施例并非受如此限制。如本文中所使用，术语“大体上”打算经修改特性不需要为绝对的，而是足够接近以便实现所述特性的优点。举例来说，“大体上平行”并不限于绝对平行，且可包含至少比垂直定向更接近于平行定向的定向。类似地，“大体上正交”并不限于绝对正交，且可包含至少比平行定向更接近于垂直定向的定向。
举例来说，交叉点阵列100可为阵列结构，例如下文结合图2、3及4所描述的阵列结构。作为实例，存储器单元106可为相变随机存取存储器(PCRAM)单元、电阻式随机存取存储器(RRAM)单元、导电随机存取存储器(CBRAM)单元及/或自旋转移力矩随机存取存储器(STT-RAM)单元，以及其它类型的存储器单元。在各种实施例中，存储器单元106可具有包含串联耦合到存储元件(例如，包括相变材料或金属氧化物的电阻式存储元件)的选择装置(例如，切换装置)的“堆叠”结构。作为实例，选择装置可为二极管、场效应晶体管(FET)、双极结晶体管(BJT)或双向阈值开关(OTS)，以及其它切换元件。
在若干个实施例中，与相应存储器单元106相关联的选择装置及存储元件可为串联耦合的二端装置。举例来说，选择装置可为二端OTS(例如，形成于一对电极之间的硫族化物合金)，且存储元件可为二端相变存储元件(例如，形成于一对电极之间的相变材料(PCM))。在若干个实施例中，可在存储器单元106的选择装置与存储元件之间共享电极。此外，在若干个实施例中，位线104-0、104-1、...、104-M及字线102-0、102-1、...、102-N可用作对应于存储器单元106的顶部或底部电极。
在操作中，可通过经由选定导电线(例如，字线102-0、102-1、...、102-N及位线104-0、104-1、...、104-M)跨越存储器单元106施加电压(例如，写入电压)来编程阵列100的存储器单元106。例如，可通过调整存储元件的电阻电平来调整(例如，变化)跨越存储器单元106的电压脉冲的宽度及/或量值，以便将存储器单元106编程到特定逻辑状态。
可使用感测(例如，读取)操作来确定存储器单元106的逻辑状态。举例来说，可将特定电压施加到对应于选定存储器单元106的位线104-0、104-1、...、104-M及字线102-0、102-1、...、102-N，且可感测到响应于所得电压差而穿过所述单元的电流。感测操作还可包含以特定电压偏置未选定字线及位线(例如，耦合到非选定单元的字线及位线)，以便感测选定单元106的逻辑状态。
作为实例，可根据半选择方法(例如，半选择偏置方案)来操作阵列100。半选择方法可包含施加半选择电压(V/2)到选定位线(例如，耦合到选定存储器单元的位线)及负半选择电压(-V/2)到选定字线(例如，耦合到选定存储器单元的字线)，同时以参考电位(例如，接地电位)偏置未选定字线及位线。如此，跨越选定存储器单元施加全选择电压(V)。在此实例中，耦合到选定位线及/或选定字线的未选定存储器单元经历+/-V/2的半选择电压且可称为“半选定”单元。选择装置可允许穿过选定存储器单元(例如，经历全选择电压(V)的单元)的电流，而阻挡或限制穿过耦合到选定字线及/或位线的未选定单元(例如，经历半选择电压的单元)的电流。在此实例中，不偏置耦合到未选定位线及/或字线的未选定存储器单元(例如，在此实例中，所述未选定存储器单元经历0V的接地电位)。举例来说，选择电压(V)可为写入电压或读取电压。本发明的实施例并不限于与编程或读取阵列100的单元相关联的半选择方法。举例来说，可根据其它偏置方案(例如，三分之一选择方法，以及其它偏置方案)来操作阵列100。
图1B图解说明根据本发明的若干个实施例的存储器阵列100的部分的示意图。在此实例中，存储器阵列100是1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列，每一1T1C存储器单元由区106内的存取装置103(例如，晶体管)及存储元件105(例如，电容器)构成。阵列100的单元布置成由字线102-0(WL0)、102-1(WL1)、102-2(WL2)、102-3(WL3)、…、102-N(WLN)耦合的行及由感测线(例如，数字线)104-1(D)及104-2(D_)耦合的列。在此实例中，每一列的单元与一对互补感测线104-1(D)及104-2(D_)相关联。
虽然在图1B中图解说明仅单个列的存储器单元，但实施例并非受如此限制。举例来说，特定阵列可具有若干存储器单元列及/或感测线(例如，4,096、8,192、16,384等)。特定存储器单元晶体管103的栅极耦合到其对应字线102-0、102-1、102-2、102-3、...、102-N，第一源极/漏极区域耦合到其对应感测线104-1，且特定存储器单元晶体管的第二源极/漏极区域耦合到其对应电容器105。虽然未在图4中图解说明，但感测线104-2也可耦合到若干个存储器单元。在本发明的一些实施例中，电容器105是利用本文中所描述的过程产生的多位铁电性装置。
根据本发明的若干个实施例，阵列100耦合到感测电路。在此实例中，感测电路包括读出放大器107及累加器。
图1B中所展示的实例包含位于读出放大器107与耦合到位线104-1的存储器单元之间的隔离电路109-1及位于读出放大器107与耦合到互补感测线104-2的存储器单元(未展示)之间的隔离电路109-2。隔离电路109-1及/或109-2可包括若干个隔离装置，例如若干个晶体管。
图2图解说明根据本发明的实施例形成的多位铁电性装置的部分的横截面图。图2中所展示的多位铁电性装置单元结构包含基底半导体结构，所述基底半导体结构包含具有形成于第一电介质材料210中的导电触点212的衬底208。衬底208可为硅衬底、绝缘体上硅(SOI)衬底或蓝宝石上硅(SOS)衬底，以及其它。第一电介质材料210可为氮化物或例如二氧化硅(SiO2)的氧化物，以及其它电介质材料。举例来说，导电触点212可由钨(W)或其它适合导电材料制成且可经由掩蔽及蚀刻工艺形成于第一电介质材料210中。举例来说，导电触点212可由包含TiN(氮化钛)、TaN(氮化钽)、铜、铱、铂、钌及/或钨的各种导电材料或复合结构制成。
所述结构包含形成于导电触点212上方的通孔216。在此实例中，通孔216穿过第二电介质材料214(例如，二氧化硅)而形成以暴露导电触点212的顶部表面且可称为接触孔或接触通孔216。第二电介质材料214可为与第一电介质材料210相同类型的电介质材料或不同类型的电介质材料。在一或多个实施例中，通孔216具有不大于20纳米(nm)的直径。然而，实施例并不限于通孔216的特定直径，所述通孔可通过掩蔽及蚀刻以及其它适合工艺而形成。可利用若干种蚀刻剂来移除第二电介质材料，所述蚀刻剂包含(但不限于)：乙二胺邻苯二酚(EDP)、氢氧化钾/异丙醇(KOH/IPA)或四甲基氢氧化铵(TMAH)。虽然在图2中未展示，但导电触点212可耦合到对应于特定存储器单元(例如，例如PCRAM单元或RRAM单元的电阻可变存储器单元、如本文中所描述的多位铁电性存储器装置)的存取装置(例如，存取晶体管)。
可在通孔216中沉积导电材料或复合结构213。导电材料或复合结构213可由包含(举例来说)TiN(氮化钛)、TaN(氮化钽)、铜、铱、铂、钌及/或钨的各种导电材料或复合结构制成。可在通孔216的内部上均匀地沉积导电材料或复合结构213。如本文中所描述，导电材料或复合结构213可保护经沉积铁电性材料免受用以移除电介质材料214的部分的蚀刻步骤影响。
图3图解说明根据本发明的实施例形成的多位铁电性装置的部分的横截面图。图3包含如参考图2所描述的若干个相同元件。举例来说，图3包含具有形成于第一电介质材料310中的导电触点312的衬底308。另外，图3包含穿过第二电介质材料314而形成的通孔316。
可在第二电介质材料314上及通孔316中沉积第一铁电性材料320。第一铁电性材料320可包含经掺杂氧化铪(HfO2)、例如钛酸钙(CaTiO3)的钙钛矿材料及/或具有铁电性性质的若干种其它薄膜材料。第一铁电性材料320的铁电性性质可包含(但不限于)：材料包含自发电极化(例如，固有电极化)。第一铁电性材料320的电极化可为在第一方向上且第一铁电性材料320的电极化可在施加偏置后即刻改变为第二方向。偏置包含建立各种点处的预定电压及/或电流以用于建立特定操作条件。即，偏置是施加特定电压及/或电流以将电极化的方向改变为所要方向。可以大约2纳米到10纳米的第一厚度来沉积铁电性材料。
在沉积第一铁电性材料320之后，可在通孔316中沉积聚酯材料322。聚酯材料322可包含若干种材料。举例来说，聚酯材料322可包含聚甲基丙烯酸甲酯(PMMA)。在另一实例中，聚酯材料322可包含与第一电介质材料310及/或第二电介质材料314相同或类似的电介质材料。所述聚酯材料经沉积以保护通孔316内的经沉积第一铁电性材料320免受用以移除第二电介质材料314的部分的蚀刻工艺影响。即，聚酯材料322可包含将保护通孔316内的第一铁电性材料320免受用以移除第二电介质材料314的在聚酯材料322的上部表面下方的部分的蚀刻工艺影响的材料。如参考图2所描述(例如，导电材料或复合结构213)沉积于通孔316内的导电材料或复合结构313可保护第一铁电性材料320免受用以移除第二电介质材料314的部分的蚀刻工艺影响。
第二电介质材料314内的虚线可表示利用蚀刻工艺移除第二电介质材料314的停止点315。即，移除第二电介质材料314的顶部部分以暴露通孔316的第二侧321以用于沉积第二铁电性材料。蚀刻工艺在不移除通孔316内的第一铁电性材料320或通孔316内的聚酯材料322的情况下移除第二电介质材料314的部分。举例来说，可利用比起聚酯材料322及/或第一铁电性材料320来更偏好于移除第二电介质材料314的选择性各向同性蚀刻工艺来移除第二电介质材料314的顶部部分(例如，在停止点315上面的部分)。在此实例中，选择性各向同性蚀刻工艺可在停止点315处停止以暴露通孔316的第二侧321。
图4图解说明根据本发明的实施例形成的多位铁电性装置的部分的横截面图。图4包含如参考图2及图3所描述的若干个元件。举例来说，图4包含具有形成于第一电介质材料410中的导电触点412的衬底408。另外，图4包含穿过第二电介质材料414而形成的通孔416。第二电介质材料414表示在结合图3所描述的蚀刻工艺之后的第二电介质材料314的剩余部分。另外，图4包含导电材料或复合结构413。
可任选地在第二电介质材料414上及在通孔416的外部部分(例如，侧421、图3中参考的侧321)上沉积第三电介质材料432。第三电介质材料432沉积于聚酯材料422上方。第三电介质材料432将第一铁电性材料420与第二铁电性材料434分离。以此方式，提供具有通过第三电介质材料432分离的第一铁电性材料420及第二铁电性材料434的多位铁电性装置。即，通过第三电介质材料432而与第二铁电性材料434分离的第一铁电性材料420充当电偶极。
第二铁电性材料434可为与第一铁电性材料420相同及/或不同的铁电性材料。类似地，第一电介质材料410、第二电介质材料414及/或第三电介质材料432可为相同及/或不同的电介质材料。可以不同于第一铁电性材料420的厚度来沉积第二铁电性材料434。举例来说，在至少一个实施例中，第二铁电性材料434可比第一铁电性材料420厚。在至少一个实施例中，第二铁电性材料434的厚度可介于2纳米到10纳米之间的范围内。在特定实施例中，第一铁电性材料的厚度可为3纳米且第二铁电性材料的厚度可为6纳米。
第一铁电性材料420及第二铁电性材料434可具有不同矫顽场。即，第一铁电性材料420可具有第一矫顽场且第二铁电性材料434可具有第二矫顽场。如此，切换第一铁电性材料420的极化所需要的偏置的强度(例如，电压的强度、电流的强度等)不同于切换第二铁电性材料434的极化所需要的偏置的强度。第一铁电性材料420及第二铁电性材料434的不同矫顽场可通过以与第一铁电性材料420相比较大的厚度来沉积第二铁电性材料而实现。另外，第一铁电性材料420及第二铁电性材料434的不同矫顽场可通过沉积为不同于第二铁电性材料434的类型的铁电性材料的第一铁电性材料420而实现。当不同铁电性材料用于第一铁电性材料420及第二铁电性材料434时，第一铁电性材料420及第二铁电性材料434的厚度可为类似及/或相同厚度。即，第一铁电性材料420与第二铁电性材料434之间的矫顽场的差异可通过利用具有不同内在矫顽场(例如，天然矫顽场)的不同铁电性材料而实现。
图4图解说明通孔416的具有经沉积铁电性材料的两个侧(例如，内部侧441、外部侧442)。内部侧441可在通孔416的内部侧上。内部侧441可包括第一铁电性材料420。外部侧442可在通孔416的外部侧上。外部侧442可包含第三电介质材料432及第二铁电性材料434。在沉积铁电性材料434之后，从通孔416移除聚酯材料422。通过蚀刻工艺移除聚酯材料以暴露通孔416。因此，通孔416现在将第一多位铁电性装置440A与第二多位铁电性装置440B分离。
图5图解说明根据本发明的实施例形成的多位铁电性装置的部分的横截面图。图5包含如参考图2、图3及图4所描述的若干个元件。举例来说，图5包含具有形成于第一电介质材料510中的导电触点512的衬底508。另外，图5包含穿过第二电介质材料514而形成的通孔。另外，图5包含导电材料或复合结构513。
在一些实施例中，可利用蚀刻工艺(例如，各向异性蚀刻、间隔物蚀刻等)来移除第二铁电性材料534及第三电介质材料532的部分。举例来说，利用各向异性蚀刻工艺来移除第二铁电性材料534及第三电介质材料532的部分。在此实例中，各向异性蚀刻工艺可移除存在于通孔上面的第二铁电性材料534及第三电介质材料532及/或沉积于第二电介质材料514上的第二铁电性材料534及第三电介质材料532。即，蚀刻工艺可为移除不在虚线519内的第二铁电性材料534及第三电介质材料532的垂直蚀刻工艺。
在第二铁电性材料534上沉积导电材料517。导电材料517可由包含(举例来说)TiN(氮化钛)、TaN(氮化钽)、铜、铱、铂、钌及/或钨的各种导电材料或复合结构制成。导电材料517充当多位铁电性装置的第二板。导电材料517可为连续的且可跨越多个单元而沉积及/或可跨越整个存储器阵列而沉积。
第一多位铁电性装置540A及第二铁电性装置540B在从通孔移除聚酯材料(例如，如图4中参考的聚酯材料422)之后形成。多位铁电性装置540A表示其中一侧(例如，左侧542)上的铁电性材料比另一侧(例如，右侧541)上的铁电性材料的厚度厚的第一多位铁电性装置。第二多位铁电性装置540B表示其中一侧(例如，左侧541)上的铁电性材料比另一侧(例如，右侧542)上的铁电性材料的厚度薄的多位铁电性装置。
图6A及6B图解说明利用根据本发明的若干个实施例形成的多位铁电性装置(例如，如图5中所参考的多位铁电性装置540A、多位铁电性装置540B)的写入方案的实例。如本文中所描述，多位铁电性装置含有具有含有第一矫顽场的铁电性材料的第一侧及具有含有第二矫顽场的铁电性材料的第二侧。另外或替代地，多位铁电性装置可含有具有第一厚度的铁电性材料的第一侧及具有第二厚度的铁电性材料的第二侧。此外，第一侧及第二侧可通过充当电偶极的电介质材料分离。
图6A-1、6A-2、6A-3及6A-4图解说明到多位铁电性装置(例如，如图5中所参考的多位铁电性装置540A、多位铁电性装置540B)的四个经指派状态。如本文中所描述，多位铁电性装置具有通过用以形成电偶极的导电材料613分离的铁电性材料的第一侧620(铁电性装置的右侧)及铁电性材料的第二侧634(铁电性装置的左侧)。如本文中所描述，多位铁电性装置的第一侧及多位铁电性装置的第二侧具有不同矫顽场。如图6A-1、6A-2、6A-3及6A-4中所图解说明，铁电性材料的第一侧620及铁电性材料的第二侧634通过具有不同厚度而具有不同矫顽场。举例来说，铁电性材料的左侧634具有与铁电性材料的右侧620相比的较大厚度的铁电性材料。
写入方案包含将一状态(例如，二进制状态、数值等)指派给多位铁电性装置的若干个极化组合。所述若干个极化组合包含多位铁电性装置的每一侧的第一极化方向及第二极化方向。举例来说，将状态00指派给多位铁电性装置6A-1。即，当在左侧上的铁电性材料634的极化方向(由箭头662表示)指向导电材料613且在右侧上的铁电性材料620的极化方向(由箭头661表示)亦指向导电材料613时，指派状态00。
写入方案可使用初始状态(例如，在特定偏置下处于特定极化组合中的状态，状态00)且基于经施加以实现其余极化组合的偏置将一状态指派给其余极化组合。图6A-1图解说明初始状态且将所述初始状态指派为00。图6A-1中的初始状态00通过在第一方向上施加相对小的偏置而改变为图6A-2中的状态01。相对小的偏置是包含改变第一侧(如图6A-1中所参考的较薄侧、右侧铁电性材料620)的极化方向而不改变第二侧(如图6A-1中所参考的较厚侧、左侧铁电性材料634)的极化方向的电压及/或电流的偏置。即，相对小的偏置可变更第一侧的极化方向，但不具有改变第二侧的极化方向的电压及/或电流。图6A-2中的状态01包含左侧的指向电介质材料的极化方向及右侧的背向电介质材料的极化方向。
图6A-2中的状态01通过在第二方向上施加包含相对大的电压及/或电流的偏置而改变为图6A-3中的状态10。相对大的偏置是改变铁电性材料的第一侧的极化方向及铁电性材料的第二侧的极化方向的偏置。第二方向可为与经施加以将状态从00改变为01的第一方向相反的方向。图6A-3中的状态10包含左侧的背向电介质材料的极化方向及右侧的指向电介质材料的极化方向。
图6A-3中的状态10通过在第二方向上施加包含相对小的电压及/或电流的偏置而改变为图6A-4中的状态11。施加到状态10的偏置改变铁电性材料的右侧的极化方向，而不改变铁电性材料的左侧的极化方向。图6A-4中的状态11包含铁电性材料的左侧的背向电介质材料的极化方向及铁电性材料的右侧的背向电介质材料的极化方向。每一状态(例如，状态00、状态01、状态10、状态11)可存储等效于单个位DRAM单元电荷的电荷。
图6B图解说明图表660，图表660图解说明表示电压的Y轴及表示时间的X轴以进一步显示如何施加偏置来实现所述状态(例如，状态00、状态01、状态10、状态11等)中的每一者。状态00表示在第一时间处，在特定电压下的初始状态。在第二时间处，可在第一方向上施加电压以产生状态01。在第三时间处，可在与第一方向相反的第二方向上施加电压以产生状态10。在第四时间处，可在第一方向上施加电压以产生状态11。在第五时间处，可在第二方向上施加电压以返回到初始状态00。
图7A及7B图解说明利用根据本发明的若干个实施例形成的多位铁电性装置(例如，如图5中所参考的多位铁电性装置540A、多位铁电性装置540B)的写入方案的实例。如本文中所描述，多位铁电性装置可具有包含具第一矫顽场的铁电性材料的第一侧及包含具第二矫顽场的铁电性材料的第二侧。另外或替代地，多位铁电性装置可含有具有第一厚度的铁电性材料的第一侧及具有第二厚度的铁电性材料的第二侧。此外，第一侧及第二侧可通过充当电偶极的电介质材料分离。
图7A-1、7A-2、7A-3及7A-4图解说明指派给多位铁电性装置的四个状态。如本文中所描述，多位铁电性装置可具有通过形成电偶极的导电材料713分离的铁电性材料的第一侧720(铁电性装置的右侧)及铁电性材料的第二侧734(铁电性装置的左侧)。如本文中所描述，多位铁电性装置的第一侧及多位铁电性装置的第二侧可具有不同矫顽场。如图7A-1中所图解说明，铁电性材料的第一侧720及铁电性材料的第二侧734通过具有不同厚度而具有不同矫顽场。举例来说，铁电性材料的左侧734具有与铁电性材料的右侧720相比的较大厚度的铁电性材料。
写入方案包含将一状态(例如，二进制状态、数值等)指派给多位铁电性装置的若干个极化组合。所述若干个极化组合包含铁电性材料的第一侧的极化方向(例如，由箭头761表示)及铁电性材料734的第二侧的极化方向(例如，由箭头762表示)。举例来说，将状态00指派给图7A-1的极化组合。在此实例中，当在左侧上的铁电性材料734的极化方向762指向导电材料713且在右侧上的铁电性材料720的极化方向761背向导电材料713时，指派状态00。
图7A-1中的初始状态00通过在第一方向上施加相对小的偏置而改变为图7A-2中的状态01。相对小的偏置是包含改变铁电性材料的第一侧720(较薄侧、右侧)的极化方向而不改变铁电性材料的第二侧734(较厚侧、左侧)的极化方向的电压及/或电流的偏置。图7A-2中的状态01包含铁电性材料的左侧的指向电介质材料的极化方向及铁电性材料的右侧的背向电介质材料的极化方向。
图7A-2中的状态01通过在第二方向上施加包含相对大的电压及/或电流的偏置而改变为图7A-3中的状态10。相对大的偏置是改变铁电性材料的第一侧的极化方向及铁电性材料的第二侧的极化方向的偏置。第二偏置方向可为与经施加以将状态从00改变为01的第一偏置方向相反的方向。状态10可包含具有背向电介质材料的极化方向的左侧及右侧。
图7A-3中的状态10通过在第二方向上施加包含相对小的电压及/或电流的偏置而改变为图7A-4中的状态11。施加到状态10的偏置改变铁电性材料的右侧的极化方向，而不改变铁电性材料的左侧的极化方向。状态11可包含铁电性材料的左侧的远离电介质材料的极化方向及铁电性材料的右侧的朝向电介质材料的极化方向。每一状态(例如，状态00、状态01、状态10、状态11)可存储等效于单个位DRAM单元电荷的电荷。
图7B可包含图表778，图表778图解说明表示电压的Y轴及表示时间的X轴以便进一步显示如何施加偏置来实现所述状态(例如，状态00、状态01、状态10、状态11等)中的每一者。状态00表示在第一时间处，在特定电压下的初始状态。在第二时间处，可在第一方向上施加电压以产生状态01。在第三时间处，可在第二方向上施加电压以产生状态10，其中所述第二方向与第一方向相反。在第四时间处，可在第二方向上施加电压以产生状态11。在第五时间处，可在第一方向上施加电压以将多位铁电性装置返回到初始状态00。
本文中所描述且在图6A、6B及图7A、7B内所参考的写入方案可包含重新指派若干个状态(例如，状态00、状态01、状态10、状态11等)以对应于不同于状态的先前对应偏置的偏置。重新指派状态中的每一者以对应于不同偏置及/或对应于铁电性材料的第一侧与第二铁电性材料之间的特定极化组合可使得多位铁电性装置能够从第一状态切换到任何第二状态。举例来说，可将图7A-2中的状态01重新指派给状态11。在此实例中，可在不必须施加中间偏置的情况下施加偏置到图7A-1中的状态00来将状态00改变为状态11。在此实例中，如本文中所描述，图7A-1中的状态00通过在第一方向上施加相对小的偏置而改变为图7A-2中的状态01。相对小的偏置是包含改变铁电性材料的第一侧720(较薄侧、右侧)的极化方向而不改变铁电性材料的第二侧734(较厚侧、左侧)的极化方向的电压及/或电流的偏置。
可针对本文中所描述且在图6A、6B及图7A、7B内所参考的写入方案中的每一者实施读取方案。读取方案可类似于用于铁电性装置的破坏性读取方案。读取方案利用施加到多位铁电性装置的偏置，如本文中所描述。来自施加到多位铁电性装置的偏置的净极化可传送到存储器阵列(例如，存储器阵列100等)内的位线。位线将具有对应于针对多位铁电性装置内的每一极化组合的经指派状态的状态。即，在位线内将存在对应于指派给多位铁电性装置的四个状态(例如，状态00、状态01、状态10、状态11)的四个状态。
虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，旨在实现相同结果的布置可替代所展示的特定实施例。本发明打算涵盖本发明的各种实施例的变更或变化形式。应理解，已以说明性方式而非限制性方式做出以上说明。在审阅以上说明后，所属领域的技术人员将即刻明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的各种实施例的范围包含其中使用以上结构及方法的其它应用。因此，本发明的各种实施例的范围应参考所附权利要求书连同此权利要求书授权的等效物的整个范围来确定。
在前述实施方式中，出于简化本发明的目的，将各种特征一起分组于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中更多的特征的意图。而是，如所附权利要求书所反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (10)

1.一种用于形成存储器装置的方法，其包括：
在通孔的内部侧壁上形成第一铁电性材料；
移除一材料以暴露所述通孔的外部侧壁；及
在所述通孔的所述外部侧壁上形成第二铁电性材料，其中所述第二铁电性材料是与所述第一铁电性材料的类型不同的铁电性材料。
2.根据权利要求1所述的方法，其包括以不同的厚度形成所述第一和第二铁电性材料。
3.根据权利要求1所述的方法，其包括以相同的厚度形成所述第一和第二铁电性材料。
4.根据权利要求1所述的方法，其中所述第一铁电性材料的内在矫顽场不同于所述第二铁电性材料的内在矫顽场。
5.根据权利要求1所述的方法，其包括：
在所述通孔内及所述第一铁电性材料和所述第二铁电性材料之间形成导电材料；以及
在所述导电材料和所述第二铁电性材料之间形成电介质材料。
6.一种存储器装置，其包括：
第一铁电性材料，其形成于通孔的内部侧壁上；及
第二铁电性材料，其形成于所述通孔的外部侧壁上；
其中所述第一铁电性材料的类型不同于所述第二铁电性材料；以及
其中所述第一铁电性材料和所述第二铁电性材料：
由导电材料分隔开；且
具有不同的矫顽场。
7.根据权利要求6所述的存储器装置，其中所述第一铁电性材料和所述第二铁电性材料具有相同的厚度。
8.根据权利要求6所述的存储器装置，其中所述第一铁电性材料和所述第二铁电性材料也被电介质材料分隔开。
9.根据权利要求6所述的存储器装置，其中所述导电材料是第一导电材料，且其中所述存储器装置进一步包括形成于所述通孔中的第二导电材料，所述第一铁电材料形成于所述第一导电材料和所述第二导电材料之间。
10.一种将数据写入到多位铁电性存储器装置的方法，其包括：
通过在第一方向上将第一偏置电压施加到所述多位铁电性存储器装置来产生所述多位铁电性存储器装置的第一状态；
通过在第二方向上将第二偏置电压施加到所述多位铁电性存储器装置来产生第二状态；
将第三偏置电压施加到所述多位铁电性存储器装置以产生第三状态，其中所述第三偏置电压大于所述第二偏置电压；及
将第四偏置电压施加到所述多位铁电性存储器装置以产生第四状态，其中所述第四偏置电压小于所述第三偏置电压。
CN201710599972.0A 2013-10-31 2014-10-29 多位铁电性存储器装置及其形成方法 Active CN107393582B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/068,887 2013-10-31
US14/068,887 US9219225B2 (en) 2013-10-31 2013-10-31 Multi-bit ferroelectric memory device and methods of forming the same
CN201480066590.6A CN105793929B (zh) 2013-10-31 2014-10-29 多位铁电性存储器装置及其形成方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201480066590.6A Division CN105793929B (zh) 2013-10-31 2014-10-29 多位铁电性存储器装置及其形成方法

Publications (2)

Publication Number Publication Date
CN107393582A CN107393582A (zh) 2017-11-24
CN107393582B true CN107393582B (zh) 2020-10-23

Family

ID=52995261

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710599972.0A Active CN107393582B (zh) 2013-10-31 2014-10-29 多位铁电性存储器装置及其形成方法
CN201480066590.6A Active CN105793929B (zh) 2013-10-31 2014-10-29 多位铁电性存储器装置及其形成方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201480066590.6A Active CN105793929B (zh) 2013-10-31 2014-10-29 多位铁电性存储器装置及其形成方法

Country Status (7)

Country Link
US (3) US9219225B2 (zh)
EP (2) EP3410437B1 (zh)
JP (1) JP6085396B2 (zh)
KR (1) KR101773731B1 (zh)
CN (2) CN107393582B (zh)
TW (1) TWI565045B (zh)
WO (1) WO2015066129A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10128327B2 (en) 2014-04-30 2018-11-13 Stmicroelectronics, Inc. DRAM interconnect structure having ferroelectric capacitors exhibiting negative capacitance
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US20170338350A1 (en) * 2016-05-17 2017-11-23 Globalfoundries Inc. Semiconductor device and method
US9899073B2 (en) 2016-06-27 2018-02-20 Micron Technology, Inc. Multi-level storage in ferroelectric memory
WO2018194544A1 (en) * 2017-04-17 2018-10-25 Intel Corporation Multi-bit ferroelectric memory
WO2018231210A1 (en) * 2017-06-14 2018-12-20 Intel Corporation Thin film ferroelectric materials and methods of fabrication thereof
JP7010741B2 (ja) 2018-03-19 2022-01-26 キオクシア株式会社 磁気記憶装置
US10861862B1 (en) * 2019-06-24 2020-12-08 Wuxi Petabyte Technologies Co, Ltd. Ferroelectric memory devices
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
CN111211135B (zh) * 2020-01-16 2022-08-05 华中科技大学 一种非对称铁电隧穿结多值存储单元的调制方法
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
CN113990368B (zh) * 2021-10-29 2023-03-14 华中科技大学 一种基于奥氏阈值开关器件的动态存储结构及其操作方法
US20240064997A1 (en) * 2022-08-16 2024-02-22 International Business Machines Corporation Ferroelectric random-access memory cell

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150184A (en) * 1996-08-20 2000-11-21 Ramtron International Corporation Method of fabricating partially or completely encapsulated top electrode of a ferroelectric capacitor
CN102217046A (zh) * 2008-11-19 2011-10-12 美光科技公司 用于形成导电材料的方法、用于选择性地形成导电材料的方法、用于形成铂的方法及用于形成导电结构的方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3666665A (en) * 1970-12-14 1972-05-30 Ibm Composition of ferroelectric matter
DE69413567T2 (de) 1993-01-12 1999-06-02 Koninkl Philips Electronics Nv Prozessorsystem mit ferroelektrischem Speicher
JPH08180673A (ja) * 1994-12-27 1996-07-12 Nec Corp 強誘電体メモリセル及びそのアクセス装置
US5808929A (en) 1995-12-06 1998-09-15 Sheikholeslami; Ali Nonvolatile content addressable memory
US6320782B1 (en) 1996-06-10 2001-11-20 Kabushiki Kaisha Toshiba Semiconductor memory device and various systems mounting them
US5877977A (en) * 1996-09-10 1999-03-02 National Semiconductor Corporation Nonvolatile memory based on metal-ferroelectric-metal-insulator semiconductor structure
TW468253B (en) * 1997-01-13 2001-12-11 Hitachi Ltd Semiconductor memory device
US6091621A (en) * 1997-12-05 2000-07-18 Motorola, Inc. Non-volatile multistate memory cell using a ferroelectric gate fet
DE19830569C1 (de) * 1998-07-08 1999-11-18 Siemens Ag FeRAM-Anordnung
JP3833174B2 (ja) * 2001-06-22 2006-10-11 松下電器産業株式会社 半導体装置及びその駆動方法
KR100395767B1 (ko) 2001-09-13 2003-08-21 삼성전자주식회사 강유전성 메모리 장치 및 그 형성 방법
US6683803B2 (en) 2001-12-14 2004-01-27 Thin Film Electronics Asa Apparatus and methods for data storage and retrieval
US6635498B2 (en) 2001-12-20 2003-10-21 Texas Instruments Incorporated Method of patterning a FeRAM capacitor with a sidewall during bottom electrode etch
JP2003289134A (ja) * 2002-03-28 2003-10-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6856534B2 (en) 2002-09-30 2005-02-15 Texas Instruments Incorporated Ferroelectric memory with wide operating voltage and multi-bit storage per cell
KR20060072680A (ko) 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 장치의 커패시터 및 그 제조방법
DE102005017533A1 (de) * 2004-12-29 2006-07-13 Hynix Semiconductor Inc., Ichon Nichtflüchtige ferroelektrische Speichervorrichtung
NO20050967L (no) * 2005-02-23 2006-08-24 Thin Film Electronics Asa Minneinnretning og fremgangsmater for a drive denne
DE102005008392B4 (de) * 2005-02-24 2008-07-31 Infineon Technologies Ag FeRAM-Speicherzelle, FeRAM-Speicherschaltung und Verfahren zum Speichern eines Datumwertes in einer FeRAM-Speicherzelle
NO20052904L (no) 2005-06-14 2006-12-15 Thin Film Electronics Asa Et ikke-flyktig elektrisk minnesystem
JP2006352005A (ja) 2005-06-20 2006-12-28 Toshiba Corp 強誘電体記憶装置およびその製造方法
KR100718137B1 (ko) 2005-09-05 2007-05-14 삼성전자주식회사 3차원 강유전체 커패시터와 이를 포함하는 불휘발성 메모리소자와 그 제조 방법
JP2007123528A (ja) * 2005-10-27 2007-05-17 Sanyo Electric Co Ltd メモリ
KR101101566B1 (ko) * 2006-03-30 2012-01-02 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
JP5076543B2 (ja) * 2007-02-21 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
US8227701B2 (en) * 2009-01-26 2012-07-24 Seagate Technology Llc Reconfigurable electric circuitry and method of making same
JP2010177257A (ja) * 2009-01-27 2010-08-12 Panasonic Corp 半導体装置及びその製造方法
CN101882463B (zh) * 2009-05-08 2013-02-27 复旦大学 一种多位铁电存储器及其电压施加方法
KR101087837B1 (ko) * 2010-08-05 2011-11-30 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150184A (en) * 1996-08-20 2000-11-21 Ramtron International Corporation Method of fabricating partially or completely encapsulated top electrode of a ferroelectric capacitor
CN102217046A (zh) * 2008-11-19 2011-10-12 美光科技公司 用于形成导电材料的方法、用于选择性地形成导电材料的方法、用于形成铂的方法及用于形成导电结构的方法

Also Published As

Publication number Publication date
KR101773731B1 (ko) 2017-08-31
EP3063766A4 (en) 2017-05-03
EP3063766A1 (en) 2016-09-07
EP3410437B1 (en) 2020-12-09
KR20160072264A (ko) 2016-06-22
US9847123B2 (en) 2017-12-19
US20150117084A1 (en) 2015-04-30
CN105793929B (zh) 2017-09-22
US20170148512A1 (en) 2017-05-25
TWI565045B (zh) 2017-01-01
WO2015066129A1 (en) 2015-05-07
JP6085396B2 (ja) 2017-02-22
CN107393582A (zh) 2017-11-24
EP3410437A1 (en) 2018-12-05
EP3063766B1 (en) 2018-08-15
CN105793929A (zh) 2016-07-20
JP2017504180A (ja) 2017-02-02
US9219225B2 (en) 2015-12-22
TW201523864A (zh) 2015-06-16
US20160072044A1 (en) 2016-03-10
US9564576B2 (en) 2017-02-07

Similar Documents

Publication Publication Date Title
CN107393582B (zh) 多位铁电性存储器装置及其形成方法
US10366751B2 (en) Resistance memory cell
US9208873B2 (en) Non-volatile storage system biasing conditions for standby and first read
US10879309B2 (en) Memory circuit and formation method thereof
US7471543B2 (en) Storage device and semiconductor device
US9590014B2 (en) Resistance variable memory cell structures and methods
US20110122678A1 (en) Anti-Parallel Diode Structure and Method of Fabrication
WO2014036264A1 (en) Resistive memory devices
US9147657B2 (en) Memory cell repair
US20170062524A1 (en) Current Selectors Formed Using Single Stack Structures
KR20220014433A (ko) 저항 변화 메모리 장치 및 그 구동방법
TW202407704A (zh) 一次性可編程記憶體及其操作方法及半導體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant