TW201523864A - 多位元鐵電性記憶體裝置及其製造方法 - Google Patents

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Abstract

本發明揭示多位元鐵電性記憶體裝置及其製造方法。製造一多位元鐵電性記憶體裝置之一種實例性方法可包含：在一通孔之一第一側上製造一第一鐵電性材料；移除一材料以曝露該通孔之一第二側；及在該通孔之該第二側上以與該通孔之該第一側相比不同之一厚度製造第二鐵電性材料。

Description

多位元鐵電性記憶體裝置及其製造方法
本發明大體而言係關於半導體裝置及方法，且更特定而言係關於多位元鐵電性裝置及其製造方法。
記憶體裝置通常作為電腦或其他電子裝置中之內部半導體積體電路而提供。存在諸多不同類型之記憶體，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、電阻式記憶體及快閃記憶體，以及其他。電阻式記憶體之類型包含相變記憶體、可程式化導體記憶體及電阻式隨機存取記憶體(RRAM)，以及其他。
某些類型之記憶體裝置可係非揮發性記憶體且可用於需要高記憶體密度、高可靠性及低電力消耗之一寬廣範圍之電子應用。非揮發性記憶體可用於(舉例而言)個人電腦、可攜式記憶卡、固態磁碟機(SSD)、數位相機、蜂巢式電話、諸如MP3播放器之可攜式音樂播放器、電影播放器及其他電子裝置中。
各種電阻式記憶體裝置可包含以一交叉點架構組織之記憶體單元陣列。在此等架構中，記憶體單元可包含一單元堆疊，該單元堆疊包括與一選擇裝置(例如，諸如一雙向臨限開關(OTS)或二極體之一切換元件)串聯、在一對導電線之間(例如，在一存取線(例如，字線)與 一資料/感測線(例如，位元線)之間)的一儲存元件(例如，一相變元件)。記憶體單元位於一字線與位元線之相交點處且可經由施加適當電壓至其而「經選擇」。
00‧‧‧狀態/初始狀態
01‧‧‧狀態
10‧‧‧狀態
11‧‧‧狀態
100‧‧‧記憶體陣列/陣列/交叉點陣列
101‧‧‧座標軸
102-0‧‧‧導電線/字線
102-1‧‧‧導電線/字線
102-2‧‧‧導電線/字線
102-3‧‧‧導電線/字線
102-N‧‧‧導電線/字線
103‧‧‧特定記憶體單元電晶體/存取裝置
104-0‧‧‧導電線/位元線
104-1‧‧‧導電線/位元線/感測線/數位線/互補感測線
104-2‧‧‧感測線/數位線/互補感測線
104-M‧‧‧導電線/位元線
105‧‧‧儲存元件/電容器
106‧‧‧記憶體單元/選定單元/選定記憶體單元/區/各別記憶體單元
107‧‧‧感測放大器
109-1‧‧‧隔離電路
109-2‧‧‧隔離電路
208‧‧‧基板
210‧‧‧第一介電材料
212‧‧‧導電觸點
213‧‧‧導電材料/複合結構
214‧‧‧第二介電材料/介電材料
216‧‧‧通孔/接觸孔/接觸通孔
308‧‧‧基板
310‧‧‧第一介電材料
312‧‧‧導電觸點
313‧‧‧導電材料/複合結構
314‧‧‧第二介電材料
315‧‧‧停止點
316‧‧‧通孔
320‧‧‧第一鐵電性材料
321‧‧‧第二側/側
322‧‧‧聚酯材料
408‧‧‧基板
410‧‧‧第一介電材料
412‧‧‧導電觸點
413‧‧‧導電材料或複合結構
414‧‧‧第二介電材料
416‧‧‧通孔
420‧‧‧第一鐵電性材料
421‧‧‧側
422‧‧‧聚酯材料
432‧‧‧第三介電材料
434‧‧‧第二鐵電性材料/鐵電性材料
440A‧‧‧第一多位元鐵電性裝置
440B‧‧‧第二多位元鐵電性裝置
441‧‧‧內部側
442‧‧‧外部側/聚酯材料
508‧‧‧基板
510‧‧‧第一介電材料
512‧‧‧導電觸點
513‧‧‧導電材料或複合結構
514‧‧‧第二介電材料
517‧‧‧導電材料/導電觸點
519‧‧‧虛線
532‧‧‧第三介電材料
534‧‧‧第二鐵電性材料
540A‧‧‧第一多位元鐵電性裝置/多位元鐵電性裝置
540B‧‧‧第二鐵電性裝置/第二多位元鐵電性裝置/多位元鐵電性裝置
541‧‧‧右側/左側
542‧‧‧左側/右側
613‧‧‧導電材料
620‧‧‧鐵電性材料
634‧‧‧鐵電性材料
661‧‧‧箭頭
662‧‧‧箭頭
713‧‧‧導電材料
720‧‧‧鐵電性材料
734‧‧‧鐵電性材料
761‧‧‧箭頭/極化方向
762‧‧‧箭頭/極化方向
D‧‧‧感測線/數位線/互補感測線
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
WLN‧‧‧字線
圖1A圖解說明根據本發明之若干項實施例之一記憶體陣列之一部分之一透視圖。
圖1B圖解說明根據本發明之若干項實施例之一記憶體陣列之一部分之一示意圖。
圖2圖解說明根據本發明之若干項實施例製造之一多位元鐵電性裝置之一部分之一剖視圖。
圖3圖解說明根據本發明之若干項實施例製造之一多位元鐵電性裝置之一部分之一剖視圖。
圖4圖解說明根據本發明之若干項實施例製造之一多位元鐵電性裝置之一部分之一剖視圖。
圖5圖解說明根據本發明之若干項實施例製造之一多位元鐵電性裝置之一部分之一剖視圖。
圖6A及圖6B圖解說明利用根據本發明之若干項實施例製造之一多位元鐵電性裝置之一寫入方案之一實例。
圖7A及圖7B圖解說明利用根據本發明之若干項實施例製造之一多位元鐵電性裝置之一寫入方案之一實例。
提供多位元鐵電性裝置(例如，多位元鐵電性記憶體裝置)及其製造方法。製造一多位元鐵電性記憶體裝置之一種實例性方法可包含：在一通孔之一第一側上製造一第一鐵電性材料；移除一介電材料以曝露通孔之一第二側；及在通孔之第二側上以與通孔之第一側相比不同之一厚度製造第二鐵電性材料。多位元鐵電性記憶體裝置可包含可用 以指派多個狀態(例如，狀態00、狀態01、狀態10、狀態11等)之若干個極化組合。多位元鐵電性記憶體裝置可經製造以包含多個側，其中每一側具有一不同矯頑場(例如，切換鐵電性材料之極化所需要之一偏壓之強度)。不同矯頑場可達成多位元鐵電性記憶體裝置之每一側之極化之獨立切換。多位元鐵電性記憶體裝置之每一側之極化之獨立切換可包含在不切換多位元鐵電性記憶體裝置之一不同側之情況下切換多位元鐵電性記憶體裝置之一側。
可利用如本文中所闡述之多位元鐵電性記憶體裝置來實施若干個寫入及讀取方案。可將偏壓施加至多位元鐵電性記憶體裝置以產生鐵電性材料之多個側之間的若干個極化組合。亦即，可將一狀態指派給若干個極化組合中之每一者且可將一偏壓施加至多位元鐵電性記憶體裝置以表達該若干個極化組合中之每一者。
本發明之實施例可提供若干益處，諸如包括可具有複數個經指派狀態之鐵電性材料之一記憶體裝置。經指派狀態中之每一者亦可儲存一所施加電荷，該所施加電荷等效於可釋放至一記憶體陣列內之一位元線之一單個位元DRAM單元電荷。在本發明之以下詳細說明中，參考形成本文之一部分且其中以圖解說明方式展示可如何實踐本發明之一或多項實施例之附圖。充分詳細地闡述此等實施例以使得熟習此項技術者能夠實踐本發明之實施例，且應理解，可利用其他實施例且可在不背離本發明之範疇之情況下做出程序、電及/或結構改變。
本文中之圖遵循其中第一個數字或前幾個數字對應於圖式圖編號且其餘數字識別圖式中之一元件或組件之一編號慣例。不同圖之間的類似元件或組件可藉由使用類似數字來識別。舉例而言，210可在圖2中參考元件「10」，且一類似元件可在圖3中參考為310。此外，如本文中所使用，「若干個」一特定元件及/或特徵可係指此等元件及/或特徵中之一或多者。
圖1A圖解說明根據本發明之若干項實施例之一記憶體陣列100之一部分之一透視圖。在此實例中，陣列100係包含在第一數目個導電線102-0、102-1、...、102-N(例如，存取線，其可在本文中稱為字線)與第二數目個導電線104-0、104-1、...、104-M(例如，資料/感測線，其可在本文中稱為位元線)之相交點處之記憶體單元106之一交叉點陣列100。座標軸101指示在此實例中，位元線104-0、104-1、...、104-M定向於一x方向上且字線102-0、102-1、...、102-N定向於一y方向上。如所圖解說明，字線102-0、102-1、...、102-N實質上彼此平行且實質上正交於實質上彼此平行之位元線104-0、104-1、...、104-M；然而，實施例並非受如此限制。如本文中所使用，術語「實質上」意欲經修改特性不需要為絕對的，而是足夠接近以便達成該特性之優點。舉例而言，「實質上平行」並不限於絕對平行，且可包含至少比一垂直定向更接近於一平行定向之定向。類似地，「實質上正交」並不限於絕對正交，且可包含至少比一平行定向更接近於一垂直定向之定向。
舉例而言，交叉點陣列100可係一陣列結構，諸如下文結合圖2、圖3及圖4所闡述之陣列結構。作為一實例，記憶體單元106可係相變隨機存取記憶體(PCRAM)單元、電阻式隨機存取記憶體(RRAM)單元、導電隨機存取記憶體(CBRAM)單元及/或自旋轉移力矩隨機存取記憶體(STT-RAM)單元，以及其他類型之記憶體單元。在各項實施例中，記憶體單元106可具有包含串聯耦合至一儲存元件(例如，包括一相變材料或金屬氧化物之一電阻式儲存元件)之一選擇裝置(例如，一切換裝置)之一「堆疊」結構。作為一實例，選擇裝置可係一個二極體、場效應電晶體(FET)、一雙極接面電晶體(BJT)或一雙向臨限開關(OTS)，以及其他切換元件。
在若干項實施例中，與各別記憶體單元106相關聯之選擇裝置及 儲存元件可係串聯耦合之二端裝置。舉例而言，選擇裝置可係一個二端OTS(例如，製造於一對電極之間的一種硫族化物合金)，且儲存元件可係一個二端相變儲存元件(例如，製造於一對電極之間的一相變材料(PCM))。在若干項實施例中，可在記憶體單元106之選擇裝置與儲存元件之間共用一電極。此外，在若干項實施例中，位元線104-0、104-1、...、104-M及字線102-0、102-1、...、102-N可用作對應於記憶體單元106之頂部或底部電極。
在操作中，可藉由經由選定導電線(例如，字線102-0、102-1、...、102-N及位元線104-0、104-1、...、104-M)跨越記憶體單元106施加一電壓(例如，一寫入電壓)來程式化陣列100之記憶體單元106。例如，可藉由調整儲存元件之一電阻位準來調整(例如，變化)跨越記憶體單元106之電壓脈衝之寬度及/或量值，以便將記憶體單元106程式化至特定邏輯狀態。
可使用一感測(例如，讀取)操作來判定一記憶體單元106之邏輯狀態。舉例而言，可將特定電壓施加至對應於一選定記憶體單元106之一位元線104-0、104-1、...、104-M及字線102-0、102-1、...、102-N，則可感測到回應於一所得電壓差而穿過該單元之電流。感測操作亦可包含以特定電壓加偏壓於未選定字線及位元線(例如，耦合至非選定單元之字線及位元線)，以便感測一選定單元106之邏輯狀態。
作為一實例，可根據一半選擇方法(例如，一半選擇加偏壓方案)來操作陣列100。一半選擇方法可包含施加一半選擇電壓(V/2)至一選定位元線(例如，耦合至一選定記憶體單元之一位元線)及一負半選擇電壓(-V/2)至一選定字線(例如，耦合至選定記憶體單元之一字線)，同時以一參考電位(例如，一接地電位)加偏壓於未選定字線及位元線。如此，跨越選定記憶體單元施加一全選擇電壓(V)。在此實例中，耦合至選定位元線及/或選定字線之未選定記憶體單元經歷+/- V/2之一半選擇電壓且可稱為「半選定」單元。選擇裝置可允許穿過選定記憶體單元(例如，經歷全選擇電壓(V)之單元)之電流，而阻擋或限制穿過耦合至一選定字線及/或位元線之未選定單元(例如，經歷半選擇電壓之單元)之電流。在此實例中，不加偏壓於耦合至未選定位元線及/或字線之未選定記憶體單元(例如，在此實例中，該等未選定記憶體單元經歷0V之一接地電位)。舉例而言，選擇電壓(V)可係一寫入電壓或一讀取電壓。本發明之實施例並不限於與陣列100之程式化或讀取單元相關聯之一半選擇方法。舉例而言，可根據其他加偏壓方案(諸如，一個三分之一選擇方法，以及其他加偏壓方案)來操作陣列100。
圖1B圖解說明根據本發明之若干項實施例之一記憶體陣列100之一部分之一示意圖。在此實例中，記憶體陣列100係1T1C(一個電晶體一個電容器)記憶體單元之一DRAM陣列，每一1T1C記憶體單元由區106內之一存取裝置103(例如，電晶體)及一儲存元件105(例如，一電容器)構成。陣列100之單元配置成由字線102-0(WL0)、102-1(WL1)、102-2(WL2)、102-3(WL3)、...、102-N(WLN)耦合之列及由感測線(例如，數位線)104-1(D)及104-2(D_)耦合之行。在此實例中，每一行之單元與一對互補感測線104-1(D)及104-2(D_)相關聯。
儘管在圖1B中圖解說明僅一單個行之記憶體單元，但實施例並非受如此限制。舉例而言，一特定陣列可具有若干記憶體單元行及/或感測線(例如，4,096、8,192、16,384等)。一特定記憶體單元電晶體103之一閘極耦合至其對應字線102-0、102-1、102-2、102-3、...、102-N，一第一源極/汲極區域耦合至其對應感測線104-1，且一特定記憶體單元電晶體之一第二源極/汲極區域耦合至其對應電容器105。儘管未在圖4中圖解說明，但感測線104-2亦可耦合至若干個記憶體單元。在本發明之某些實施例中，電容器105係利用本文中所闡述之程 序產生之一多位元鐵電性裝置。
根據本發明之若干項實施例，陣列100耦合至感測電路。在此實例中，感測電路包括一感測放大器107及一累加器。
圖1B中所展示之實例包含位於感測放大器107與耦合至位元線104-1之記憶體單元之間的隔離電路109-1及位於感測放大器107與耦合至互補感測線104-2之記憶體單元(未展示)之間的隔離電路109-2。隔離電路109-1及/或109-2可包括若干個隔離裝置，諸如若干個電晶體。
圖2圖解說明根據本發明之實施例製造之一多位元鐵電性裝置之一部分之一剖視圖。圖2中所展示之多位元鐵電性裝置單元結構包含一基底半導體結構，該基底半導體結構包含具有製造於一第一介電材料210中之一導電觸點212之一基板208。基板208可係一矽基板、絕緣物上矽(SOI)基板或藍寶石上矽(SOS)基板，以及其他。第一介電材料210可係一種氮化物或諸如二氧化矽(SiO2)之氧化物，以及其他介電材料。舉例而言，導電觸點212可由鎢(W)或其他適合導電材料製成且可經由一遮蔽及蝕刻程序製造於第一介電材料210中。舉例而言，導電觸點212可由包含TiN(氮化鈦)、TaN(氮化鉭)、銅、銥、鉑、釕及/或鎢之各種導電材料或複合結構製成。
該結構包含製造於導電觸點212上方之一通孔216。在此實例中，通孔216穿過一第二介電材料214(例如，二氧化矽)而製造以曝露導電觸點212之頂部表面且可稱為一接觸孔或接觸通孔216。第二介電材料214可係與第一介電材料210相同類型之介電材料或一不同類型之介電材料。在一或多項實施例中，通孔216具有不大於20奈米(nm)之一直徑。然而，實施例並不限於通孔216之一特定直徑，該通孔可藉由遮蔽及蝕刻以及其他適合程序而製造。可利用若干種蝕刻劑來移除第二介電材料，該等蝕刻劑包含(但不限於)：乙二胺鄰苯二酚 (EDP)、氫氧化鉀/異丙醇(KOH/IPA)或四甲基氫氧化銨(TMAH)。儘管在圖2中未展示，但導電觸點212可耦合至對應於一特定記憶體單元(例如，諸如一PCRAM單元或RRAM單元之一電阻可變記憶體單元、如本文中所闡述之多位元鐵電性記憶體裝置)之一存取裝置(例如，一存取電晶體)。
可在通孔216中沈積一導電材料或複合結構213。導電材料或複合結構213由包含(舉例而言)TiN(氮化鈦)、TaN(氮化鉭)、銅、銥、鉑、釕及/或鎢之各種導電材料或複合結構製成。可在通孔216之內部上均勻地沈積導電材料或複合結構213。如本文中所闡述，導電材料或複合結構213可保護一經沈積鐵電性材料免受用以移除介電材料214之一部分之一蝕刻步驟影響。
圖3圖解說明根據本發明之實施例製造之一多位元鐵電性裝置之一部分之一剖視圖。圖3包含如參考圖2所闡述之若干個相同元件。舉例而言，圖3包含具有製造於一第一介電材料310中之一導電觸點312之一基板308。另外，圖3包含穿過一第二介電材料314而製造之一通孔316。
可在第二介電材料314上及通孔316中沈積一第一鐵電性材料320。第一鐵電性材料320可包含一經摻雜氧化鉿(HfO2)、諸如鈦酸鈣(CaTiO3)之一種鈣鈦礦材料及/或具有鐵電性性質之若干種其他薄膜材料。第一鐵電性材料320之鐵電性性質可包含(但不限於)：一材料包含一自發電極化(例如，固有電極化)。第一鐵電性材料320之電極化可係在一第一方向上且第一鐵電性材料320之電極化可在施加一偏壓後旋即改變為一第二方向。加偏壓包含建立各種點處之預定電壓及/或電流以用於建立特定操作條件。亦即，加偏壓係施加一特定電壓及/或電流以將電極化之方向改變為一所要方向。可以大約2奈米至10奈米之一第一厚度來沈積鐵電性材料。
在沈積第一鐵電性材料320之後，可在通孔316中沈積一聚酯材料322。聚酯材料322可包含若干種材料。舉例而言，聚酯材料322可包含聚甲基丙烯酸甲酯(PMMA)。在另一實例中，聚酯材料322可包含與第一介電材料310及/或第二介電材料314相同或類似之一介電材料。該聚酯材料經沈積以保護通孔316內之經沈積第一鐵電性材料320免受用以移除第二介電材料314之一部分之一蝕刻程序影響。亦即，聚酯材料322可包含將保護通孔316內之第一鐵電性材料320免受用以移除第二介電材料314之在聚酯材料322之一上部表面下方之一部分之一蝕刻程序影響之一材料。如參考圖2所闡述(例如，導電材料或複合結構213)沈積於通孔316內之導電材料或複合結構313可保護第一鐵電性材料320免受用以移除第二介電材料314之部分之蝕刻程序影響。
第二介電材料314內之虛線可表示利用一蝕刻程序移除第二介電材料314之一停止點315。亦即，移除第二介電材料314之頂部部分以曝露通孔316之一第二側321以用於沈積一第二鐵電性材料。蝕刻程序在不移除通孔316內之第一鐵電性材料320或通孔316內之聚酯材料322之情況下移除第二介電材料314之部分。舉例而言，可利用比起聚酯材料322及/或第一鐵電性材料320來更偏好於移除第二介電材料314之一選擇性各向同性蝕刻程序來移除第二介電材料314之頂部部分(例如，在停止點315上面之部分)。在此實例中，選擇性各向同性蝕刻程序可在停止點315處停止以曝露通孔316之第二側321。
圖4圖解說明根據本發明之實施例製造之一多位元鐵電性裝置之一部分之一剖視圖。圖4包含如參考圖2及圖3所闡述之若干個元件。舉例而言，圖4包含具有製造於一第一介電材料410中之一導電觸點412之一基板408。另外，圖4包含穿過一第二介電材料414而製造之一通孔416。第二介電材料414表示在結合圖3所闡述之蝕刻程序之後之第二介電材料314之剩餘部分。另外，圖4包含一導電材料或複合結構 413。
可視情況在第二介電材料414上及在通孔416之外部部分(例如，側421、圖3中參考之側321)上沈積一第三介電材料432。第三介電材料432沈積於聚酯材料422上方。第三介電材料432分離第一鐵電性材料420與一第二鐵電性材料434。以此方式，提供具有藉由第三介電材料432分離之一第一鐵電性材料420及一第二鐵電性材料434之一多位元鐵電性裝置。亦即，藉由第三介電材料432而與第二鐵電性材料434分離之第一鐵電性材料420充當一電偶極。
第二鐵電性材料434可係與第一鐵電性材料420相同及/或不同之鐵電性材料。類似地，第一介電材料410、第二介電材料414及/或第三介電材料432可係相同及/或不同之介電材料。可以不同於第一鐵電性材料420之一厚度來沈積第二鐵電性材料434。舉例而言，在至少一項實施例中，第二鐵電性材料434可比第一鐵電性材料420厚。在至少一項實施例中，第二鐵電性材料434之厚度可介於2奈米至10奈米之間的範圍內。在一特定實施例中，第一鐵電性材料之厚度可係3奈米且第二鐵電性材料之厚度可係6奈米。
第一鐵電性材料420及第二鐵電性材料434可具有不同矯頑場。亦即，第一鐵電性材料420可具有一第一矯頑場且第二鐵電性材料434可具有一第二矯頑場。如此，切換第一鐵電性材料420之極化所需要之偏壓之強度(例如，電壓之強度、電流之強度等)不同於切換第二鐵電性材料434之極化所需要之偏壓之強度。第一鐵電性材料420及第二鐵電性材料434之不同矯頑場可藉由以與第一鐵電性材料420相比較大之一厚度來沈積第二鐵電性材料而達成。另外，第一鐵電性材料420及第二鐵電性材料434之不同矯頑場可藉由沈積係不同於第二鐵電性材料434之一類型之鐵電性材料之一第一鐵電性材料420而達成。當不同鐵電性材料用於第一鐵電性材料420及第二鐵電性材料434時，第一 鐵電性材料420及第二鐵電性材料434之厚度可係類似及/或相同厚度。亦即，第一鐵電性材料420與第二鐵電性材料434之間的矯頑場之差異可藉由利用具有不同內在矯頑場(例如，天然矯頑場)之不同鐵電性材料而達成。
圖4圖解說明通孔416之具有經沈積鐵電性材料之兩個側(例如，內部側441、外部側442)。內部側441可在通孔416之內部側上。內部側441可包括第一鐵電性材料420。外部側442可在通孔416之外部側上。外部側442可包含第三介電材料432及第二鐵電性材料434。在沈積鐵電性材料434之後，自通孔416移除聚酯材料422。透過一蝕刻程序移除聚酯材料以曝露通孔416。因此，通孔416現在分離一第一多位元鐵電性裝置440A與一第二多位元鐵電性裝置440B。
圖5圖解說明根據本發明之實施例製造之一多位元鐵電性裝置之一部分之一剖視圖。圖5包含如參考圖2、圖3及圖4所闡述之若干個元件。舉例而言，圖5包含具有製造於一第一介電材料510中之一導電觸點512之一基板508。另外，圖5包含穿過一第二介電材料514而製造之一通孔516。另外，圖5包含一導電材料或複合結構513。
在某些實施例中，可利用一蝕刻程序(例如，各向異性蝕刻、間隔物蝕刻等)來移除第二鐵電性材料534及第三介電材料532之一部分。舉例而言，利用一各向異性蝕刻程序來移除第二鐵電性材料534及第三介電材料532之一部分。在此實例中，各向異性蝕刻程序可移除存在於通孔上面之第二鐵電性材料534及第三介電材料532及/或沈積於第二介電材料514上之第二鐵電性材料534及第三介電材料532。亦即，蝕刻程序可係移除不在虛線519內之第二鐵電性材料534及第三介電材料532之一垂直蝕刻程序。
在第二鐵電性材料534上沈積一導電材料517。導電觸點517可由包含(舉例而言)TiN(氮化鈦)、TaN(氮化鉭)、銅、銥、鉑、釕及/或 鎢之各種導電材料或複合結構製成。導電材料517充當多位元鐵電性裝置之一第二板。導電材料517可係連續的且可跨越複數個單元而沈積及/或跨越一整個記憶體陣列而沈積。
一第一多位元鐵電性裝置540A及一第二鐵電性裝置540B在自通孔516移除聚酯材料(例如，如圖4中參考之聚酯材料442)之後製造。多位元鐵電性裝置540A表示其中一側(例如，左側542)上之鐵電性材料比另一側(例如，右側541)上之鐵電性材料之一厚度厚之一第一多位元鐵電性裝置。第二多位元鐵電性裝置540B表示其中一側(例如，左側541)上之鐵電性材料比另一側(例如，右側542)上之鐵電性材料之一厚度薄之一多位元鐵電性裝置。
圖6A及圖6B圖解說明利用根據本發明之若干項實施例製造之一多位元鐵電性裝置(例如，如圖5中所參考之多位元鐵電性裝置540A、多位元鐵電性裝置540B)之一寫入方案之一實例。如本文中所闡述，多位元鐵電性裝置含有具有含有一第一矯頑場之鐵電性材料之一第一側及具有含有一第二矯頑場之鐵電性材料之一第二側。另外，或另一選擇係，多位元鐵電性裝置可含有具有一第一厚度之鐵電性材料之一第一側及具有一第二厚度之鐵電性材料之一第二側。此外，第一側及第二側可藉由充當一電偶極之一介電材料分離。
圖6A-1、圖6A-2、圖6A-3及圖6A-4圖解說明至多位元鐵電性裝置(例如，如圖5中所參考之多位元鐵電性裝置540A、多位元鐵電性裝置540B)之四個經指派狀態。如本文中所闡述，多位元鐵電性裝置具有藉由用以製造一電偶極之一導電材料613分離之鐵電性材料620之一第一側(鐵電性裝置之右側)及鐵電性材料634之一第二側(鐵電性裝置之左側)。如本文中所闡述，多位元鐵電性裝置之第一側及多位元鐵電性裝置之第二側具有一不同矯頑場。如圖6A-1、圖6A-2、圖6A-3及圖6A-4中所圖解說明，鐵電性材料620之第一側及鐵電性材料634之 第二側藉由具有不同厚度而具有不同矯頑場。舉例而言，鐵電性材料634之左側具有與鐵電性材料620之右側相比之一較大厚度之鐵電性材料。
寫入方案包含將一狀態(例如，二進位狀態、數值等)指派給多位元鐵電性裝置之若干個極化組合。該若干個極化組合包含多位元鐵電性裝置之每一側之一第一極化方向及一第二極化方向。舉例而言，將一狀態00指派給多位元鐵電性裝置6A-1。亦即，當在左側上之鐵電性材料634之極化方向(由箭頭662表示)指向導電材料613且在右側上之鐵電性材料620之極化方向(由箭頭661表示)亦指向導電材料613時，指派狀態00。
寫入方案可使用一初始狀態(例如，在一特定偏壓下處於一特定極化組合中之狀態，狀態00)且基於經施加用以達成其餘極化組合之一偏壓將一狀態指派給其餘極化組合。圖6A-1圖解說明初始狀態且將該初始狀態指派為00。圖6A-1中之初始狀態00藉由在一第一方向上施加一相對小之偏壓而改變為圖6A-2中之狀態01。相對小之偏壓係包含改變第一側(如圖6A-1中所參考之較薄側、右側、鐵電性材料620)之極化方向而不改變第二側(如圖6A-1中所參考之較厚側、左側、鐵電性材料634)之極化方向之一電壓及/或電流之一偏壓。亦即，相對小之偏壓可變更第一側之極化方向，但不具有改變第二側之極化方向的電壓及/或電流。圖6A-2中之狀態01包含左側之指向介電材料之極化方向及右側之背向介電材料之極化方向。
圖6A-2中之狀態01藉由在一第二方向上施加包含一相對大之電壓及/或電流之一偏壓而改變為圖6A-3中之狀態10。相對大之偏壓係改變鐵電性材料之第一側之極化方向及鐵電性材料之第二側之極化方向之一偏壓。第二方向可係與經施加用以將狀態自00改變為01之第一方向相反之一方向。圖6A-3中之狀態10包含左側之背向介電材料之極化方向及右側之指向介電材料之極化方向。
圖6A-3中之狀態10藉由在第二方向上施加包含一相對小之電壓及/或電流之一偏壓而改變為圖6A-4中之狀態11。施加至狀態10之偏壓改變鐵電性材料之右側之極化方向，而不改變鐵電性材料之左側之極化方向。圖6A-4中之狀態11包含鐵電性材料之左側之背向介電材料之極化方向及鐵電性材料之右側之背向介電材料之極化方向。每一狀態(例如，狀態00、狀態01、狀態10、狀態11)可儲存等效於一單個位元DRAM單元電荷之一電荷。
圖6B圖解說明一圖表660，圖表660圖解說明表示一電壓之一Y軸及表示時間之一X軸以進一步顯示如何施加一偏壓來達成該等狀態(例如，狀態00、狀態01、狀態10、狀態11等)中之每一者。狀態00表示在一第一時間處，在一特定電壓下之一初始狀態。在一第二時間處，可在一第一方向上施加電壓以產生狀態01。在一第三時間處，可在與第一方向相反之一第二方向上施加一電壓以產生狀態10。在一第四時間處，可在第一方向上施加一電壓以產生狀態11。在一第五時間處，可在第二方向上施加一電壓以返回至初始狀態00。
圖7A及圖7B圖解說明利用根據本發明之若干項實施例製造之一多位元鐵電性裝置(例如，如圖5中所參考之多位元鐵電性裝置540A、多位元鐵電性裝置540B)之一寫入方案之一實例。如本文中所闡述，多位元鐵電性裝置可具有包含具一第一矯頑場之鐵電性材料之一第一側及包含具一第二矯頑場之鐵電性材料之一第二側。另外，或另一選擇係，多位元鐵電性裝置可含有具有一第一厚度之鐵電性材料之一第一側及具有一第二厚度之鐵電性材料之一第二側。此外，第一側及第二側可藉由充當一電偶極之一介電材料分離。
圖7A-1、圖7A-2、圖7A-3及圖7A-4圖解說明指派給多位元鐵電性裝置之四個狀態。如本文中所闡述，多位元鐵電性裝置可具有藉由製造一電偶極之一導電材料713分離之鐵電性材料720之一第一側(鐵 電性裝置之右側)及鐵電性材料734之一第二側(鐵電性裝置之左側)。如本文中所闡述，多位元鐵電性裝置之第一側及多位元鐵電性裝置之第二側可具有一不同矯頑場。如圖7A-1中所圖解說明，鐵電性材料720之第一側及鐵電性材料734之第二側藉由具有不同厚度而具有不同矯頑場。舉例而言，鐵電性材料734之左側具有與鐵電性材料720之右側相比之一較大厚度之鐵電性材料。
寫入方案包含將一狀態(例如，二進位狀態、數值等)指派給多位元鐵電性裝置之若干個極化組合。該若干個極化組合包含鐵電性材料之一第一側之一極化方向(例如，由箭頭761表示)及鐵電性材料734之一第二側之一極化方向(例如，由箭頭762表示)。舉例而言，將一狀態00指派給圖7A-1之極化組合。在此實例中，當在左側上之鐵電性材料734之極化方向762指向導電材料713且在右側上之鐵電性材料720之極化方向761背嚮導電材料713時，指派狀態00。
圖7A-1中之初始狀態00藉由在一第一方向上施加一相對小之偏壓而改變為圖7A-2中之狀態01。相對小之偏壓係包含改變鐵電性材料720之第一側(較薄側、右側)之極化方向而不改變鐵電性材料734之第二側(較厚側、左側)之極化方向之一電壓及/或電流之一偏壓。圖7A-2中之狀態01包含鐵電性材料之左側之指向介電材料之極化方向及鐵電性材料之右側之背向介電材料之極化方向。
圖7A-2中之狀態01藉由在一第二方向上施加包含一相對大之電壓及/或電流之一偏壓而改變為圖7A-3中之狀態10。相對大之偏壓係改變鐵電性材料之第一側之極化方向及鐵電性材料之第二側之極化方向之一偏壓。第二偏壓方向可係與經施加用以將狀態自00改變為01之第一偏壓方向相反之一方向。狀態10可包含具有背向介電材料之一極化方向之左側及右側。
圖7A-3中之狀態10藉由在第二方向上施加包含一相對小之電壓 及/或電流之一偏壓而改變為圖7A-4中之狀態11。施加至狀態10之偏壓改變鐵電性材料之右側之極化方向，而不改變鐵電性材料之左側之極化方向。狀態11可包含鐵電性材料之左側之遠離介電材料之一極化方向及鐵電性材料之右側之朝向介電材料之一極化方向。每一狀態(例如，狀態00、狀態01、狀態10、狀態11)可儲存等效於一單個位元DRAM單元電荷之一電荷。
圖7B可包含一圖表778，圖表778圖解說明表示一電壓之一Y軸及表示時間之一X軸以便進一步顯示如何施加一偏壓來達成該等狀態(例如，狀態00、狀態01、狀態10、狀態11等)中之每一者。狀態00表示在一第一時間處，在一特定電壓下之一初始狀態。在一第二時間處，可在一第一方向上施加電壓以產生狀態01。在一第三時間處，可在一第二方向上施加一電壓以產生狀態10，其中該第二方向與第一方向相反。在一第四時間處，可在第二方向上施加一電壓以產生狀態11。在一第五時間處，可在第一方向上施加一電壓以將多位元鐵電性裝置返回至初始狀態00。
本文中所闡述且在圖6A、圖6B及圖7A、圖7B內所參考之寫入方案可包含重新指派若干個狀態(例如，狀態00、狀態01、狀態10、狀態11等)以對應於不同於狀態之先前對應偏壓之一偏壓。重新指派狀態中之每一者以對應於一不同偏壓及/或對應於鐵電性材料之一第一側與一第二鐵電性材料之間的一特定極化組合可使得多位元鐵電性裝置能夠自一第一狀態切換至任何第二狀態。舉例而言，可將圖7A-2中之狀態01重新指派給狀態11。在此實例中，可在不必須施加中間偏壓之情況下施加一偏壓至圖7A-1中之狀態00來將狀態00改變為狀態11。在此實例中，如本文中所闡述，圖7A-1中之狀態00藉由在一第一方向上施加一相對小之偏壓而改變為圖7A-2中之狀態11。相對小之偏壓係包含改變鐵電性材料720之第一側(較薄側、右側)之極化方向而不改 變鐵電性材料734之第二側(較厚側、左側)之極化方向之一電壓及/或電流之一偏壓。
可針對本文中所闡述且在圖6A、圖6B及圖7A、圖7B內所參考之寫入方案中之每一者實施一讀取方案。讀取方案可類似於用於鐵電性裝置之一破壞性讀取方案。讀取方案利用施加至多位元鐵電性裝置之偏壓，如本文中所闡述。來自施加至多位元鐵電性裝置之偏壓之淨極化可傳送至一記憶體陣列(例如，記憶體陣列100等)內之一位元線。位元線將具有對應於針對多位元鐵電性裝置內之每一極化組合之經指派狀態之狀態。亦即，在位元線內將存在對應於指派給多位元鐵電性裝置之四個狀態(例如，狀態00、狀態01、狀態10、狀態11)之四個狀態。
儘管本文中已圖解說明及闡述了特定實施例，但熟習此項技術者將瞭解，旨在達成相同結果之一配置可替代所展示之特定實施例。本發明意欲涵蓋本發明之各項實施例之變更或變化形式。應理解，已以一說明性方式而非一限制性方式做出以上說明。在審閱以上說明後，熟習此項技術者將旋即明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之各項實施例之範疇包含其中使用以上結構及方法之其他應用。因此，本發明之各項實施例之範疇應參考隨附申請專利範圍連同此申請專利範圍授權之等效物之整個範圍來判定。
在前述實施方式中，出於簡化本發明之目的，將各種特徵一起分組於一單個實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一技術方案中更多之特徵之一意圖。而是，如以下申請專利範圍所反映，發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，特此將以下申請專利範圍併入至實施方式中，其中每一技術方案獨立地作為一單獨實施例。
508‧‧‧基板
510‧‧‧第一介電材料
512‧‧‧導電觸點
513‧‧‧導電材料或複合結構
514‧‧‧第二介電材料
517‧‧‧導電材料/導電觸點
519‧‧‧虛線
532‧‧‧第三介電材料
534‧‧‧第二鐵電性材料
540A‧‧‧第一多位元鐵電性裝置/多位元鐵電性裝置
540B‧‧‧第二鐵電性裝置/第二多位元鐵電性裝置/多位元鐵電性裝置
541‧‧‧右側/左側
542‧‧‧左側/右側

Claims (25)

  1. 一種用於製造一記憶體裝置之方法，其包括：在一通孔之一第一側上製造一第一鐵電性材料；移除一材料以曝露該通孔之一第二側；及在該通孔之該第二側上以與該通孔之該第一側相比不同之一厚度製造一第二鐵電性材料。
  2. 如請求項1之方法，其中該第一鐵電性材料及該第二鐵電性材料具有不同厚度。
  3. 如請求項1之方法，其進一步包括：利用一第一偏壓改變該第一鐵電性材料之一極化且利用一第二偏壓改變該第二鐵電性材料。
  4. 如請求項3之方法，其中當利用該第一偏壓改變該第一鐵電性材料之該極化時，該第二鐵電性材料之該極化未改變。
  5. 如請求項3之方法，其中當利用一第二偏壓改變該第二鐵電性材料時，該第一鐵電性材料之該極化改變。
  6. 一種用於製造若干個鐵電性記憶體裝置之方法，其包括：製造一通孔；在該通孔之一內部側上製造一第一鐵電性材料；在該通孔之該內部側上之該第一鐵電性材料上製造一聚酯材料；曝露該通孔之一外部側；在該通孔之該外部側上製造一第二鐵電性材料；及移除該聚酯材料以製造若干個鐵電性記憶體裝置。
  7. 如請求項6之方法，其中在該通孔之該內部側上製造該第一鐵電性材料包含：在該第一鐵電性材料上製造該聚酯材料之前，在 該通孔之該內部側上製造該第一鐵電性材料。
  8. 如請求項7之方法，其中製造該聚酯材料包含：在曝露該通孔之該外部側時，保護在該通孔之該內部側上之該第一鐵電性材料。
  9. 如請求項6之方法，其中在該通孔之該內部側上製造該第一鐵電性材料包括：以不同於製造於該通孔之該外部側上之該第二鐵電性材料之厚度製造該第一鐵電性材料。
  10. 如請求項6之方法，其中在該通孔之該內部側上製造該第一鐵電性材料包含：製造具有不同於製造於該通孔之該外部側上之該第二鐵電性材料之一矯頑場之該第一鐵電性材料。
  11. 一種記憶體裝置，其包括：一第一鐵電性材料，其在該記憶體裝置之一第一側上處於一第一厚度；及一第二鐵電性材料，其在該記憶體裝置之一第二側上處於一第二厚度。
  12. 如請求項11之記憶體裝置，其中一第一偏壓改變在該第一側上之該第一鐵電性材料之一極化而不改變在該第二側上之該第二鐵電性材料之一極化。
  13. 如請求項11之記憶體裝置，其中一第二偏壓改變在該第一側上之該第一鐵電性材料之一極化及在該第二側上之該第二鐵電性材料之一極化。
  14. 如請求項11之記憶體裝置，其中一介電材料分離在該第一側上之該第一鐵電性材料與在該通孔之該第二側上之該第二鐵電性材料。
  15. 一種記憶體裝置，其包括：一第一鐵電性材料與一第二鐵電性材料，其藉由一導電材料 而分離；且其中該第一鐵電性材料與該第二鐵電性材料具有一不同矯頑場。
  16. 如請求項15之記憶體裝置，其中該第一鐵電性材料之一極化及該第二鐵電性材料之一極化經利用以提供該記憶體裝置之至少四個不同狀態。
  17. 一種將資料寫入至一多位元鐵電性記憶體裝置之方法，其包括：將一狀態指派給一第一鐵電性材料與一第二鐵電性材料之間的若干個極化組合中之每一者；且其中該若干個極化組合中之每一者對應於一特定所施加偏壓。
  18. 如請求項17之方法，其包括：針對該若干個極化組合中之至少一者重新指派至少一個狀態。
  19. 如請求項17之方法，其包括：將該特定偏壓施加至該第一鐵電性材料及至該第二鐵電性材料以針對該第一鐵電性材料及針對該第二鐵電性材料產生至少兩個極化方向。
  20. 如請求項17之方法，其包括：在一第一方向上施加一第一偏壓以改變該第一鐵電性材料之一極化方向而不改變該第二鐵電性材料之一極化方向。
  21. 如請求項17之方法，其中該若干個極化組合包含該第一鐵電性材料之一極化方向與該第二鐵電性材料之一極化方向之一組合。
  22. 如請求項17之方法，其中將該狀態指派給該若干個極化組合中之每一者包含：將該狀態指派給若干個偏壓。
  23. 如請求項17之方法，其中每一狀態可藉由提供一特定經指派狀 態之對應偏壓而獨立地寫入。
  24. 一種將資料寫入至一多位元鐵電性記憶體裝置之方法，其包括：定義該多位元鐵電性記憶體裝置之一第一狀態，其中該第一狀態包含在一第一方向上將一第一偏壓施加至該多位元鐵電性記憶體裝置；將一第二偏壓施加至該多位元鐵電性記憶體裝置以產生一第二狀態，其中施加該第二偏壓包含在一第二方向上施加一第二電壓；將一第三偏壓施加至該多位元鐵電性記憶體裝置以產生一第三狀態，其中施加該第三偏壓包含在一第二方向上施加大於該第二電壓之一第三電壓；及將一第四偏壓施加至該多位元鐵電性記憶體裝置以產生一第四狀態，其中施加該第四偏壓包含在該第二方向上施加小於該第三電壓之一第四電壓。
  25. 如請求項24之方法，其中施加每一偏壓釋放一不同電壓至一記憶體陣列內之一位元線。
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