JP2001244428A - 強誘電体メモリセル及びそれを用いたＦｅＲＡＭ素子 - Google Patents
強誘電体メモリセル及びそれを用いたＦｅＲＡＭ素子Info
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【課題】 ビットラインと活性領域とが分離された構造
より集積度をさらに向上させることのできる、空乏形ト
ランジスタからなるビットライン構造を有する強誘電体
メモリセル及びそれを用いたＦｅＲＡＭ素子を提供す
る。 【解決手段】 ＦｅＲＡＭ素子に用いられる強誘電体メ
モリセルにおいて、空乏形トランジスタのゲートを含む
第１活性領域１０と、エンハンスメント形トランジスタ
のゲートを含んで、前記第１活性領域と接する第２活性
領域２０と、前記空乏形トランジスタのゲート及び前記
エンハンスメント形トランジスタのゲートが接続されて
いるワードライン６６と、データを貯蔵し、前記エンハ
ンスメント形トランジスタのドレインに接続された強誘
電体キャパシタとを含んでなる。
より集積度をさらに向上させることのできる、空乏形ト
ランジスタからなるビットライン構造を有する強誘電体
メモリセル及びそれを用いたＦｅＲＡＭ素子を提供す
る。 【解決手段】 ＦｅＲＡＭ素子に用いられる強誘電体メ
モリセルにおいて、空乏形トランジスタのゲートを含む
第１活性領域１０と、エンハンスメント形トランジスタ
のゲートを含んで、前記第１活性領域と接する第２活性
領域２０と、前記空乏形トランジスタのゲート及び前記
エンハンスメント形トランジスタのゲートが接続されて
いるワードライン６６と、データを貯蔵し、前記エンハ
ンスメント形トランジスタのドレインに接続された強誘
電体キャパシタとを含んでなる。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ素子
に関し、特に、ビットラインを空乏形トランジスタで構
成した強誘電体メモリセル及びそれらを高集積化したＦ
ｅＲＡＭ素子に関する。
に関し、特に、ビットラインを空乏形トランジスタで構
成した強誘電体メモリセル及びそれらを高集積化したＦ
ｅＲＡＭ素子に関する。
【０００２】
【従来の技術】薄膜蒸着技術が発展することによって、
強誘電体薄膜を使用する不揮発性メモリセルに対する研
究が増大している。このような不揮発性メモリセルは、
高速の分極／反転、及び強誘電体キャパシタ薄膜の残余
分極を使用して記録できる高速不揮発性メモリセルであ
る。
強誘電体薄膜を使用する不揮発性メモリセルに対する研
究が増大している。このような不揮発性メモリセルは、
高速の分極／反転、及び強誘電体キャパシタ薄膜の残余
分極を使用して記録できる高速不揮発性メモリセルであ
る。
【０００３】したがって、ＳＢＴ（ｓｔｒｏｎｔｉｕｍ
ｂｉｔｈｍｕｔｈ ｔａｎｔａｌａｔｅ）とＰＺＴ
（ｌｅａｄ ｚｉｒｃｏｎａｔｅ ｔｉｔａｎａｔｅ）
とのような強誘電体特性を有するキャパシタ薄膜を有す
るＦｅＲＡＭは、従来のシリコンオキサイド膜やシリコ
ン窒化膜の代りに用いられるが、これは、ＦｅＲＡＭが
低電圧で高速に行われるためである。また、ＤＲＡＭ
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅ
ｍｏｒｙ）のように待機時間の間、情報の損失を防止す
るために周期的にリフレッシュする必要がないためであ
る。
ｂｉｔｈｍｕｔｈ ｔａｎｔａｌａｔｅ）とＰＺＴ
（ｌｅａｄ ｚｉｒｃｏｎａｔｅ ｔｉｔａｎａｔｅ）
とのような強誘電体特性を有するキャパシタ薄膜を有す
るＦｅＲＡＭは、従来のシリコンオキサイド膜やシリコ
ン窒化膜の代りに用いられるが、これは、ＦｅＲＡＭが
低電圧で高速に行われるためである。また、ＤＲＡＭ
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅ
ｍｏｒｙ）のように待機時間の間、情報の損失を防止す
るために周期的にリフレッシュする必要がないためであ
る。
【０００４】強誘電体物質は、１００乃至１０００の誘
電定数を有し、常温で残余分極特性を安定化させるため
に、キャパシタ薄膜のような不揮発性メモリ素子に適用
される。不揮発性メモリ素子で、強誘電体キャパシタ薄
膜を使用する場合、情報データは、電界の印加による双
極子の分極化により貯蔵される。電界が除去されても、
残余分極は依然として残ることによって、情報データの
中一つ、すなわち０や１に貯蔵することができる。
電定数を有し、常温で残余分極特性を安定化させるため
に、キャパシタ薄膜のような不揮発性メモリ素子に適用
される。不揮発性メモリ素子で、強誘電体キャパシタ薄
膜を使用する場合、情報データは、電界の印加による双
極子の分極化により貯蔵される。電界が除去されても、
残余分極は依然として残ることによって、情報データの
中一つ、すなわち０や１に貯蔵することができる。
【０００５】一般に、ＦｅＲＡＭ素子は、２つの方法に
より製造される。すなわち、ワードラインをポリシリコ
ン膜で形成し、ビットラインを金属で形成する第１方法
と、ワードラインとビットラインとを全部ポリシリコン
膜で形成する第２方法が利用される。
より製造される。すなわち、ワードラインをポリシリコ
ン膜で形成し、ビットラインを金属で形成する第１方法
と、ワードラインとビットラインとを全部ポリシリコン
膜で形成する第２方法が利用される。
【０００６】前記第１方法は、比較的集積度の低い素子
を製造する時利用されるが、ストレージノード（ｓｔｏ
ｒａｇｅ ｎｏｄｅ）とドレインとを接続するための金
属配線と、金属ビットライン間の設計規則（ｄｅｓｉｇ
ｎ ｒｕｌｅ）がセル面積を減少させる一つの要因とし
て作用する。
を製造する時利用されるが、ストレージノード（ｓｔｏ
ｒａｇｅ ｎｏｄｅ）とドレインとを接続するための金
属配線と、金属ビットライン間の設計規則（ｄｅｓｉｇ
ｎ ｒｕｌｅ）がセル面積を減少させる一つの要因とし
て作用する。
【０００７】前記第２方法は、ビットラインをポリシリ
コンで形成することによって、ドレインとストレージノ
ードを接続する金属配線との設計規則における制限が小
さくなるが、ポリシリコンをもう一度形成しなくてはな
らないために、全体工程数が増加してコスト上昇の要因
となる。
コンで形成することによって、ドレインとストレージノ
ードを接続する金属配線との設計規則における制限が小
さくなるが、ポリシリコンをもう一度形成しなくてはな
らないために、全体工程数が増加してコスト上昇の要因
となる。
【０００８】また、従来のＦｅＲＡＭ素子のセル構造で
は、活性領域（ａｃｔｉｖｅ ａｒｅａ）とビットライ
ンとが分離されているために、各セル毎にビットライン
に信号を伝達するためには、ビットラインコンタクトを
形成しなければならない。したがって、コンタクト自体
の大きさと、コンタクトと活性領域、コンタクトとワー
ドラインとのオーバラップマージン（ｏｖｅｒｌａｐ
ｍａｒｇｉｎ）を考慮して、一定領域の空間の確保が必
要である。例えば、コンタクト大きさが、１．０μｍで
あり、コンタクトと活性領域、コンタクトとワードライ
ンとのオーバラップマージンが０．５μｍである時、セ
ル毎に２μｍの空間が必要である。したがって、従来の
ように活性領域とビットラインとが分離された構造で
は、集積度向上には限界がある。
は、活性領域（ａｃｔｉｖｅ ａｒｅａ）とビットライ
ンとが分離されているために、各セル毎にビットライン
に信号を伝達するためには、ビットラインコンタクトを
形成しなければならない。したがって、コンタクト自体
の大きさと、コンタクトと活性領域、コンタクトとワー
ドラインとのオーバラップマージン（ｏｖｅｒｌａｐ
ｍａｒｇｉｎ）を考慮して、一定領域の空間の確保が必
要である。例えば、コンタクト大きさが、１．０μｍで
あり、コンタクトと活性領域、コンタクトとワードライ
ンとのオーバラップマージンが０．５μｍである時、セ
ル毎に２μｍの空間が必要である。したがって、従来の
ように活性領域とビットラインとが分離された構造で
は、集積度向上には限界がある。
【０００９】
【発明が解決しようとする課題】そこで、本発明は上記
従来の強誘電体メモリセル及びそれを用いたＦｅＲＡＭ
素子における問題点に鑑みてなされたものであって、ビ
ットラインと活性領域とが分離された構造より集積度を
さらに向上させることのできる、空乏形トランジスタか
らなるビットライン構造を有する強誘電体メモリセル及
びそれを用いたＦｅＲＡＭ素子を提供することにその目
的がある。
従来の強誘電体メモリセル及びそれを用いたＦｅＲＡＭ
素子における問題点に鑑みてなされたものであって、ビ
ットラインと活性領域とが分離された構造より集積度を
さらに向上させることのできる、空乏形トランジスタか
らなるビットライン構造を有する強誘電体メモリセル及
びそれを用いたＦｅＲＡＭ素子を提供することにその目
的がある。
【００１０】
【課題を解決するための手段】上記のような目的を達成
するためになされた本発明による強誘電体メモリセル
は、ＦｅＲＡＭ素子（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いられ
る強誘電体メモリセルにおいて、空乏形トランジスタ
（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ ｔｒａｎｓｉｓｔｏ
ｒ）のゲートを含む第１活性領域と、エンハンスメント
形トランジスタ（ｅｎｈａｎｃｅｍｅｎｔｍｏｄｅ ｔ
ｒａｎｓｉｓｔｏｒ）のゲートを含んで、前記第１活性
領域と接する第２活性領域と、前記空乏形トランジスタ
のゲート及び前記エンハンスメント形トランジスタのゲ
ートが接続されているワードラインと、データを貯蔵
し、前記エンハンスメント形トランジスタのドレインに
接続された強誘電体キャパシタとを含んでなることを特
徴とする。
するためになされた本発明による強誘電体メモリセル
は、ＦｅＲＡＭ素子（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いられ
る強誘電体メモリセルにおいて、空乏形トランジスタ
（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ ｔｒａｎｓｉｓｔｏ
ｒ）のゲートを含む第１活性領域と、エンハンスメント
形トランジスタ（ｅｎｈａｎｃｅｍｅｎｔｍｏｄｅ ｔ
ｒａｎｓｉｓｔｏｒ）のゲートを含んで、前記第１活性
領域と接する第２活性領域と、前記空乏形トランジスタ
のゲート及び前記エンハンスメント形トランジスタのゲ
ートが接続されているワードラインと、データを貯蔵
し、前記エンハンスメント形トランジスタのドレインに
接続された強誘電体キャパシタとを含んでなることを特
徴とする。
【００１１】また、上記のような目的を達成するために
なされた本発明によるＦｅＲＡＭ素子は、多数の強誘電
体メモリセルからなるＦｅＲＡＭ素子において、空乏形
トランジスタ（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ ｔｒａ
ｎｓｉｓｔｏｒ）のゲートを含む第１活性領域と、エン
ハンスメント形トランジスタ（ｅｎｈａｎｃｅｍｅｎｔ
ｍｏｄｅ ｔｒａｎｓｉｓｔｏｒ）のゲートを含ん
で、前記第１活性領域と接する第２活性領域と、前記空
乏形トランジスタのゲート及び前記エンハンスメント形
トランジスタのゲートが接続されているワードライン
と、データを貯蔵するために前記エンハンスメント形ト
ランジスタのドレインに接続された強誘電体キャパシタ
とを含んでなることを特徴とする。
なされた本発明によるＦｅＲＡＭ素子は、多数の強誘電
体メモリセルからなるＦｅＲＡＭ素子において、空乏形
トランジスタ（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ ｔｒａ
ｎｓｉｓｔｏｒ）のゲートを含む第１活性領域と、エン
ハンスメント形トランジスタ（ｅｎｈａｎｃｅｍｅｎｔ
ｍｏｄｅ ｔｒａｎｓｉｓｔｏｒ）のゲートを含ん
で、前記第１活性領域と接する第２活性領域と、前記空
乏形トランジスタのゲート及び前記エンハンスメント形
トランジスタのゲートが接続されているワードライン
と、データを貯蔵するために前記エンハンスメント形ト
ランジスタのドレインに接続された強誘電体キャパシタ
とを含んでなることを特徴とする。
【００１２】
【発明の実施の形態】次に、本発明にかかるキャパシタ
を含む半導体メモリ素子製造方法の実施の形態の具体例
を図面を参照しながら説明する。
を含む半導体メモリ素子製造方法の実施の形態の具体例
を図面を参照しながら説明する。
【００１３】図１は、本発明の実施例によるＦｅＲＡＭ
素子のレイアウトを示す概略図であり、強誘電体キャパ
シタ、強誘電体キャパシタのデータを選択するエンハン
スメント形（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ）トラ
ンジスタ、エンハンスメント形トランジスタを選択する
ワードライン、及びワードラインを介してエンハンスメ
ント形トランジスタから伝達されたデータを感知増幅器
に伝達するビットライン６２を備える強誘電体メモリ素
子が、隣接するセルと接続され、その上部に空乏形トラ
ンジスタのゲート（Ｄ０、Ｄ１．．．）が形成されてビ
ットライン６２を構成する第１活性領域１０、第１活性
領域１０と接し、その上部にエンハンスメント形トラン
ジスタ（Ｎ０、Ｎ１．．．．）のゲートが形成される第
２活性領域２０、空乏形トランジスタのゲート（Ｄ０、
Ｄ１．．．）及びエンハンスメント形トランジスタのゲ
ート（Ｎ０、Ｎ１．．．）と接続されるワードライン６
６、エンハンスメント形トランジスタ（Ｎ０、Ｎ
１．．．）のドレインと接続される強誘電体キャパシタ
からなることを示す。強誘電体キャパシタのセルプレー
ト６２は、ビットライン５２と平行する。
素子のレイアウトを示す概略図であり、強誘電体キャパ
シタ、強誘電体キャパシタのデータを選択するエンハン
スメント形（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ）トラ
ンジスタ、エンハンスメント形トランジスタを選択する
ワードライン、及びワードラインを介してエンハンスメ
ント形トランジスタから伝達されたデータを感知増幅器
に伝達するビットライン６２を備える強誘電体メモリ素
子が、隣接するセルと接続され、その上部に空乏形トラ
ンジスタのゲート（Ｄ０、Ｄ１．．．）が形成されてビ
ットライン６２を構成する第１活性領域１０、第１活性
領域１０と接し、その上部にエンハンスメント形トラン
ジスタ（Ｎ０、Ｎ１．．．．）のゲートが形成される第
２活性領域２０、空乏形トランジスタのゲート（Ｄ０、
Ｄ１．．．）及びエンハンスメント形トランジスタのゲ
ート（Ｎ０、Ｎ１．．．）と接続されるワードライン６
６、エンハンスメント形トランジスタ（Ｎ０、Ｎ
１．．．）のドレインと接続される強誘電体キャパシタ
からなることを示す。強誘電体キャパシタのセルプレー
ト６２は、ビットライン５２と平行する。
【００１４】図面符号５４、５８、６０、５６は、各々
エンハンスメント形トランジスタ（Ｎ０、Ｎ１．．．）
のドレインコンタクト（ｄｒａｉｎ ｃｏｎｔａｃ
ｔ）、ストレージノードコンタクト（ｓｔｏｒａｇｅ
ｎｏｄｅ ｃｏｎｔａｃｔ）、ストレージノード及び局
部配線を示す。局部配線５６は、エンハンスメント形ト
ランジスタ（Ｎ０、Ｎ１．．．）のドレインコンタクト
５４と強誘電体キャパシタとを接続する。
エンハンスメント形トランジスタ（Ｎ０、Ｎ１．．．）
のドレインコンタクト（ｄｒａｉｎ ｃｏｎｔａｃ
ｔ）、ストレージノードコンタクト（ｓｔｏｒａｇｅ
ｎｏｄｅ ｃｏｎｔａｃｔ）、ストレージノード及び局
部配線を示す。局部配線５６は、エンハンスメント形ト
ランジスタ（Ｎ０、Ｎ１．．．）のドレインコンタクト
５４と強誘電体キャパシタとを接続する。
【００１５】以下、図１のようになされたＦｅＲＡＭ素
子の全般的な動作を、図２を参照しながら説明する。ま
ず、図２で、素子が待機状態（ｓｔａｎｄ−ｂｙ ｍｏ
ｄｅ）である場合、全てのワードラインは、ローを保持
する。以後ビットラインプリチャージ（ｂｉｔ ｌｉｎ
ｅ ｐｒｅｃｈａｒｇｅ）期間の間は続けてロー状態を
保持して途中にワードラインＷＬ１をハイに選択し、残
りのワードラインは、ロー状態を保持する。この場合、
同時にプレートラインＰＬを選択してハイ状態を保持す
る。
子の全般的な動作を、図２を参照しながら説明する。ま
ず、図２で、素子が待機状態（ｓｔａｎｄ−ｂｙ ｍｏ
ｄｅ）である場合、全てのワードラインは、ローを保持
する。以後ビットラインプリチャージ（ｂｉｔ ｌｉｎ
ｅ ｐｒｅｃｈａｒｇｅ）期間の間は続けてロー状態を
保持して途中にワードラインＷＬ１をハイに選択し、残
りのワードラインは、ロー状態を保持する。この場合、
同時にプレートラインＰＬを選択してハイ状態を保持す
る。
【００１６】この場合、ワードラインＷＬ１がハイ状態
を保持するため、空乏形トランジスタＤ１、エンハンス
メント形トランジスタＮ１、全てがターンオン状態とな
って選択されたキャパシタのデータをビットラインを介
して感知増幅器に伝達し得る状態となる。それに対し、
残りのワードラインがターンオフされるため、ビットラ
インにデータを載せて伝送し得ない状態となる。以後プ
レートラインをロー状態にしてワードラインを断絶させ
る一般的な動作を行うこととなる。
を保持するため、空乏形トランジスタＤ１、エンハンス
メント形トランジスタＮ１、全てがターンオン状態とな
って選択されたキャパシタのデータをビットラインを介
して感知増幅器に伝達し得る状態となる。それに対し、
残りのワードラインがターンオフされるため、ビットラ
インにデータを載せて伝送し得ない状態となる。以後プ
レートラインをロー状態にしてワードラインを断絶させ
る一般的な動作を行うこととなる。
【００１７】本発明の実施例では、１６セルアレイ（ｃ
ｅｌｌ ａｒｒａｙ）のＦｅＲＡＭ素子を示したが、こ
れに限定されるのではなく、例えば、３２、６４または
１２８などのセルアレイも可能である。この場合には、
金属コンタクトをビットラインの抵抗を減少させるため
に、毎１６ビット、あるいは、３２ビットごとに形成し
て、ビットラインに伝達されたデータをビットラインコ
ンタクト、及び金属コンタクトを介して伝達する。上述
したように、本発明にかかるＦｅＲＡＭ素子の動作は、
従来の一般的なＦｅＲＡＭ、あるいはＤＲＡＭ素子の動
作と同様である。すなわち、セルにデータを書き込んだ
り読み出す方法は、全部同一であり、但し、ビットライ
ンで活性領域を構成するために、空乏形トランジスタを
使用したのである。
ｅｌｌ ａｒｒａｙ）のＦｅＲＡＭ素子を示したが、こ
れに限定されるのではなく、例えば、３２、６４または
１２８などのセルアレイも可能である。この場合には、
金属コンタクトをビットラインの抵抗を減少させるため
に、毎１６ビット、あるいは、３２ビットごとに形成し
て、ビットラインに伝達されたデータをビットラインコ
ンタクト、及び金属コンタクトを介して伝達する。上述
したように、本発明にかかるＦｅＲＡＭ素子の動作は、
従来の一般的なＦｅＲＡＭ、あるいはＤＲＡＭ素子の動
作と同様である。すなわち、セルにデータを書き込んだ
り読み出す方法は、全部同一であり、但し、ビットライ
ンで活性領域を構成するために、空乏形トランジスタを
使用したのである。
【００１８】空乏形トランジスタとエンハンスメント形
トランジスタとを形成する方法においては、空乏形トラ
ンジスタ、及びエンハンスメント形トランジスタ領域の
各々を別途に露出させた状態でイオン注入を実施する方
法と、空乏形トランジスタ領域、及びエンハンスメント
形トランジスタ領域の全部を露出させた状態で空乏形ト
ランジスタ形成のためのイオン注入を実施して、空乏形
トランジスタを形成した後、エンハンスメント形トラン
ジスタ領域のみを露出させた状態で補償（ｃｏｍｐｅｎ
ｓａｔｉｏｎ）のためのイオン注入を実施してエンハン
スメント形トランジスタを形成することができる。
トランジスタとを形成する方法においては、空乏形トラ
ンジスタ、及びエンハンスメント形トランジスタ領域の
各々を別途に露出させた状態でイオン注入を実施する方
法と、空乏形トランジスタ領域、及びエンハンスメント
形トランジスタ領域の全部を露出させた状態で空乏形ト
ランジスタ形成のためのイオン注入を実施して、空乏形
トランジスタを形成した後、エンハンスメント形トラン
ジスタ領域のみを露出させた状態で補償（ｃｏｍｐｅｎ
ｓａｔｉｏｎ）のためのイオン注入を実施してエンハン
スメント形トランジスタを形成することができる。
【００１９】従来の技術と比較すれば、本発明にかかる
ＦｅＲＡＭ素子では、空乏形トランジスタを含む第１活
性領域がビットラインとして用いられるので、各メモリ
セル毎にビットラインコンタクトを形成する必要がな
い。したがって、ビットラインコンタクトを形成するた
めの空間が必要なくなり、高集積化された素子の具現が
可能である。また、ビットラインがセルプレートライン
と平行するので、ワードライン方向でセルプレートドラ
イブ（ｃｅｌｌ ｐｌａｔｅ ｄｒｉｖｅ）が占めた空
間を除去してワードライン遅延（ｗｏｒｄ ｌｉｎｅ
ｄｅｌａｙ）を減少させることができる。
ＦｅＲＡＭ素子では、空乏形トランジスタを含む第１活
性領域がビットラインとして用いられるので、各メモリ
セル毎にビットラインコンタクトを形成する必要がな
い。したがって、ビットラインコンタクトを形成するた
めの空間が必要なくなり、高集積化された素子の具現が
可能である。また、ビットラインがセルプレートライン
と平行するので、ワードライン方向でセルプレートドラ
イブ（ｃｅｌｌ ｐｌａｔｅ ｄｒｉｖｅ）が占めた空
間を除去してワードライン遅延（ｗｏｒｄ ｌｉｎｅ
ｄｅｌａｙ）を減少させることができる。
【００２０】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２１】
【発明の効果】上述したようになされる本発明は、活性
領域をビットラインに使用することにより、各セルごと
にビットラインコンタクトを形成する必要がなくなるの
で、設計規則に応じた最小限の幅のみ要求されて、高集
積化された素子を具現することができる効果がある。
領域をビットラインに使用することにより、各セルごと
にビットラインコンタクトを形成する必要がなくなるの
で、設計規則に応じた最小限の幅のみ要求されて、高集
積化された素子を具現することができる効果がある。
【図１】本発明の実施例によるＦｅＲＡＭ素子のレイア
ウトを示す概略図である。
ウトを示す概略図である。
【図２】本発明の実施例によるＦｅＲＡＭ素子の回路図
である。
である。
１０ 第１活性領域 ２０ 第２活性領域 ５２ ビットライン ５４ ドレインコンタクト ５６ 局部配線 ５８ ストレージノードコンタクト ６０ ストレージノード ６２ セルプレート ６６ ワードライン
Claims (9)
- 【請求項１】 ＦｅＲＡＭ素子（Ｆｅｒｒｏｅｌｅｃｔ
ｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
に用いられる強誘電体メモリセルにおいて、 空乏形トランジスタ（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ
ｔｒａｎｓｉｓｔｏｒ）のゲートを含む第１活性領域
と、 エンハンスメント形トランジスタ（ｅｎｈａｎｃｅｍｅ
ｎｔ ｍｏｄｅ ｔｒａｎｓｉｓｔｏｒ）のゲートを含
んで、前記第１活性領域と接する第２活性領域と、 前記空乏形トランジスタのゲート及び前記エンハンスメ
ント形トランジスタのゲートが接続されているワードラ
インと、 データを貯蔵し、前記エンハンスメント形トランジスタ
のドレインに接続された強誘電体キャパシタとを含んで
なることを特徴とする強誘電体メモリセル。 - 【請求項２】 前記強誘電体メモリセルの前記第１活性
領域は、隣接した他のメモリセルの第１活性領域と接続
されてビットラインを形成することを特徴とする請求項
１に記載の強誘電体メモリセル。 - 【請求項３】 前記ビットラインは、前記強誘電体キャ
パシタのセルプレート（ｃｅｌｌ ｐｌａｔｅ）と平行
であることを特徴とする請求項２に記載の強誘電体メモ
リセル。 - 【請求項４】 前記第１活性領域と前記第２活性領域と
は、ｎ形であることを特徴とする請求項１に記載の強誘
電体メモリセル。 - 【請求項５】 多数の強誘電体メモリセルからなるＦｅ
ＲＡＭ素子において、 空乏形トランジスタ（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ
ｔｒａｎｓｉｓｔｏｒ）のゲートを含む第１活性領域
と、 エンハンスメント形トランジスタ（ｅｎｈａｎｃｅｍｅ
ｎｔ ｍｏｄｅ ｔｒａｎｓｉｓｔｏｒ）のゲートを含
んで、前記第１活性領域と接する第２活性領域と、 前記空乏形トランジスタのゲート及び前記エンハンスメ
ント形トランジスタのゲートが接続されているワードラ
インと、 データを貯蔵するために前記エンハンスメント形トラン
ジスタのドレインに接続された強誘電体キャパシタとを
含んでなることを特徴とするＦｅＲＡＭ素子。 - 【請求項６】 前記各強誘電体メモリセルの各々の第１
活性領域が互いに接続されてビットラインを形成するこ
とを特徴とする請求項５に記載のＦｅＲＡＭ素子。 - 【請求項７】 前記ビットラインは、前記強誘電体キャ
パシタのセルプレートと平行であることを特徴とする請
求項５に記載のＦｅＲＡＭ素子。 - 【請求項８】 前記第１活性領域と前記第２活性領域と
はｎ形であることを特徴とする請求項５に記載のＦｅＲ
ＡＭ素子。 - 【請求項９】 前記ビットラインに印加された情報を感
知及び増幅して、増幅された信号を発生させる感知増幅
器をさらに含んでなることを特徴とする請求項５に記載
のＦｅＲＡＭ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0064055A KR100369350B1 (ko) | 1999-12-28 | 1999-12-28 | 활성영역과 공핍형 트랜지스터로 이루어진 비트라인 구조를 갖는 강유전체 메모리 소자 |
| KR1999/P64055 | 1999-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001244428A true JP2001244428A (ja) | 2001-09-07 |
Family
ID=19631373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (4)
| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004200637A (ja) * | 2002-12-18 | 2004-07-15 | Corban Concepts Inc | 強誘電体メモリ |
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-
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- 2001-02-12 TW TW090103028A patent/TW495752B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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