CN117460257A - 存储器及其制造方法、访问方法、电子设备 - Google Patents

Abstract

本申请实施例提供了一种存储器及其制造方法、访问方法、电子设备。该存储器包括：多个存储单元、多条字线、多条第一位线和多条第二位线；存储单元包括：第一晶体管、第二晶体管和电容；第一晶体管的第一电极与第一位线电连接，第一晶体管的第二电极与第二晶体管的第三电极电连接，第二晶体管的第四电极与电容的第五电极电连接，电容的第六电极与参考电位端电连接；第一晶体管的第一栅极与第二位线电连接，第二晶体管的第二栅极与字线电连接；或者，第一晶体管的第一栅极与字线电连接，第二晶体管的第二栅极与第二位线电连接。采用本申请，在读出或写入操作时，能够降低功耗，而且，利于提高写入数据的速度。

Description

存储器及其制造方法、访问方法、电子设备

技术领域

本申请涉及存储器领域，具体而言，本申请涉及一种存储器及其制造方法、访问方法、电子设备。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，和静态存储器相比，DRAM存储器具有结构较为简单、制造成本较低、容量密度较高的优点。

DRAM存储器通常包括多个存储单元，每个存储单元中均包括一个晶体管和一个电容器，即1T1C存储单元。在1T1C存储单元组成的DRAM中，同一行中的多个存储单元中晶体管的栅极均与一条字线(WL)连接，同一列中的多个存储单元中晶体管的一极均与一条位线(BL)连接。

对于读出或写入操作，与所选定的WL相关联的所有存储单元需电荷共享，且所有的BL都需进行信号感测和放大，存储器功耗相对较大。

发明内容

本申请针对现有方式的缺点，提出一种存储器及其制造方法、访问方法、电子设备。

第一方面，本申请实施例提供了一种存储器，包括：多个存储单元、多条字线、多条第一位线和多条第二位线；

存储单元包括：第一晶体管、第二晶体管和电容；

第一晶体管包括第一电极、第二电极和第一栅极；第二晶体管包括第三电极、第四电极和第二栅极，电容包括第五电极和第六电极；

第一晶体管的第一电极与第一位线电连接，第一晶体管的第二电极与第二晶体管的第三电极电连接，第二晶体管的第四电极与电容的第五电极电连接，电容的第六电极用于接收参考信号；

第一晶体管的第一栅极与第二位线电连接，第二晶体管的第二栅极与字线电连接；或者，第一晶体管的第一栅极与字线电连接，第二晶体管的第二栅极与第二位线电连接。

在一种可能的实现方式中，存储阵列中的多个存储单元形成多个存储单元行和多个存储单元列；

每个存储单元行中的各存储单元，均与一条字线电连接；

每个存储单元列中的各存储单元，均与一条第一位线和一条第二位线电连接。

在一种可能的实现方式中，第一晶体管位于衬底的一侧；

第二晶体管位于第一晶体管上；

电容位于第二晶体管上，且与第二晶体管、第一晶体管在垂直衬底的方向堆叠设置。

在一种可能的实现方式中，第一晶体管还包括第一半导体层；

第一电极，位于衬底的一侧；

第一栅极，位于第一电极远离衬底的一侧，且在衬底上的正投影与第一电极在衬底上的正投影交叠，且与第一电极绝缘；

第二电极，位于第一栅极远离衬底的一侧，且在衬底上的正投影与第一电极在衬底上的正投影交叠，且与第一栅极绝缘；

第一半导体层，位于第二电极远离衬底的一侧，并与第二电极连接，且第一半导体层沿垂直于衬底的方向延伸与第一电极连接，且与第一栅极绝缘。

在一种可能的实现方式中，第一晶体管还包括第一栅极介质层和第一填充层；

第一栅极介质层，位于第一栅极与第一半导体层之间；

第一填充层，在衬底上的正投影位于第一半导体层在衬底上的正投影内，且在衬底上的正投影与第二电极在衬底上的正投影无交叠。

在一种可能的实现方式中，第二晶体管还包括第二半导体层；

第三电极，复用第一晶体管的第二电极；

第二栅极，位于第一半导体层远离衬底的一侧，且在衬底上的正投影与第二电极在衬底上的正投影交叠，且与第二电极绝缘；

第四电极，位于第二栅极远离衬底的一侧，且在衬底上的正投影与第二电极在衬底上的正投影交叠，且与第二栅极绝缘；

第二半导体层，位于第一半导体层远离衬底的一侧，并与第四电极连接，且第二半导体层沿垂直于衬底的方向延伸与第一半导体层连接，且与第二栅极绝缘。

在一种可能的实现方式中，第二晶体管还包括第二栅极介质层和第二填充层；

第二栅极介质层，位于第二栅极与第二半导体层之间；

第二填充层，在衬底上的正投影位于第二半导体层在衬底上的正投影内，且在衬底上的正投影与第四电极在衬底上的正投影无交叠。

在一种可能的实现方式中，电容还包括电容介质层；第五电极和第六电极通过电容介质层相绝缘；

第五电极，位于第四电极和第二半导体层远离衬底的一侧，且与第二半导体层和第四电极均连接，且在衬底上的正投影位于电容介质层在衬底上的正投影内；

电容介质层，位于第五电极远离衬底的一侧；

第六电极，位于电容介质层远离衬底的一侧，且在衬底上的正投影位于电容介质层在衬底上的正投影内。

在一种可能的实现方式中，第一电极为第一位线的一部分，第六电极复用参考电位端；

第一栅极为第二位线的一部分，第二栅极为字线的一部分；或者，第一栅极为字线的一部分，第二栅极为第二位线的一部分。

第二方面，本申请实施例提供了一种电子设备，包括如上述第一方面的存储器。

第三方面，本申请实施例提供了一种存储器的访问方法，包括：

通过字线向一行存储单元中各第二晶体管的第二栅极施加第一电压；通过第二位线向一行存储单元中需要访问的存储单元中第一晶体管的第一栅极施加第二电压，以使得第一晶体管和第二晶体管均导通，通过第一位线向存储单元写入数据信号；以及通过第二位线向一行存储单元中不需要访问的存储单元中第一晶体管的第一栅极施加第三电压，以使得第一晶体管关断；或者，

通过字线向一行存储单元中各第一晶体管的第一栅极施加第一电压；通过第二位线向一行存储单元中需要访问的存储单元中第二晶体管的第二栅极施加第二电压，以使得第一晶体管和第二晶体管均导通，通过第一位线向存储单元写入数据信号；以及通过第二位线向一行存储单元中不需要访问的存储单元中第二晶体管的第二栅极施加第三电压，以使得第二晶体管关断。

本申请实施例提供的技术方案，至少具有如下有益效果：

本申请实施例提供了一种新的存储器，该存储器包括至少一个存储阵列、多条字线、多条第一位线和多条第二位线；存储阵列包括多个存储单元，存储单元包括两个串联的晶体管和一个电容。对于本申请提供的一行存储单元中的每个存储单元，可以通过控制第二位线和字线，分别控制两个晶体管的导通和关断，在读出或写入操作时，可以任一选定某一存储单元或某些存储单元，从而仅在被选定的存储单元进行电荷共享、信号感测和放大操作，其他未选定的存储单元均处于关闭状态，从而能够降低功耗，不会造成功耗的浪费。

本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1a为相关技术中的一种存储器的电路结构示意图；

图1为本申请实施例提供的一种存储器的电路结构示意图；

图2a为本申请实施例提供的一种存储器中一个存储单元的电路原理示意图；

图2b为本申请实施例提供的另一种存储器中一个存储单元的电路原理示意图；

图3为在给BL2和WL施加不同电压时存储单元中晶体管的特性曲线图；

图4为图2a的一种存储单元的结构示意图；

图5为本申请实施例提供的一种存储器的制造方法的流程示意图；

图6a-图13b为本申请实施例提供的存储器的制造方法中，不同制作过程的结构示意图。

附图标记：

100-衬底，10-存储单元，101-第一介质层，102-第一电极(BL1)，103-第二介质层，104-第一栅极(BL2)，105-第三介质层，106-第二电极，107-第一栅极介质层，108-第一半导体层，109-第一填充层，110-第四介质层，111-第二栅极(WL)，112-第五介质层，113-第四电极，114-第二栅极介质层，115-第二半导体层，116-第二填充层，117-第六介质层，118-第五电极，119-电容介质层，120-第六电极(Vrefn)，121-第一牺牲层，122-第一容纳孔，123-第二牺牲层，124-第二容纳孔。

具体实施方式

下面详细描述本申请，本申请实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

如图1a所示，DRAM存储器通常包括多个存储单元，每个存储单元中均包括一个晶体管和一个电容器，即1T1C存储单元。在1T1C存储单元组成的DRAM中，同一行中的多个存储单元中晶体管的栅极均与一条字线(WL)连接，同一列中的多个存储单元中晶体管的一极均与一条位线(BL)连接。也可以理解，每条字线(WL)将同一行中的多个存储单元中的晶体管的栅极连接在一起，并且每条位线(BL)将同一列中的存储单元中的晶体管的一极连接在一起。

对于基本写、读或刷新操作，对于读操作，将BL上的电压设置一个初始电压(例如，初始电压设置为VDD/2)，将选定的一行WL置高(例如，VPP，VPP＞VDD)，则该行的存储单元中的晶体管全部导通，电容对BL进行充电(存储的数据“1”)或放电(存储的数据“0”)，再将BL上产生的信号进行相应感测和放大，即可读出各存储单元中存储的数据(例如，数据“1”和“0”分别对应VDD和零)。然后将读出的数据回写入存储单元中，即刷新操作。对于写操作，需先进行读操作，然后再进行写操作。

由上述可知，对于读出或写入操作，与所选定的WL相关联的所有存储单元需电荷共享，且所有的BL都需进行信号感测和放大，然而，对于某些DRAM存储器，只需要读出或写入较小部分的数据，这就导致大多数BL的操作是无用的，只有总功耗中的小部分是有价值的，造成了功耗的浪费。

本申请提供的一种存储器及其制造方法、访问方法、电子设备，旨在解决现有技术的如上技术问题。

下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。

本申请实施例提供了一种存储器，如图1所示，该存储器包括：至少一个存储阵列，存储阵列包括多个存储单元10、多条字线WL、多条第一位线BL1和多条第二位线BL2。

图1中，BL1_1、BL1_2、BL1_3、…、BL1_n分别表示第一条、第二条、…、第三条、第n条第一位线BL1；BL2_1、BL2_2、BL2_3、…、BL2_n分别表示第一条、第二条、…、第三条、第n条第二位线BL2；WL1、WL2、WL3、…、WLm分别表示第一条、第二条、第三条、…、第m条字线WL；m和n均大于1。

如图2a和图2b所示，存储单元10包括：第一晶体管T1、第二晶体管T2和电容C；

第一晶体管T1包括第一电极102、第二电极106和第一栅极104；第二晶体管T2包括第三电极、第四电极113和第二栅极111，电容C包括相互绝缘的第五电极118和第六电极120。

第一晶体管T1的第一电极102与第一位线BLI电连接，第一晶体管T1的第二电极106与第二晶体管T2的第三电极电连接，第二晶体管T2的第四电极113与电容C的第五电极118电连接，电容C的第六电极120用于接收参考信号。

如图2a所示，第一晶体管T1的第一栅极104与第二位线BL2电连接，第二晶体管T2的第二栅极111与字线WL电连接。或者，如图2b所示，第一晶体管T1的第一栅极104与字线WL电连接，第二晶体管T2的第二栅极111与第二位线BL2电连接。

需要说明的是，本申请实施例中的第一晶体管T1和第二晶体管T2可以为N型晶体管，也可以为P型晶体管，本申请不做限定。为方便描述，以N型晶体管为例对存储器的原理进行说明。

本申请实施例中的存储单元10包括两个串联的晶体管，即串联的第一晶体管T1和第二晶体管T2。如图2a所示，第一晶体管T1的第一栅极104与第二位线BL2电连接，第二晶体管T2的第二栅极111与字线WL电连接。如图2b所示，第一晶体管T1的第一栅极104与字线WL电连接，第二晶体管T2的第二栅极111与第二位线BL2电连接。

结合图2a、图2b和图3所示，本申请实施例中的两个晶体管，其中一个晶体管的栅极与字线WL电连接，另一个晶体管的栅极与第二位线BL2电连接，通过加载在字线WL和第二位线BL2上的电压，使得两个晶体管的栅极接收不同的偏置电压，从而控制两个晶体管的导通和关断。

对于n型晶体管而言，这样当为同一行控制栅电极的字线WL施加一个合适的电压，在第二位线BL2施加较低的电压时，使得各存储单元关闭。

若需要选通某一行中的某个存储单元，而对该行中的其他存储单元不需要选通时，仅对选通的存储单元中的晶体管连接的第二位线施加较高的电压使得该晶体管开启，其他不需要选通的存储单元中的晶体管保持关闭。

图3中，BL2“high”表示BL2为高电平，BL2“low”表示BL2为低电平，“未被选定WL”表示WL未被激活或未被选通,WL为低电平,“被选定WL”表示WL被激活或被选通,WL为高电平。纵坐标轴I表示流经第一晶体管T1和第二晶体管T2的电流，横坐标轴V表示字线WL的电压。

对于n型晶体管而言，结合图2a、图2b和图3为例，当第二位线BL2为低电平、字线WL为低电平时，第一晶体管T1和第二晶体管T2均关断；当第二位线BL2为低电平、字线WL为高电平时，第一晶体管T1关断，第二晶体管T2导通；当第二位线BL2为高电平、字线WL为低电平时，第一晶体管T1导通，第二晶体管T2关断。因此当第二位线BL2和字线WL中至少一个为低电平时，流经第一晶体管T1和第二晶体管T2的电流为0。当第二位线BL2和字线WL为高电平时，存储单元中的第一晶体管T1和第二晶体管T2均被加载高电平，第一晶体管T1和第二晶体管T2均导通(如图3所示的曲线)；因此，只有字线WL和第二位线BL2均为高电平时，存储单元中的第一晶体管T1和第二晶体管T2才会都导通，可以对存储器进行访问操作。

在具体实施时，该第一晶体管T1和第二晶体管T2可以是金属氧化物半导体场效应管(MOS，Metal Oxide Semiconductor)，当然，也可以是其他类型的晶体管，在此不做限定。在具体实施中，该第一晶体管T1的第一电极102可以为源极，该第一晶体管T1的第二电极106可以为漏极；或者，该第一晶体管T1的第一电极102可以为漏极，该第一晶体管T1的第二电极106可以为源极。同理，第二晶体管T2与第一晶体管T1同理，可以根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

本申请实施例提供了一种新的存储器，该存储器包括至少一个存储阵列、多条字线WL、多条第一位线BLI和多条第二位线BL2；存储阵列包括多个存储单元10，存储单元10包括两个串联的晶体管和一个电容。通过第二位线BL2和字线WL，分别控制两个晶体管的导通和关断，在读出或写入操作时，可以任一选定某一存储单元或某些存储单元，从而仅在被选定的存储单元进行电荷共享、信号感测和放大操作，其他未选定的存储单元均处于关闭状态，从而能够降低功耗，不会造成功耗的浪费。

此外，传统的1T1C存储器在写入数据时，通常是先读后写，即需先进行读操作，然后再进行写操作。然而，采用本申请实施例提供的存储器，在进行写操作时，由于未被选定的存储单元中的晶体管保持关闭状态，从而未被选定的存储单元中的数据不会被破坏，可以在写操作之前无需先读和放大操作，直接进行写操作，从而利于提高写入数据的速度和降低功耗。

在一些实施例中，存储阵列中的多个存储单元10形成多个存储单元行和多个存储单元列；每个存储单元行中的各存储单元10，均与字线WL电连接；每个存储单元列中的各存储单元10，均与第一位线BL1(BL1_1、BL1_2、BL1_3、…、BL1_n)和第二位线BL2(BL2_1、BL2_2、BL2_3、…、BL2_n)电连接。

存储阵列中的多个存储单元10呈阵列分布，对于某一行存储单元，通过每一个存储单元连接的不同的第二位线BL2和相同的字线WL，分别控制两个晶体管的导通和关断，在读出或写入操作时，可以任一选定某一存储单元或某些存储单元，从而仅在被选定的存储单元进行电荷共享、信号感测和放大操作，其他未选定的存储单元均处于关闭状态，从而能够降低功耗，不会造成功耗的浪费。

如图1所示，通过第二位线BL2_2和字线WL3，只有虚线圆圈的存储单元10被选定，可以在该存储单元10直接进行读出或写入操作，在这种情况下，只有第一位线BL1_2将经历充电和放电过程，进行信号感测和放大，其他未选定的存储单元均处于关闭状态，从而能够降低功耗，不会造成功耗的浪费。而传统1T1C存储器的读出或写入操作，需要与所选定的WL相关联的所有存储单元需电荷共享，且所有的BL都需进行信号感测和放大。

在一些示例中，可以通过选定几条第二位线BL2和一条字线WL，对几个列并行读出或写入操作。例如，可以选定三条第二位线(BL2_1、BL2_2、BL2_3)和选定一条字线(WL3)，对三个列并行读出或写入数据。

在一些实施例中，第一晶体管T1位于衬底100的一侧；第二晶体管T2位于第一晶体管T1远离衬底100的一侧；电容C位于第二晶体管T2远离衬底100的一侧。具体的，第一晶体管T1位于衬底100的一侧；第二晶体管T2位于第一晶体管T1上；电容C位于第二晶体管T2上，电容C、第二晶体管T2、第一晶体管T1在垂直衬底100的方向堆叠设置。

本申请实施例提供的存储单元的第一晶体管、第二晶体管和电容为上下排布，即第二晶体管位于第一晶体管的上方，电容位于第二晶体管的上方，能够实现空间上更加紧凑，节省面积，利于实现高密度集成和制造。常规的1T1C存储单元的晶体管和电容是并排设置，即电容设置在晶体管的旁边，面积上是较为浪费的。

可选地，如图4所示，第二晶体管T2位于第一晶体管T1的正上方，电容C位于第二晶体管T2的正上方，能够实现空间上更加紧凑，节省面积，利于实现高密度集成和制造。

在一些实施例中，如图4所示，第一晶体管T1还包括第一半导体层108；

第一电极102，位于衬底100的一侧；

第一栅极104，位于第一电极102远离衬底100的一侧，且在衬底100上的正投影与第一电极102在衬底100上的正投影交叠，且与第一电极102绝缘；

第二电极106，位于第一栅极104远离衬底100的一侧，且在衬底100上的正投影与第一电极102在衬底100上的正投影交叠，且与第一栅极104绝缘；

第一半导体层108，位于第二电极106远离衬底100的一侧，并与第二电极106连接，且第一半导体层108沿垂直于衬底100的方向延伸与第一电极102连接，且与第一栅极104绝缘。

本申请实施例提供的第一晶体管T1结构简单，利于实现高密度集成和制造。

在一些实施例中，如图4所示，第一晶体管T1还包括第一栅极介质层107和第一填充层109；

第一栅极介质层107，位于第一栅极104与第一半导体层108之间；

第一填充层109，在衬底100上的正投影位于第一半导体层108在衬底100上的正投影内，且在衬底100上的正投影与第二电极106在衬底100上的正投影无交叠。

本申请实施例提供的第一晶体管T1结构简单，利于实现高密度集成和制造。

在一些实施例中，第二晶体管T2还包括第二半导体层115；

第三电极，复用第一晶体管的第二电极106；

第二栅极111，位于第一半导体层108远离衬底100的一侧，且在衬底100上的正投影与第二电极106在衬底100上的正投影交叠，且与第二电极106绝缘；

第四电极113，位于第二栅极111远离衬底100的一侧，且在衬底100上的正投影与第二电极106在衬底100上的正投影交叠，且与第二栅极111绝缘；

第二半导体层115，位于第一半导体层108远离衬底100的一侧，并与第四电极113连接，且第二半导体层115沿垂直于衬底100的方向延伸与第一半导体层108连接，且与第二栅极111绝缘。

本申请实施例提供的第二晶体管T2结构简单，利于实现高密度集成和制造。

在一些实施例中，第二晶体管T2还包括第二栅极介质层114和第二填充层116；

第二栅极介质层114，位于第二栅极111与第二半导体层115之间；

第二填充层116，在衬底100上的正投影位于第二半导体层115在衬底100上的正投影内，且在衬底100上的正投影与第四电极113在衬底100上的正投影无交叠。

本申请实施例提供的第二晶体管T2结构简单，利于实现高密度集成和制造。

在一些实施例中，电容C还包括电容介质层119；第五电极118和第六电极120通过电容介质层119相绝缘；

第五电极118，位于第四电极113和第二半导体层115远离衬底100的一侧，且与第二半导体层115和第四电极113均连接，且在衬底100上的正投影位于电容介质层119在衬底100上的正投影内；

电容介质层119，位于第五电极118远离衬底100的一侧；

第六电极120，位于电容介质层119远离衬底100的一侧，且在衬底100上的正投影位于电容介质层119在衬底100上的正投影内。

本申请实施例提供的电容C结构简单，利于实现高密度集成和制造。

在一些实施例中，第一电极102为第一位线BL1的一部分(第一电极和第一位线BL1均用“102”标注)，第六电极120复用参考电位端Vrefn(第六电极和参考电位端均用“120”标注)；

第一栅极104为第二位线BL2的一部分(第一栅极和第二位线BL2均用“104”标注)，第二栅极111为字线WL的一部分(第二栅极和字线WL均用“111”标注)；

或者，第一栅极104为字线WL的一部分(第一栅极和字线WL均用“104”标注)，第二栅极111为第二位线BL2的一部分(第二栅极和第二位线BL2均用“111”标注)。

本实施例能够进一步简化存储单元10的结构，提升存储器的集成度。

需要说明的是，第一电极102和第一位线BL1、第六电极120和参考电位端Vrefn、第一栅极104和第二位线BL2、第二栅极111和字线WL也分别也可以分开设置并连接。本申请不做限定。

可选地，第一半导体层和第二半导体层的材料包括铟镓锌氧化物(indiumgallium zinc oxide，IGZO)。或者，半导体层的材料包括其它有相似特性的氧化物半导体材料。采用铟镓锌氧化物能够降低晶体管漏电。当然，第一半导体层和第二半导体层的材料还可以为其他半导体材料，本申请不做限定。

基于同一发明构思，本申请实施例提供了一种电子设备，包括如上述任一实施例提供的存储器。

本申请实施例提供的电子设备，与前面的各实施例具有相同的发明构思及相同的有益效果，该电子设备中未详细示出的内容可参照前面的各实施例，在此不再赘述。具体地，本申请实施例中的电子设备可以为计算机的主存等，具体可根据实际情况进行确定。

基于同一发明构思，本申请实施例提供了一种存储器的制造方法，存储器包括至少一个存储阵列、多条字线、多条第一位线和多条第二位线；存储阵列包括多个存储单元；存储单元包括：第一晶体管、第二晶体管和电容；制造方法包括：

S1:通过构图工艺在衬底的一侧形成第一晶体管、第一位线和第二位线；在第一晶体管远离衬底的一侧形成第二晶体管和字线，第一晶体管与第二晶体管电连接；或者，在衬底的一侧形成第一晶体管、第一位线和字线；在第一晶体管远离衬底的一侧形成第二晶体管和第二位线，第一晶体管与第二晶体管电连接；

S2:通过构图工艺在第二晶体管远离衬底的一侧形成电容和参考电位端，电容与第二晶体管电连接。

本申请实施例提供的存储器的制造方法较为简单，通过先制作第一晶体管、第一位线和第二位线、以及第二晶体管和字线，然后再制作电容和参考电位端，即将存储单元的两个串联的晶体管和电容设置为上下排布，即第二晶体管位于第一晶体管的上方，电容位于第二晶体管的上方，能够实现空间上更加紧凑，节省面积，利于实现高密度集成和制造。

下面结合图6a-图13b详细介绍本申请的一种实施方式中存储器的制作过程。本申请实施例中的构图工艺包括沉积、光刻、刻蚀和平坦化的部分或全部过程。

在一些实施例中，在衬底的一侧形成第一晶体管、第一位线和第二位线，包括：

在衬底的一侧形成第一电极和第一位线；

在第一电极和第一位线远离衬底的一侧依次形成第二电极、第一半导体层、第一填充层、第一栅极介质层、第一栅极和第二位线；

以及，在衬底的一侧形成第一晶体管、第一位线和字线，包括：

在衬底的一侧形成第一电极和第一位线；

在第一电极和第一位线远离衬底的一侧依次形成第二电极、第一半导体层、第一填充层、第一栅极介质层、第一栅极和字线。

具体的，如图6a和图6b所示，图6a和图6b分别为存储器的制作过程的侧视图和俯视图。可以在衬底100的一侧形成一层金属薄膜，然后通过构图工艺中的刻蚀步骤，将部分金属薄膜去除，形成第一电极102。之后，在第一电极102的一侧沉积介质层，并作平坦化处理，形成第一介质层101。第一电极102为第一位线BL1的一部分(第一电极和第一位线BL1均用“102”标注)。

如图7a和图7b所示，图7a和图7b分别为存储器的制作过程的侧视图和俯视图。通过构图工艺在第一介质层101远离衬底100的一侧形成第一牺牲层121和第二介质层103。

如图8a和图8b所示，图8a和图8b分别为存储器的制作过程的侧视图和俯视图。通过构图工艺在第一牺牲层121远离衬底100的一侧形成第二介质层103、第二电极106和第一容纳孔122。

如图9a和图9b所示，图9a和图9b分别为存储器的制作过程的侧视图和俯视图。通过构图工艺形成第一半导体层108。

如图10a和图10b所示，图10a和图10b分别为存储器的制作过程的侧视图和俯视图。通过构图工艺形成第一填充层109，之后，通过构图工艺中的刻蚀步骤，将第二介质层103部分去除和将第一牺牲层121全部去除，之后，通过构图工艺依次形成第一栅极介质层107和第一栅极104。第一栅极104为第二位线BL2的一部分(第一栅极和第二位线BL2均用“104”标注)。

在一些实施例中，在第一晶体管远离衬底的一侧形成第二晶体管和字线，包括：

在第一填充层远离衬底的一侧依次形成第四电极、第二半导体层、第二填充层、第二栅极介质层、第二栅极和字线，第三电极复用第二电极；

以及，在第一晶体管远离衬底的一侧形成第二晶体管和第二位线，包括：

在第一填充层远离衬底的一侧依次形成第四电极、第二半导体层、第二填充层、第二栅极介质层、第二栅极和第二位线，第三电极复用第二电极。

具体的，如图11a和图11b所示，图11a和图11b分别为存储器的制作过程的侧视图和俯视图。通过构图工艺形成第四介质层110、第二牺牲层123、第五介质层112、第四电极113和第二容纳孔124。

如图12a和图12b所示，图12a和图12b分别为存储器的制作过程的侧视图和俯视图。通过构图工艺形成第二填充层116，之后，通过构图工艺刻蚀步骤将第二牺牲层123全部去除和将第五介质层112部分去除，接着，通过构图工艺形成第二栅极介质层114和第二栅极111。第二栅极111为字线WL的一部分(第二栅极和字线WL均用“111”标注)。

在一些实施例中，在第二晶体管远离衬底的一侧形成电容和参考电位端，包括：

在第二填充层远离衬底的一侧依次形成第五电极、电容介质层、第六电极和参考电位端。

具体的，如图13a和图13b所示，图13a和图13b分别为存储器的制作过程的侧视图和俯视图。通过构图工艺在第二填充层116远离衬底的一侧形成一层薄膜，然后通过构图工艺中的刻蚀步骤，将部分金属薄膜去除。之后，在衬底100的一侧沉积介质层，并作平坦化处理，形成第六介质层117。之后，形成贯穿上述金属薄膜的容纳孔，接着，通过构图工艺形成第五电极118、电容介质层119和第六电极120。第六电极120复用参考电位端Vrefn(第六电极和参考电位端均用“120”标注)。

基于同一发明构思，本申请实施例提供了一种存储器的访问方法，包括：

通过字线向一行存储单元中各第二晶体管的第二栅极施加第一电压；通过第二位线向所述一行存储单元中需要访问的存储单元中第一晶体管的第一栅极施加第二电压，以使得所述第一晶体管和所述第二晶体管均导通，通过第一位线向所述存储单元写入数据信号；以及通过第二位线向所述一行存储单元中不需要访问的存储单元中第一晶体管的第一栅极施加第三电压，以使得所述第一晶体管关断。

具体的，结合图1和图2a所示，通过第二位线BL2向第一晶体管T1的第一栅极104施加第一电压(高电平)，通过字线WL向第二晶体管T2的第二栅极111施加第二电压(高电平)，使得第一晶体管T1和第二晶体管T2均导通，通过第一位线BL1可以对存储单元进行访问，例如可以对存储单元进行读操作或写操作。在读出或写入操作时，通过第二位线BL2和字线WL，控制第一晶体管T1和第二晶体管T2均导通，可以任一选定某一存储单元或某些存储单元，从而仅在被选定的存储单元进行电荷共享、信号感测和放大操作，其他未选定的存储单元均处于关闭状态，从而能够降低功耗，不会造成功耗的浪费。

或者，通过字线向一行存储单元中各第一晶体管的第一栅极施加第一电压；通过第二位线向所述一行存储单元中需要访问的存储单元中第二晶体管的第二栅极施加第二电压，以使得所述第一晶体管和所述第二晶体管均导通，通过第一位线向所述存储单元写入数据信号；以及通过第二位线向所述一行存储单元中不需要访问的存储单元中第二晶体管的第二栅极施加第三电压，以使得所述第二晶体管关断。

具体的，如图2b所示，通过字线WL向第一晶体管T1的第一栅极104施加第一电压(高电平)，通过第二位线BL2向第二晶体管T2的第二栅极111施加第二电压(高电平)，使得第一晶体管T1和第二晶体管T2均导通，通过第一位线BL1可以对存储单元进行访问，例如可以对存储单元进行读操作或写操作。在读出或写入操作时，通过第二位线BL2和字线WL，控制第一晶体管T1和第二晶体管T2均导通，可以任一选定某一存储单元或某些存储单元，从而仅在被选定的存储单元进行电荷共享、信号感测和放大操作，其他未选定的存储单元均处于关闭状态，从而能够降低功耗，不会造成功耗的浪费。

本申请实施例提供的存储器的访问方法，通过向第二位线和字线施加合适的电压，分别控制两个晶体管的导通和关断，进而控制需要访问的存储单元的第一晶体管和第二晶体管均导通，控制不需要访问的存储单元中的第一晶体管或第二晶体管关断，在读出或写入操作时，可以任一选定某一存储单元或某些存储单元，而其他未选定的存储单元均处于关闭状态，从而不会造成功耗的浪费，降低了功耗。

此外，现有技术中，在写入数据时，通常是先读后写，即需先进行读操作，然后再进行写操作。然而，采用本申请实施例提供的存储器的访问方法，在进行写操作时，可以无需先读，直接进行写操作，利于提高写入数据的速度。

至少可以实现如下有益效果：

1)本申请实施例提供了一种新的存储器，该存储器包括至少一个存储阵列、多条字线WL、多条第一位线BLI和多条第二位线BL2；存储阵列包括多个存储单元10，存储单元10包括两个串联的晶体管和一个电容。通过第二位线BL2和字线WL，分别控制两个晶体管的导通和关断，在读出或写入操作时，可以任一选定某一存储单元或某些存储单元，从而仅在被选定的存储单元进行电荷共享、信号感测和放大操作，其他未选定的存储单元均处于关闭状态，从而能够降低功耗，不会造成功耗的浪费。

2)传统的1T1C存储器在写入数据时，通常是先读后写，即需先进行读操作，然后再进行写操作。然而，采用本申请实施例提供的存储器，在进行写操作时，由于未被选定的存储单元中的晶体管保持关闭状态，从而未被选定的存储单元中的数据不会被破坏，可以在写操作之前无需先读和放大操作，直接进行写操作，从而利于提高写入数据的速度和降低功耗。

3)本申请实施例提供的存储单元的第一晶体管、第二晶体管和电容为上下排布，即第二晶体管位于第一晶体管的上方，电容位于第二晶体管的上方，能够实现空间上更加紧凑，节省面积，利于实现高密度集成和制造。常规的1T1C存储单元的晶体管和电容是并排设置，即电容设置在晶体管的旁边，面积上是较为浪费的。

本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (11)

1.一种存储器，其特征在于，包括：多个存储单元、多条字线、多条第一位线和多条第二位线；

所述存储单元包括：第一晶体管、第二晶体管和电容；

所述第一晶体管包括第一电极、第二电极和第一栅极；所述第二晶体管包括第三电极、第四电极和第二栅极，所述电容包括第五电极和第六电极；

所述第一晶体管的第一电极与所述第一位线电连接，所述第一晶体管的第二电极与所述第二晶体管的第三电极电连接，所述第二晶体管的第四电极与所述电容的第五电极电连接，所述电容的第六电极用于接收参考信号；

所述第一晶体管的第一栅极与所述第二位线电连接，所述第二晶体管的第二栅极与所述字线电连接；或者，所述第一晶体管的第一栅极与所述字线电连接，所述第二晶体管的第二栅极与所述第二位线电连接。

2.根据权利要求1所述的存储器，其特征在于，

所述存储阵列中的多个存储单元形成多个存储单元行和多个存储单元列；

每个所述存储单元行中的各存储单元，均与一条所述字线电连接；

每个所述存储单元列中的各存储单元，均与一条所述第一位线和一条所述第二位线电连接。

3.根据权利要求1所述的存储器，其特征在于，

所述第一晶体管位于衬底的一侧；

所述第二晶体管位于所述第一晶体管上；

所述电容位于所述第二晶体管上，且与所述第二晶体管、所述第一晶体管在垂直所述衬底的方向堆叠设置。

4.根据权利要求3所述的存储器，其特征在于，所述第一晶体管还包括第一半导体层；

所述第一电极，位于所述衬底的一侧；

所述第一栅极，位于所述第一电极远离所述衬底的一侧，且在所述衬底上的正投影与所述第一电极在所述衬底上的正投影交叠，且与所述第一电极绝缘；

所述第二电极，位于所述第一栅极远离所述衬底的一侧，且在所述衬底上的正投影与所述第一电极在所述衬底上的正投影交叠，且与所述第一栅极绝缘；

所述第一半导体层，位于所述第二电极远离所述衬底的一侧，并与所述第二电极连接，且所述第一半导体层沿垂直于所述衬底的方向延伸与所述第一电极连接，且与所述第一栅极绝缘。

5.根据权利要求4所述的存储器，其特征在于，所述第一晶体管还包括第一栅极介质层和第一填充层；

所述第一栅极介质层，位于所述第一栅极与所述第一半导体层之间；

所述第一填充层，在所述衬底上的正投影位于所述第一半导体层在所述衬底上的正投影内，且在所述衬底上的正投影与所述第二电极在所述衬底上的正投影无交叠。

6.根据权利要求5所述的存储器，其特征在于，所述第二晶体管还包括第二半导体层；

所述第三电极，复用所述第一晶体管的第二电极；

所述第二栅极，位于所述第一半导体层远离所述衬底的一侧，且在所述衬底上的正投影与所述第二电极在所述衬底上的正投影交叠，且与所述第二电极绝缘；

所述第四电极，位于所述第二栅极远离所述衬底的一侧，且在所述衬底上的正投影与所述第二电极在所述衬底上的正投影交叠，且与所述第二栅极绝缘；

所述第二半导体层，位于所述第一半导体层远离所述衬底的一侧，并与所述第四电极连接，且所述第二半导体层沿垂直于所述衬底的方向延伸与所述第一半导体层连接，且与所述第二栅极绝缘。

7.根据权利要求6所述的存储器，其特征在于，所述第二晶体管还包括第二栅极介质层和第二填充层；

所述第二栅极介质层，位于所述第二栅极与所述第二半导体层之间；

所述第二填充层，在所述衬底上的正投影位于所述第二半导体层在所述衬底上的正投影内，且在所述衬底上的正投影与所述第四电极在所述衬底上的正投影无交叠。

8.根据权利要求7所述的存储器，其特征在于，所述电容还包括电容介质层；所述第五电极和所述第六电极通过所述电容介质层相绝缘；

所述第五电极，位于所述第四电极和所述第二半导体层远离所述衬底的一侧，且与所述第二半导体层和所述第四电极均连接，且在所述衬底上的正投影位于所述电容介质层在所述衬底上的正投影内；

所述电容介质层，位于所述第五电极远离所述衬底的一侧；

所述第六电极，位于所述电容介质层远离所述衬底的一侧，且在所述衬底上的正投影位于所述电容介质层在所述衬底上的正投影内。

9.根据权利要求8所述的存储器，其特征在于，

所述第一电极为所述第一位线的一部分，所述第六电极复用所述参考电位端；

所述第一栅极为所述第二位线的一部分，所述第二栅极为所述字线的一部分；或者，所述第一栅极为所述字线的一部分，所述第二栅极为所述第二位线的一部分。

10.一种电子设备，其特征在于，包括如上述权利要求1至9中任一项所述的存储器。

11.一种如权利要求1至9任一所述的存储器的访问方法，其特征在于，包括：

通过字线向一行存储单元中各第二晶体管的第二栅极施加第一电压；通过第二位线向所述一行存储单元中需要访问的存储单元中第一晶体管的第一栅极施加第二电压，以使得所述第一晶体管和所述第二晶体管均导通，通过第一位线向所述存储单元写入数据信号；以及通过第二位线向所述一行存储单元中不需要访问的存储单元中第一晶体管的第一栅极施加第三电压，以使得所述第一晶体管关断；或者，

通过字线向一行存储单元中各第一晶体管的第一栅极施加第一电压；通过第二位线向所述一行存储单元中需要访问的存储单元中第二晶体管的第二栅极施加第二电压，以使得所述第一晶体管和所述第二晶体管均导通，通过第一位线向所述存储单元写入数据信号；以及通过第二位线向所述一行存储单元中不需要访问的存储单元中第二晶体管的第二栅极施加第三电压，以使得所述第二晶体管关断。