KR0173855B1 - Semiconductor ic device using ferroelectric material in data storage cells - Google Patents
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Abstract
내용없음.None.
Description
제1도는 본 발명의 실시예 1인 플래너구조를 채용하는 메모리장치의 메모리 셀의 주요부 단면도.1 is a cross-sectional view of an essential part of a memory cell of a memory device employing a planner structure according to the first embodiment of the present invention.
제2도는 제1도에 도시된 메모리셀의 주요부 평면도.2 is a plan view of an essential part of the memory cell shown in FIG.
제3도는 제1도에 도시된 메모리셀의 등가회로도.3 is an equivalent circuit diagram of the memory cell shown in FIG.
제4도는 제1도에 도시된 메모리셀의 정보축적용 용량소자의 강유전체막의 분극-인가전압 히스테리시스 특성도.4 is a polarization-applied voltage hysteresis characteristic diagram of a ferroelectric film of an information storage capacitor of a memory cell shown in FIG.
제5도는 본 발명의 실시예 2인 STC구조를 채용하는 메모리장치의 메모리셀의 주요부 단면도.5 is a sectional view of an essential part of a memory cell of a memory device employing the STC structure according to the second embodiment of the present invention.
제6도는 제5도에 도시된 메모리셀의 주요부 평면도.6 is a plan view of an essential part of the memory cell shown in FIG.
제7도는 본 발명의 실시예 3인 STC구조를 채용하는 메모리장치의 메모리셀의 주요부 단면도.7 is a sectional view of principal parts of a memory cell of a memory device employing the STC structure according to the third embodiment of the present invention.
제8도는 제7도에 도시된 메모리셀의 주요부 평면도.8 is a plan view of an essential part of the memory cell shown in FIG.
제9도는 본 발명의 실시예 4인 SPC구조를 채용하는 메모리장치의 메모리셀의 주요부 단면도.9 is a sectional view of principal parts of a memory cell of a memory device employing an SPC structure according to Embodiment 4 of the present invention.
제10도는 제9도에 도시된 메모리셀의 주요부 평면도.FIG. 10 is a plan view of an essential part of the memory cell shown in FIG.
제11도는 본 발명의 실시예 5인 불휘발성 메모리장치의 메모리셀의 주요부 단면도.11 is a sectional view of principal parts of a memory cell of a nonvolatile memory device according to Embodiment 5 of the present invention.
제12도는 제11도에 도시된 메모리셀의 주요부 평면도.12 is a plan view of an essential part of the memory cell shown in FIG.
제13도 a 및 제13도 b는 각각 전원투입시 및 전원차단시에 메모리장치의 메모리셀에 인가할 전압의 타임시퀀스를 도시한 도면.13A and 13B show time sequences of voltages to be applied to memory cells of a memory device at power-on and power-off, respectively.
제14도는 본 발명의 실시예 6인 불휘발성 메모리장치의 메모리셀의 주요부 개략단면도.Fig. 14 is a schematic sectional view of a main portion of a memory cell of a nonvolatile memory device according to Embodiment 6 of the present invention.
제15도는 제14도에 도시된 메모리셀의 주요부 평면도.FIG. 15 is a plan view of an essential part of the memory cell shown in FIG.
제16도 a 내지 제16도 c는 메모리셀 어레이에 소정의 전압을 인가하는 수단의 예를 도시한 도면.16A to 16C show examples of means for applying a predetermined voltage to the memory cell array.
제17도는 제11도 및 제12도에 도시된 메모리셀 어레이의 등가회로도.FIG. 17 is an equivalent circuit diagram of the memory cell array shown in FIGS. 11 and 12.
제18도는 제14도 및 제15도에 도시된 메모리셀 어레이의 등가회로도.FIG. 18 is an equivalent circuit diagram of the memory cell array shown in FIGS. 14 and 15. FIG.
본 발명은 반도체 집적회로 장치에 관한 것으로서, 특히 강유전체를 사용하는 반도체 집적회로장치에 적용해서 유효한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly, to a technology effective for application to semiconductor integrated circuit devices using ferroelectrics.
고집적화가 가능한 반도체 기억장치로서 DRAM(Dynamic Random Access Memory)가 널리 사용되고 있다. DRAM은 메모리셀 선택용 MISFET 및 정보축적용 용량소자로 구성된 직렬회로를 갖는 메모리셀을 각각 포함하는 메모리셀 어레이를 갖고 있다. 이 메모리셀의 각각에는 1비트의 정보가 유지되어 있다.BACKGROUND OF THE INVENTION As a highly integrated semiconductor memory device, DRAM (Dynamic Random Access Memory) is widely used. The DRAM has a memory cell array each including a memory cell having a series circuit composed of a memory cell selection MISFET and an information storage capacitor. One bit of information is held in each of these memory cells.
최근, 고집적화가 진행됨에 따라서 상기 DRAM의 메모리셀의 정보축적용 용량소자의 유전체막에 강유전체막을 사용하는 연구개발이 실행되고 있다. 강유전체막은 예를 들면 지르콘산 티탄산 납(lead circonate titanate)으로 형성되고, 종래의 산화규소막으로 형성된 유전체막에 의해 얻어지는 전하축적량보다 약10배정도 큰 전하축적량을 얻을 수 있다. 즉, 강유전체막을 사용하는 것에 의해서 메모리셀의 정보축적용 용량소자에 저장된 전하량을 향상시킬 수 있으므로, 메모리셀의 점유면적을 축소하여 DRAM의 고집적화를 도모할 수가 있다. 또, 강유전체막을 사용하는 것에 의해서 DRAM의 α선 소프트에러의 내압을 향상시킬수 있고 또한 리프레시동작(리라이트동작)을 생략할 수 있으므로, 기억장치의 동작속도의 고속화를 도모할 수가 있다.In recent years, as high integration proceeds, research and development have been carried out using ferroelectric films for dielectric films of capacitors for storing information in DRAM memory cells. The ferroelectric film is formed of, for example, lead zirconate titanate (lead circonate titanate), and a charge accumulation amount about 10 times larger than the charge accumulation amount obtained by a dielectric film formed of a conventional silicon oxide film can be obtained. In other words, by using a ferroelectric film, the amount of charge stored in the information storage capacitor of the memory cell can be improved, so that the area occupied by the memory cell can be reduced, thereby achieving high integration of the DRAM. In addition, by using the ferroelectric film, the breakdown voltage of the? -Line soft error of the DRAM can be improved, and the refresh operation (rewrite operation) can be omitted, so that the operation speed of the storage device can be increased.
상기 강유전체막은 정보축적용 용량소자의 2개이 전극 사이에 전압을 인가하면, 그의 분극방향이 히스테리시스 루프(hysteresis loop)를 그리면서 변화한다. 정보의 라이트동작은 선택된 상태(이하, 간단히 선택상태라고 한다)의 메모리셀의 정보축적용 용량소자의 2개의 전극 사이에 분극반전압 이상의 라이트전압을 인가하는 것에 의해 실행된다. 분극반전전압은 강유전체막의 분극방향이 반전되기 시작하는 전압이다.In the ferroelectric film, when two of the data storage capacitor elements apply a voltage between electrodes, the polarization direction thereof changes while drawing a hysteresis loop. The write operation of the information is executed by applying a write voltage equal to or higher than the polarization half voltage between two electrodes of the information storage capacitor element of the memory cell in the selected state (hereinafter, simply referred to as the selected state). The polarization inversion voltage is a voltage at which the polarization direction of the ferroelectric film starts to be reversed.
예를 들면, 플래너구조(planar structure)를 채용하는 DRAM에 있어서 메모리셀의 정보축적용 용량소자의 한쪽의 전극을 반도체영역으로 구성된다. 이 반도체영역은 메모리셀 선택용 MISFET의 한쪽의 반도체영역과 일체화되고 전기적으로 접속되어 형성된다. 정보축적용 용량소자의 다른쪽의 전극은 상기 반도체영역상에 그것과 대향해서 배치된 플레이트전극으로 구성된다. 이 플레이트전극은 다른 메모리셀의 정보축적용 용량소자의 플레이트전극과 일체화되고 그것에 전기적으로 접속되어 형성된다. 즉, 메모리셀 어레이의 전역에 걸쳐서 공통 플레이트로서 구성된다.For example, in a DRAM employing a planar structure, one electrode of an information storage capacitor of a memory cell is composed of a semiconductor region. This semiconductor region is formed integrally with one of the semiconductor regions of the memory cell selection MISFET and electrically connected thereto. The other electrode of the information storage capacitor is constituted by a plate electrode arranged on the semiconductor region so as to face it. This plate electrode is formed integrally with the plate electrode of the information storage capacitor of another memory cell and electrically connected thereto. That is, it is configured as a common plate over the entire memory cell array.
이 플래너구조를 채용하는 DRAM은 상술한 바와 같은 정보 라이트동작에 있어서 공통 플레이트전극에 분극반전전압 이상의 라이트전압 예를 들면 약5V가 인가된다. 선택상태의 메모리셀은 데이터선에 예를 들면 0V의 라이트전압을 인가하고, 워드선에는 예를 들면 5V의 선택전압을 인가한다. 한편, 선택되지 않은 상태(이하, 간단히 비선택상태라고 한다)의 메모리셀은 데이터선에 약5V의 비라이트전압 또는 0V의 라이트전압이 인가되고, 워드선에는 5V의 비선택전압 또는 0V의 비선택전압이 인가된다.In the DRAM employing this planar structure, the write voltage, for example, about 5 V or more, is applied to the common plate electrode in the information write operation as described above. The memory cell in the selected state applies a write voltage of, for example, 0V to the data line, and applies a select voltage of, for example, 5V to the word line. On the other hand, a memory cell in an unselected state (hereinafter, simply referred to as an unselected state) is applied with a non-write voltage of about 5 V or a write voltage of 0 V to a data line, and a non-select voltage of 5 V or a ratio of 0 V to a word line. The selection voltage is applied.
그러나, 이와 같이 공통 플레이트전그글 갖는 DRAM은 전회(前回)의 라이트동작에 있어서 메모리셀의 데이터선 및 워드선에 5V가 인가되고 공통 플레이트전극에 0V가 인가되는 것에 의해 비선택 메모리셀의 데이터선 전압이 라이트 동작시에는 0V에서 5V로 상승하면, 데이터선의 전압이 0V에서 5V로 상승되는 동안에는 정보축적용 용량소자의 전극 사이에 분극반전전압 이상의 고전압이 인가된다. 이 때문에, 사전에 정보라이트동작에 의해 메모리셀에 라이트된 정보가 비선택상태에 있어서 반전(분극방향이 반전)되므로, 메모리셀에 저장되어 있던 정보가 파괴된다.However, the DRAM having the common plate signal in this manner is applied with 5V to the data line and the word line of the memory cell and 0V to the common plate electrode in the previous write operation. When the voltage rises from 0V to 5V during the write operation, while the voltage of the data line rises from 0V to 5V, a high voltage equal to or greater than the polarization inversion voltage is applied between the electrodes of the data storage capacitor. For this reason, the information previously written to the memory cell by the information write operation is inverted (the polarization direction is inverted) in the non-selected state, thereby destroying the information stored in the memory cell.
이와 같은 기술적 과제를 해결하는 기술로서 상술한 공통 플레이트전극을 대응하는 1개의 데이터선(상보데이터선)마다 여러개로 분할하고, 분할된 선에 대해 독립적으로 라이트전압과 비라이트전압을 공급할 수 있는 구동선을 구성하는 기술이 제안되어 있다. 이 구동선은 데이터선이 연장하는 방향과 평행한 방향으로 연장시키고 있다. 또, 각각의 구동선은 1개의 데이터선에 접속된 여러개의 메모리셀의 모든 정보축적용 용량소자의 다른쪽 전극에 공통의 구동선으로서 구성되어 있다.As a technique for solving such a technical problem, the aforementioned common plate electrode is divided into a plurality of data lines (complementary data lines) corresponding to each other, and a drive capable of supplying the write voltage and the non-lite voltage independently to the divided lines. A technique for constructing lines has been proposed. This drive line extends in a direction parallel to the direction in which the data line extends. Each drive line is constituted as a drive line common to the other electrode of all the information storage capacitor elements of several memory cells connected to one data line.
이 기술이 적용되는 DRAM은 정보 라이트동작에 있어서 선택상태의 메모리셀의 데이터선에 라이트전압(예를 들면 0V)이 인가되고, 정보축적용 용량소자의 다른쪽 전극에 구동선을 개재시켜서 라이트전압(예를 들면 5V)을 인가한다. 한편, 비선택상태의 메모리셀은 데이터선에 비라이트전압(예를 들면 0V)을 인가하고, 정보축적용 용량소자의 다른쪽 전극에 구동선을 개재시켜서 비라이트전압(예를 들면 0V)를 인가한다. 즉, 비선택상태의 메모리셀의 정보축적용 용량소자의 양전극(2개의 전극) 사이에는 분극반전전압 이상의 전압이 인가되지 않으므로, 상술한 바와 같은 정보의 파괴가 발생하지 않는다.In the DRAM to which this technique is applied, a write voltage (for example, 0 V) is applied to a data line of a selected memory cell in an information write operation, and a write voltage is provided through a drive line on the other electrode of an information storage capacitor. (Eg 5V) is applied. On the other hand, in the non-selected memory cell, a non-write voltage (for example, 0 V) is applied to the data line, and the non-write voltage (for example, 0 V) is applied to the other electrode of the information storage capacitor by interposing a driving line. Is authorized. That is, no voltage equal to or greater than the polarization inversion voltage is applied between the two electrodes (two electrodes) of the information storage capacitor of the memory cell in the non-selected state, so that the above-described information destruction does not occur.
상기 구동선을 마련하는 기술에 대해서는 예를 들면 1989 IEEE ISSCC, Feb, 17, 1989, pp. 242-243에 보고되고 있다. 또, 각각의 메모리셀에 강유전체막을 사용한 불휘발성 메모리가 일본국 특허공개공보 소화62-185376호(1987년 8월 13일 공개)에 개시되어 있다.For techniques for preparing the drive line, see, for example, 1989 IEEE ISSCC, Feb, 17, 1989, pp. 242-243. In addition, a nonvolatile memory using a ferroelectric film for each memory cell is disclosed in Japanese Patent Laid-Open No. 62-185376 (August 13, 1987).
상술한 DRAM의 구동선은 메모리셀 어레이내에 있어서 데이터선마다 여러개 배열되어 있으므로, 특히 2개의 인접하는 각 구동선간의 격리(분리)면적이 증대한다. 이 때문에, 이 구동선간의 격리면적에 상당하는 분만큼 DRAM의 집적도가 저하한다는 문제점이 본 발명자들에 의해 발견되었다.Since the above-described DRAM drive lines are arranged for each data line in the memory cell array, in particular, the isolation (separation) area between two adjacent drive lines increases. For this reason, the present inventors have found a problem that the degree of integration of DRAM is reduced by the amount corresponding to the isolation area between the drive lines.
본 발명의 목적은 강유전체막으로 정보축적용 용량소자를 각각 형성하는 메모리를 포함하는 반도체 집적회로장치에 있어서, 정보 라이트동작시 또는 정보 리드동작시에 비선택상태의 메모리셀에 저장된 정보가 파괴되는 것을 방지할 수 있는 기술을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is a semiconductor integrated circuit device including a memory for forming an information storage capacitor element as a ferroelectric film, wherein information stored in an unselected memory cell is destroyed during an information write operation or an information read operation. It is to provide a technology that can prevent that.
본 발명의 다른 목적은 상기 목적을 달성함과 동시에, 상기 메모리셀에 접속되는 신호선간의 격리면적을 축소하여 집적도를 향상시킬 수 있는 기술을 제공하는 것이다.Another object of the present invention is to provide a technique capable of achieving the above object and improving the degree of integration by reducing the isolation area between the signal lines connected to the memory cells.
본 발명의 또 다른 목적은 광정보를 전기적으로 변환하는 신규한 구조의 불휘발성 기억회로를 갖는 반도체 집적회로장치를 제공하는 것이다.It is still another object of the present invention to provide a semiconductor integrated circuit device having a nonvolatile memory circuit having a novel structure for electrically converting optical information.
본 발명의 1측면에 의하면, 반도체 집적회로장치는 반도체 스위칭소자 및 전극 사이에 강유전체막을 마련한 정보축적용 용량소자로 구성된 직렬회로를 포함하는 여러개의 메모리셀을 매트릭스(행렬)형성으로 배열해서 이루어지는 메모리장치를 갖는다. 이 메모리장치의 메모리셀의 정보 라이트동작시 또는 정보 리드동작시에는 선택상태의 메모리셀의 정보축적용 용량소자의 전극 사이에 상기 강유전체막의 분극-인가전압 특성곡선에 있어서의 히스테리시스루프의 분극반전전압 이상의 전압을 인가함과 동시에, 비선택상태의 메모리셀의 정보축적용 용량소자의 전극사이에 상기 분극반전전압 미만의 전압을 인가한다. 상기 비선택 상태의 메모리셀의 정보축정용 용량소자의 전극 사이에 인가되는 분극반전전압미만의 전압은 예를 들면 상기 강유전체막의 분극-인가전압 특성곡선에 있어서의 히스테리시스루프의 포화전압의 1/2에 상당하는 전압이다. 이 강유전체막은 예를 들면 지르콘산 티탄산 납으로 형성된다.According to one aspect of the present invention, a semiconductor integrated circuit device is a memory formed by arranging a plurality of memory cells including a series circuit composed of an information storage capacitor device in which a ferroelectric film is provided between a semiconductor switching element and an electrode in a matrix (matrix) formation. Have a device. During the information write operation or the information read operation of the memory cell of this memory device, the polarization inversion voltage of the hysteresis loop in the polarization-applied voltage characteristic curve of the ferroelectric film between the electrodes of the information storage capacitor of the selected memory cell. At the same time as the above voltage is applied, a voltage less than the polarization inversion voltage is applied between the electrodes of the information storage capacitor of the memory cell in the non-selected state. The voltage less than the polarization inversion voltage applied between the electrodes of the information storage capacitor of the memory cell in the non-selected state is, for example, 1/2 of the saturation voltage of the hysteresis loop in the polarization-applied voltage characteristic curve of the ferroelectric film. Is equivalent to the voltage. This ferroelectric film is formed of, for example, lead zirconate titanate.
상기 메모리장치의 선택상태의 메모리셀 및 비선택상태의 메모리셀의 각각의 정보축적용 용량소자의 다른쪽 전극에는 동일전압을 인가한다.The same voltage is applied to the other electrode of each of the information storage capacitor elements of the memory cell in the selected state and the non-selected memory cell in the memory device.
상술한 구성에 의하면, 비선택상태의 메모리셀은 정보축적용 용량소자의 전극 사이에 분극반전전압 미만의 전압밖에 인가되지 않으므로, 강유전체막의 분극방향의 반전을 방지하여 정보축적용 용량소자에 라이트된 정보의 파괴를 방지할 수가 있다.According to the above-described configuration, since the memory cell in the non-selected state is only applied with a voltage less than the polarization inversion voltage between the electrodes of the information storage capacitor, the inversion of the ferroelectric film in the polarization direction is prevented and written to the information storage capacitor. Destruction of information can be prevented.
또, 상기 메모리장치의 메모리셀의 정보축적용 용량소자의 한쪽 전극을 다른 메모리셀의 정보축적용 용량소자의 한쪽 전극과 일체로 형성할 수 있고, 이 한쪽 전극을 메모리셀 어레이에 있어서 공통 플레이트전극으로서 구성할 수 있다. 그 결과, 양 전극 사이의 격리면전에 상당하는 분만큼 메모리장치의 집적도를 향상시킬 수가 있다.In addition, one electrode of the information storage capacitor of the memory cell of the memory device can be formed integrally with one electrode of the information storage capacitor of the other memory cell, and this one electrode is a common plate electrode in the memory cell array. It can be configured as. As a result, the degree of integration of the memory device can be improved by the amount corresponding to the isolation surface between the two electrodes.
본 발명의 다른 측면에 의하면, 반도체 집적회로장치는 반도체 스위칭소자 및 강유전체막을 마련한 정보축적용 용량소자로 구성된 직렬회로로 이루어지는 여러개의 메모리셀을 매트릭스형상으로 배열해서 이루어지는 불휘발성 메모리장치를 갖는다. 상기 불휘발성 메모리장치의 모든 메모리셀의 정보축적용 용량소자의 전극 사이에 상기 강유전체막의 히스테리시스루프의 분극반전전압 이사의 전압을 인가하는 것에 의해 상기 강유전체막의 분극방향을 한 방향으로 일치시키고, 상기 모든 메모리셀중 소정의 메모리셀의 정보축적용 용량소자의 강유전체막에 광을 조사하는 것에 의해 강유전체막의 분극방향을 반전시키고, 상기 모든 메모리셀의 정보축적용 용량소자의 강유전체막의 분극방향을 전기적으로 검출한다.According to another aspect of the present invention, a semiconductor integrated circuit device has a nonvolatile memory device in which a plurality of memory cells comprising a series circuit composed of a semiconductor switching element and an information storage capacitor element provided with a ferroelectric film are arranged in a matrix form. The polarization direction of the ferroelectric film is matched in one direction by applying a voltage of the polarization inversion voltage of the hysteresis loop of the ferroelectric film between the electrodes of the information storage capacitors of all the memory cells of the nonvolatile memory device. Irradiating the polarization direction of the ferroelectric film by irradiating light to the ferroelectric film of the information storage capacitor of a predetermined memory cell among the memory cells, and electrically detecting the polarization direction of the ferroelectric film of the information storage capacitor of all the memory cells. do.
본 발명의 또 다른 측면에 따르면, 반도체 집적회로장치는 전계효과 트랜지스터의 게이트절연막과 게이트전극 사이에 강유전체막을 마련한 여러개의 메모리셀을 매트릭스형상으로 배열해서 이루어지는 불휘발성 메모리장치를 갖는다. 이 불휘발성 메모리장치의 모든 메모리셀의 게이트전극과 기판 사이에 상기 강유전체막의 히스테리시스루프의 분극반전전압 이상의 전압을 인가하는 것에 의해서, 상기 강유전체막의 분극방향을 한 방향으로 일치시키고, 상기 모든 메모리셀중 소정의 메모리셀의 정보축적용 용량소자의 강유전체막에 광을 조사하는 것에 의해 이 강유전체막의 분극방향을 반전시키고, 상기 모든 메모리셀의 정보축적용 용량소자의 강유전체막의 분극방향을 전기적으로 검출한다.According to still another aspect of the present invention, a semiconductor integrated circuit device has a nonvolatile memory device in which a plurality of memory cells having a ferroelectric film formed between a gate insulating film and a gate electrode of a field effect transistor are arranged in a matrix. By applying a voltage equal to or greater than the polarization inversion voltage of the hysteresis loop of the ferroelectric film between the gate electrodes and the substrates of all the memory cells of the nonvolatile memory device, the polarization direction of the ferroelectric film is matched in one direction, and among all the memory cells. By irradiating light to the ferroelectric film of the information storage capacitor of the predetermined memory cell, the polarization direction of the ferroelectric film is reversed, and the polarization direction of the ferroelectric film of the information storage capacitor of all the memory cells is electrically detected.
상술한 구성에 의하며, 상기 불휘발성 메모리장치는 모두 광정보를 전기정보로서 리드할 수 있고 또 광정보를 외부전압이 인가되지 않는 상태에서도 유지할 수 있으므로, 광정보의 불휘발성 메모리장치를 실현할 수가 있다. 이 불휘발성 메모리장치는 전자카메라용 광검출기(예를 들면 촬상소자), 거리측정용 광검출기 등의 2차원 광센서나 콤팩트디스크(CD), 레이저디스크 등의 픽업(pickup)장치의 광센서에 적용할 수가 있다.According to the above-described configuration, since all of the nonvolatile memory devices can read optical information as electrical information and can maintain optical information even when no external voltage is applied, the nonvolatile memory device of optical information can be realized. . This nonvolatile memory device is used for two-dimensional optical sensors such as optical detectors for electronic cameras (e.g., image pickup devices), optical detectors for distance measurement, and optical sensors for pickup devices such as compact discs (CDs) and laser discs. You can apply it.
이하, 본 발명의 구성에 대해서 실시예와 함께 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, the structure of this invention is demonstrated with an Example.
또한, 실시예를 설명하기 위한 모든 도면에 있어서 동일한 기능을 갖는것에는 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the same code | symbol is attached | subjected to having the same function, and the repeated description is abbreviate | omitted.
[실시예 1]Example 1
실시예 1에서는 플래너구조를 채용하는 메모리장치에 본 발명이 적용되고 있다.In Embodiment 1, the present invention is applied to a memory device employing a planar structure.
이 실시예 1의 메모리셀의 구성의 등가회로를 제3도에 도시한다.3 shows an equivalent circuit of the configuration of the memory cell of the first embodiment.
제3도에 도시된 바와 같이 메모리장치의 1비트정보를 기억하는 메모리셀은 데이터선(상보성 데이터선중의 1개)DL과 워드선WL과의 교차부에 배치된다. 이 메모리셀은 메모리셀 선택용으로서 작용하는 스위칭소자, 예를 들면 MISFET QS와 정보축적용 용량소자C로 구성되는 직렬회로를 포함한다.As shown in FIG. 3, a memory cell for storing 1-bit information of the memory device is disposed at the intersection of the data line (one of the complementary data lines) DL and the word line WL. This memory cell includes a switching circuit serving as a memory cell selection, for example, a series circuit composed of a MISFET Q S and an information storage capacitor C.
상기 메모리셀의 메모리셀 선택용 MISFET QS의 한쪽의 반도체영역이 데이타선 DL의 한쪽에 접속된다. 다른쪽의 반도체영역은 정보축적용 용량소자C의 한쪽 전극에 접속된다. 게이트전극은 워드선WL중의 1개에 접속된다. 정보축적용 용량소자C의 다른쪽 전극은 공통 플레이트 전위선 PL에 접속된다.One semiconductor region of the memory cell selection MISFET Q S of the memory cell is connected to one of the data lines DL. The other semiconductor region is connected to one electrode of the information storage capacitor C. The gate electrode is connected to one of the word lines WL. The other electrode of the information storage capacitor C is connected to the common plate potential line PL.
이 메모리셀의 정보축적용 용량소자C의 전극 사이에는 후술하겠지만, 유전체막으로서 전극 사이에 인가되는 전압에 의해 분극방향이 히스테리시스루프를 그리면서 변화하는 강유전체막이 마련된다.As will be described later between the electrodes of the information storage capacitor C of the memory cell, as a dielectric film, a ferroelectric film whose polarization direction changes with a hysteresis loop is formed by a voltage applied between the electrodes.
상기 메모리셀의 구체적인 구성을 제1도(주요부 단면도) 및 제2도(주요부 평면도)를 참조해서 간단히 설명한다. 제1도 및 제2도는 스케일(scale)이 동일하지는 않지만, 제1도는 제2도의 I-I선을 따라 절단한 단면도이다.The detailed configuration of the memory cell will be briefly described with reference to FIG. 1 (main part sectional view) and FIG. 2 (main part plan view). 1 and 2 are not the same scale, but FIG. 1 is a cross-sectional view taken along the line I-I of FIG.
제1도 및 제2도에 도시된 바와 같이, 메모리장치의 메모리셀은 p-형 반도체 기판(1)의 주면에 구성된다. 메모리셀은 메모리셀 어레이내에 있어서 매트릭스(행렬)형상으로 여러개 배열된다. 배열된 각각의 메모리셀은 소자간 분리용 절연막(필드절연막)(2)로 둘러싸인 영역내에 있어서 구성되는 다른 메모리셀과 전기적으로 분리된다.As shown in FIG. 1 and FIG. 2, the memory cell of the memory device is configured on the main surface of the p-type semiconductor substrate 1. Memory cells are arranged in a matrix in a memory cell array. Each of the arranged memory cells is electrically separated from other memory cells constituted in an area surrounded by the insulating film (field insulating film) 2 for isolation between elements.
상기 메모리셀의 메모리셀 선택용 MISFET QS는 소자간 분리용 절연막(2)로 둘러싸인 영역내에 있어서 p-형 반도체기판(1)의 주면에 구성된다. 메모리셀 선택용 MISFET QS는 주로 p-형 반도체기판(1), 게이트절연막(7), 게이트전극(8) 및 MISFET QS가 도전성일 때 전류가 흐르는 주반도체영역 즉 소오스영역 및 드레인영역인 1쌍의 n+형 반도체영역(9') 및 (9)로 구성된다. 즉, 메모리셀 선택용 MISFET QS는 n채널형 FET로 구성된다. 이 실시예에 있어서 메모리셀 선택용 MISFET QS는 상세하게 도시는 하지 않지만, LDD(Lightly Doped Drain)구조로 구성된다. 상기 게이트전극(8)은 워드선(WL)(8)을 재재시켜 게이트 폭방향으로 배열된 다른 메모리셀의 메모리셀 선택용 MISFET QS의 게이트전극(8)과 전기적으로 접속된다. 게이트전극(8), 워드선(8)은 동일 도전층에 의해 일체로 형성된다.The memory cell selection MISFET Q S of the memory cell is formed on the main surface of the p-type semiconductor substrate 1 in an area surrounded by the insulating film 2 for inter-element isolation. The memory cell selection MISFET Q S is mainly a main semiconductor region, that is, a source region and a drain region, through which current flows when the p-type semiconductor substrate 1, the gate insulating film 7, the gate electrode 8, and the MISFET Q S are conductive. It consists of a pair of n + type semiconductor area | regions 9 'and (9). That is, the memory cell selection MISFET Q S is composed of n-channel FETs. In this embodiment, the memory cell selection MISFET Q S is not shown in detail, but has a lightly doped drain (LDD) structure. The gate electrode 8 is electrically connected to the gate electrode 8 of the memory cell selection MISFET Q S of another memory cell arranged in the gate width direction with the word line WL 8 again. The gate electrode 8 and the word line 8 are integrally formed by the same conductive layer.
정보축적용 용량소자C는 하부전극으로서 작용하는 n+형 반도체영역(3), 강유전체막(4), 상부전극으로서 작용하는 공통 플레이트전극(5)의 각각을 순차 적층해서 구성된다. 하부전극으로서 작용하는 n+형 반도체영역(3)은 메모리셀 선택용 MISFET QS의 다른쪽의 n+형 반도체영역(9')와 일체로 구성되어 전기적으로 접속된다. 상부전극으로서 작용하는 공통 플레이트전극(5)는 다른 메모리셀의 정보축적용 용량소자의 공통 플레이트전극(5)와 일체로 구성되어 전기적으로 접속된다. 즉, 공통 플레이트전극(5)는 메모리셀 어레이내에 있어서 모든 메모리셀에 공통 플레이트전극으로서 구성된다.The information storage capacitor C is formed by sequentially stacking each of the n + type semiconductor region 3 serving as the lower electrode, the ferroelectric film 4, and the common plate electrode 5 serving as the upper electrode. The n + type semiconductor region 3 serving as the lower electrode is integrally formed and electrically connected to the other n + type semiconductor region 9 'of the memory cell selection MISFET Q S. The common plate electrode 5 serving as the upper electrode is integrally formed and electrically connected to the common plate electrode 5 of the information storage capacitor of another memory cell. That is, the common plate electrode 5 is configured as a common plate electrode in all memory cells in the memory cell array.
상기 강유전체막(4)는 예를 들면 지르콘산 티탄산 납으로 형성된다. 이 지르콘산 티탄산 납은 예를 들면 스퍼터링법에 의해 퇴적된다. 강유전체막(4)의 분극방향은 제4도(강유전체막의 히스테리시스 특성도)에 도시된 바와 같이, n+형 반도체영역(3)(하부전극)과 공통 플레이트전극(5)(상부전극) 사이에 인가되는 전압에 의해서 히스테리시스루프를 그리면서 변화한다. 강유전체막(4)는 포화전압V0과 다른 하나의 포화전압-V0사이의 범위내에 있어서 분극방향이 히스테리시스루프를 그리는 특성을 갖는다. 포화전압V0은 예를 들면 5V이고, 다른 하나의 포화전압 -V0은 예를 들면 -5V이다. V1, -V1의 각각은 분극방향의 반전이 개시하는 분극반전전압이다. 이 분극반전전압 V1은 예를 들면 3V이고, 다른 하나의 분극반전전압 -V1은 예를 들면 -3V이다.The ferroelectric film 4 is formed of, for example, lead zirconate titanate. This lead zirconate titanate is deposited by the sputtering method, for example. The polarization direction of the ferroelectric film 4 is applied between the n + type semiconductor region 3 (lower electrode) and the common plate electrode 5 (upper electrode), as shown in FIG. 4 (hysteresis characteristic diagram of the ferroelectric film). It changes while drawing hysteresis loop by the voltage which becomes. The ferroelectric film 4 has a characteristic that the polarization direction draws a hysteresis loop in the range between the saturation voltage V 0 and the other saturation voltage-V 0 . Saturation voltage V 0 is, for example, 5V, and another saturation voltage -V 0 is, for example, -5V. Each of V 1 and -V 1 is a polarization inversion voltage at which inversion in the polarization direction starts. This polarization inversion voltage V 1 is 3V, for example, and the other polarization inversion voltage -V 1 is -3V, for example.
이와 같이 구성되는 메모리셀의 메모리셀 선택용 MISFET QS의 한쪽의 n+형 반도체영역(9)에는 층간절연막(11)에 형성된 접속구멍(12)를 거쳐서 데이터선(DL)(13)이 접속된다. 즉, 데이터선(13)은 게이트전극(8)에 대해서 자기정합적으로 한쪽의 n+형 반도체영역(9)에 접속된 중간도전층(10)을 개재시켜서 상기 한쪽의 n+형 반도체영역(9)에 접속된다.The data line DL 13 is connected to one n + type semiconductor region 9 of the memory cell selection MISFET Q S of the memory cell configured as described above via a connection hole 12 formed in the interlayer insulating film 11. . That is, the data line 13 has the one n + type semiconductor region 9 via the intermediate conductive layer 10 connected to one n + type semiconductor region 9 in a self-aligned manner with respect to the gate electrode 8. Is connected to.
다음에, 상기 메모리장치의 모든 동작에 대해서 제1도∼제4도 및 본원 명세서의 끝부분에 있는 표 1a∼표 1c를 참조해서 간단히 설명한다. 표 1a 내지 표 1c에 있어서 PL은 공통 플레이트전극(5)에 인가되는 공통 플레이트전압 V를 나타내고, WL1은 선택워드선(8)에 인가되는 전압, DL1은 선택데이터선(13)에 인가되는 전압, WL2는 비선택워드선(8)에 인가되는 전압, DL2는 비선택 데이터선(13)에 인가되는 전압을 각각 나타낸다.Next, all operations of the memory device will be briefly described with reference to FIGS. 1 to 4 and Tables 1A to 1C at the end of the present specification. In Tables 1A to 1C, PL denotes a common plate voltage V applied to the common plate electrode 5, WL1 denotes a voltage applied to the selection word line 8, and DL1 denotes a voltage applied to the selection data line 13. , WL2 represents the voltage applied to the unselected word line 8, and DL2 represents the voltage applied to the unselected data line 13, respectively.
[정보 라이트동작][Info write operation]
표 1a의 a로 나타낸 바와 같이, 정보 라이트동작은 공통 플레이트전극(5)에 분극반전전압V1이상의 전압인 포화전압V0예를 들면 5V를 인가하는 것에 의해서 실행된다. 선택상태의 메모리셀에 접속된 데이터선에는 정보 라이트전압 예를 들면 0V가 인가되고, 워드선(8)엔ㄴ 선택전압 예를 들면 5V가 인가된다.As it indicated by a in Table 1a, the information write operation is executed by the example that the polarization reversal voltage V 1 or more voltage, which is the saturation voltage V 0 for example, to a common plate electrode (5) is a 5V. The information write voltage, for example, 0V is applied to the data line connected to the memory cell in the selected state, and the selection voltage, for example, 5V, is applied to the word line 8.
이것에 의해, 선택상태의 메모리셀의 정보축적용 용량소자C의 하부전극과 상부전극 사이에는 포화전압V0에 상당하는 고전압(실제로는 메모리셀 선택용 MISFET QS의 임계값전압 분만큼 감소한다)가 인가된다. 즉, 강유전체막(4)는 분극반전전압V1이상의 전압이 인가되어 분극된다. 이 강유전체막(4)의 분극방향은 표 1a의 a에 있어서 화살표(←)로 나타낸다.As a result, a high voltage corresponding to the saturation voltage V 0 is reduced between the lower electrode and the upper electrode of the information storage capacitor C of the memory cell in the selected state (actually by the threshold voltage of the MISFET Q S for selecting the memory cell). ) Is applied. That is, the ferroelectric film 4 is polarized by applying a voltage equal to or greater than the polarization inversion voltage V 1 . The polarization direction of the ferroelectric film 4 is indicated by an arrow? In a in Table 1a.
이것에 대해서, 비선택상태의 메모리셀에 접속되는 데이터선(13)에는 비정보라이트 전압 예를 들면 포화전압V0의 1/2에 상당하는 전압(또는 라이트전압 0V 또는 전압V0)이 인가된다. 포화전압V0의 1/2에 상당하는 전압은 분극반전전압 V1보다 작고(절대값에서 작고), 상기 강유전체막(4)의 분극방향을 반전시키지 않는 전압이다. 워드선(8)에는 비선택전압 예를 들면 0V(또는 선택전압 5V)가 인가된다. 이것에 의해, 비선택상태의 메모리셀은 정보축적용 용량소자C의 하부전극과 상부전극 사이에 항상 분극반전전압V1미만의 전압이 인가되므로, 강유전체막(4)에 사전에 정보가 라이트되어 있는 경우에도 분극방향을 반전시키는 일이 없어 그의 정보가 파괴되지 않는다.On the other hand, applied to the data line 13, the voltage (or the write voltage or the 0V voltage V 0) corresponding to half of the non-information write voltage, for example the saturation voltage V 0 to be connected to the memory cells of the non-selected state do. The voltage corresponding to 1/2 of the saturation voltage V 0 is smaller than the polarization inversion voltage V 1 (small in absolute value) and does not invert the polarization direction of the ferroelectric film 4. A non-selective voltage, for example, 0 V (or 5 V selected voltage) is applied to the word line 8. As a result, a voltage of less than the polarization inversion voltage V 1 is always applied to the non-selected memory cell between the lower electrode and the upper electrode of the information storage capacitor C, so that the information is written in advance in the ferroelectric film 4. Even if present, the polarization direction is not reversed and its information is not destroyed.
표 1a의 b로 나타낸 바와 같이, 공통 플레이트전극(5)에 인가된 공통 플레이트전압PL을 0V로 한 경우에는 선택상태의 메모리셀에 접속되는 데이터선에 인가되는 정보라이트전압 V0은 예를 들면 5V로 할 필요가 있으며, 이 때 강유전체막(4)의 분극방향으로 반전된다.As shown in b of Table 1A, when the common plate voltage PL applied to the common plate electrode 5 is set to 0 V, the information write voltage V 0 applied to the data line connected to the memory cell in the selected state is, for example, It is necessary to set it to 5V, and in this case, the ferroelectric film 4 is inverted in the polarization direction.
[정보 유지동작][Information holding operation]
표 1b의 a 또는 b로 나타낸 바와 같이, 정보유지동작은 공통플레이트전극(5)에 포화전압V0의 1/2의 전압을 인가하고, 메모리셀에 접속되는 모든 데이터선에 포화전압V0의 1/2의 전압을 인가하며, 모든 워드선에 선택전압 예를 들면 5V를 인가하는 것에 의해 실행된다. 즉, 메모리셀의 정보축적용 용량소자C의 강유전체막(4)에는 항상 분극반전전압V1미만의 전압이 인가되며, 분극방향은 반전되지 않는다.As indicated by a or b of Table 1b, the information holding operation applies a voltage of 1/2 of the saturation voltage V 0 to the common plate electrode 5, and applies the saturation voltage V 0 to all data lines connected to the memory cell. A voltage of 1/2 is applied and is performed by applying a selection voltage, for example 5V, to all word lines. That is, a voltage of less than the polarization inversion voltage V 1 is always applied to the ferroelectric film 4 of the capacitor C for storing information in the memory cell, and the polarization direction is not reversed.
[정보리드동작][Information lead operation]
표 1c에 나타낸 바와 같이, 정보 리드동작은 선택상태의 메모리셀의 데이터선(13)에 정보 리드전압 예를 들면 0V를 인가한 후 워드선에 선택전압을 인가하고, 그 후 공통플레이트전극(5)에 인가된 공통 플레이트전압PL을 포화전압V0의 1/2(유지상태의 전압)에서 포화전압V0까지 상승시키는 것에 의해 실행된다. 표1c의 a에 나타낸 바와 같이, 선택상태의 메모리셀의 정보축적용 용량소자C의 하부전극과 상부전극 사이에 인가되는 포화전압에 의해 분극방향이 유지되는 경우에는 데이터선(13)에 인가된 전압이 변화하지 않고 그대로 있으므로, 정보1 또는 0으로서 리드된다. 또, 표 1c의 b로 나타낸 바와 같이, 선택상태의 메모리셀에 있어서 분극방향이 변화되는 경우에는 데이터선(13)의 전위가 변화하므로, 정보 0 또는 1로서 리드된다.As shown in Table 1c, in the information read operation, the information read voltage, for example, 0 V is applied to the data line 13 of the memory cell in the selected state, and then the selection voltage is applied to the word line, and then the common plate electrode 5 is applied. ) it is performed by the voltage applied to the common plate PL as to elevate in one half (the voltage of the holding state) of the saturation voltage V 0 to the saturation voltage V 0 in. As shown in a of Table 1c, when the polarization direction is maintained by the saturation voltage applied between the lower electrode and the upper electrode of the information storage capacitor C of the selected memory cell, it is applied to the data line 13. Since the voltage does not change, it is read as information 1 or 0. As shown in b of Table 1c, when the polarization direction is changed in the memory cell in the selected state, the potential of the data line 13 changes, so that it is read as information 0 or 1.
이것에 대해서, 비선택상태의 메모리셀에 접속되는 데이터선(13)에는 비정보리드전압 예를 들면 포화전압V0의 1/2에 상당하는 전압이 인가된다. 이 포화전압V0의 1/2에 상당하는 전압은 상기 강유전체막(4)의 분극방향을 반전시키지 않는 전압이다. 워드선(8)에는 비선택전압 예를 들면 0V가 인가된다.On the other hand, a voltage corresponding to 1/2 of the non-information lead voltage, for example, the saturation voltage V 0 , is applied to the data line 13 connected to the memory cell in the non-selected state. The voltage corresponding to 1/2 of this saturation voltage V 0 is a voltage which does not reverse the polarization direction of the ferroelectric film 4. A non-selective voltage, for example 0V, is applied to the word line 8.
이 실시예의 플래너구조를 채용하는 메모리장치는 2교점방식(open bit line system)을 채용하고 있지만, 1교점방식(folded bit line system)으로 구성해도 좋다.The memory device employing the planar structure of this embodiment employs an open bit line system, but may be constructed in a folded bit line system.
이와 같이, 메모리셀선택용 MISFET QS및 전극(n+형 반도체영역(3)(-공통플레이트전극(5))사이에 강유전체막(4)를 마련한 정보축적용 용량소자C로 구성되는 직렬회로를 포함하는 메모리셀을 여러개 배열해서 메모리장치를 구성하고, 이 메모리장치의 메모리셀의 정보라이트 동작시 또는 정보리드 동작시에 선택상태의 메모리셀의 정보축적용 용량소자C의 전극 사이에 상기 강유전체막(4)의 히스테리시스루프의 분극반전전압V1이상의 전압을 인가함과 동시에 비선택상태의 메모리셀의 정보축적용 용량소자C의 전극 사이에 상기 분극반전전압V1미만의 전압 1을 인가한다. 상기 비선택상태의 메모리셀의 정보축적용 용량소자C의 전극사이에 인가되는 분극반전전압V1미만의 전압은 예를 들면 상기 포화전압V0의 1/2전압으로 할 수가 있다. 이 구성에 의해서, 상기 정보라이트 동작시 및 정보리드 동작시의 각각에 있어서 비선택상태의 메모리셀은 정보축적용 용량소자C의 전극사이에 분극반전전압V1미만의 전압밖에 인가되지 않으므로, 강유전체막(4)의 분극방향 반전을 방지하여 정보축적용 용량소자C에 라이트된 정보의 파괴를 방지할 수가 있다. 그 결과, 메모리장치의 동작상의 전기적 신뢰성을 향상시킬 수가 있다.In this way, a series circuit comprising an information storage capacitor C having a ferroelectric film 4 provided between the memory cell selection MISFET Q S and the electrode (n + type semiconductor region 3 (-common plate electrode 5)) is provided. A memory device is formed by arranging a plurality of memory cells, and the ferroelectric film is interposed between the electrodes of the capacitor C for information storage of the memory cell in a selected state during an information write operation or an information read operation of the memory cell of the memory device. A voltage equal to or greater than the polarization inversion voltage V 1 of the hysteresis loop of (4) is applied, and a voltage 1 less than the polarization inversion voltage V 1 is applied between the electrodes of the information storage capacitor C of the memory cell in the non-selected state. The voltage less than the polarization inversion voltage V 1 applied between the electrodes of the information storage capacitor C of the non-selected memory cell can be, for example, 1/2 of the saturation voltage V 0 . By In each of the information write operation and the information read operation, the memory cell in the non-selected state is applied with only a voltage less than the polarization inversion voltage V 1 between the electrodes of the information storage capacitor C, so that the ferroelectric film 4 It is possible to prevent the polarization direction inversion and to destroy the information written to the information storage capacitor C. As a result, the electrical reliability in operation of the memory device can be improved.
또, 상기 메모리장치의 선택상태의 메모리셀 및 비선택상태의 메모리셀의 정보축적용 용량소자C의 한쪽의 전극, 즉 상부전극으로서 작용하는 공통 플레이트전극(5)에는 동일한 전압을 인가한다. 이 구성에 의해, 상기 메모리장치의 메모리셀의 정보축적용 용량소자C의 상부전극을 다른 메모리셀의 정보축적용 용량소자C의 상부전극을 다른 메모리셀의 정보축적용 용량소자C의 상부전극과 일체로 형성할 수 있다. 그 결과, 상기 정보축적용 용량소자C의 상층전극을 대응하는 데이터선(DL)마다 여러개의 부분으로 분합할 필요가 없어지게 된다. 따라서, 이들 분할된 상부전극 사이의 격리면적에 상당하는 DRAM의 집적도를 향상시킬 수가 있다. 또한, (6)은 공통플레이트전극(5)와 워드선을 분리시키는 절연층을 나타낸다.The same voltage is applied to one electrode of the information storage capacitor C of the memory cell in the selected state and the memory cell in the unselected state, that is, the common plate electrode 5 serving as the upper electrode. With this arrangement, the upper electrode of the information storage capacitor C of the memory cell of the memory device is replaced by the upper electrode of the information storage capacitor C of the other memory cell with the upper electrode of the information storage capacitor C of the other memory cell. It can be formed integrally. As a result, it is not necessary to divide the upper electrode of the information storage capacitor C into several parts for each corresponding data line DL. Therefore, the integration degree of DRAM corresponding to the isolation area between these divided upper electrodes can be improved. 6 denotes an insulating layer separating the common plate electrode 5 and the word line.
[실시예 2]Example 2
본 실시예 2에서는 STC(Stacked Capacitor)구조를 채용하는 메모리장치에 본 발명이 적용되고 있다.In the second embodiment, the present invention is applied to a memory device employing a stacked capacitor (STC) structure.
본 발명의 실시예 2의 메모리셀의 구조를 제5도(주요부 단면도) 및 제6도(주요부 평면도)에 도시한다. 제5도 및 제6도는 동일한 스케일은 아니지만, 제5도는 제6도의 V-V선을 따라 절단한 단면도이다.The structure of the memory cell of Embodiment 2 of the present invention is shown in FIGS. 5 (main part sectional view) and 6 (main part plan view). Although FIG. 5 and FIG. 6 are not the same scale, FIG. 5 is sectional drawing cut along the V-V line | wire of FIG.
제5도 및 제6도에 도시된 바와 같이, 메모리장치의 메모리셀은 메모리셀 선택용으로서 작용하는 스위칭소자 예를 들면 MISFET QS와 STC구조를 채용하는 정보축적용 용량소자C로 구성되는 직렬회로를 포함한다. 이 정보축적용 용량소자C는 다른쪽의 n+형 반도체영역(9')상에 형성된 하부전극(14), 강유전체막(4) 및 공통 플레이트전극(5)의 각각을 순차 적층해서 구성되어 그것과 옴접촉한다. 하부전극(14)는 메모리셀마다 다른쪽의 메모리셀의 그것과 전기적으로 분리되어 있다. 이 하부전극(14)는 그의 중앙부분이 메모리셀 선택용 MISFET QS의 다른쪽의 n+형 반도체영역(9')에 접속되고, 그의 주변부분이 게이트전극(8)상 및 워드선(8)상으로 연장된다. 공통 플레이트전극(5)는 상술한 실시예 1과 마찬가지로, 메모리셀 어레이내에 있어서 공통 플레이트전극으로서 구성된다. 이와 같이 구성되는 STC구조를 채용하는 메모리장치는 상기 실시예 1과 실질적으로 마찬가지 효과를 얻을 수가 있다.As shown in Figs. 5 and 6, the memory cell of the memory device is a series consisting of a switching element acting for memory cell selection, for example, an MISFET Q S and an information storage capacitor C employing the STC structure. It includes a circuit. The information storage capacitor C is formed by sequentially stacking each of the lower electrode 14, the ferroelectric film 4, and the common plate electrode 5 formed on the other n + type semiconductor region 9 '. Ohm contact. The lower electrode 14 is electrically separated from that of the other memory cell for each memory cell. The lower electrode 14 has its center portion connected to the other n + type semiconductor region 9 'of the memory cell selection MISFET Q S , and its peripheral portion is on the gate electrode 8 and the word line 8. Extend into the phase. The common plate electrode 5 is configured as a common plate electrode in the memory cell array, similarly to the above-described first embodiment. The memory device employing the STC structure structured as above can achieve substantially the same effect as in the first embodiment.
[실시예 3]Example 3
본 실시예 3에서는 상기 실시예 2에서 설명한 것과는 다른 STC구조를 채용하는 메모리장치에 본 발명이 적용된다.In the third embodiment, the present invention is applied to a memory device employing an STC structure different from that described in the second embodiment.
본 발명의 실시예 3의 메모리셀의 구성을 제7도(주요부 단면도) 및 제8도(주요부 평면도)에 도시한다. 제7도와 제8도는 동일한 스케일은 아니지만, 제7도는 제8도의 Ⅶ-Ⅶ선을 따라 절단한 단면도이다.The structure of the memory cell of Embodiment 3 of this invention is shown in FIG. 7 (main part sectional drawing) and FIG. 8 (main part plan view). 7 and 8 are not the same scale, but FIG. 7 is a cross-sectional view taken along the line VII-VII of FIG.
제7도 및 제8도에 도시된 바와 같이, 메모리장치의 메모리셀은 기본적인 단면구조가 상술한 실시예 2의 메모리장치의 메모리셀과 마찬가지이지만, 데이터선(DL)(15)가 메모리셀 선택용 MISFET QS와 STC구조를 채용하는 정보축적용 용량소자C 사이에 있어서 연장된다. 데이터선(15)는 스탭커버리지(step coverage)가 양호한 재료(예를 들면 다결정 실리콘 또는 폴리사이드)로 형성된다. 이 데이터선(15)는 메모리셀 선택용 MISFET QS의 게이트전극(8)에 대해서 자기정합적으로 한쪽의 n+형 반도체영역(9)에 접속된다. 상기 STC구조를 채용하는 정보축적용 용량소자C의 상부전극으로서 작용하는 공통 플레이트전극(5)는 상기 실시예 1 및 2와 마찬가지로, 메모리셀 어레이내에 있어서 공통 플레이트전극으로서 구성된다.As shown in Figs. 7 and 8, the memory cell of the memory device has the same basic cross-sectional structure as that of the memory device of the second embodiment described above, but the data line DL 15 selects the memory cell. It extends between the MISFET Q S for the data storage capacitor C and the STC structure. The data line 15 is formed of a material having good step coverage (for example, polycrystalline silicon or polyside). This data line 15 is connected to one n + type semiconductor region 9 in self-alignment with respect to the gate electrode 8 of the memory cell selection MISFET Q S. The common plate electrode 5 serving as the upper electrode of the information storage capacitor C adopting the STC structure is configured as a common plate electrode in the memory cell array, similarly to the first and second embodiments.
이와 같이 구성되는 STC구조를 채용하는 메모리장치는 상기 실시예 1 또는 2에서 얻어지는 효과와 실질적으로 동일한 효과를 얻을 수 있다.The memory device employing the STC structure configured as described above can obtain substantially the same effects as those obtained in the first or second embodiments.
[실시예 4]Example 4
본 실시예 4에서는 SPC(Sheath Plate Capacitor Cell)구조를 채용하는 메모리장치에 본 발명이 적용된다.In the fourth embodiment, the present invention is applied to a memory device employing a SPC (Sheath Plate Capacitor Cell) structure.
본 발명의 실시예 4의 메모리셀의 구성을 제9도(주요부 단면도) 및 제10도(주요부 평면도)에 도시한다. 제9도와 제10도는 동일한 스케일은 아니지만, 제9도는 제10도의 Ⅸ-Ⅸ선을 따라 절단한 단면도이다.The structure of the memory cell of Embodiment 4 of this invention is shown in FIG. 9 (main part sectional drawing) and FIG. 10 (main part top view). 9 and 10 are not the same scale, but FIG. 9 is a cross-sectional view taken along the line VII-VII of FIG.
제9도 및 제10도에 도시된 바와 같이, 메모리장치의 메모리셀은 메모리셀 선택용 MISFET QS와 SPC구조를 채용하는 정보축적용 용량소자C로 구성되는 직렬회로를 포함한다. 이 SPC구조를 채용하는 정보축적용 용량소자C는 미세구멍(16)내에 하부전극(18), 강유전체막(4) 및 상부전극(19)를 순차 매립하는 것에 의해서 형성된다. 상기 미세구멍(16)은 p-형 반도체기판(1)의 주면에서 그의 깊이방향으로 형성된다. 하부전극(18)은 상기 미세구멍(16)의 내면을 따라서 p-형 반도체기판(1)의 주면상에 절연막(17)을 개재시켜 마련된다. 하부전극(18)은 미세구멍(16)의 바닥부에 있어서 매립형의 n+형 반도체영역(20)에 전기적으로 접속되어 있다. 이 매립형의 n+형 반도체영역(20)은 각 메모리셀에 대해 공용되고 공통 플레이트전위를 공급한다. 상기 강유전체막(4)는 하부전극(18)상에 하부전극(18)을 따라서 형성된다. 상부전극(19)는 강유전체막(4)상에 강유전체막(4)를 따라서 형성된다. 이 상부전극(19)는 메모리셀 선택용 MISFET QS의 다른쪽의 n+형 반도체영역(9')에 접속된다.As shown in Figs. 9 and 10, the memory cell of the memory device includes a series circuit composed of the memory cell selection MISFET Q S and the information storage capacitor C employing the SPC structure. The information storage capacitor C employing the SPC structure is formed by sequentially filling the lower electrode 18, the ferroelectric film 4, and the upper electrode 19 in the fine holes 16. The fine holes 16 are formed in the depth direction of the main surface of the p-type semiconductor substrate 1. The lower electrode 18 is provided by interposing an insulating film 17 on the main surface of the p-type semiconductor substrate 1 along the inner surface of the fine hole 16. The lower electrode 18 is electrically connected to the buried n + type semiconductor region 20 at the bottom of the fine hole 16. This buried n + type semiconductor region 20 is shared for each memory cell and supplies a common plate potential. The ferroelectric film 4 is formed on the lower electrode 18 along the lower electrode 18. The upper electrode 19 is formed on the ferroelectric film 4 along the ferroelectric film 4. The upper electrode 19 is connected to the other n + type semiconductor region 9 'of the memory cell selection MISFET Q S.
이와 같이 구성되는 SPC구조를 채용하는 메모리장치는 상기 실시예 1, 2 또는 3에서 얻어지는 효과와 마찬가지 효과를 얻을 수 있다.The memory device employing the SPC structure configured as described above can obtain the same effects as those obtained in the first, second, or third embodiments.
[실시예 5]Example 5
본 실시예 5에서 불휘발성 메모리장치에 본 발명이 적용된다.In the fifth embodiment, the present invention is applied to a nonvolatile memory device.
본 발명의 실시예 5의 메모리셀의 구성을 제11도(주요부 단면도) 및 제12도(주요부 평면도)에 도시한다.The structure of the memory cell of Embodiment 5 of this invention is shown in FIG. 11 (main part sectional drawing) and FIG. 12 (main part top view).
제11도 및 제12도에 도시된 바와 같이, 본 실시예 5의 불휘발성 메모리장치의 메모리셀은 주로 전계효과 트랜지스터 Qm으로 구성된다. 이 전계효과 트랜지스터 Qm은 각각 p-형 반도체기판(또는 웰영역)(1), 게이트절연막(7), 게이트 전극(워드선WL)(8), 강유전체막(4), 소오스영역 및 드레인영역으로서 작용하는 1쌍의 n+형 반도체영역(9)(9')를 포함한다. 상기 강유전체막(4)는 게이트절연막(7)과 게이트전극(8) 사이에 마련된다. 전계효과 트랜지스터 Qm의 드레인영역인 n+형 반도체영역(9)에는 중간막(10)을 개선시켜서 데이타선(DL)(13)이 접속된다. 소오스영역인 n+형 반도체영역(9')에는 공통 소오스전극(셀과 공용되고 예를 들면 접지전위가 인가되는)(21)이 접속된다. 즉, 이 메모리셀을 구성하는 전계효과 트랜지스터 Qm은 EPROM 또는 EEPROM의 메모리셀과 유사한 단면 구조로 구성된다.As shown in Figs. 11 and 12, the memory cell of the nonvolatile memory device of the fifth embodiment is mainly composed of the field effect transistor Qm. The field effect transistor Qm is a p-type semiconductor substrate (or well region) 1, a gate insulating film 7, a gate electrode (word line WL) 8, a ferroelectric film 4, a source region and a drain region, respectively. It includes a pair of n + type semiconductor regions 9 (9 ') which act. The ferroelectric film 4 is provided between the gate insulating film 7 and the gate electrode 8. The data line (DL) 13 is connected to the n + type semiconductor region 9 which is the drain region of the field effect transistor Qm by improving the intermediate film 10. A common source electrode (common with a cell and applied with a ground potential, for example) 21 is connected to the n + type semiconductor region 9 'serving as a source region. In other words, the field effect transistor Qm constituting this memory cell has a cross-sectional structure similar to that of the memory cells of the EPROM or EEPROM.
상기 강유전체막(4)는 게이트전극(8)과 p-형 반도체기판(1) 사이에 인가되는 전압 및 외부에서 입사되는 광신호(예를 들면 자외선, 레이저광 및 X선의 광이 빔스폿형상으로 입력되는 것)에 의해서, 상술한 실시예 1∼4에서 설명한 바와 같이 분극방향이 히스테리시스루프를 그리면서 변화한다. 이 강유전체막(4)는 상기 분극방향을 변화시키는 것에 의해 상기 전계효과 트랜지스터Qm의 임계값 전압을 변화시키고, 이것에 의해서 정보의 라이트를 실행할 수가 있다. 제18도에 제11도 및 제12도의 메모리셀 어레이의 등가회로를 도시한다.The ferroelectric film 4 has a voltage applied between the gate electrode 8 and the p-type semiconductor substrate 1 and an optical signal incident from the outside (for example, ultraviolet light, laser light, and X-ray light in a beam spot shape). Input), the polarization direction changes while drawing a hysteresis loop as described in Examples 1 to 4 described above. The ferroelectric film 4 changes the threshold voltage of the field effect transistor Qm by changing the polarization direction, whereby information can be written. 18 shows an equivalent circuit of the memory cell arrays of FIGS. 11 and 12.
다음에, 상기 불휘발성 메모리장치의 각 동작에 대해서 상기 제11도 및 제12도와 본원 명세서의 끝부분에 있는 표 2a∼표 2d를 참조해서 간단하게 설명한다. 표2a∼표 2d에 있어서 기판은 p-형 반도체기판(1)에 인가되는 전압, CS는 공통 소오스전극(21)에 인가되는 전압, WL1은 선택워드선(8)에 인가되는 전압, DL1은 선택된 데이터선(13)에 인가되는 전압, WL2는 비선택된 워드선(8)에 인가되는 전압, DL2는 비선택된 데이터선(13)에 인가되는 전압을 각각 나타낸다.Next, each operation of the nonvolatile memory device will be briefly described with reference to FIGS. 11 and 12 and Tables 2A to 2D at the end of the present specification. In Tables 2A to 2D, the substrate is a voltage applied to the p-type semiconductor substrate 1, CS is a voltage applied to the common source electrode 21, WL1 is a voltage applied to the selection word line 8, DL1 is The voltage applied to the selected data line 13, WL2 represents the voltage applied to the unselected word line 8, and DL2 represents the voltage applied to the unselected data line 13, respectively.
[준비동작][Preparation]
표 2a에 나타낸 바와 같이, 준비동작은 먼저 p-형 반도체기판(1), 공통 소오스전극(21) 및 모든(선택상태 또는 비선택상태에 관계없이) 데이터선(13)(DL1,DL2)에 분극반전전압 V1이상의 전압인 포화전압V0예를 들면 5V를 인가하고, 모든(선택상태 또는 비선택상태에 관계없이) 워드선(WL1, WL2)에 예를 들면 0V를 인가하는 것에 의해 실행된다. 이것에 의해, 모든 메모리셀은 전계효과 트랜지스터Qm의 게이트전극(8)과 p-형 반도체기판(1) 사이에 포화전압V0에 상당하는 고전압이 인가되고, 강유전체막(4)의 분극방향이 한 방향으로 일치된다.As shown in Table 2A, the preparation operation is first performed on the p-type semiconductor substrate 1, the common source electrode 21, and all of the data lines 13 (DL1, DL2) (regardless of the selected state or the unselected state). This is achieved by applying a saturation voltage V 0 , for example, a voltage equal to or greater than the polarization inversion voltage V 1 , and applying 0 V to all of the word lines WL1 and WL2 (regardless of the selected state or the unselected state). do. As a result, a high voltage corresponding to the saturation voltage V 0 is applied to all the memory cells between the gate electrode 8 of the field effect transistor Qm and the p-type semiconductor substrate 1, and the polarization direction of the ferroelectric film 4 is changed. Is matched in one direction.
[정보라이트동작][Info light operation]
표 2b에 나타낸 바와 같이, 정보라이트동작은 p-형 반도체기판(1), 공통 소오스전극(21) 및 모든 데이터선(13)에 예를 들면 0V를 인가하고, 모든 워드선(8)에 강유전체막(4)의 분극방향이 변화(반전)하지 않는 최대전압인 분극반전전압V1미만의 전압 예를 들면 포화전압V0의 1/2에 상당하는 전압을 인가하는 것에 의해서 실행된다. 이러한 상태에 있어서 특정 비트에 상당하는 메모리셀의 전계효과 트랜지스터 Qm의 강유전체막(4)에 광정보를 조사하고, 이 광정보가 입사된 강유전체막(4)에서만 분극방향이 반전된다. 즉, 강유전체막(4)의 분극방향은 광에너지에 의해 반전시킬 수가 있다. 광정보로서는 예를 들면 자외선이나 레이저광으로 형성된다. 게이트전극(8)은 투명한 것이 바람직하다.As shown in Table 2b, in the information writing operation, for example, 0 V is applied to the p-type semiconductor substrate 1, the common source electrode 21, and all the data lines 13, and the ferroelectric is applied to all the word lines 8, respectively. This is performed by applying a voltage less than the polarization inversion voltage V 1 , which is the maximum voltage at which the polarization direction of the film 4 does not change (invert), for example, a voltage corresponding to 1/2 of the saturation voltage V 0 . In this state, optical information is irradiated to the ferroelectric film 4 of the field effect transistor Qm of the memory cell corresponding to a specific bit, and the polarization direction is reversed only in the ferroelectric film 4 to which the optical information is incident. That is, the polarization direction of the ferroelectric film 4 can be reversed by light energy. As optical information, it is formed, for example by ultraviolet-ray or a laser beam. The gate electrode 8 is preferably transparent.
[정보유지동작][Information maintenance operation]
표 2c에 나타낸 바와 같이, 정보유지동작은 p-형 반도체기판(1), 공통 소오스전극(21), 모든 데이터선(13) 및 모든 워드선(18)에 예를 들면 0V를 인가하는 것에 의해서 실행된다. 강유전체막(4)에는 분극반전전압V1미만의 전압밖에 인가되지 않으므로, 이 강유전체막(4)의 분극방향은 유지된다.As shown in Table 2c, the information holding operation is performed by applying, for example, 0V to the p-type semiconductor substrate 1, the common source electrode 21, all the data lines 13, and all the word lines 18. Is executed. Since only a voltage lower than the polarization inversion voltage V 1 is applied to the ferroelectric film 4, the polarization direction of the ferroelectric film 4 is maintained.
[정보리드동작][Information lead operation]
표 2d에 나타낸 바와 같이, 정보리드동작은 p-형 반도체기판(1), 공통 소오스전극(21), 비선택 데이터선(13) 및 비선택 워드선(8)에 예를 들면 0V를 인가하고, 선택데이타선(13) 및 선택워드선(8)에 예를 들면 5V를 인가하는 것에 의해서 실행된다. 광정보가 입사된 강유전체막(4)는 분극방향이 변화(반전)하고 전계효과 트랜지스터Qm의 임계값 전압이 변화한다. 따라서, 이 임계값 전압의 변화를 데이터선 전류로서 전기적으로 검출한다.As shown in Table 2d, for example, 0 V is applied to the p-type semiconductor substrate 1, the common source electrode 21, the unselected data line 13, and the unselected word line 8. And 5V is applied to the selection data line 13 and the selection word line 8, for example. In the ferroelectric film 4 on which optical information is incident, the polarization direction changes (inverts), and the threshold voltage of the field effect transistor Qm changes. Therefore, the change in the threshold voltage is electrically detected as the data line current.
이와 같이, 전계효과 트랜지스터 Qm의 게이트절연막(7)과 게이트전극(8) 사이에 강유전체막(4)를 마련한 메모리셀로 불휘발성 메모리장치를 구성하고, 이 불휘발성 메모리장치의 모든 메모리셀의 게이트전극(8)과 p-형 반도체기판(1) 사이에 상기 강유전체막(4)의 히스테리시스루푸의 분극반전전압V1이상의 포화전압V0을 인가하고, 상기 강유전체막(4)의 분극방향을 한 방향으로 일치시키고, 상기 모든 메모리셀중 소정의 메모리셀의 강유전체막(4)에 광을 조사하고, 이 강유전체막(4)의 분극방향을 다른 방향으로 변화(반전)시키고, 상기 모든 메모리셀의 강유전체막(4)의 분극방향을 전기적으로 검출한다. 이 강유전체막(4)의 분극방향은 전계효과 트랜지스터 Qm의 임계값전압의 변화를 검출하는 것에 의해 검출된다. 이 구성에 의해, 상술한 실시에 1∼4에서 얻어지는 효과와 실질적으로 마찬가지 효과를 얻을 수 있음과 동시에, 상기 불휘발성 메모리장치는 광정보를 전기정보로서 리드할 수 있으며 또 광정보를 외부전압이 인가되지 않는 상태에서도 유지할 수 있으므로, 광정보의 불휘발성 메모리장치를 실현할 수가 있다. 이 불휘발성 메모리장치는 전자카메라용 광검출기(예를 들면 촬상소자), 길이측적용 광검출기 등의 2차원 광센서나 레이저디스크 등의 픽업장치의 광센서에 적용할 수가 있다.In this way, a nonvolatile memory device is formed of a memory cell in which a ferroelectric film 4 is provided between the gate insulating film 7 and the gate electrode 8 of the field effect transistor Qm, and the gates of all the memory cells of the nonvolatile memory device are constructed. Between the electrode 8 and the p-type semiconductor substrate 1, a saturation voltage V 0 equal to or greater than the polarization inversion voltage V 1 of the hysteresis loop of the ferroelectric film 4 is applied, and the polarization direction of the ferroelectric film 4 is changed. Direction, and the light is irradiated to the ferroelectric film 4 of a predetermined memory cell among all the memory cells, and the polarization direction of the ferroelectric film 4 is changed (inverted) in the other direction, The polarization direction of the ferroelectric film 4 is detected electrically. The polarization direction of the ferroelectric film 4 is detected by detecting a change in the threshold voltage of the field effect transistor Qm. With this configuration, the same effects as those obtained in the above embodiments 1 to 4 can be obtained, and the nonvolatile memory device can read optical information as electrical information, and the optical information can be supplied with external voltage. Since it can be maintained even in an unapplied state, it is possible to realize a nonvolatile memory device of optical information. This nonvolatile memory device can be applied to a two-dimensional optical sensor such as a photodetector for an electronic camera (for example, an imaging device), a photodetector for length measurement, or an optical sensor of a pickup apparatus such as a laser disk.
또, 상기 불휘발성 메모리장치는 장치전원이 차단된 경우에도 정보를 유지할 수가 있다. 단, 장치 전원의 차단시 또는 장치 전원의 차단후의 재투입시에 정보가 파괴되지 않도록 이하의 시퀀스제어를 실행해야 한다.Further, the nonvolatile memory device can retain information even when the device power is cut off. However, the following sequence control should be executed so that the information is not destroyed when the device power is cut off or when the power is turned back on after the power is turned off.
[장치전원 차단시][When device power off]
장치전원을 차단하는 경우에는 제13도 a를 참조하면, 먼저 모든 워드선(WL)(8)에 0V를 인가한 상태에서 p-형 반도체기판(1) 및 모든 데이터선(DL)(13)에 분극반전전압V1미만의 전압 예를 들면 포화전압V0의 1/2에 상당하는 전압을 인가하고, 다음에 모든 워드선(8)을 H상태로 하기 위해서 모든 워드선에 예를 들면 5V를 인가하여 정보유지상태로 한다. 다음에, p-형 반도체기판(1), 모든 데이터선(13) 및 모든 워드선(8)에 0V를 인가하여 장치의 전원을 차단한다.Referring to FIG. 13A when the device power supply is cut off, the p-type semiconductor substrate 1 and all the data lines DL 13 are applied with 0 V applied to all the word lines WL 8. A voltage equal to 1/2 of the polarization inversion voltage V 1, for example, half of the saturation voltage V 0 , is applied, and then 5 V is applied to all the word lines, for example, to bring all the word lines 8 to the H state. To keep the information in a state of maintenance. Next, 0V is applied to the p-type semiconductor substrate 1, all data lines 13, and all word lines 8 to cut off the power supply of the device.
즉, 강유전체막(4)에 분극반전전압V1이상의 전압이 인가되지 않는 시퀀스제어를 실행한다. 다시말해, 강유전체막(4)에 분극반전전압 이상의 전압이 인가되지 않도록 하는 것에 의해서 각 셀을 메모리장치로의 전원공급 차단직전의 각종 전압 인가상태에서 워드선에 선택전압이 인가되고 강유전체막(4)에 분극반전전압보다 낮은(미만의) 전압이 인가되는 유지상태로 이행시키고, 다음에 워드선, 데이터선, 기판의 각 전압을 0으로 해서 전원을 차단한다.That is, sequence control is performed in which no voltage greater than the polarization inversion voltage V 1 is applied to the ferroelectric film 4. In other words, by preventing the voltage above the polarization inversion voltage from being applied to the ferroelectric film 4, a selection voltage is applied to the word line in various voltage application states immediately before the power supply to the memory device is cut off, and the ferroelectric film 4 The power supply is switched to a holding state in which a voltage lower than (below) the polarization inversion voltage is applied, and then the voltages of the word line, data line, and substrate are set to zero.
[장치 전원투입시][When powering on the device]
장치전원을 투입하는 경우, 제13도 b를 참조하면, 먼저 p-형 반도체기판(1) 및 모든 데이터선(13)(DL)을 0V에서 포화전압V0의 1/2에 상당하는 전압으로 상승시키고, 모든 워드선(8)(WL)을 0V에서 5V로 상승시켜 정보유지상태로 한다. 마찬가지로, 강유전체막(4)에 분극반전전압 V1이상의 전압이 인가되지 않는 시퀀스제어를 실행한다. 즉, 전원투입후에는 강유전체막(4)에 분극반전전압 미만의 전압이 인가되도록 하는 것에 의해서, 각 셀을 유지상태로 이행시킨다.When the apparatus power is turned on, referring to FIG. 13B, first, the p-type semiconductor substrate 1 and all the data lines 13 (DL) are set at a voltage corresponding to 1/2 of the saturation voltage V 0 at 0V. It raises and all word lines 8 (WL) are raised from 0V to 5V so as to be in an information holding state. Similarly, sequence control is performed in which no voltage higher than the polarization inversion voltage V 1 is applied to the ferroelectric film 4. That is, after the power is turned on, each cell is transferred to the holding state by applying a voltage less than the polarization inversion voltage to the ferroelectric film 4.
이들 시퀀스제어는 상술한 실시예 1∼4의 메모리장치에 대해서도 마찬가지이다. 단, p-형 반도체기판(1)의 전위는 공통 플레이트전위로 치환된다.These sequence controls also apply to the memory devices of the first to fourth embodiments described above. However, the potential of the p-type semiconductor substrate 1 is replaced with a common plate potential.
[실시예 6]Example 6
본 실시예 6에서는 다른 형식의 불휘발성 메모리장치에 본 발명이 적용된다.In the sixth embodiment, the present invention is applied to another type of nonvolatile memory device.
본 발명의 실시예 6의 메모리셀의 구성을 제14도(주요부 개략 단면도) 및 제15도(주요부 평면도)에 도시한다.The configuration of the memory cell according to the sixth embodiment of the present invention is shown in FIG. 14 (main part schematic sectional view) and FIG.
본 실시예 6의 불휘발성 메모리장치의 메모리셀은 메모리셀 선택용 MISFET Qs와 정보축적용 용량소자C로 구성되는 직렬회로를 포함한다.The memory cell of the nonvolatile memory device of the sixth embodiment includes a series circuit composed of the memory cell selection MISFET Qs and the information storage capacitor C.
메모리셀 선택용 MISFET Qs는 상술한 실시예 1∼4의 각각의 메모리장치의 메모리셀의 메모리셀 선택용 MISFET Qs와 실질적으로 마찬가지 구조로 구성된다.The memory cell selection MISFET Qs has a structure substantially the same as the memory cell selection MISFET Qs of the memory cells of each of the memory devices of the first to fourth embodiments described above.
정보축적용 용량소자C는 상기 메모리셀 선택용 MISFET Qs의 게이트전극(8)상에 절연막(24)를 개재시키고 구동선(22), 강유전체막(4) 및 투명전극(23)을 순차 적층해서 구성된다. 구동선(22)는 워드선(WL)(8)과 동일방향으로 연장하고, 소정의 전압(예를 들면 0V∼ 포화전압V0)이 인가된다. 투명전극(23)은 메모리셀 선택용MISFET QS의 다른쪽의 n+형 반도체영역(9')에 접속된다. 투명전극(23)은 예를 들면 네사막(산화주석막)으로 형성된다. 정보축적용 용량소자C는 상기 실시예 5의 불휘발성 기억장치와 마찬가지로 사전에 분극방향을 한 방향으로 일치시키고, 그 후 소정 비트에 대응하는 강유전체막(4)에 광정보 신호를 입사시키는 것에 의해서 분극방향을 반전시켜 정보의 라이트가 실행된다. 즉, 본 발명의 실시예 6의 불휘발성 메모리장치는 상술한 실시예 1∼4에서 설명한 메모리장치와 상술한 실시예 5에서 설명한 불휘발성 메모리장치를 조합해서 구성된다. 제18도에 제14도 및 제15도의 메모리어레이의 등가회로를 도시한다.The information storage capacitor C is formed by sequentially stacking the driving line 22, the ferroelectric film 4, and the transparent electrode 23 on the gate electrode 8 of the memory cell selection MISFET Qs. It is composed. The drive line 22 extends in the same direction as the word line WL 8, and a predetermined voltage (for example, 0 V to saturated voltage V 0 ) is applied. The transparent electrode 23 is connected to the other n + type semiconductor region 9 'of the memory cell selection MISFET Q S. The transparent electrode 23 is formed of, for example, a nesa film (tin oxide film). The information storage capacitor C has the same polarization direction in one direction as in the nonvolatile memory device of Example 5, and then enters an optical information signal into the ferroelectric film 4 corresponding to a predetermined bit. The writing of information is performed by reversing the polarization direction. That is, the nonvolatile memory device according to the sixth embodiment of the present invention is configured by combining the memory device described in the first to fourth embodiments and the nonvolatile memory device described in the fifth embodiment. 18 shows an equivalent circuit of the memory arrays of FIGS. 14 and 15.
이 실시예 6의 불휘발성 메모리장치의 동작은 상술한 실시예 5에서 설명한 메모리장치의 동작과 유사하므로, 표 2a∼ 표 2d와 마찬가지인 표3a∼ 표 3d를 참조해서 간단히 설명한다.Since the operation of the nonvolatile memory device of the sixth embodiment is similar to the operation of the memory device described in the fifth embodiment, it will be briefly described with reference to Tables 3a to 3d which are similar to those of Tables 2a to 2d.
표 3a는 준비동작에 관련된 것으로서, 실질적으로 모든 메모리셀의 강유전체막(4)의 분극방향이 한 방향으로 또한 동일방향으로 분극된다. 표 3b는 정보라이트동작에 관련된 것으로서, 실질적으로 모든 메모리셀의 강유전체막에 V0/2의 전압을 인가하고 광입렵의 유무에 따라 강유전체막의 분극방향을 반전시킬 것인지 반전시키지 않을 것인지가 결정된다. 표 3c는 정보유지동작에 관련된 것으로서, 실질적으로 모든 메모리셀에 있어서 데이터선 및 구동선에 V0/2의 전압을 인가하고 강유전체막에는 0V를 인가하며 워드선에는 H(고)전압을 인가한다. 표 3d는 정보리드동작에 관련된 것으로서, 표 1c에 대한 설명에 있어서 플레이트전압을 구동선 전압으로 간주하면 이 표 3d의 설명이 적절해진다.Table 3A relates to the preparation operation, in which the polarization directions of the ferroelectric films 4 of all the memory cells are polarized in one direction and in the same direction. Table 3b 'is the related to the information write operation, it is substantially a voltage of V 0/2 to the ferroelectric film of all the memory cells, and a decision whether to do not turn whether to invert the ferroelectric film in the polarization direction, depending on the presence or absence of light ipryeop. Table 3c relates to the information holding operation. In practically all memory cells, a voltage of V 0/2 is applied to data lines and driving lines, 0 V is applied to ferroelectric films, and H (high) voltage is applied to word lines. . Table 3d relates to the information lead operation. In the description of Table 1c, the description of Table 3d is appropriate when the plate voltage is regarded as the driving line voltage.
또한, 본 실시예 6의 불휘발성 메모리장치의 메모리셀은 메모리셀 선택용 MISFET Qs의 다른쪽의 n+형 반도체영역(9')에 접속되는 도전막(투명전극(23)에 상당한다.), 강유전체막(4), 구동선(22)의 각각을 순차 적층해서 구성해도 좋다.The memory cell of the nonvolatile memory device of the sixth embodiment is a conductive film (corresponding to the transparent electrode 23) connected to the other n + type semiconductor region 9 'of the memory cell selection MISFET Qs. Each of the ferroelectric film 4 and the drive line 22 may be sequentially stacked.
이와 같이, 메모리셀 선택용 MISFET Qs 및 전극(구동선(22)-투명전극(23)) 사이에 강유전체막(4)를 마련한 정보축적용 용량소자C로 구성된 직렬회로를 포함하는 여러개의 메모리셀을 소정 형상으로 배열해서 불휘발성 메모리장치를 구성하고, 상기 불휘발성 메모리장치의 모든 메모리셀의 정보축적용 용량소자C의 전극 사이에 상기 강유전체막(4)의 히스테리시스루프의 분극반전전압V1이상의 포화전압V0을 인가하는 것에 의해서 상기 강유전체막(4)의 분극방향을 한 방향으로 일치시키고, 상기 모든 메모리셀중 소정 메모리셀의 정보축적용 용량소자C의 강유전체막(4)에 광을 조사하는 것에 의해서 이 강유전체막(4)의 분극방향을 다른 방향으로 변화(반전)시키고, 상기 모든 메모리셀의 정보축적용 용량소자C의 강유전체막(4)의 분극방향을 전기적으로 검출한다. 이 구성에 의해, 상술한 실시예 5에서 얻어지는 효과와 실질적으로 동일한 효과를 얻을 수가 있다.As described above, a plurality of memory cells including a series circuit composed of a capacitor C for information storage having a ferroelectric film 4 provided between the memory cell selection MISFET Qs and an electrode (the driving line 22-the transparent electrode 23) are provided. Are arranged in a predetermined shape to form a nonvolatile memory device, and the polarization inversion voltage V 1 or more of the hysteresis loop of the ferroelectric film 4 is interposed between electrodes of the information storage capacitor C of all the memory cells of the nonvolatile memory device. By applying the saturation voltage V 0 , the polarization direction of the ferroelectric film 4 is matched in one direction, and light is irradiated to the ferroelectric film 4 of the capacitor C for information storage of a predetermined memory cell among all the memory cells. By changing (inverting) the polarization direction of the ferroelectric film 4 in another direction, and electrically detecting the polarization direction of the ferroelectric film 4 of the capacitive element C for information storage of all the memory cells. The. By this structure, the effect substantially the same as the effect obtained by Example 5 mentioned above can be acquired.
제16도 a는 메모리셀 어레이, 로우어드레스 디코더, 칼럼어드레스 디코더 및 상기 정보라이트/리드동작과 메모리장치의 전원투입/차단 시퀀스를 위한 각종 전압을 각 메모리셀에 공급하는 수단의 구성의 1예를 모식적으로 도시한 도면이다.16A shows an example of the configuration of a memory cell array, a low address decoder, a column address decoder, and means for supplying various voltages to the memory cells for the information write / read operation and the power on / off sequence of the memory device. It is a figure typically shown.
즉, 상기 라이트, 리드 및 유지의 각 동작과 전원 투입/차단의 각 시퀀스에 인가되는 전압은 데이터선 및 공통 플레이트(또는 기판)에 대해서 0V, V0/2V, V0V이고, 워드선에 대해서는 H레벨전압(예를 들면 5V), L레벨전압(예를 들면 0V)이며, 이들 전압은 공지구조의 메모리장치의 전압원(도시하지 않음)에서 발생할 수가 있다.That is, the voltage applied to each sequence in each operation and the power-on / off of the light, the leads and maintaining is for a data line and a common plate (or substrate) 0V, V 0 / 2V, V 0 V, the word line Are H level voltages (for example, 5V) and L level voltages (for example, 0V), and these voltages can be generated from a voltage source (not shown) of a memory device of known structure.
제16도 a에 도시된 바와 같이, 0V, V0/2V, V0V를 공급하는 전압공급선은 각각 제1 및 제3 스위칭회로SW1 및 SW3에 결합되고, 한편 상기 워드선에 인가되는 H레벨전압 및 L레벨전압도 상기 전압원에서 발생되며 이 H레벨전압 공급선 및 L레벨전압 공급선은 제2 스위칭회로SW2에 결합된다. 제1 스위칭 회로SW1은 로우어드레스 디코더DEC1과 메모리셀 어레이 사이에 배치되고, 디코더DEC1의 출력에 따라서 각 데이터선에 3개의 전압값중의 1개를 선택하여 공급한다. 제2 스위칭회로SW2는 칼럼어드레스 디코더DEC2와 메모리셀 어레이 사이에 배치되고, 디코더DEC2의 출력에 따라서 각 워드선에 2개의 전압값중의 1개를 선택하여 공급한다. 또, 제3 스위칭회로 SW3은 소정의 제어신호Sc에 응답해서 메모리셀 어레이의 공통플레이트 또는 기판에 대해 3개의 전압값중의 1개를 선택하도록 작용하고, 상기 각 실시예에서 설명한 바와 같은 선택된 전압을 인가한다. 또한, 상기 스위칭회로SW1∼SW3과 디코더DEC1,DEC2는 강유전체막의 분극방향을 전기적으로 검출하는 수단으로서 사용된다.As shown in FIG. 16A, voltage supply lines for supplying 0V, V 0 / 2V, and V 0 V are coupled to the first and third switching circuits SW1 and SW3, respectively, and H level applied to the word line. Voltage and L level voltage are also generated from the voltage source, and the H level voltage supply line and the L level voltage supply line are coupled to the second switching circuit SW2. The first switching circuit SW1 is disposed between the low address decoder DEC1 and the memory cell array, and selects and supplies one of three voltage values to each data line in accordance with the output of the decoder DEC1. The second switching circuit SW2 is disposed between the column address decoder DEC2 and the memory cell array, and selects and supplies one of two voltage values to each word line in accordance with the output of the decoder DEC2. The third switching circuit SW3 serves to select one of three voltage values for the common plate or the substrate of the memory cell array in response to the predetermined control signal Sc, and the selected voltage as described in each of the above embodiments. Is applied. The switching circuits SW1 to SW3 and decoders DEC1 and DEC2 are used as means for electrically detecting the polarization direction of the ferroelectric film.
메모리장치의 전원 투입/차단의 시퀀스를 위해서, 디코더 DEC1,DEC2 및 제3 스위칭회로SW3에는 제13도 a 및 제13도 b에 도시한 시퀀스가 얻어지도록 정보 라이트/리드의 동작과는 다른 어드레스신호 및 스위칭 제어신호가 인가된다.For the sequence of powering on / off of the memory device, the decoders DEC1, DEC2 and the third switching circuit SW3 have different address signals than the operation of the information write / read so that the sequence shown in Figs. 13A and 13B is obtained. And a switching control signal is applied.
제16도 b 및 제16도 c는 제1 및 제2 스위칭회로SW1,SW2의 주요부의 예를 도시한 도면이다. 제3 스위칭회로SW3은 제16도 b와 마찬가지 구성으로 할 수 있는 것은 명확하다.16B and 16C show examples of main parts of the first and second switching circuits SW1 and SW2. It is clear that the third switching circuit SW3 can be configured similarly to FIG. 16B.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.As mentioned above, although the invention made by this inventor was demonstrated concretely according to the said Example, this invention is not limited to the said Example, Of course, it can change in various ways within the range which does not deviate from the summary.
예를 들면, 본 발명은 1칩 마이크로컴퓨터에 탑재된 메모리장치 또는 불휘발성 메모리장치에 적용할 수가 있다.For example, the present invention can be applied to a memory device or a nonvolatile memory device mounted in a single chip microcomputer.
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Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685374B2 (en) * | 1991-06-28 | 1997-12-03 | シャープ株式会社 | Dynamic random access memory |
| JPH0677434A (en) * | 1992-08-27 | 1994-03-18 | Hitachi Ltd | Semiconductor memory device |
| US5523964A (en) * | 1994-04-07 | 1996-06-04 | Symetrix Corporation | Ferroelectric non-volatile memory unit |
| JP2942088B2 (en) * | 1993-03-19 | 1999-08-30 | ローム株式会社 | Method of operating semiconductor device and semiconductor device |
| JPH07202017A (en) * | 1993-12-28 | 1995-08-04 | Hitachi Ltd | Semiconductor integrated circuit device and its manufacture |
| JP3505758B2 (en) * | 1993-12-28 | 2004-03-15 | ローム株式会社 | Non-volatile semiconductor memory |
| JPH07235648A (en) * | 1994-02-24 | 1995-09-05 | Hitachi Ltd | Semiconductor storage device |
| US5719813A (en) * | 1995-06-06 | 1998-02-17 | Micron Technology, Inc. | Cell plate referencing for DRAM sensing |
| US5625588A (en) * | 1995-06-06 | 1997-04-29 | Micron Technology, Inc. | Single-ended sensing using global bit lines for DRAM |
| JP3457106B2 (en) * | 1995-10-13 | 2003-10-14 | ローム株式会社 | Switching semiconductor element, programmable functional device, and method of operating programmable functional device |
| US5877977A (en) * | 1996-09-10 | 1999-03-02 | National Semiconductor Corporation | Nonvolatile memory based on metal-ferroelectric-metal-insulator semiconductor structure |
| JP3919312B2 (en) * | 1996-12-27 | 2007-05-23 | ローム株式会社 | Ferroelectric memory device |
| US5862089A (en) * | 1997-08-14 | 1999-01-19 | Micron Technology, Inc. | Method and memory device for dynamic cell plate sensing with ac equilibrate |
| US6301175B1 (en) | 2000-07-26 | 2001-10-09 | Micron Technology, Inc. | Memory device with single-ended sensing and low voltage pre-charge |
| US6292417B1 (en) | 2000-07-26 | 2001-09-18 | Micron Technology, Inc. | Memory device with reduced bit line pre-charge voltage |
| JP2002270788A (en) * | 2001-03-14 | 2002-09-20 | Fujitsu Ltd | Semiconductor device and method of manufacturing the same |
| US6940085B2 (en) * | 2002-04-02 | 2005-09-06 | Hewlett-Packard Development Company, I.P. | Memory structures |
| US10229727B1 (en) * | 2018-03-13 | 2019-03-12 | Micron Technology, Inc. | Apparatus and method for controlling erasing data in ferroelectric memory cells |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3148354A (en) * | 1961-12-20 | 1964-09-08 | Ibm | Photoelectric recording apparatus |
| US4144591A (en) * | 1977-08-15 | 1979-03-13 | The United States Of America As Represented By The Secretary Of The Army | Memory transistor |
| US4158201A (en) * | 1977-10-18 | 1979-06-12 | The Singer Company | Flat electro optic display panel and method of using same |
| US4344155A (en) * | 1979-12-31 | 1982-08-10 | Compagnie Internationale Pour L'informatique Cii-Honeywell Bull (Societe Anonyme) | Method of and apparatus for inscribing a control character in a memory |
| US4360896A (en) * | 1981-01-30 | 1982-11-23 | The United States Of America As Represented By The Secretary Of The Army | Write mode circuitry for photovoltaic ferroelectric memory cell |
| US4962322A (en) * | 1988-12-05 | 1990-10-09 | Texas Instruments Incorporated | Nonvolatible capacitor random access memory |
| JPS6260256A (en) * | 1985-09-10 | 1987-03-16 | Toshiba Corp | Semiconductor memory device and manufacture of the same |
| DE3602887A1 (en) * | 1986-01-31 | 1987-08-06 | Bayer Ag | NON-VOLATILE ELECTRONIC MEMORY |
| US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| JPS63271795A (en) * | 1987-04-29 | 1988-11-09 | Sony Corp | Recorder |
| US4809225A (en) * | 1987-07-02 | 1989-02-28 | Ramtron Corporation | Memory cell with volatile and non-volatile portions having ferroelectric capacitors |
| US4853893A (en) * | 1987-07-02 | 1989-08-01 | Ramtron Corporation | Data storage device and method of using a ferroelectric capacitance divider |
| US4888630A (en) * | 1988-03-21 | 1989-12-19 | Texas Instruments Incorporated | Floating-gate transistor with a non-linear intergate dielectric |
| JPH0249471A (en) * | 1988-05-27 | 1990-02-19 | Toshiba Corp | Semiconductor device and manufacture thereof |
| US4945514A (en) * | 1988-05-31 | 1990-07-31 | Land Cecil E | Method of bistable optical information storage using antiferroelectric phase PLZT ceramics |
| JP2788265B2 (en) * | 1988-07-08 | 1998-08-20 | オリンパス光学工業株式会社 | Ferroelectric memory, driving method and manufacturing method thereof |
| US5198994A (en) * | 1988-08-31 | 1993-03-30 | Kabushiki Kaisha Toshiba | Ferroelectric memory device |
| JPH0294559A (en) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | Semiconductor storage device and manufacture thereof |
| US5063539A (en) * | 1988-10-31 | 1991-11-05 | Raytheon Company | Ferroelectric memory with diode isolation |
| KR950000156B1 (en) * | 1989-02-08 | 1995-01-10 | 세이꼬 엡슨 가부시끼가이샤 | Semiconductor device |
| US5051950A (en) * | 1989-07-31 | 1991-09-24 | Radiant Technologies | Read/write optical memory |
| US5031144A (en) * | 1990-02-28 | 1991-07-09 | Hughes Aircraft Company | Ferroelectric memory with non-destructive readout including grid electrode between top and bottom electrodes |
| US5038323A (en) * | 1990-03-06 | 1991-08-06 | The United States Of America As Represented By The Secretary Of The Navy | Non-volatile memory cell with ferroelectric capacitor having logically inactive electrode |
-
1989
- 1989-07-03 JP JP1172683A patent/JPH0336763A/en active Pending
-
1990
- 1990-07-02 KR KR1019900009938A patent/KR0173855B1/en not_active IP Right Cessation
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1993
- 1993-07-06 US US08/086,361 patent/US5309392A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0336763A (en) | 1991-02-18 |
| US5309392A (en) | 1994-05-03 |
| KR910003839A (en) | 1991-02-28 |
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