JPH0294559A - Semiconductor storage device and manufacture thereof - Google Patents

Semiconductor storage device and manufacture thereof

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JPH0294559A
JPH0294559A JP63246406A JP24640688A JPH0294559A JP H0294559 A JPH0294559 A JP H0294559A JP 63246406 A JP63246406 A JP 63246406A JP 24640688 A JP24640688 A JP 24640688A JP H0294559 A JPH0294559 A JP H0294559A
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JP
Japan
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capacitor
ferroelectric
film
source
thin film
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JP63246406A
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Japanese (ja)
Inventor
Shinichi Takagi
信一 高木
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Publication of JPH0294559A publication Critical patent/JPH0294559A/en
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

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  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

PURPOSE:To obtain a ferrodielectric memory having easy manufacture, satisfactory write/read characteristics and high reliability by so forming a thin ferrodielectric film as to be brought into contact with the source or drain region of a MOSFET as the first electrode of the source or drain capacitor, and composing a ferrodielectric capacitor of a second electrode laminated on the thin ferrodielectric film. CONSTITUTION:A capacitor is composed of N-type source, drain regions 5 of N-type impurity of a MOSFET as lower electrodes, a thin ferrodielectric film 8 of bismuth titanate formed on the surface thereof, and a thin tungsten film formed on the upper layer as an upper electrode 9. A gate electrode 4 is continuously arranged in one direction of a memory array to form a word line. An interlayer insulating film 7 covering the upper layer is formed, a contact hole is formed, and a bit line 14 is connected. Since the thin ferrodielectric film is formed not on the gate electrode but brought into direct contact with the source, drain regions, a complicated step of patterning the interlayer insulating film can be eliminated.

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、半導体記憶装置およびその製造方法に係り、
特に強誘電性メモリのキャパシタ構造に関する。
[Detailed Description of the Invention] [Object of the Invention] (Field of Industrial Application) The present invention relates to a semiconductor memory device and a method for manufacturing the same;
In particular, it relates to capacitor structures for ferroelectric memories.

(従来の技術) 近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、メモリにおいても高集積化、大写吊化が急速に進め
られている。
(Prior Art) In recent years, with advances in semiconductor technology, particularly advances in microfabrication technology, high integration and large scale integration of memories are rapidly progressing.

なかでもMO8電界効果トランジスタと強誘電体薄膜を
キャパシタ絶縁膜として用いたキャパシタを組み合わせ
た強誘電性メモリは、不揮光性であること、α線ソフト
エラーに強いこと、集積化に適していること等の理由か
ら、大規模記憶装置として近年開発が進められている。
Among these, ferroelectric memory, which combines an MO8 field effect transistor and a capacitor using a ferroelectric thin film as the capacitor insulating film, is non-volatile, resistant to α-ray soft errors, and suitable for integration. For these reasons, development as a large-scale storage device has been progressing in recent years.

この強誘電性メモリは、通常第3図に等両回路を示すよ
うに、MOSFET13と強誘電体キャパシタ12とを
単位メモリセルとし、MOS F ET13のゲート電
極をワード線11に接続すると共にソース・ドレイン電
極の一方を、他方をドライブ線10に接続してなる強誘
電体キャパシタ12の一方の電極に接続してなるもので
ある。そしてこのMOSFET13のもう一方のソース
・ドレイン電極はビット線14、センスアンプ15およ
びビット線キャパシタ16に接続されている。
This ferroelectric memory usually has a MOSFET 13 and a ferroelectric capacitor 12 as a unit memory cell, as shown in the circuit shown in FIG. One of the drain electrodes is connected to one electrode of a ferroelectric capacitor 12, the other of which is connected to the drive line 10. The other source/drain electrode of this MOSFET 13 is connected to a bit line 14, a sense amplifier 15, and a bit line capacitor 16.

この強誘電性メモリの素子構造としては第4図に断面図
の一例を示すように、単位メモリセルはp型シリコン基
板1内に形成されたMOS F E T13とこの上層
に形成された強誘電体キャパシタ12とから単位メモリ
セルが構成されたものが提案されている(87年国WA
電子デバイス学会技術ダイジェスト 87’ Inte
rna口onal Electron Dvce He
eting(IEDH) Technical Dic
+est  87’ pp、850−851>。
The element structure of this ferroelectric memory is as shown in FIG. 4, an example of a cross-sectional view, in which a unit memory cell consists of a MOS FET 13 formed in a p-type silicon substrate 1 and a ferroelectric transistor formed in the upper layer. It has been proposed that a unit memory cell is constructed from a body capacitor 12 (1987 National WA
Electronic Devices Society Technology Digest 87' Inte
rna oral Electron Dvce He
eting (IEDH) Technical Dic
+est 87'pp, 850-851>.

このMOSFET13は、p型シリコン基板1内に形成
されたソース・ドレイン電極としてのn型の高不純物濃
度領域5.6と、これら鳥不純物m度領域5.6の間に
位置するp型シリコン基板1の表面にゲート絶縁膜3を
介して形成されたゲート電Vi14とから構成されてい
る。
This MOSFET 13 consists of an n-type high impurity concentration region 5.6 as a source/drain electrode formed in a p-type silicon substrate 1 and a p-type silicon substrate located between these bird impurity concentration regions 5.6. A gate electrode Vi14 is formed on the surface of the gate electrode 1 with a gate insulating film 3 interposed therebetween.

そして強誘電体キャパシタ12は、このMOSFET1
3上に第1の層間絶縁膜17を介してギャバシタ下部電
i19、キャパシタ絶縁WA8としての強誘電体薄膜と
、キャパシタ上部電極9が順次積層されて構成されてお
り、この上層に第2の層間絶縁膜18を形成すると共に
この第2の層間絶縁膜18にコンタクト孔を間口し、金
属配置9!層20を介してこのキャパシタ上部電極9と
MOSFET13のソース・ドレイン電極との接続を行
うようにしている。
The ferroelectric capacitor 12 is connected to this MOSFET1.
The capacitor lower electrode i19, the ferroelectric thin film as the capacitor insulation WA8, and the capacitor upper electrode 9 are sequentially laminated on the capacitor 3 via the first interlayer insulating film 17. An insulating film 18 is formed, a contact hole is opened in this second interlayer insulating film 18, and metal arrangement 9! The capacitor upper electrode 9 and the source/drain electrodes of the MOSFET 13 are connected through the layer 20.

かかる構造の強誘電性メモリでは、ソース・ドレイン電
極となるn型の高不純物濃度領域5とキャパシタ上部電
極9との接続を行うための金属配線層20は、多層の層
間絶縁膜等による段差上に形成されているうえ、コンタ
クト孔を介して接続されているため、工程が複雑である
上、配線の信頼性の低下および歩留まりの低下を招くと
いう問題があった。
In a ferroelectric memory having such a structure, the metal wiring layer 20 for connecting the n-type high impurity concentration region 5, which becomes the source/drain electrode, and the capacitor upper electrode 9 is formed on a step formed by a multilayer interlayer insulating film, etc. In addition, since the wiring is formed in a single layer and connected through a contact hole, the process is complicated, and there are problems in that the reliability of the wiring and the yield are lowered.

また、この強誘電体キャパシタの強誘電体薄膜は、キャ
パシタ下部電極19あるいは第1の層間絶縁WA17上
に形成されるため、配向性の良好な薄膜を得るのは極め
て困難であり、残沼分極が低くなったり、抗電界が高く
なったり、また、電界−分橿特性曲線のヒステリシス幅
が狭くなるなどの問題があり、良好な強誘電特性を得る
ことができず、閤き込み・読みだし特性に悪影響を与え
るなど、良好なメモリ・セル特性を得ることは困難であ
った。
Furthermore, since the ferroelectric thin film of this ferroelectric capacitor is formed on the capacitor lower electrode 19 or the first interlayer insulation WA 17, it is extremely difficult to obtain a thin film with good orientation, and the Zanuma polarization There are problems such as the ferroelectric field becomes low, the coercive electric field becomes high, and the hysteresis width of the electric field-dividing characteristic curve becomes narrow, making it impossible to obtain good ferroelectric properties and It has been difficult to obtain good memory cell characteristics, such as adversely affecting the characteristics.

さらに、グー1−電極の直上に強誘電体7Iv膜が形成
された@造であるため、強誘電体^(i膜の電歪効果お
よび焦電効果によって、ゲート電極とゲート酸化膜の界
面、あるいはゲート酸化膜と基板表面との界面に応力が
生じ、チャネル領域に歪が生じることにより、素子特性
が不安定となったり、劣化を生じたりするという問題が
あった。
Furthermore, since it is a structure in which a ferroelectric 7Iv film is formed directly above the Goo1 electrode, the interface between the gate electrode and the gate oxide film, due to the electrostrictive effect and pyroelectric effect of the ferroelectric film Alternatively, stress is generated at the interface between the gate oxide film and the substrate surface, causing strain in the channel region, resulting in instability or deterioration of device characteristics.

(発明が解決しようとする課題) 上)!シたように、従来の強誘電性メモリのメモリセル
構造は、製造工程が複雑で、配線の信頼性の低下を招き
やすいという問題があった。
(Problem to be solved by the invention) 1)! As mentioned above, the conventional memory cell structure of ferroelectric memory has a problem in that the manufacturing process is complicated and the reliability of wiring is likely to deteriorate.

また、強誘電体薄膜の電歪効果あるいは焦電効果による
MOS F E Tの特性の劣化に加え、強誘電体薄膜
の配向性が悪いことも深刻な問題となっていた。
Furthermore, in addition to the deterioration of the characteristics of the MOSFET due to the electrostrictive effect or pyroelectric effect of the ferroelectric thin film, the poor orientation of the ferroelectric thin film has also become a serious problem.

本発明は、前記実情に厩みてなされたもので、製造が容
易で、書き込み読みだし特性の良好で信頼性の高い強誘
電性メモリを提供することを目的とする。
The present invention has been made in consideration of the above-mentioned circumstances, and an object of the present invention is to provide a ferroelectric memory that is easy to manufacture, has good read/write characteristics, and is highly reliable.

〔発明の構成] (課題を解決するための手段) そこで本発明では、MOSFETのソースまたはドレイ
ン領域に当接するように強誘電体a膜を形成し、このM
OSFETのソースまたはドレイン領域をキャパシタの
第1の電極とすると共に、前記強誘電体薄膜上に積層さ
れた第2の電極とによって強誘電体キャパシタを構成す
るようにしている。
[Structure of the Invention] (Means for Solving the Problems) Therefore, in the present invention, a ferroelectric a film is formed so as to be in contact with the source or drain region of a MOSFET, and this M
A ferroelectric capacitor is constructed by using the source or drain region of the OSFET as a first electrode of the capacitor and a second electrode laminated on the ferroelectric thin film.

望ましくは、この強誘電体薄膜は小結品薄膜で構成する
Preferably, the ferroelectric thin film is comprised of a small crystal thin film.

また、本発明の方法では、キャパシタ絶縁膜としての強
誘電体薄膜を、このMOSFETのソースまたはドレイ
ン領域表面に直接エピタキシャル成長法によって形成す
るようにしている。
Furthermore, in the method of the present invention, a ferroelectric thin film as a capacitor insulating film is formed directly on the surface of the source or drain region of this MOSFET by epitaxial growth.

(作用) 上記構成によれば、キャパシタ絶縁膜としての強誘電体
薄膜を層間絶縁膜を挾んでゲート電極上に形成するので
はなく、ソース・ドレイン領域に直接接触するように形
成されているため、構造が簡単である一F、層間絶縁膜
のバターニングなどの複雑な工程を経ることなく容易に
形成可能である。
(Function) According to the above structure, the ferroelectric thin film serving as the capacitor insulating film is not formed on the gate electrode with an interlayer insulating film in between, but is formed in direct contact with the source/drain region. , the structure is simple, and it can be easily formed without going through complicated steps such as patterning an interlayer insulating film.

また、強誘電体薄膜を形成するに先立ち、ソース・ドレ
イン領域の半導体表面を露?させ、半導体表面に直接こ
の強誘電体λ9膜を形成するため、絶縁膜上に形成する
場合に比べ配向性の良好な薄膜を得ることができる。従
って、抗電界が低く残留分極が高くかつ広いヒステリシ
ス幅を有する強誘電性に優れた強誘電体薄膜を青ること
ができる。
Also, before forming the ferroelectric thin film, do you expose the semiconductor surface in the source/drain region? Since the ferroelectric λ9 film is formed directly on the semiconductor surface, a thin film with better orientation can be obtained than when it is formed on an insulating film. Therefore, a ferroelectric thin film with excellent ferroelectricity, which has a low coercive electric field, high residual polarization, and a wide hysteresis width, can be produced.

また、この強誘電体M股に小結品薄膜を用いるようにす
れば、結晶粒界がないため、ざらに、抗電界が低く残留
分極が高くかつ広いヒステリシス幅を有する強誘電性に
優れた強誘電体薄膜を得ることができる。
In addition, if a small crystalline thin film is used for this ferroelectric material M, since there is no grain boundary, it will be possible to create a strong ferroelectric material with low coercive electric field, high remanent polarization, and wide hysteresis width. A dielectric thin film can be obtained.

また、強誘電体ag+がゲート電極上ではなく、ソース
・ドレイン領域上に形成されているため、強誘電体薄膜
から光生ずる応力や歪がゲート酸化膜やMO8界面に及
ぼす影響は小さく、MOS FETの特性の劣化や不安
定性を低減することができる。
In addition, since the ferroelectric ag+ is formed not on the gate electrode but on the source/drain region, the stress and strain generated by light from the ferroelectric thin film have little effect on the gate oxide film and the MO8 interface, and the MOS FET Deterioration and instability of characteristics can be reduced.

また、強誘電体薄膜を形成するに先立ち、ソース・ドレ
イン領域の半導体表面を露呈さゼ、適切な前処理と薄膜
堆積条件とを選択することにより、露呈する半導体表面
と強誘電体薄膜との格子整合をとることができ、強誘電
体薄膜はエピタキシャル成長することが知られている(
 IEEE Trans、EIectron  Dev
+ce、vol、ED  −21,DD、459−50
4(1974))  。
In addition, prior to forming the ferroelectric thin film, the semiconductor surface in the source/drain region is exposed, and by selecting appropriate pretreatment and thin film deposition conditions, the exposed semiconductor surface and the ferroelectric thin film can be bonded. It is known that lattice matching can be achieved and ferroelectric thin films can be grown epitaxially (
IEEE Trans, EIectron Dev
+ce, vol, ED -21, DD, 459-50
4 (1974)).

このように1ビタキシセル成長した強誘電体薄膜は配向
性が高いため、強誘電性に優れており、メモリ・セル特
性の向上をはかることができる。
The ferroelectric thin film grown by one bitaxy cell in this manner has high orientation, and therefore has excellent ferroelectricity, and can improve memory cell characteristics.

(実施例) 以下、本発明の実施例について図面を参照しつつ詳細に
説明する。
(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.

第1図は、本発明実施例の強誘電性メモリ・セルM4造
を示す断面図である。
FIG. 1 is a cross-sectional view showing a ferroelectric memory cell M4 structure according to an embodiment of the present invention.

この強誘電性メモリは、単位セルが、不純物濃度101
5〜1017C11程度のp型のシリコン基板1内に形
成された素子分離用フィールド絶縁v2によって分離さ
れた活性化領域内に、nチャンネルMOSFETと強誘
電体キャパシタとを形成してなるもので、MOSFET
のソース・ドレイン領域5に直接、強誘電体キャパシタ
のキャパシタ絶縁膜としての強誘電体薄膜8がエピタキ
シセル成長せしめられてなることを特徴とするものであ
る。
In this ferroelectric memory, the unit cell has an impurity concentration of 101
An n-channel MOSFET and a ferroelectric capacitor are formed in an activation region separated by an element isolation field insulation v2 formed in a p-type silicon substrate 1 of approximately 5 to 1017C11.
A ferroelectric thin film 8 as a capacitor insulating film of a ferroelectric capacitor is grown directly on the source/drain region 5 of the ferroelectric capacitor by epitaxy cell growth.

すなわち、このMOS F E Tは、p型シリコン基
板1の表面にゲート絶縁膜3としての酸化シリコン膜を
介して形成された多結晶シリコン膜からなるゲート絶縁
膜4と、n型不純物領域からなるソース・ドレイン領域
5.6とから構成されている。
That is, this MOS FET consists of a gate insulating film 4 made of a polycrystalline silicon film formed on the surface of a p-type silicon substrate 1 via a silicon oxide film as a gate insulating film 3, and an n-type impurity region. It is composed of source and drain regions 5.6.

また、強誘電体キャパシタは、このn型不純物領域から
なるソース・ドレイン領域5を下部電極とし、この表面
に形成されたチタン酸ビスマス(BiTiO3)薄膜か
らなる強誘電体薄膜8と、この上層に形成されるタング
ステン薄膜からなる上部電極9とから構成されている。
In addition, the ferroelectric capacitor uses the source/drain region 5 made of this n-type impurity region as a lower electrode, and the ferroelectric thin film 8 made of a bismuth titanate (BiTiO3) thin film formed on the surface of this, and the upper layer of this. and an upper electrode 9 made of a thin tungsten film.

そしてゲート電極4はメモリアレイの一方向に連続的に
配列されてワード線を構成している。
The gate electrodes 4 are continuously arranged in one direction of the memory array to form word lines.

また、さらにこの上層を覆う層間絶縁膜7としての酸化
シリコン膜にビット線コンタクトのためのコンタクトホ
ールが形成され、高濃度にドープされた多結晶シリコン
層とアルミニウムシリサイド膜との複合膜からなるビッ
トFi114が接続されている。
Further, a contact hole for bit line contact is formed in the silicon oxide film as the interlayer insulating film 7 covering this upper layer, and the bit line is made of a composite film of a heavily doped polycrystalline silicon layer and an aluminum silicide film. Fi114 is connected.

次に、この強誘電性メモリのB B工程について説明す
る。
Next, the BB process of this ferroelectric memory will be explained.

まず、不純物濃度1015〜10 is cm  程度
のp型のシリコン基板1内に、通常のLOCO8法によ
り素子分離用フィールド絶縁膜2を形成する。
First, a field insulating film 2 for element isolation is formed in a p-type silicon substrate 1 with an impurity concentration of about 1015 to 10 is cm by the usual LOCO8 method.

そして、第2図(a)に示すように、熱酸化法により膜
厚100r+nの酸化シリコン層からなるグー!−絶縁
膜3および膜厚300 r+roの多結晶シリコン層を
堆積し、フォトリソ法および反応性イオンエツチング法
によってこれらをパターニングし、ゲート絶縁膜3およ
びゲート電極4を形成した後、このゲート電極4をマス
クとしてヒ素イオンをイオン注入し、ソース・ドレイン
領域5,6となるn型不純物領域をセルフ・アラインで
形成し、スイッチングトランジスタとしてのMOSFE
Tを形成する。
Then, as shown in FIG. 2(a), a silicon oxide layer with a thickness of 100r+n is formed by thermal oxidation. - After depositing an insulating film 3 and a polycrystalline silicon layer with a film thickness of 300 r+ro and patterning them by photolithography and reactive ion etching to form a gate insulating film 3 and a gate electrode 4, this gate electrode 4 is By implanting arsenic ions as a mask and forming n-type impurity regions that will become source/drain regions 5 and 6 in a self-aligned manner, a MOSFE as a switching transistor is formed.
Form a T.

こののち、第2図(b)に示すように、この上層に、C
VD法により、層間絶縁膜7として膜厚数千人〜数μm
程度の酸化シリコン膜を堆積する。
After this, as shown in FIG. 2(b), C
By VD method, the thickness of the interlayer insulating film 7 is several thousand to several μm.
Deposit a silicon oxide film of approximately

続いて、第2図(C)に示すように、フォトリソ法およ
び反応性イオンエツチングにより、コンタクト孔りを形
成する。
Subsequently, as shown in FIG. 2(C), a contact hole is formed by photolithography and reactive ion etching.

そして、コンタクト孔り内に露呈する基板表面を清浄化
した後、第2図(d)に示すように、CVD法により、
単結晶チタン酸ビスマス薄膜からなる強誘電体薄膜8を
エピタキシセル成長せしめる。
After cleaning the substrate surface exposed in the contact hole, as shown in FIG. 2(d), the CVD method is used to
A ferroelectric thin film 8 made of a single crystal bismuth titanate thin film is grown by epitaxy cell.

さらに、第2図(e)に示すように、フ7tl−リソ法
および反応性イオンエツチングにより、この強誘電体薄
膜をソース・ドレイン領域5上にのみ残留させるように
パターニングする。
Further, as shown in FIG. 2(e), this ferroelectric thin film is patterned so as to remain only on the source/drain regions 5 by 7TL-lithography and reactive ion etching.

続いて、第2図(f)に示すように、このキャパシタ絶
縁膜8の上層にCVD法により、タングステン薄膜を堆
積し、これをパターニングづることにより、上部電極9
形成する。
Subsequently, as shown in FIG. 2(f), a tungsten thin film is deposited on the upper layer of this capacitor insulating film 8 by the CVD method, and this is patterned to form an upper electrode 9.
Form.

そしてatに、ビット線コンタクトをフォトリソ法およ
び反応性イオンエツチング法により、開口し、アルミニ
ウム層を堆積し、さらにフォトリソ法および反応性イオ
ンエツチング法により、パターニングし、ビット線14
を形成し、第1図にボしたような、セル部の基本M4造
が完成する。
Then, a bit line contact is opened at at by photolithography and reactive ion etching, an aluminum layer is deposited, and patterned by photolithography and reactive ion etching.
, and the basic M4 structure of the cell part as shown in Figure 1 is completed.

この強誘電性メモリによれば、キャパシタ絶縁膜として
の強誘電体a膜を層間絶縁膜を挾んでゲート電極上に形
成するのではなく、ソース・ドレイン領域に直接接触す
るように形成されているため、W造が極めて簡単で、層
間絶縁膜も一屑でよく、層間絶縁膜のパターニングなど
の複雑な工程を経ることなく容易に形成可能である上、
信頼性も高いものとなる。
According to this ferroelectric memory, the ferroelectric a film as a capacitor insulating film is not formed on the gate electrode with an interlayer insulating film in between, but is formed in direct contact with the source/drain region. Therefore, the W structure is extremely simple, the interlayer insulating film only needs to be scraped, and it can be easily formed without going through complicated processes such as patterning the interlayer insulating film.
The reliability will also be high.

また、強誘電体薄膜を形成するに先立ち、ソース・ドレ
イン領域の半導体表面を露呈させ、半導体表面に直接こ
の強誘電体薄膜を形成するため、露呈する半導体表面と
強誘電体薄膜との格子整合をとることができ、配向性の
優れた薄膜を得ることができる。従って、抗電界が低く
残留分極が高くかつ広いヒステリシス幅を右する強誘電
性に優れた強誘電体MII2を得ることができ、メモリ
・けル特性の向上をはかることができる。
In addition, prior to forming the ferroelectric thin film, the semiconductor surface in the source/drain region is exposed and the ferroelectric thin film is formed directly on the semiconductor surface, so that lattice matching between the exposed semiconductor surface and the ferroelectric thin film is achieved. It is possible to obtain a thin film with excellent orientation. Therefore, it is possible to obtain a ferroelectric material MII2 having excellent ferroelectricity with a low coercive electric field, high residual polarization, and a wide hysteresis width, and it is possible to improve memory cell characteristics.

また、強誘電体薄膜がゲート電極モではなく、ソース・
ドレイン領域上に形成されているため、強誘電体、祷膜
から発生する応力や歪がゲート酸化膜やMO3界面に及
ぼす影響を抑制し、MOS FE Tの特性は良好で安
定なものどなる。
Also, the ferroelectric thin film is not the gate electrode, but the source electrode.
Since it is formed on the drain region, the influence of stress and strain generated from the ferroelectric material and the ferroelectric film on the gate oxide film and the MO3 interface is suppressed, and the characteristics of the MOS FET are good and stable.

なお、前記実施例では、キャパシタ絶縁膜としてチタン
酸ビスマス薄膜を用いたが、ジルコニウムチタン酸鉛な
と他の強誘電体λg膜を用いてもよいことはいうまでも
ない。
In the above embodiment, a bismuth titanate thin film was used as the capacitor insulating film, but it goes without saying that other ferroelectric λg films such as zirconium lead titanate may be used.

また、強誘電体薄膜の形成に際し、前記実施例T−ハ、
CVD法ヲ用イタが、MOCVD法、RFスパッタ法な
ど他の方法を用いても良い。このとき、強誘電体薄膜は
かならずしも単結晶である必要はなく、多結晶であって
も、基板の結晶性を引継ぎ格子整合が良好となるように
」「槓条件を設定するようにすれば、配向性が高く強誘
電性の高い強誘電体薄膜を得ることができる。
In addition, when forming a ferroelectric thin film, the above-mentioned Example T-C,
Instead of the CVD method, other methods such as MOCVD and RF sputtering may be used. At this time, the ferroelectric thin film does not necessarily have to be a single crystal; even if it is polycrystalline, if the conditions are set so that the lattice matching is good by inheriting the crystallinity of the substrate, A ferroelectric thin film with high orientation and high ferroelectricity can be obtained.

さらにまた、キャパシタ上部電極としてはタングステン
膜を用いたが、必ずしもタングステン族に限定されるも
のではなく、適宜変更可能である。
Furthermore, although a tungsten film is used as the capacitor upper electrode, it is not necessarily limited to the tungsten group, and can be changed as appropriate.

(発明の効果) 以上説明してきたように、本発明の半導体記憶装置によ
れば、MOSFETのソース・ドレイン領域の表面に直
接キャパシタ絶縁膜としての強誘電体Ati膜を形成す
るようにしているため、製造が容易で、特性の良好な強
誘電性メモリを得ることが可能となる。
(Effects of the Invention) As explained above, according to the semiconductor memory device of the present invention, a ferroelectric Ti film as a capacitor insulating film is directly formed on the surface of the source/drain region of a MOSFET. , it becomes possible to obtain a ferroelectric memory that is easy to manufacture and has good characteristics.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明実施例の強誘電性メモリ構造を示す図、
第2図(a)乃至第2図(f)は同強誘電性メモリの製
造工程図、第3図は通常の強誘電性メモリの等価回路図
、第4図は従来例の強誘電性メモリ構造を示す図である
。 1・・・p型のシリコン基板、2・・・素子分離用フィ
ールド絶縁膜、3・・・ゲート絶縁膜、4・・・ゲート
電極、5.6・・・ソース・ドレイン領域、7・・・層
間絶縁膜、8・・・強誘電体薄膜(ギャバシタ絶縁膜)
、9・・・キャパシタ上部電極、h・・・コンタクト孔
、10・・・ドライブ線、11・・・ワード線、12・
・・強誘電体キャパシタ、13・・・MOSFET、1
4・・・ビット線、15・・・センス・アンプ、16・
・・ビット線キャパシタ、17・・・第1の層間絶縁膜
、18・・・第2の層間絶縁膜、19・・・キャパシタ
上部電極、20・・・配置i1層。 第2図 第 図 第 図 n 第 図
FIG. 1 is a diagram showing a ferroelectric memory structure according to an embodiment of the present invention;
Figures 2(a) to 2(f) are manufacturing process diagrams of the same ferroelectric memory, Figure 3 is an equivalent circuit diagram of a normal ferroelectric memory, and Figure 4 is a conventional ferroelectric memory. It is a figure showing a structure. DESCRIPTION OF SYMBOLS 1... P-type silicon substrate, 2... Field insulating film for element isolation, 3... Gate insulating film, 4... Gate electrode, 5.6... Source/drain region, 7...・Interlayer insulating film, 8...ferroelectric thin film (gabacitor insulating film)
, 9... Capacitor upper electrode, h... Contact hole, 10... Drive line, 11... Word line, 12...
...Ferroelectric capacitor, 13...MOSFET, 1
4... Bit line, 15... Sense amplifier, 16...
... Bit line capacitor, 17... First interlayer insulating film, 18... Second interlayer insulating film, 19... Capacitor upper electrode, 20... Arrangement i1 layer. Figure 2 Figure n Figure

Claims (3)

【特許請求の範囲】[Claims] (1)MOSFETと、強誘電体キャパシタとによつて
セルを構成した半導体記憶装置において、前記MOSF
ETのソースまたはドレイン 領域に当接するように強誘電体薄膜を形成し、前記MO
SFETのソースまたはドレイン 領域をキャパシタの第1の電極とすると共に、前記強誘
電体薄膜上に積層された第2の電極とによって強誘電体
キャパシタを構成してなることを特徴とする半導体記憶
装置。
(1) In a semiconductor memory device in which a cell is configured by a MOSFET and a ferroelectric capacitor, the MOSFET
A ferroelectric thin film is formed in contact with the source or drain region of the ET, and the MO
A semiconductor memory device characterized in that a ferroelectric capacitor is configured by using a source or drain region of an SFET as a first electrode of a capacitor and a second electrode laminated on the ferroelectric thin film. .
(2)前記強誘電体薄膜は、単結晶薄膜から構成されて
いることを特徴とする請求項(1)に記載の半導体記憶
装置。
(2) The semiconductor memory device according to claim (1), wherein the ferroelectric thin film is composed of a single crystal thin film.
(3)半導体基板上にMOSFETを形成するMOSF
ET形成工程と、 キャパシタを形成するキャパシタ形成工程 とを含み、 前記MOSFETのソースまたはドレイン 領域を前記キャパシタの第1の電極とするようにこの表
面に強誘電体キャパシタを積層した半導体記憶装置の製
造方法において、 前記キャパシタ形成工程が、 このMOSFETのソースまたはドレイン 領域表面にエピタキシャル成長法によってキャパシタ絶
縁膜としての強誘電体薄膜を形成する工程と、 この上層に第2の電極を形成する工程とを 含むことを特徴とする半導体記憶装置の製造方法。
(3) MOSF to form MOSFET on semiconductor substrate
Manufacturing a semiconductor memory device including a step of forming an ET and a capacitor forming step of forming a capacitor, in which a ferroelectric capacitor is laminated on the surface of the MOSFET so that the source or drain region of the MOSFET serves as a first electrode of the capacitor. In the method, the capacitor forming step includes forming a ferroelectric thin film as a capacitor insulating film by epitaxial growth on the surface of the source or drain region of the MOSFET, and forming a second electrode on the upper layer. A method of manufacturing a semiconductor memory device, characterized in that:
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