KR20010053585A - 강유전성 기억 장치 - Google Patents

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KR20010053585A KR1020017000864A KR20017000864A KR20010053585A KR 20010053585 A KR20010053585 A KR 20010053585A KR 1020017000864 A KR1020017000864 A KR 1020017000864A KR 20017000864 A KR20017000864 A KR 20017000864A KR 20010053585 A KR20010053585 A KR 20010053585A
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Abstract

본 발명은 다수의 메모리 셀로 이루어진 메모리 셀 어레이를 포함하는 강유전성 기억 장치에 관한 것이다. 각각의 메모리 셀은 적어도 하나의 실렉터 트랜지스터(TG1, TG2)와 기억 커패시터(CF1, CF2)를 포함하며 워드선(WL)과 비트선(BL, bBL)에 의해 제어된다. 단락 트랜지스터(SG1, SG2)는 각각의 기억 커패시터(CF1, CF2) 위에 위치하여 장애 펄스로부터 상기 기억 커패시터(CF1, CF2)를 보호한다.

Description

강유전성 기억 장치 {FERROELECTRIC STORAGE ASSEMBLY}
강유전성 기억 장치의 불휘발성은 주지하다시피 아이솔레이터 내에 쌍극자의 분극 상태가 외부 전계가 없을지라도 유지되는 강유전성 효과에 근거하고 있다. 다시 말해서, 기억된 정보의 유지는 전계가 상기 기억 장치의 기억 커패시터에 인가되지 않음을 전제하고 있다.
그러나 집적 회로에서 피할 수 없는 것은 강유전성 기억 커패시터의 전극에 적은 전압차가 특히 기생 소자 때문에 발생한다는 점이다. 상기 기억 커패시터의 유전체의 분극과 상기 전압차의 극성에 따라서 이들은 유전체의 분극을 심화시키거나 약화시킨다.
상기 전압차는 장애 펄스라고도 불린다. 상기 장애 펄스의 수 및/또는 진폭에 따라서 상기 기억된 정보는 다소 강하게 약화된다. 최악의 경우에 상기 기억 장치를 판독할 때 평가가 잘못 이루어질 수 있으며, 이는 실제로 데이터 손실이 된다.
이는 하기에서 강유전성 기억 커패시터의 히스테리시스 곡선의 도 10을 이용해 상술된다. 상기 히스테리시스 곡선에서 인가되는 전압 V=0의 경우 정보를 기억할 수 있는 2개의 분극 상태(P)가 존재함을 알 수 있다. 예를 들어 장애 펄스(19) 때문에 분극점이 포인트(17)로부터 포인트(18)로 이동하고 장애 펄스의 소멸 후에 다시 전압 0이 인가되면, 분극점은 포인트(17)로 되돌아오지 않고 포인트(17) 아래에 있는 포인트(20)로 이동한다. 다수의 장애 펄스는 정보 손실을 초래할 수도 있다.
기억 장치의 동작 동안 장애 펄스의 커플링은 기억 장치에 대해 어떤 컨셉이 적용되는가에도 상관관계를 갖는다.
소위 VDD/2-컨셉의 경우 예를 들어 기억 장치를 스위칭 온 및 오프할 때 특히 모든 강유전성 기억 커패시터의 공동 전극에서 전압 요동의 용량성 커플링 및 차단되는 PN-접합의 누설 전류는 장애 펄스를 초래하게 된다.
펄스 컨셉의 경우 펄스를 받는 전극 레일의 용량성 오버커플링은 선택되지 않은 메모리 셀에서 장애 펄스를 야기할 수도 있다.
그 외에도, VDD/2- 및 펄스 컨셉의 경우 상기 실렉터 트랜지스터 또는 트랜스퍼 게이트의 용량성 커플링과 캐리어 주입은 장애 펄스를 가져올 수 있다.
끝으로 NAND-컨셉의 경우 메모리 셀을 판독하고 기록할 때 발생하는 전류 흐름 때문에 트랜지스터에서 전압 강하는 장애 펄스를 초래할 수 있다.
VDD/2-컨셉의 경우 누설 전류의 문제에 대해 2가지 해결 방안이 있다: 양 방안은 차단된 PN-접합을 통해 흘러나간 캐리어가 연속적으로 또는 순환적으로 상기 메모리 셀의 실렉터 트랜지스터를 통해 제공된다는 것에 근거한다. 그러나 상기 실렉터 트랜지스터의 연속적 스위칭온은 상기 기억 장치로 액세스가 이루어지지 않는 경우에만 가능해진다. 상기 기억 장치로의 액세스가 이루어지면, 메모리 셀 어레이의 워드선만이 활성될 수 있는 반면, 다른 모든 워드선은 컷오프되어 있어야 한다. 그런 경우 액세스 후에 모든 워드선은 다시 스위칭 온되어야 하며, 이는 용량성의 큰 부하를 통해 파워 소비를 크게 늘리게 된다. 또한 상기 실렉터 트랜지스터의 순환적인 스위칭온의 단점은 사이클 사이의 누설 전류를 통해 장애 펄스가 기억 커패시터에서 발생하며 기껏해야 그의 진폭만이 제한받는 점이다. 어려운 점은 차단된 PN-접합의 누설 전류가 상당한 요동을 받을 뿐만 아니라 온도와 함께 현저히 상승된다는 것이다.
펄스 컨셉의 경우, 칩 표면을 절약하며 기억 장치를 가능한 한 작게 하기 위해, 판독 또는 기록 액세스 때보다 두배의 기억 커패시터가 공동의 전극 레일에 연결되어 있다. 이를 피하기 위해, 메모리 셀의 바닥 표면은 현저히 커질 수밖에 없으며, 이는 비용 측면에서 바라는 바가 아니다.
VDD/2-컨셉과 결합하여 이용될 수 있는 메모리 셀의 NAND-유사 장치의 경우 차단된 PN-접합의 누설 전류의 문제점이 해결된다. 그러나 그런 경우 트랜지스터의 유한 저항을 통해 메모리 셀의 판독 또는 기록 시에 인접 셀에서 장애 펄스가 발생하게 된다.
실렉터 트랜지스터의 용량성 커플링과 캐리어 주입의 문제점이 VDD/2- 및 펄스 컨셉의 경우에서 발생하는 것에 대해 현재 어떠한 만족할만한 해결 방안이 없다. 그러나 그러한 문제는 장차 어려움을 거의 제공해서는 안되며, 이는 전계 효과 트랜지스터의 채널 캐리어가 집적 밀도가 증가하면 계속 감소하기 때문이다.
도 11에는 정보가 상보적으로 기억될 수 있는 2-트랜지스터-2-커패시터-메모리 셀(2T2C-메모리 셀)이 도시되어 있으며, 이의 장점은 정전압 셀이 필요하지 않다는 것이다.
도 12에는 1-트랜지스터-1-커패시터-메모리 셀(1T1C-메모리 셀)이 도시되어 있다. 상기 메모리 셀은 "오픈형" 비트선 장치에 뿐만 아니라 "폴디드형" 비트선 장치에도 이용될 수 있다. 양 경우에 판독 신호의 평가를 위해 기준 전압이 필요하다.
2T2C-메모리 셀뿐만 아니라 1T1C-메모리 셀도 VDD/2-컨셉에 그리고 펄스 컨셉에 적합하다.
도 11과 도 12에는 워드선(WL), 비트선(BL 또는 bBL), 파워선(PL), 용량(Cferro)을 갖는 강유전성 기억 커패시터(CF1, CF2)와 실렉터 트랜지스터(TG1, TG2)가 도시되어 있다.
그런 종류의 메모리 셀을 이용하는 모든 기억 장치의 경우, 기억 장치가 어떤 컨셉에 근거하는 지에 무관하게, 위에서 언급한 문제점이 장애 펄스 때문에 발생한다.
본 발명은 적어도 하나의 실렉터 트랜지스터와 기억 커패시터를 포함하며 워드선과 비트선에 의해 제어되는 다수의 메모리 셀로 이루어진 메모리 셀 어레이를 포함하는 강유전성 기억 장치에 관한 것이다.
도 1은 본 발명의 제 1 의 실시예에 따른 단락 트랜지스터를 포함하는 2T2C-셀의 강유전성 기억 장치,
도 2는 12F2와 폴디드형 비트선의 2T2C-셀의 평면도,
도 3은 16F2, 단락 트랜지스터와 폴디드형 비트선의 2T2C-셀의 평면도,
도 4는 도 3 또는 도 9의 셀의 단면도,
도 5는 본 발명의 제 2 의 실시예에 따른 단락 트랜지스터를 포함하는 1T1C-셀의 강유전성 기억 장치,
도 6은 폴디드형 비트선의 1T1C-셀의 평면도,
도 7은 16F2, 단락 트랜지스터와 폴디드형 비트선의 1T1C-셀의 평면도,
도 8은 8F2, 단락 트랜지스터와 폴디드형 비트선의 1T1C-셀의 기억 장치,
도 9는 8F2, 단락 트랜지스터와 폴디드형 비트선의 1T1C-셀의 평면도,
도 10은 강유전성 메모리에서 히스테리시스 곡선,
도 11은 현존의 2T2C-셀,
도 12는 현존의 1T1C-셀.
본 발명의 목적은 장애 펄스를 통해 야기되는 정보 손실이 신뢰성 있게 회피될 수 있는 강유전성 기억 장치를 제공하는데 있다.
상기 목적은 기억 커패시터의 전극을 단락시키며 각각의 기억 커패시터 위에 있는 단락 트랜지스터를 특징으로 하는 강유전성 기억 장치를 통해 달성된다.
장애 펄스의 부정적 영향을 피하기 위해, 각각의 강유전성 기억 커패시터를 위한 본 발명에 따른 기억 장치의 경우 강유전성 기억 장치를 단락할 수 있는 트랜지스터가 부가적으로 제공되어 있다. 상기 부가의 트랜지스터는 실렉터 트랜지스터와 동일한 유형인, 즉 예를 들어 N-채널-전계 효과 트랜지스터에서 정의 컷오프 전압을 가지는 인핸스먼트형 트랜지스터이거나 N-채널-전계 효과 트랜지스터에서 부의 컷오프 전압을 가지는 디플리션형 트랜지스터인 것이 바람직하다. 디프리션형 트랜지스터는 특히 유리하며, 이는 그를 통해 강유전성 기억 커패시터를 위한 효과적인 보호가 활성 동작 상태에도 그리고 컷오프된 상태에도 패러데이 케이지 형태로 제공되기 때문이다.
그 외에도 컷오프 전압을 적절하게 선택하면, 상기 기억 장치는 1T1C-메모리 셀과 비교하여 부가의 면적을 필요로 하지 않게 된다.
상기 기억 커패시터는 멀티레이어 커패시터로서 실렉터 트랜지스터 위에 배열되거나 "오프셋"-커패시터로서 실렉터 트랜지스터 옆에 배열될 수 있다.
상기 강유전성 기억 장치를 동작시키는 방법은 판독 또는 기록 후에 기억 커패시터의 양 전극이 단락 트랜지스터에 의한 제어를 통해 동일한 전위가 되는 것을 특징으로 한다.
하기에서 본 발명은 도면을 이용해 상술된다.
도 10 내지 도 12는 이미 앞서 상세하게 설명하였다. 하기에서는 도 1 내지 도 9를 설명할 때 서로 대응되는 소자들에 대해 도 10 내지 도 12에서와 동일한 도면 부호가 이용된다.
도 1에는 본 발명의 제 1 의 실시예에 따른 단락 트랜지스터를 포함하는 2T2C-셀의 강유전성 기억 장치가 도시되어 있다. 상기 메모리 셀은 도 11의 메모리 셀에 부4가적으로 단락 트랜지스터(SG1, SG2)를 가지며, 상기 단락 트랜지스터는 이의 소스-드레인-연장부로 각각 기억 커패시터(CF1, CF2)에 브리지되고 제어선(SL)에 의해 제어될 수 있다. 상기 단락 트랜지스터(SG1, SG2)는 인핸스먼트형이거나 디플리션형이 될 수 있지만, 디플리션형이 선호되며, 이는 상기 디플리션형이 활성 동작 상태에서도 그리고 컷오프된 상태에서도 강유전성 커패시터(CF1 또는 CF2)를 위한 효과적인 보호를 "패러데이"-케이지로서 보장하기 때문이다.
도 2에는 폴디드형 비트선의 2T2C-셀의 평면도가 도시되어 있으며, 특히 비트선 콘택트(1), 활성 표면(2), 스루 홀 플레이팅을 위한 플러그(3), 베이스 전극(4) 및 워드선(5)이 도시되어 있다. 상기 메모리 셀에서 필요한 셀 표면은, 2개의 인접한 트랜스퍼 게이트를 위한 동적 기억 장치에서처럼 비트선과의 콘택트가 이용되면, 12F2가 된다. 이 때 "F"는 "Feature Size"의 약자이며 각각의 프로세서의 분해가능한 최소 구조 크기이다.
도 2, 도 3, 도 6, 도 7 및 도 9에는 서로 유사한 기억 장치들이 도시되어 있으며, 이해를 돕기 위해 도면에서는 비트선이 생략되어 있다. 상기 비트선은 위에서 언급한 도면에서 비트선 콘택트(1)로부터 비트선 콘택트(1)로 수평 방향으로, 하부 전극을 의미하며 직사각형이기도 한 비트선 콘택트를 지나 연장해 있으므로, 상기 커패시터는 상기 비트선 아래에 배열되거나 또는 수직 방향으로 약간 오프셋되어 있으며, 이는 비트선 아래에 커패시터를 배열할 수도 있으며 비트선 위에 커패시터를 배열할 수도 있게 한다.
도 3에는 2T2C-셀이 도시되어 있으며, 부가적으로 단락선(6)과 플레이트 콘택트(7)가 도시되어 있다. 이미 언급한 것처럼, 도 6에는 폴디드형 비트선과 8F2의 소요 면적의 1T1C-셀이 도시되어 있으며, 도 7에는 16F2의 소요 면적, 단락 트랜지스터와 폴디드형 비트선의 1T1C-셀이 도시되어 있으며, 도 9에는 8F2의 소요 면적, 단락 트랜지스터와 폴디드형 비트선의 1T1C-셀이 도시되어 있으며, 이 경우 인핸스먼트형 전계 효과 트랜지스터(28)와 디플리션형 전계 효과 트랜지스터(29)가 이용된다.
상기 양 단락 트랜지스터(SG1, SG2)를 도입하여 공동의 전극(PL)을 위해 트랜지스터의 콘택트가 부가적으로 필요하다. 상기 콘택트는 인접한 2개의 메모리 셀의 단락 트랜지스터에 의해 공동으로 이용된다. 그에 상응하는 배열은 도 3에 도시되어 있으며, 공동의 콘택트의 중복 이용을 통해 상기 셀 표면이 12F2로부터 16F2로 커진다.
도 4에는 도 3의 단락 트랜지스터를 포함하는 2T2C-메모리 셀의 단면도가 도시되어 있으며, 상기 기억 커패시터는 비트선(BL) 아래에 있다. 그 외에도, 도 4에는 예를 들어 p-전도성 실리콘으로 이루어지는 반도체 몸체(8), n-전도성 영역(9), 예를 들어 SBT 또는 PLZ의 강유전성 유전체(10), 상부 전극(11) 및 실선으로 그려져 있으며 도 3의 실시예에서는 단락선이며 도 9의 실시예에서는 워드선이 디플리션형이고 도 3과 도 9의 양 실시예에서는 워드선(13)이 인핸스먼트형인 선(12)이 도시되어 있다. 도 4는 도 3의 A/B를 절개한 단면도이며 도 9의 C/D를 절개한 단면도이다. 끝으로 도 4에는 공동 전극을 위한 플레이트 콘택트(14)도 파악된다.
상기 플레이트 콘택트(14)의 제조를 위해 다음의 프로세스가 이용된다:
상기 강유전성 유전체(10)를 증착한 후 플레이트 콘택트(14)를 위한 호울이 에칭된다. 그 후에 비로소 그에 대응하는 플레이트 선이 증착되어 구조화된다. 그러므로, 플레이트 선을 위한 증착 공정이 콘택트 호울의 필링에 적합하면, 부가의 공정 단계에서 플레이트 선-콘택트 호울을 별도로 필링하는 것이 회피된다.
도 5에는 단락 트랜지스터(SG)를 포함하는 1T1C-메모리 셀이 도시되어 있다. 상기 단락 트랜지스터(SG)에 대해 다시 인핸스먼트형 또는 디플리션형 전계 효과 트랜지스터가 이용될 수 있다. 상기 단락 트랜지스터(SG)는 그의 소스-드레인-연장부로 다시 강유전성 기억 커패시터(CF)의 양 전극을 브리지하고 게이트로 제어선(SL)에 연결되어 있다.
이미 위에서 상술한 도 6과 도 7에는 폴디드형 비트선의 1T1C-셀 또는 단락 트랜지스터와 폴디드형 비트선의 1T1C-셀의 평면도가 도시되어 있다. 상기 도면에서 알 수 있는 것은 상기 소요 면적이 단락 트랜지스터의 1T1C-메모리 셀의 경우 8F2의 면적의 1T1C-메모리 셀의 소요 면적과 비교하여 16F2로 2 팩터만큼 상승된다는 것이다.
그러나 도 7에 따른 단락 트랜지스터를 가지는 1T1C-메모리 셀의 큰 소요 면적은, 상기 단락 트랜지스터(SG)에 대해 실렉터 트랜지스터와 다른 컷오프 전압을 가지는 전계 효과 트랜지스터 또는 디플리션형 전계 효과 트랜지스터가 이용되면, 엄청나게 감소된다. 그런 경우 강유전성 커패시터를 위한 디플리션형 전계 효과 트랜지스터의 경우 "패러데이"-케이지의 이미 언급한 장점 외에도 워드선과 제어선(SL)의 기능을 한 선에 통합할 수 있게 된다는 것이다. 8F2의 소요 면적과 단락 트랜지스터를 포함하는 1T1C-메모리 셀의 기억 장치는 도 8에서 워드선(WL0, WL1, WL2, WL3)과 비트선(BL0, bBL0, BL1, bBL1), 실렉터 트랜지스터(TG) 및 단락 트랜지스터(SG) 및 기억 용량(Cferro)과 함께 도시되어 있다. 이 때 상기 메모리 셀은 서로 연결되어 있으므로, 워드선으로서 그리고 제어선으로서 이용되는 선에 실렉터 트랜지스터뿐만 아니라 단락 트랜지스터(SG)가 연결되어 있다. 이 때 상기 실렉터 트랜지스터(TG)와 단락 트랜지스터(SG)가 교대로 상기 선에 연결되어 있다.
도 9의 평면도에서 파악할 수 있는 것은 단락 트랜지스터를 포함하는 그러한 1T1C-메모리 셀을 위한 소요 면적은 단지 8F2이다. 도 9의 메모리 셀의 단면 C/D은 도 4에 제공되어 있다.
하기에서 도 8을 이용해 N-채널-전계 효과 트랜지스터를 위한 본 발명에 따른 강유전성 기억 장치의 기능이 상술된다. 이 때 전제되는 것은 디플리션형 전계 효과 트랜지스터의 컷오프 전압은 공동 전극(PL)에서 전압의 음의 값보다 더 낮다는 것이다.
상기 기억 장치가 스위칭 온되면, 모든 워드선(WL)이 0V에 있다. 그런 경우 먼저 0V의 공동 전극(PL)은 전압 VDD/2로 올라간다. 이는 디플리션형 전계 효과 트랜지스터의 컷오프 전압이 상당한 음의 값으로 선택되기 때문에, 이는, 공동의 전극이 VDD/2로 충전된 후, 전계 효과 트랜지스터를 통전시킨다. 그러므로 강유전성 기억 커패시터의 모든 전극은 단락된다.
일정한 메모리 셀에 액세스하기 위해, 그에 대응하는 워드선, 즉 예를 들어 0V의 워드선(WL2)이 전체 공급 전압(VDD)으로 또는 그 이상으로 충전되므로, 원하는 강유전성 커패시터는 그에 대응하는 비트선(BL)에 연결되어 있다. 상기 비트선이 공동 전극(PL)의 전위보다 크거나 작은 전위에 있으면, 선택된 강유전성 커패시터와 그에 귀속하는 비트선(BL) 사이의 전하 균형이 이루어진다. 그러나 이것이 이루어지기 전에, 선택된 커패시터를 단락시키는 단락 게이트는 컷오프되어야 한다. 이는 음의 전위를 통해 그에 대응하는 워드선에서, 즉 예를 들어 워드선(WL3)에서 이루어진다. 상기 음의 전위를 통해 디플리션형의 원하는 전계 효과 트랜지스터만이 컷오프된다.
상기 워드선(WL3)에 연결된 인핸스먼트형 전계 효과 트랜지스터가 0V의 스탠바이 전위를 통해 컷오프되었고 음의 전위를 통해 훨씬 큰 저항이 된다.
판독 신호의 평가와 그의 증폭 후에 선택된 워드선, 예를 들어 워드선(WL2)이 다시 0V로 방전되며, 이는 선택된 메모리 셀을 다시 비트선으로부터 분리시킨다. 선택된 메모리 셀로 상기 전극의 단락을 다시 이루기 위해, 디플리션형 전계 효과 트랜지스터에 연결되어 있는 워드선은 이 경우 워드선(WL3)이 다시 0V로 되돌아간다.
또 다른 방안은 예를 들어 먼저 상기 공동 전극에서 전압을 비트선으로 조정하고 워드선(WL3)이 0V가 됨으로써 단락 게이트를 스위칭 온시키는 것이다. 그 후 상기 워드선(WL2)은 0V로 방전되어, 선택된 메모리 셀을 다시 비트선으로부터 분리시킨다.
단락 트랜지스터를 포함하는 본 발명에 따른 강유전성 기억 장치의 중요한 장점으로는 메모리 셀 어레이에서 별도의 자리없이도 장애 펄스에 대한 원인이 신뢰성있게 제거될 수 있다는 것이다. 부가적으로 디플리션형 전계 효과 트랜지스터는 스위칭오프된 상태에서 강유전성 커패시터를 위한 이상적인 보호 장치이다.
디프리션형 전계 효과 트랜지스터를 이용할 때 또 다른 장점으로는 상기 기억 장치의 스탠바이 동작에서 그리고 스위칭오프된 상태에서 상기 유전성 기억 커패시터의 양 전극이 저항이 낮으면, 전압축을 따라서 히스테리시스 곡선의 노후로 인한 이동이 약간 상당히 발생한다는데 있다.

Claims (4)

  1. 각각 적어도 하나의 실렉터 트랜지스터, 단락 트랜지스터(SG1, SG2) 및 기억 커패시터(CF1, CF2)를 가지며 워드선(WLi)에 의해 그리고 비트선(BL, bBL)에 의해 제어될 수 있는 다수의 메모리 셀로 이루어지며, 각각의 단락 트랜지스터가 그의 제어가능한 연장부로 해당 기억 커패시터(CF1, CF2)의 전극 사이에 배열되어 있는, 메모리 셀 어레이를 포함하는 강유전성 기억 장치에 있어서,
    - 상기 단락 트랜지스터(SG)는 실렉터 트랜지스터(TG)와 다른 컷오프 전압을 가지며,
    - 상기 실렉터 트랜지스터(TG)의 제어 단자와 단락 트랜지스터(SG)의 제어 단자가 워드선(WLi)에 연결되어 있는 것을 특징으로 하는 강유전성 기억 장치.
  2. 제 1항에 있어서, 상기 실렉터 트랜지스터(TG)와 단락 트랜지스터(SG)는 워드선과 제어선으로서 이용되는 선(예를 들어 WL2, WL3)에 교대로 연결되어 있는 것을 특징으로 하는 강유전성 기억 장치.
  3. 제 1항 또는 제 2항에 있어서, 상기 단락 트랜지스터(SG, SG1, SG2)는 디플리션형 전계 효과 트랜지스터로 이루어지는 것을 특징으로 하는 강유전성 기억 장치.
  4. 제 1항 내지 제 3항 중 한 항에 있어서, 상기 기억 커패시터(CF)가 멀티레이어 커패시터로서 실렉터 트랜지스터(TG) 위에 배열되거나 오프셋-커패시터로서 상기 실렉터 트랜지스터(TG) 옆에 배열되는 것을 특징으로 하는 강유전성 기억 장치.
KR1020017000864A 1998-07-22 1999-07-05 강유전성 기억 장치 KR100554211B1 (ko)

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