KR20010103594A - 강유전성 메모리 장치의 작동 방법 - Google Patents

강유전성 메모리 장치의 작동 방법 Download PDF

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Abstract

본 발명은 각각 하나 이상의 선택 트랜지스터, 상부 및 하부 전극(BE, TE)을 갖는 메모리 커패시터(C) 및 소스-드레인-구역에 의해 상기 메모리 커패시터(C)에 병렬 접속되는 단락 트랜지스터(SH)를 갖는 다수의 메모리 셀을 포함하는 강유전성 메모리 장치를 VDD/2-모드에서 작동시키는 방법에 관한 것이다. 메모리 셀이 각각 할당된 워드라인(WL0, WL1, ...)에 의해, 그리고 예비충전 위상(PRE)에서 예비충전된, 각각 할당된 비트라인(BL)에 의해 제어되는 판독- 또는 기록 과정 이후 스탠-바이 위상(STB)동안 상기 단락 트랜지스터(SH)가 제어되고, 이 때 상기 메모리 커패시터(C)의 전극(BE, TE)이 단락된다. 상기 방법은 스탠-바이 위상(STB)이 예비 충전 위상(PRE)과 시간적으로 일치하고, 비트라인(BL)이 상기 메모리 커패시터(C)의 2 개의 전극(BE, TE)과 다른 전위를 갖는 것을 특징으로 한다.

Description

강유전성 메모리 장치의 작동 방법{METHOD FOR OPERATING FERROELECTRIC MEMORY ARRANGEMEMT}
본 발명은 각각 하나 이상의 선택 트랜지스터, 상부 및 하부 전극을 갖는 메모리 커패시터 및 소스-드레인-구역에 의해 상기 메모리 커패시터에 병렬 접속되는 단락 트랜지스터를 포함하는 강유전성 메모리 장치를 VDD/2-모드에서 작동시키는 방법 및 상기 방법에 따라 작동하는 강유전성 메모리 장치에 관한 것이다. 메모리 셀이 각각 할당된 워드라인에 의해, 그리고 예비충전 위상에서 예비충전된, 각각의 할당된 비트라인에 의해 제어되는 판독- 또는 기록 과정 이후 스탠-바이 위상동안 상기 단락 트랜지스터가 제어되고, 이 때 상기 메모리 커패시터의 전극이 단락된다.
상기 방식의 방법에 의해 작동되는 강유전성 메모리 장치가 DE 19 832 994(Siemens AG)에 공지되어있다. 공지된 상기 방법에 의해 다수의 메모리 셀을 갖는 강유전성 메모리가 재생 주기없이 VDD/2-모드에서 작동될 수 있다.
일반적으로 집적 회로로서 구현되는 상기 방식의 비휘발성 메모리에서는 기생 부품에 의해 강유전성 메모리 커패시터의 전극들에서 전압차가 발생할 위험이 있다. 메모리 커패시터의 유전체의 분극에 따라, 그리고 전압차의 극성에 따라 상기 기생 부품이 유전체의 분극을 강화시키거나 약화시킨다.
최악의 경우 메모리 장치의 판독시 데이터 손실에 상응하는, 정보의 오평가가 초래될 수 있다.
전술한 문서에 기술된 메모리 장치의 경우, 모든 메모리 셀 내에서 메모리 커패시터에 대해 병렬로 배치되는 단락 트랜지스터에 의해 메모리 노드가 상기 메모리 커패시터의 상부 또는 첨2 개의 전극 플레이트에 연결됨으로써, 상기 메모리 노드의 접합-누설 전류가 보상된다.
본 발명의 목적은 강유전성 메모리 장치의 스탠-바이 상태에서 흐르는 전체 스탠-바이 전류를 감소시킬 수 있는 방법을 제공하는 것이다.
도 1은 단락 트랜지스터가 장착된, 강유전성 메모리 장치의 공지된 메모리 셀의 개략적 단면도.
도 2는 각각의 메모리 노드의 접합-누설 전류를 보상하는 강유전성 메모리 장치를 VDD/2 모드에서 작동시키기 위한 방법에 대한 신호-시간 다이어그램.
본 발명에 제안된 방법 단계는 전술한 단락 트랜지스터에 의해 이미 누설 전류가 보상된, VDD/2-모드에서 동작하는 강유전성 메모리의 경우 역치하-누설 전류(Isth)의 보상을 위해서도 상기 단락 트랜지스터를 사용하는 것이다.
상기 목적은 각각 하나 이상의 선택 트랜지스터, 상부 및 하부 전극을 갖는 메모리 커패시터 및 소스-드레인-구역에 의해 상기 메모리 커패시터에 병렬 접속되는 단락 트랜지스터를 갖는 다수의 메모리 셀을 포함하는 강유전성 메모리 장치를 VDD/2-모드에서 작동시키는 방법에 의해 달성된다. 상기 단락 트랜지스터는, 메모리 셀이 각각 할당된 워드라인에 의해, 그리고 예비충전 위상에서 예비충전된, 각각 할당된 비트라인에 의해 제어되는 판독- 또는 기록 과정 이후 스탠-바이 위상동안에 제어되고, 이 때 상기 메모리 커패시터의 전극이 단락된다. 상기 방법은 스탠-바이 위상이 예비충전 위상과 시간적으로 일치하고, 비트라인이 상기 메모리 커패시터의 2 개의 전극과 다른 전위를 갖는 것을 특징으로 한다.
그로 인해 보상을 위해 종래 기술에서 사용된 STB-위상이 시간이 경과하면서 방지되기 때문에, 전체 스탠-바이 전류가 감소되는 것(4-M-메모리 장치의 경우 30 % 감소) 외에 메모리 장치의 동작 속도도 증가된다.
따라서 본 발명에 따른 방법은 히스테리시스 특성 곡선을 갖는 다른 종류의 메모리에도 적용될 수 있다.
도 1은 단락 트랜지스터가 장착된, 강유전성 메모리 장치의 공지된 메모리 셀의 개략적 단면도를 나타낸다. 예로서 나타낸 상기 메모리 셀의 경우 메모리 커패시터(C)가 비트라인(BL) 아래에 놓인다는 것을 알 수 있다. 상기 메모리 커패시터(C)는 상부 플레이트 또는 첨2 개의 전극(TE) 및 하부 플레이트 또는 보텀 전극(BE)을 갖는다. 메모리 커패시터(C)의 상부 플레이트(TE)와 하부 플레이트(BE) 사이에 예컨대 PZT(티탄화 지르콘산납)으로 된 강유전성 유전체(D)가 배치된다. 예컨대 P-기판과 같은 반도체 바디내에서 n+형 구역이 확산되고, 상기 기판 위로는 n+형 구역 사이에 워드라인(WL0, WL1, WL2, WL3 등)이 놓이고, 상기 워드라인은 도 1의 단면도에서 지면에 대해 수직으로 연장된다. 인접한 워드라인들 사이, 도 1에서는 WL0과 WL1 사이; WL2 와 WL3 사이에 n+형 구역인 공통 노드(CN)가 형성된다. 예컨대 디플레션형 전계효과 트랜지스터인 단락 트랜지스터(SH)가 하부 커패시터 전극(BE)에 연결되는 메모리 노드(SN)와 상부 커패시터 전극(BE)에 연결되는 인접한 n+형 영역 사이에 놓인다. 해당 제어 신호가 제공되면 단락 트랜지스터(SH)가 상부 커패시터 전극(TE)을 하부 커패시터 전극(BE)에 연결한다. 즉, 상기 단락 트랜지스터(SH)가 상기 2 개의 전극을 단락한다. 전체 메모리 장치에 대해 고려해볼 때, 전체 메모리 커패시터(C)의 단락은 전체 접합-누설 전류(Ijct)를 보상할 수 있다.
도 2는 전술한 문서에 제안된, 각각의 메모리 노드(SN)의 접합-누설 전류(Ijct)를 보상하는 강유전성 메모리 장치를 VDD/2 모드에서 작동시키기 위한 방법을 신호-시간 다이어그램의 형태로 나타낸 것이다.
상기 메모리 장치가 스위치 온되면, 모든 워드라인(WL)이 0 V에 위치한다.그런 다음 먼저 커패시터(C)의 상부 플레이트(TE)에 연결될 수 있거나 연결되어있는, 모든 메모리 커패시터(C)에 공통인 전극이 한 위상(STB)에서 전압(VDD/2)으로, 예컨대 0.9 V로 상승한다. 이 때에는 단락 트랜지스터(SH)의 작동 전압이 그에 상응하게 매우 큰 음의 값으로 선택되기 때문에, 모든 메모리 커패시터(C)에 공통인 전극이 VDD/2로 충전된 경우 상기 단락 트랜지스터(SH)가 도전된다. 따라서 초기 위상(STB)동안에는 전체 강유전성 메모리 커패시터(C)의 2 개의 전극이 단락된다. 이 때 전술한 접합-누설 전류(Ijct)의 보상이 실시된다. 종래의 4-M-메모리 장치에서는 다음 등식을 성립시키는 스탠-바이 전류가 흐른다.
(1)
상기 등식(1)에서 제 1 항은 메모리 노드(SN)에 기인하고, 제 2 항은 공통 노드(CN)에 기인한다.
256-MDRAM-기술의 일반적인 값을 전제로 하면 다음의 스탠-바이 전류를 얻는다.
메모리 커패시터(C)를 단락시키는 상기 위상(STB)에 이어서 먼저 모든 응답 비트라인(BL)이 0 V에 인가되고 선택 트랜지스터가 차단됨으로써 예비충전 단계(PRE)가 실시된다. 상기 예비충전 단계(PRE) 이후에는 선택된 메모리 셀, 예컨대 도 1에 도시된 메모리 노드(SN)로의 액세스가 실행된다. 관련 워드라인(WL),즉 도 1의 실시예에서의 워드라인(WL1)이 0 V에서 완전한 공급 전압(VDD)으로 또는 더 높게 충전됨으로써 바람직한 강유전성 메모리 커패시터(C)가 관련 비트라인에 연결된다. 응답 비트라인(BL)이 예비충전 단계(PRE)를 통해 0 V로 예비충전됨으로써 강유전성 커패시터(C)를 통해 시프트 전류가 흐를 수 있고, 선택된 강유전성 메모리 커패시터와 관련 비트라인 사이의 전하 보상이 이루어질 수 있다. 상기 단계는 도 2에 단계 "READ"로 표시되어있다. 그러나 상기 단계가 실행되기 이전에 선택된 강유전성 메모리 커패시터(C)를 단락시키는 단락 트랜지스터의 게이트가 차단되어야 한다. 이는 단락 트랜지스터(SH)에 관련되는 워드라인, 즉 도 1의 실시예에서 워드라인(WL2)에서의 음의 전위에 의해 야기된다. 상기 음의 전위에 의해 바람직한 디플레션형 전계효과 트랜지스터만이 차단된다. 마찬가지로 워드라인(WL2)에 연결된 인핸스먼트형 전계효과 트랜지스터는 이미 전단계에서 스탠-바이 전위에 의해 차단되었고, 음의 전위에 의해 단지 더 높은 옴값으로 된다.
판독 신호(READ)의 평가 및 "SENSE" 단계에서의 상기 신호의 증폭이 이루어진 후 선택된 워드라인, 즉 예컨대 WL1이 다시 0 V까지 방전되고, 이는 선택된 메모리 셀을 다시 비트라인(BL)으로부터 분리시킨다. 강유전성 메모리 커패시터(C)의 전극을 다시 단락시키기 위해, 단락 트랜지스터(SH)에 관련된 워드라인(WL2)을 0 V까지 방전시킴으로써 상기 단락 트랜지스터(SH)를 스위치 온한다. 그런 다음 마지막으로 선택된 메모리 셀을 다시 비트라인(BL)으로부터 분리하기 위해 워드라인(WL1)을 0 V까지 방전시킨다. 도 1은 예비충전-위상(PRE)에서 누설 전류(Ijct) 외에도 역치하-누설 전류(Isth)가 흐르는 것을 나타내며, 상기 역치하-누설 전류는 접합-누설 전류(Ijct)보다 더 작다.
본 발명에 따른 방법은 도 3에 도시된 신호-시간 다이어그램을 참고로 하기에 설명되며, 상기 신호-시간 다이어그램은 본 발명에 따른 새로운 타이밍을 도시하고 있다. 도 3에 따라 강유전성 메모리 커패시터가 단락 트랜지스터에 의해 단락되는 단계(STB)가 시간적으로 예비충전-단계(PRE)와 동시에 이루어지고, 이 때 비트라인(BL)은 메모리 커패시터(C)의 상부 및 하부 전극(TE 및 BE)과 다른 전위를 갖는다. 그로 인해 별도의 스탠-바이 단계(STB)가 생략된다. 메모리 셀의 제어 주기동안의 추가적인 시간 경과는, 도 1 및 도 2에 따라 전술한 바와 같이, 선행 기술의 시간 경과와 동일할 수 있다.
언급할 것은, 본 발명에 따른 방법을 구현할 수 있는 강유전성 메모리 장치의 메모리 어레이의 구조는 도입부에 언급한 문서에 공지된 바와 동일할 수 있다는 것과, 본 발명에 따른 타이밍을 실행하기 위한 제어 인터페이스만 매칭되면 된다는 것이다.
예비충전 단계와 시간적으로 일치하는 STB-단계동안에는, 차단된 각각의 선택- 또는 어레이-트랜지스터를 통해 역치하-전류(Isth)가 흐름에도 불구하고, 상기 역치하 전류(Isth)가 접합-누설 전류(Ijct)보다 훨씬 더 작기 때문에 전체 스탠-바이 전류가 감소된다(예컨대 승인된 4-M-메모리 장치의 경우 30%가 감소됨).
액세스 시간은 도 2에 따른 STB-위상의 지속 시간만큼 감소된다. 하기의 방정식(2)은 본 발명에 따른 방법을 통해 가능한 전체-스탠 바이-전류를 나타낸다.
(2)
여기서 256-MDRAM-기술의 일반적인 값을 전제로 하면, 다음의 전체-스탠 바이-전류를 얻을 수 있다.
본 발명을 통해 강유전성 메모리 장치의 스탠-바이 상태에서 흐르는 전체 스탠-바이 전류를 감소시킬 수 있는 방법을 제공하는 것이 보증된다.

Claims (6)

  1. 각각 하나 이상의 선택 트랜지스터, 상부 및 하부 전극(BE, TE)을 갖는 메모리 커패시터(C) 및 소스-드레인-구역에 의해 상기 메모리 커패시터(C)에 병렬 접속되는 단락 트랜지스터(SH)를 갖는 다수의 메모리 셀을 포함하고, 상기 단락 트랜지스터(SH)는 메모리 셀이 각각 할당된 워드라인(WL0, WL1, ...)에 의해, 그리고 예비충전 위상(PRE)에서 예비충전된, 각각 할당된 비트라인(BL)에 의해 제어되는 판독- 또는 기록 과정 이후 스탠-바이 위상(STB)동안에 제어되고, 이 때 상기 메모리 커패시터(C)의 전극(BE, TE)이 단락되는, 강유전성 메모리 장치를 VDD/2-모드에서 작동시키는 방법에 있어서,
    상기 스탠-바이 위상(STB)이 예비충전 위상(PRE)과 시간적으로 일치하고, 비트라인(BL)이 상기 메모리 커패시터(C)의 2 개의 전극(BE, TE)과 다른 전위를 갖는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    메모리 셀의 선택에 따라, 선택된 상기 메모리 셀의 관련 단락 트랜지스터(SH)의 제어 위상을 각각의 단락 트랜지스터(SH)의 관련 워드라인(예 : WL2)에서의 음의 전위에 의해 종료하는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서,
    상기 강유전성 메모리 커패시터(C)의 전극(BE, TE)과 선택된 메모리 셀과의 단락을 재형성하기 위해, 관련 단락 트랜지스터(SH)에 연결된 워드라인(WL2)을 다시 0 V로 방전시키는 것을 특징으로 하는 방법.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서,
    모든 강유전성 메모리 커패시터(C)의 상부 전극은 공통 전극 라인에 연결되어 있거나 또는 연결될 수 있는 것을 특징으로 하는 방법.
  5. 제 1항 내지 3항 중 어느 한 항에 있어서,
    상기 단락 트랜지스터(SH)가 소스 및 드레인에서 각각 공통 전극에 연결될 수 있는 것을 특징으로 하는 방법.
  6. 제 1항 내지 5항 중 어느 한 항에 따른 방법을 적용하기 위해 설치되는, 히스테리시스 특성을 갖는 강유전성 메모리 장치.
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