JP3847572B2 - 強誘電体メモリ装置の作動方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置をＶ_ＤＤ／２モードで作動する方法であって、強誘電体メモリ装置は、多数のメモリセルを有しており、該メモリセルは、各々少なくとも１つの選択トランジスタ、上部及び下部に電極を有する蓄積容量及びソース−ドレイン−区間が蓄積容量に対して並列に接続された短絡トランジスタを有しており、短絡トランジスタは、メモリセルが、各々配属されたワード線及び各々配属された、プリチャージ期間でプリチャージされたビット線を介して制御される読み出し又は書き込み過程後、スタンバイ期間中制御され、その際、蓄積容量の電極は短絡される方法に関する。
【０００２】
【従来の技術】
その種の方法で作動される強誘電体メモリ装置は、ドイツ連邦共和国特許出願第１９８３２９９４号公報（Ｓｉｅｍｅｎｓ ＡＧ）から公知である。この公知方法を用いると、多数のメモリセルを有する強誘電体メモリが、Ｖ_ＤＤ／２作動でリフレッシュサイクルなしに作動される。
【０００３】
一般的に、その種の、集積回路として構成される非揮発性メモリでは、非励振（寄生）構成素子によって電極と強誘電蓄積容量との間に電圧差が生じる。蓄積容量の誘電体の分極及び電圧差の極性に応じて、蓄積容量は、誘電体の分極を強めたり、又は弱めたりする。
【０００４】
従って、最悪の場合、メモリ装置の読み出しの際、データ損失に相応する情報の評価誤りが生じることがある。
【０００５】
上述の刊行物に記載されたメモリ装置では、蓄積容量に対して並列に各メモリセル内に設けられた短絡トランジスタには、蓄積容量の上部又はトップ電極板とのメモリノードが接続されており、従って、メモリノードのジャンクションリーク電流が補償される。
【０００６】
図１には、そのような短絡トランジスタが構成された、強誘電体メモリ装置の公知のメモリセルの断面略図が示されている。例として示した、このメモリセルでは、蓄積容量Ｃは、ビット線ＢＬの下部に設けられている。蓄積容量Ｃは、上部プレート又はトップ電極ＴＥ及び下部プレート及びボトム電極ＢＥを有している。蓄積容量Ｃの上部プレートＴＥと下部プレートＢＥとの間には、強誘電体Ｄ（例えば、ＰＺＴ（ジルコン酸チタン酸鉛））が設けられている。半導体基板、例えば、Ｐ基板内には、ｎ^＋導電型ゾーンが拡散されており、基板上には、ｎ^＋導電型ゾーン間には、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３等が設けられており、ワード線は、図１の断面図では、紙面に対して垂直に延在している。隣接ワード線（図１では、ＷＬ０とＷＬ１との間；ＷＬ２とＷＬ３との間）間に、ｎ^＋導電型ゾーンのコモンノードＣＮが形成されている。短絡トランジスタＳＨ、例えば、デプレッション型電界トランジスタは、ワード線ＷＬ２の下部に、下部キャパシタ電極ＢＥと接続された各メモリノードＳＮ間に設けられており、且つ、上部キャパシタ電極ＢＥと接続された隣接ｎ^＋領域に設けられている。相応の制御信号が供給された場合、短絡トランジスタＳＨは、上部キャパシタ電極ＴＥを下部キャパシタ電極ＢＥと接続し、即ち、両電極を短絡する。メモリ装置全体について考察すると、蓄積容量Ｃ全体の短絡により、ジャンクションリーク電流Ｉ_ｊｃｔ全体が補償される。
【０００７】
図２を用いて、信号−時間ダイアグラムの形式で、上述の刊行物で提案されている、各メモリノードＳＮのジャンクションリーク電流Ｉ_ｊｃｔを補償する強誘電体メモリ装置のＶ_ＤＤ／２作動方法について説明する。
【０００８】
蓄積器装置のスイッチオンの際、ワード線ＷＬは全てゼロボルトとなる。先ず、その際、期間ＳＴＢ中、蓄積容量ＣのＴＥと接続可能又は接続されている蓄積容量Ｃ全てに共通の電極が電圧Ｖ_ＤＤ／２、例えば、０．９ボルトに高められる。短絡トランジスタＳＨの印加電圧は、相応に強く負に選択されているので、この短絡トランジスタＳＨは、全ての蓄積容量Ｃに共通の電極がＶ_ＤＤ／２に充電された場合にも導電される。従って、開始期間ＳＴＢ中、強誘電体蓄積容量全体の両電極が短絡される。その際、ジャンクションリーク電流Ｉ_ｊｃｔの前述の補償が行われる。その際、従来技術の４Ｍメモリ装置では、スタンバイ電流
Ｉ_ｓｔｂ１＝２^２２・Ｉ_ｊｃｔ＋２^２１・Ｉ_ｊｃｔ （１）
が流れる。
【０００９】
式（１）では、第１の項は、メモリノードＳＮによって決められ、第２の項は、コモンノードＣＮによって決められる。
【００１０】
２５６ＭＤＲＡＭテクノロジの典型的な値を前提とすると（Ｉ_ｊｃｔ=２０ｆＡ）、スタンバイ電流のために、
Ｉ_ｓｔｂ１＝１２５ｎＡ
が得られる。
【００１１】
蓄積容量Ｃを短絡する、この期間ＳＴＢには、プリチャージステップＰＲＥが続き、その際、先ず、応動すべきＢＬは全てゼロボルトにされ、選択トランジスタは遮断される。プリチャージステップＰＲＥ後、選択すべきメモリセル、例えば、図１に示されたメモリノードＳＮにアクセスすることができる。相応のワード線ＷＬ、つまり、図１の実施例では、ワード線ＷＬ１が、ゼロボルトから全給電電圧Ｖ_ＤＤ以上に充電されるようにすることによって、所望の強誘電体蓄積容量Ｃは、相応のビット線と接続されている。応動するＢＬは、プリチャージステップＰＲＥによって０Ｖにプリチャージされることにより、シフト電流が強誘電体キャパシタＣを流れ、選択された強誘電体蓄積容量と所属のビット線との間の電荷が補償される。このステップは、図２には、ステップＲＥＡＤによって示されている。しかし、このステップが行われる前に、選択された強誘電体蓄積容量Ｃを短絡する短絡トランジスタのゲートを遮断する必要がある。これは、短絡トランジスタＳＨに相応するワード線、つまり、図１の実施例では、ワード線ＷＬ２の負の電位によって行われる。この負の電位によって、所望のデプレッション型電界効果トランジスタだけが遮断される。同様にワード線ＷＬ２と接続されたエンハンスメント型電界効果トランジスタは、既にスタンバイ電位によってプリステップで遮断されており、負の電位によって更に高抵抗にされるにすぎない。
【００１２】
読み出し信号ＲＥＡＤの評価及び当該信号の、ステップＳＥＮＳＥでの増幅後、選択されたワード線、つまり、例えば、ＷＬ１が再度ゼロボルトに放電され、つまり、選択されたメモリセルが再度ビット線ＢＬから切り離される。強誘電体蓄積容量Ｃの各電極を再度短絡するために、短絡トランジスタＳＨに相応するワード線ＷＬ２をゼロボルトに放電することによって、短絡トランジスタＳＨがスイッチオンされる。更に、ワード線ＷＬ１がゼロボルトに放電されて、選択されたメモリセルが再度ビット線ＢＬから切り離される。図１に示されているように、リーク電流Ｉ_ｊｃｔの他にサブスレッショルドリーク電流Ｉ_ｓｔｈ（ジャンクションリーク電流Ｉ_ｊｃｔよりも僅かではあるが）もプリチャージ期間ＰＲＥ中に流れる。
【００１３】
【発明が解決しようとする課題】
本発明の課題は、強誘電体メモリ装置のスタンバイ中流れる全スタンバイ電流を低減することができる方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明によると、この課題は、強誘電体メモリ装置をＶ_ＤＤ／２モードで作動する方法であって、強誘電体メモリ装置は、多数のメモリセルを有しており、該メモリセルは、各々少なくとも１つの選択トランジスタ、上部及び下部に電極を有する蓄積容量及びソース−ドレイン−区間が蓄積容量に対して並列に接続された短絡トランジスタを有しており、短絡トランジスタは、メモリセルが、各々配属されたワード線及び各々配属された、プリチャージ期間でプリチャージされたビット線を介して制御される読み出し又は書き込み過程後、スタンバイ期間中制御され、その際、蓄積容量の電極は短絡される方法において、スタンバイ期間を、時間的にプリチャージ期間と一緒にし、その際、ビット線は、蓄積容量の両電極とは別の電位を有するようにし、時間的にプリチャージ期間と一緒にしたスタンバイ期間中、サブスレッショルドリーク電流Ｉ_ｓｔｈ及びジャンクションリーク電流Ｉ_ｊｃｔからなる全スタンバイ電流を低減し、メモリセルの選択後、当該の選択されたメモリセルの相応の短絡トランジスタの制御期間を、負の電位によって、各短絡トランジスタの相応のワード線で終端するようにすることにより解決される。
【００１５】
本発明によって提案された方法ステップでは、Ｖ_ＤＤ／２作動方式で作動する強誘電体メモリは、既述の短絡トランジスタを用いてリーク電流が補償されていて、この強誘電体メモリが、スレッショルドリーク電流Ｉ_ｓｔｈを補償するのにも使用される。
【００１６】
【発明の実施の形態】
有利な実施例は、従属請求項に記載されている。
【００１７】
本発明の方法は、技術的意味の点で、ヒステリシス特性を有する他の形式のメモリにも使用することができる。
【００１８】
【実施例】
以下、本発明の方法について、本発明による新規なタイミングを示す図３に図示の信号時間ダイヤグラムを用いて詳細に説明する。図３によると、ステップＳＴＢ（強誘電体蓄積容量が短絡トランジスタによって短絡されている）は、時間的にプリチャージステップＰＲＥと統合されており、その際、ビット線ＢＬは、蓄積容量Ｃの上部及び下部の電極ＴＥ及びＢＥとは別の電位を有している。それにより、別個のスタンバイステップＳＴＢをなくすことができる。メモリセルの制御サイクル中の別の時間経過は、図１及び図２を用いて既に説明したような従来技術と同様である。
【００１９】
本発明の方法を実施可能な、強誘電体メモリ装置のメモリアレイの構造は、冒頭で挙げた刊行物に開示されているのと同様であり、制御インターフェースを本発明のタイミングの仕様に適合しさえすればよい。
【００２０】
プリチャージステップと時間的に一致したＳＴＢステップの間、サブスレショールド電流Ｉ_ｓｔｈが遮断状態の各選択又はアレイトランジスタを流れるが、スタンバイ電流は全て低減されている。と言うのは、Ｉ_ｓｔｈは、Ｉ_ｊｃｔよりもずっと小さいからである（例えば、４Ｍメモリ装置とすると３０％である）。
【００２１】
アクセス時間は、図２のＳＴＢ期間の時間だけ減少する。以下の式（２）により、本発明の方法によって可能となる全スタンバイ電流が与えられる。
【００２２】
Ｉ_ｓｔｂ２＝２^２２・Ｉ_ｊｃｔ＋２^２２・Ｉ_ｓｔｈ （２）
ここでも、典型的な値である２５６ＭＤＲＡＭテクノロジを前提とすると、全スタンバイ電流は、
Ｉ_ｓｔｂ２＝８５ｎＡ
によって得られる。
【００２３】
【発明の効果】
本発明によると、従来技術で補償用に使用されているＳＴＢ期間を時間経過中回避することができるので、全スタンバイ電流を低減することができる（４Ｍメモリ装置で３０％）他に、メモリ装置の作動速度を速くすることもできる。
【図面の簡単な説明】
【図１】 公知のメモリセルの断面略図
【図２】 強誘電体メモリ装置の信号−時間ダイアグラム
【図３】 本発明による新規なタイミングの信号時間ダイヤグラム
【符号の説明】
Ｃ 蓄積容量
ＢＬ ビット線
ＴＥ 上部プレート
ＢＥ 下部プレート
Ｄ 強誘電体
ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３ ワード線
ＣＮ コモンノード
ＳＨ 短絡トランジスタ
ＰＲＥ プリチャージステップ
ＳＮ メモリノード
ＳＴＢ スタンバイステップ

Claims (5)

1. 強誘電体メモリ装置をＶ_ＤＤ／２モードで作動する方法であって、前記強誘電体メモリ装置は、多数のメモリセルを有しており、該メモリセルは、各々少なくとも１つの選択トランジスタ、上部及び下部に電極（ＢＥ，ＴＥ）を有する蓄積容量（Ｃ）及びソース−ドレイン−区間が前記蓄積容量（Ｃ）に対して並列に接続された短絡トランジスタ（ＳＨ）を有しており、前記短絡トランジスタ（ＳＨ）は、メモリセルが、各々配属されたワード線（ＷＬ０，ＷＬ１，・・・）及び各々配属された、プリチャージ期間（ＰＲＥ）でプリチャージされたビット線（ＢＬ）を介して制御される読み出し又は書き込み過程後、スタンバイ期間（ＳＴＢ）中制御され、その際、前記蓄積容量（Ｃ）の電極（ＢＥ，ＴＥ）は短絡される方法において、
   スタンバイ期間（ＳＴＢ）を、時間的にプリチャージ期間（ＰＲＥ）と一緒にし、その際、ビット線（ＢＬ）は、蓄積容量（Ｃ）の両電極（ＢＥ，ＴＥ）とは別の電位を有するようにし、前記時間的にプリチャージ期間（ＰＲＥ）と一緒にした前記スタンバイ期間（ＳＴＢ）中、サブスレッショルドリーク電流Ｉ_ｓｔｈ及びジャンクションリーク電流Ｉ_ｊｃｔからなる全スタンバイ電流を低減し、メモリセルの選択後、当該の選択されたメモリセルの相応の短絡トランジスタ（ＳＨ）の制御期間を、負の電位によって、各短絡トランジスタ（ＳＨ）（例えば、ＷＬ２）の相応のワード線で終端することを特徴とする方法。
2. 選択されたメモリセルでの強誘電体蓄積容量（Ｃ）の電極（ＢＥ，ＴＥ）の短絡の再形成のために、相応の短絡トランジスタ（ＳＨ）と接続されたワード線（ＷＬ２）を、再度ゼロボルトに放電する請求項１記載の強誘電体メモリ装置を作動する方法。
3. 全ての強誘電体蓄積容量（Ｃ）の上部電極を、全電極線路と接続又は接続可能である請求項１又は２記載の強誘電体メモリ装置を作動する方法。
4. 短絡トランジスタ（ＳＨ）のソース及びドレインを、各々共通の電極に接続可能である請求項１から３迄の何れか１記載の強誘電体メモリ装置を作動する方法。
5. 請求項１から５迄の何れか１記載の方法を使用するのに適したヒステリシス特性を有するメモリ装置、例えば、強誘電体メモリ装置。

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