JP2001351375A - 強誘電体メモリ装置の作動方法 - Google Patents
強誘電体メモリ装置の作動方法Info
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Abstract
(57)【要約】
【課題】 強誘電体メモリ装置のスタンバイ中流れる全
スタンバイ電流を低減すること。 【解決手段】 選択トランジスタとメモリセルと短絡ト
ランジスタを有する強誘電体メモリ装置をＶＤＤ／２モ
ードで作動する際、短絡トランジスタは、メモリセル
が、各々配属されたワード線及び各々配属された、プリ
チャージ期間でプリチャージされたビット線を介して制
御される読み出し又は書き込み過程後、スタンバイ期間
中制御され、蓄積容量の電極は短絡され、スタンバイ期
間を、時間的にプリチャージ期間と一緒にし、ビット線
は、蓄積容量の両電極とは別の電位を有する。
スタンバイ電流を低減すること。 【解決手段】 選択トランジスタとメモリセルと短絡ト
ランジスタを有する強誘電体メモリ装置をＶＤＤ／２モ
ードで作動する際、短絡トランジスタは、メモリセル
が、各々配属されたワード線及び各々配属された、プリ
チャージ期間でプリチャージされたビット線を介して制
御される読み出し又は書き込み過程後、スタンバイ期間
中制御され、蓄積容量の電極は短絡され、スタンバイ期
間を、時間的にプリチャージ期間と一緒にし、ビット線
は、蓄積容量の両電極とは別の電位を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ装
置をＶＤＤ／２モードで作動する方法であって、強誘電
体メモリ装置は、多数のメモリセルを有しており、該メ
モリセルは、各々少なくとも１つの選択トランジスタ、
上部及び下部に電極を有する蓄積容量及びソース−ドレ
イン−区間が蓄積容量に対して並列に接続された短絡ト
ランジスタを有しており、短絡トランジスタは、メモリ
セルが、各々配属されたワード線及び各々配属された、
プリチャージ期間でプリチャージされたビット線を介し
て制御される読み出し又は書き込み過程後、スタンバイ
期間中制御され、その際、蓄積容量の電極は短絡される
方法に関する。
置をＶＤＤ／２モードで作動する方法であって、強誘電
体メモリ装置は、多数のメモリセルを有しており、該メ
モリセルは、各々少なくとも１つの選択トランジスタ、
上部及び下部に電極を有する蓄積容量及びソース−ドレ
イン−区間が蓄積容量に対して並列に接続された短絡ト
ランジスタを有しており、短絡トランジスタは、メモリ
セルが、各々配属されたワード線及び各々配属された、
プリチャージ期間でプリチャージされたビット線を介し
て制御される読み出し又は書き込み過程後、スタンバイ
期間中制御され、その際、蓄積容量の電極は短絡される
方法に関する。
【０００２】
【従来の技術】その種の方法で作動される強誘電体メモ
リ装置は、ドイツ連邦共和国特許出願第１９８３２９９
４号公報（Ｓｉｅｍｅｎｓ ＡＧ）から公知である。こ
の公知方法を用いると、多数のメモリセルを有する強誘
電体メモリが、ＶＤＤ／２作動でリフレッシュサイクル
なしに作動される。
リ装置は、ドイツ連邦共和国特許出願第１９８３２９９
４号公報（Ｓｉｅｍｅｎｓ ＡＧ）から公知である。こ
の公知方法を用いると、多数のメモリセルを有する強誘
電体メモリが、ＶＤＤ／２作動でリフレッシュサイクル
なしに作動される。
【０００３】一般的に、その種の、集積回路として構成
される非揮発性メモリでは、非励振（寄生）構成素子に
よって電極と強誘電蓄積容量との間に電圧差が生じる。
蓄積容量の誘電体の分極及び電圧差の極性に応じて、蓄
積容量は、誘電体の分極を強めたり、又は弱めたりす
る。
される非揮発性メモリでは、非励振（寄生）構成素子に
よって電極と強誘電蓄積容量との間に電圧差が生じる。
蓄積容量の誘電体の分極及び電圧差の極性に応じて、蓄
積容量は、誘電体の分極を強めたり、又は弱めたりす
る。
【０００４】従って、最悪の場合、メモリ装置の読み出
しの際、データ損失に相応する情報の評価誤りが生じる
ことがある。
しの際、データ損失に相応する情報の評価誤りが生じる
ことがある。
【０００５】上述の刊行物に記載されたメモリ装置で
は、蓄積容量に対して並列に各メモリセル内に設けられ
た短絡トランジスタには、蓄積容量の上部又はトップ電
極板とのメモリノードが接続されており、従って、メモ
リノードのジャンクションリーク電流が補償される。
は、蓄積容量に対して並列に各メモリセル内に設けられ
た短絡トランジスタには、蓄積容量の上部又はトップ電
極板とのメモリノードが接続されており、従って、メモ
リノードのジャンクションリーク電流が補償される。
【０００６】図１には、そのような短絡トランジスタが
構成された、強誘電体メモリ装置の公知のメモリセルの
断面略図が示されている。例として示した、このメモリ
セルでは、蓄積容量Ｃは、ビット線ＢＬの下部に設けら
れている。蓄積容量Ｃは、上部プレート又はトップ電極
ＴＥ及び下部プレート及びボトム電極ＢＥを有してい
る。蓄積容量Ｃの上部プレートＴＥと下部プレートＢＥ
との間には、強誘電体Ｄ（例えば、ＰＺＴ（ジルコン酸
チタン酸鉛））が設けられている。半導体基板、例え
ば、Ｐ基板内には、ｎ＋導電型ゾーンが拡散されてお
り、基板上には、ｎ＋導電型ゾーン間には、ワード線Ｗ
Ｌ０，ＷＬ１，ＷＬ２，ＷＬ３等が設けられており、ワ
ード線は、図１の断面図では、紙面に対して垂直に延在
している。隣接ワード線（図１では、ＷＬ０とＷＬ１と
の間；ＷＬ２とＷＬ３との間）間に、ｎ ＋導電型ゾーン
のコモンノードＣＮが形成されている。短絡トランジス
タＳＨ、例えば、デプレッション型電界トランジスタ
は、ワード線ＷＬ２の下部に、下部キャパシタ電極ＢＥ
と接続された各メモリノードＳＮ間に設けられており、
且つ、上部キャパシタ電極ＢＥと接続された隣接ｎ＋領
域に設けられている。相応の制御信号が供給された場
合、短絡トランジスタＳＨは、上部キャパシタ電極ＴＥ
を下部キャパシタ電極ＢＥと接続し、即ち、両電極を短
絡する。メモリ装置全体について考察すると、蓄積容量
Ｃ全体の短絡により、ジャンクションリーク電流Ｉ
ｊｃｔ全体が補償される。
構成された、強誘電体メモリ装置の公知のメモリセルの
断面略図が示されている。例として示した、このメモリ
セルでは、蓄積容量Ｃは、ビット線ＢＬの下部に設けら
れている。蓄積容量Ｃは、上部プレート又はトップ電極
ＴＥ及び下部プレート及びボトム電極ＢＥを有してい
る。蓄積容量Ｃの上部プレートＴＥと下部プレートＢＥ
との間には、強誘電体Ｄ（例えば、ＰＺＴ（ジルコン酸
チタン酸鉛））が設けられている。半導体基板、例え
ば、Ｐ基板内には、ｎ＋導電型ゾーンが拡散されてお
り、基板上には、ｎ＋導電型ゾーン間には、ワード線Ｗ
Ｌ０，ＷＬ１，ＷＬ２，ＷＬ３等が設けられており、ワ
ード線は、図１の断面図では、紙面に対して垂直に延在
している。隣接ワード線（図１では、ＷＬ０とＷＬ１と
の間；ＷＬ２とＷＬ３との間）間に、ｎ ＋導電型ゾーン
のコモンノードＣＮが形成されている。短絡トランジス
タＳＨ、例えば、デプレッション型電界トランジスタ
は、ワード線ＷＬ２の下部に、下部キャパシタ電極ＢＥ
と接続された各メモリノードＳＮ間に設けられており、
且つ、上部キャパシタ電極ＢＥと接続された隣接ｎ＋領
域に設けられている。相応の制御信号が供給された場
合、短絡トランジスタＳＨは、上部キャパシタ電極ＴＥ
を下部キャパシタ電極ＢＥと接続し、即ち、両電極を短
絡する。メモリ装置全体について考察すると、蓄積容量
Ｃ全体の短絡により、ジャンクションリーク電流Ｉ
ｊｃｔ全体が補償される。
【０００７】図２を用いて、信号−時間ダイアグラムの
形式で、上述の刊行物で提案されている、各メモリノー
ドＳＮのジャンクションリーク電流Ｉｊｃｔを補償する
強誘電体メモリ装置のＶＤＤ／２作動方法について説明
する。
形式で、上述の刊行物で提案されている、各メモリノー
ドＳＮのジャンクションリーク電流Ｉｊｃｔを補償する
強誘電体メモリ装置のＶＤＤ／２作動方法について説明
する。
【０００８】蓄積器装置のスイッチオンの際、ワード線
ＷＬは全てゼロボルトとなる。先ず、その際、期間ＳＴ
Ｂ中、蓄積容量ＣのＴＥと接続可能又は接続されている
蓄積容量Ｃ全てに共通の電極が電圧ＶＤＤ／２、例え
ば、０．９ボルトに高められる。短絡トランジスタＳＨ
の印加電圧は、相応に強く負に選択されているので、こ
の短絡トランジスタＳＨは、全ての蓄積容量Ｃに共通の
電極がＶＤＤ／２に充電された場合にも導電される。従
って、開始期間ＳＴＢ中、強誘電体蓄積容量全体の両電
極が短絡される。その際、ジャンクションリーク電流Ｉ
ｊｃｔの前述の補償が行われる。その際、従来技術の４
Ｍメモリ装置では、スタンバイ電流 Ｉｓｔｂ１＝２２２・Ｉｊｃｔ＋２２１・Ｉｊｃｔ （１） が流れる。
ＷＬは全てゼロボルトとなる。先ず、その際、期間ＳＴ
Ｂ中、蓄積容量ＣのＴＥと接続可能又は接続されている
蓄積容量Ｃ全てに共通の電極が電圧ＶＤＤ／２、例え
ば、０．９ボルトに高められる。短絡トランジスタＳＨ
の印加電圧は、相応に強く負に選択されているので、こ
の短絡トランジスタＳＨは、全ての蓄積容量Ｃに共通の
電極がＶＤＤ／２に充電された場合にも導電される。従
って、開始期間ＳＴＢ中、強誘電体蓄積容量全体の両電
極が短絡される。その際、ジャンクションリーク電流Ｉ
ｊｃｔの前述の補償が行われる。その際、従来技術の４
Ｍメモリ装置では、スタンバイ電流 Ｉｓｔｂ１＝２２２・Ｉｊｃｔ＋２２１・Ｉｊｃｔ （１） が流れる。
【０００９】式（１）では、第１の項は、メモリノード
ＳＮによって決められ、第２の項は、コモンノードＣＮ
によって決められる。
ＳＮによって決められ、第２の項は、コモンノードＣＮ
によって決められる。
【００１０】２５６ＭＤＲＡＭテクノロジの典型的な値
を前提とすると（Ｉｊｃｔ=２０ｆＡ）、スタンバイ電
流のために、 Ｉｓｔｂ１＝１２５ｎＡ が得られる。
を前提とすると（Ｉｊｃｔ=２０ｆＡ）、スタンバイ電
流のために、 Ｉｓｔｂ１＝１２５ｎＡ が得られる。
【００１１】蓄積容量Ｃを短絡する、この期間ＳＴＢに
は、プリチャージステップＰＲＥが続き、その際、先
ず、応動すべきＢＬは全てゼロボルトにされ、選択トラ
ンジスタは遮断される。プリチャージステップＰＲＥ
後、選択すべきメモリセル、例えば、図１に示されたメ
モリノードＳＮにアクセスすることができる。相応のワ
ード線ＷＬ、つまり、図１の実施例では、ワード線ＷＬ
１が、ゼロボルトから全給電電圧ＶＤＤ以上に充電され
るようにすることによって、所望の強誘電体蓄積容量Ｃ
は、相応のビット線と接続されている。応動するＢＬ
は、プリチャージステップＰＲＥによって０Ｖにプリチ
ャージされることにより、シフト電流が強誘電体キャパ
シタＣを流れ、選択された強誘電体蓄積容量と所属のビ
ット線との間の電荷が補償される。このステップは、図
２には、ステップＲＥＡＤによって示されている。しか
し、このステップが行われる前に、選択された強誘電体
蓄積容量Ｃを短絡する短絡トランジスタのゲートを遮断
する必要がある。これは、短絡トランジスタＳＨに相応
するワード線、つまり、図１の実施例では、ワード線Ｗ
Ｌ２の負の電位によって行われる。この負の電位によっ
て、所望のデプレッション型電界効果トランジスタだけ
が遮断される。同様にワード線ＷＬ２と接続されたエン
ハンスメント型電界効果トランジスタは、既にスタンバ
イ電位によってプリステップで遮断されており、負の電
位によって更に高抵抗にされるにすぎない。
は、プリチャージステップＰＲＥが続き、その際、先
ず、応動すべきＢＬは全てゼロボルトにされ、選択トラ
ンジスタは遮断される。プリチャージステップＰＲＥ
後、選択すべきメモリセル、例えば、図１に示されたメ
モリノードＳＮにアクセスすることができる。相応のワ
ード線ＷＬ、つまり、図１の実施例では、ワード線ＷＬ
１が、ゼロボルトから全給電電圧ＶＤＤ以上に充電され
るようにすることによって、所望の強誘電体蓄積容量Ｃ
は、相応のビット線と接続されている。応動するＢＬ
は、プリチャージステップＰＲＥによって０Ｖにプリチ
ャージされることにより、シフト電流が強誘電体キャパ
シタＣを流れ、選択された強誘電体蓄積容量と所属のビ
ット線との間の電荷が補償される。このステップは、図
２には、ステップＲＥＡＤによって示されている。しか
し、このステップが行われる前に、選択された強誘電体
蓄積容量Ｃを短絡する短絡トランジスタのゲートを遮断
する必要がある。これは、短絡トランジスタＳＨに相応
するワード線、つまり、図１の実施例では、ワード線Ｗ
Ｌ２の負の電位によって行われる。この負の電位によっ
て、所望のデプレッション型電界効果トランジスタだけ
が遮断される。同様にワード線ＷＬ２と接続されたエン
ハンスメント型電界効果トランジスタは、既にスタンバ
イ電位によってプリステップで遮断されており、負の電
位によって更に高抵抗にされるにすぎない。
【００１２】読み出し信号ＲＥＡＤの評価及び当該信号
の、ステップＳＥＮＳＥでの増幅後、選択されたワード
線、つまり、例えば、ＷＬ１が再度ゼロボルトに放電さ
れ、つまり、選択されたメモリセルが再度ビット線ＢＬ
から切り離される。強誘電体蓄積容量Ｃの各電極を再度
短絡するために、短絡トランジスタＳＨに相応するワー
ド線ＷＬ２をゼロボルトに放電することによって、短絡
トランジスタＳＨがスイッチオンされる。更に、ワード
線ＷＬ１がゼロボルトに放電されて、選択されたメモリ
セルが再度ビット線ＢＬから切り離される。図１に示さ
れているように、リーク電流Ｉｊｃｔの他にサブスレッ
ショルドリーク電流Ｉｓｔｈ（ジャンクションリーク電
流Ｉｊｃｔよりも僅かではあるが）もプリチャージ期間
ＰＲＥ中に流れる。
の、ステップＳＥＮＳＥでの増幅後、選択されたワード
線、つまり、例えば、ＷＬ１が再度ゼロボルトに放電さ
れ、つまり、選択されたメモリセルが再度ビット線ＢＬ
から切り離される。強誘電体蓄積容量Ｃの各電極を再度
短絡するために、短絡トランジスタＳＨに相応するワー
ド線ＷＬ２をゼロボルトに放電することによって、短絡
トランジスタＳＨがスイッチオンされる。更に、ワード
線ＷＬ１がゼロボルトに放電されて、選択されたメモリ
セルが再度ビット線ＢＬから切り離される。図１に示さ
れているように、リーク電流Ｉｊｃｔの他にサブスレッ
ショルドリーク電流Ｉｓｔｈ（ジャンクションリーク電
流Ｉｊｃｔよりも僅かではあるが）もプリチャージ期間
ＰＲＥ中に流れる。
【００１３】
【発明が解決しようとする課題】本発明の課題は、強誘
電体メモリ装置のスタンバイ中流れる全スタンバイ電流
を低減することができる方法を提供することである。
電体メモリ装置のスタンバイ中流れる全スタンバイ電流
を低減することができる方法を提供することである。
【００１４】
【課題を解決するための手段】本発明によると、この課
題は、強誘電体メモリ装置をＶＤＤ／２モードで作動す
る方法であって、強誘電体メモリ装置は、多数のメモリ
セルを有しており、該メモリセルは、各々少なくとも１
つの選択トランジスタ、上部及び下部に電極を有する蓄
積容量及びソース−ドレイン−区間が蓄積容量に対して
並列に接続された短絡トランジスタを有しており、短絡
トランジスタは、メモリセルが、各々配属されたワード
線及び各々配属された、プリチャージ期間でプリチャー
ジされたビット線を介して制御される読み出し又は書き
込み過程後、スタンバイ期間中制御され、その際、蓄積
容量の電極は短絡される方法において、スタンバイ期間
を、時間的にプリチャージ期間と一緒にし、その際、ビ
ット線は、蓄積容量の両電極とは別の電位を有するよう
にすることにより解決される。
題は、強誘電体メモリ装置をＶＤＤ／２モードで作動す
る方法であって、強誘電体メモリ装置は、多数のメモリ
セルを有しており、該メモリセルは、各々少なくとも１
つの選択トランジスタ、上部及び下部に電極を有する蓄
積容量及びソース−ドレイン−区間が蓄積容量に対して
並列に接続された短絡トランジスタを有しており、短絡
トランジスタは、メモリセルが、各々配属されたワード
線及び各々配属された、プリチャージ期間でプリチャー
ジされたビット線を介して制御される読み出し又は書き
込み過程後、スタンバイ期間中制御され、その際、蓄積
容量の電極は短絡される方法において、スタンバイ期間
を、時間的にプリチャージ期間と一緒にし、その際、ビ
ット線は、蓄積容量の両電極とは別の電位を有するよう
にすることにより解決される。
【００１５】本発明によって提案された方法ステップで
は、ＶＤＤ／２作動方式で作動する強誘電体メモリは、
既述の短絡トランジスタを用いてリーク電流が補償され
ていて、この強誘電体メモリが、スレッショルドリーク
電流Ｉｓｔｈを補償するのにも使用される。
は、ＶＤＤ／２作動方式で作動する強誘電体メモリは、
既述の短絡トランジスタを用いてリーク電流が補償され
ていて、この強誘電体メモリが、スレッショルドリーク
電流Ｉｓｔｈを補償するのにも使用される。
【００１６】
【発明の実施の形態】有利な実施例は、従属請求項に記
載されている。
載されている。
【００１７】本発明の方法は、技術的意味の点で、ヒス
テリシス特性を有する他の形式のメモリにも使用するこ
とができる。
テリシス特性を有する他の形式のメモリにも使用するこ
とができる。
【００１８】
【実施例】以下、本発明の方法について、本発明による
新規なタイミングを示す図３に図示の信号時間ダイヤグ
ラムを用いて詳細に説明する。図３によると、ステップ
ＳＴＢ（強誘電体蓄積容量が短絡トランジスタによって
短絡されている）は、時間的にプリチャージステップＰ
ＲＥと統合されており、その際、ビット線ＢＬは、蓄積
容量Ｃの上部及び下部の電極ＴＥ及びＢＥとは別の電位
を有している。それにより、別個のスタンバイステップ
ＳＴＢをなくすことができる。メモリセルの制御サイク
ル中の別の時間経過は、図１及び図２を用いて既に説明
したような従来技術と同様である。
新規なタイミングを示す図３に図示の信号時間ダイヤグ
ラムを用いて詳細に説明する。図３によると、ステップ
ＳＴＢ（強誘電体蓄積容量が短絡トランジスタによって
短絡されている）は、時間的にプリチャージステップＰ
ＲＥと統合されており、その際、ビット線ＢＬは、蓄積
容量Ｃの上部及び下部の電極ＴＥ及びＢＥとは別の電位
を有している。それにより、別個のスタンバイステップ
ＳＴＢをなくすことができる。メモリセルの制御サイク
ル中の別の時間経過は、図１及び図２を用いて既に説明
したような従来技術と同様である。
【００１９】本発明の方法を実施可能な、強誘電体メモ
リ装置のメモリアレイの構造は、冒頭で挙げた刊行物に
開示されているのと同様であり、制御インターフェース
を本発明のタイミングの仕様に適合しさえすればよい。
リ装置のメモリアレイの構造は、冒頭で挙げた刊行物に
開示されているのと同様であり、制御インターフェース
を本発明のタイミングの仕様に適合しさえすればよい。
【００２０】プリチャージステップと時間的に一致した
ＳＴＢステップの間、サブスレショールド電流Ｉｓｔｈ
が遮断状態の各選択又はアレイトランジスタを流れる
が、スタンバイ電流は全て低減されている。と言うの
は、Ｉｓｔｈは、Ｉｊｃｔよりもずっと小さいからであ
る（例えば、４Ｍメモリ装置とすると３０％である）。
ＳＴＢステップの間、サブスレショールド電流Ｉｓｔｈ
が遮断状態の各選択又はアレイトランジスタを流れる
が、スタンバイ電流は全て低減されている。と言うの
は、Ｉｓｔｈは、Ｉｊｃｔよりもずっと小さいからであ
る（例えば、４Ｍメモリ装置とすると３０％である）。
【００２１】アクセス時間は、図２のＳＴＢ期間の時間
だけ減少する。以下の式（２）により、本発明の方法に
よって可能となる全スタンバイ電流が与えられる。
だけ減少する。以下の式（２）により、本発明の方法に
よって可能となる全スタンバイ電流が与えられる。
【００２２】 Ｉｓｔｂ２＝２２２・Ｉｊｃｔ＋２２２・Ｉｓｔｈ （２） ここでも、典型的な値である２５６ＭＤＲＡＭテクノロ
ジを前提とすると、全スタンバイ電流は、 Ｉｓｔｂ２＝８５ｎＡ によって得られる。
ジを前提とすると、全スタンバイ電流は、 Ｉｓｔｂ２＝８５ｎＡ によって得られる。
【００２３】
【発明の効果】本発明によると、従来技術で補償用に使
用されているＳＴＢ期間を時間経過中回避することがで
きるので、全スタンバイ電流を低減することができる
（４Ｍメモリ装置で３０％）他に、メモリ装置の作動速
度を速くすることもできる。
用されているＳＴＢ期間を時間経過中回避することがで
きるので、全スタンバイ電流を低減することができる
（４Ｍメモリ装置で３０％）他に、メモリ装置の作動速
度を速くすることもできる。
【図１】公知のメモリセルの断面略図
【図２】強誘電体メモリ装置の信号−時間ダイアグラム
【図３】本発明による新規なタイミングの信号時間ダイ
ヤグラム
ヤグラム
Ｃ 蓄積容量 ＢＬ ビット線 ＴＥ 上部プレート ＢＥ 下部プレート Ｄ 強誘電体 ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３ ワード線 ＣＮ コモンノード ＳＨ 短絡トランジスタ ＰＲＥ プリチャージステップ ＳＮ メモリノード ＳＴＢ スタンバイステップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス レーア ドイツ連邦共和国 アッシュハイム ガウ スリング ８ Ｆターム(参考） 5F083 FR02 JA15
Claims (6)
- 【請求項１】 強誘電体メモリ装置をＶＤＤ／２モード
で作動する方法であって、前記強誘電体メモリ装置は、
多数のメモリセルを有しており、該メモリセルは、各々
少なくとも１つの選択トランジスタ、上部及び下部に電
極（ＢＥ，ＴＥ）を有する蓄積容量（Ｃ）及びソース−
ドレイン−区間が前記蓄積容量（Ｃ）に対して並列に接
続された短絡トランジスタ（ＳＨ）を有しており、前記
短絡トランジスタ（ＳＨ）は、メモリセルが、各々配属
されたワード線（ＷＬ０，ＷＬ１，・・・）及び各々配
属された、プリチャージ期間（ＰＲＥ）でプリチャージ
されたビット線（ＢＬ）を介して制御される読み出し又
は書き込み過程後、スタンバイ期間（ＳＴＢ）中制御さ
れ、その際、前記蓄積容量（Ｃ）の電極（ＢＥ，ＴＥ）
は短絡される方法において、スタンバイ期間（ＳＴＢ）
を、時間的にプリチャージ期間（ＰＲＥ）と一緒にし、
その際、ビット線（ＢＬ）は、蓄積容量（Ｃ）の両電極
（ＢＥ，ＴＥ）とは別の電位を有するようにすることを
特徴とする方法。 - 【請求項２】 メモリセルの選択後、当該の選択された
メモリセルの相応の短絡トランジスタ（ＳＨ）の制御期
間を、負の電位によって、各短絡トランジスタ（ＳＨ）
（例えば、ＷＬ２）の相応のワード線で終端する請求項
１記載の強誘電体メモリ装置を作動する方法。 - 【請求項３】 選択されたメモリセルでの強誘電体蓄積
容量（Ｃ）の電極（ＢＥ，ＴＥ）の短絡の再形成のため
に、相応の短絡トランジスタ（ＳＨ）と接続されたワー
ド線（ＷＬ２）を、再度ゼロボルトに放電する請求項１
又は２記載の強誘電体メモリ装置を作動する方法。 - 【請求項４】 全ての強誘電体蓄積容量（Ｃ）の上部電
極を、全電極線路と接続又は接続可能である請求項１か
ら３迄の何れか１記載の強誘電体メモリ装置を作動する
方法。 - 【請求項５】 短絡トランジスタ（ＳＨ）のソース及び
ドレインを、各々共通の電極に接続可能である請求項１
から４迄の何れか１記載の強誘電体メモリ装置を作動す
る方法。 - 【請求項６】 請求項１から５迄の何れか１記載の方法
を使用するのに適したヒステリシス特性を有するメモリ
装置、例えば、強誘電体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10016726.8 | 2000-04-04 | ||
| DE10016726A DE10016726A1 (de) | 2000-04-04 | 2000-04-04 | Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001351375A true JP2001351375A (ja) | 2001-12-21 |
| JP3847572B2 JP3847572B2 (ja) | 2006-11-22 |
Family
ID=7637555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001105822A Expired - Fee Related JP3847572B2 (ja) | 2000-04-04 | 2001-04-04 | 強誘電体メモリ装置の作動方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6538913B2 (ja) |
| EP (1) | EP1148513B1 (ja) |
| JP (1) | JP3847572B2 (ja) |
| KR (1) | KR20010103594A (ja) |
| CN (1) | CN1156853C (ja) |
| DE (2) | DE10016726A1 (ja) |
| TW (1) | TW584854B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3979947B2 (ja) * | 2003-02-04 | 2007-09-19 | 三洋電機株式会社 | 強誘電体メモリ |
| DE102004042171A1 (de) * | 2004-08-31 | 2006-04-20 | Infineon Technologies Ag | Schutzschaltung für nichtflüchtige, elektrostatisch sensitive Speicher |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121353A (en) * | 1989-07-06 | 1992-06-09 | Kabushiki Kaisha Toshiba | Ferroelectric capacitor memory circuit MOS setting and transmission transistor |
| DE19724449B4 (de) * | 1996-06-10 | 2004-04-22 | Kabushiki Kaisha Toshiba, Kawasaki | Halbleiterspeichereinrichtung |
| JP3003628B2 (ja) * | 1997-06-16 | 2000-01-31 | 日本電気株式会社 | 強誘電体メモリとその書き込み方法 |
| US5959878A (en) * | 1997-09-15 | 1999-09-28 | Celis Semiconductor Corporation | Ferroelectric memory cell with shunted ferroelectric capacitor and method of making same |
| DE19832991C2 (de) * | 1998-07-22 | 2000-06-15 | Siemens Ag | Speicheranordnung aus einer Vielzahl von resistiven ferroelektrischen Speicherzellen |
| DE19832994C2 (de) * | 1998-07-22 | 2003-02-13 | Infineon Technologies Ag | Ferroelektrische Speicheranordnung |
-
2000
- 2000-04-04 DE DE10016726A patent/DE10016726A1/de not_active Ceased
-
2001
- 2001-03-26 EP EP01107397A patent/EP1148513B1/de not_active Expired - Lifetime
- 2001-03-26 DE DE50113958T patent/DE50113958D1/de not_active Expired - Fee Related
- 2001-04-03 TW TW090107983A patent/TW584854B/zh not_active IP Right Cessation
- 2001-04-03 KR KR1020010017643A patent/KR20010103594A/ko active Search and Examination
- 2001-04-04 JP JP2001105822A patent/JP3847572B2/ja not_active Expired - Fee Related
- 2001-04-04 CN CNB011178779A patent/CN1156853C/zh not_active Expired - Fee Related
- 2001-04-04 US US09/826,232 patent/US6538913B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10016726A1 (de) | 2001-10-18 |
| DE50113958D1 (de) | 2008-06-26 |
| CN1156853C (zh) | 2004-07-07 |
| US6538913B2 (en) | 2003-03-25 |
| CN1332458A (zh) | 2002-01-23 |
| TW584854B (en) | 2004-04-21 |
| US20010036099A1 (en) | 2001-11-01 |
| EP1148513B1 (de) | 2008-05-14 |
| KR20010103594A (ko) | 2001-11-23 |
| EP1148513A1 (de) | 2001-10-24 |
| JP3847572B2 (ja) | 2006-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041019 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041105 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050120 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050125 |
|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060726 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060823 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |