JP3603050B2 - 半導体記憶装置の駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置の駆動方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを有する半導体記憶装置としては、図６に示すように、ドレイン領域１ａ、ソース領域１ｂ及びゲート電極１ｃを有する電界効果型トランジスタ（以下、ＦＥＴという）１と、上電極２ａ、下電極２ｂ及び強誘電体膜２ｃを有する強誘電体キャパシタ２とを備え、ＦＥＴ１のゲート電極１ｃに強誘電体キャパシタ２の下電極２ｂを接続して、強誘電体キャパシタ２をＦＥＴ１のゲート電位の制御に用いる非破壊読み出し方式のものが知られている。尚、図６において、３は基板を示している。
【０００３】
この半導体記憶装置にデータを書き込む際には、制御電極となる強誘電体キャパシタ２の上電極２ａと、基板３との間に書き込み電圧を印加する。
【０００４】
例えば、上電極２ａに、基板３に対して正となる電圧（制御電圧）を印加してデータを書き込むと、強誘電体キャパシタ２の強誘電体膜２ｃには下向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには正の電荷が残るので、ゲート電極１ｃの電位は正となる。
【０００５】
ゲート電極１ｃの電位がＦＥＴ１のしきい値電圧を超えていれば、ＦＥＴ１はオン状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えると、ドレイン領域１ａとソース領域１ｂとの間に電流が流れる。このような強誘電体メモリの論理状態を例えば”１”と定義する。
【０００６】
一方、強誘電体キャパシタ２の上電極２ａに、基板３に対して負となる電圧を印加すると、強誘電体キャパシタ２の強誘電体膜２ｃには上向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには負の電荷が残るので、ゲート電極１ｃの電位は負となる。この場合、ゲート電極１ｃの電位は常にＦＥＴ１のしきい値電圧よりも小さいので、ＦＥＴ１はオフ状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えても、ドレイン領域１ａとソース領域１ｂとの間に電流は流れない。このような強誘電体メモリの論理状態を例えば”０”と定義する。
【０００７】
強誘電体キャパシタ２への供給電源が切断されても、つまり、強誘電体キャパシタ２の上電極２ａに電圧が印加されなくなっても、前述の各論理状態は保存されるので、不揮発性の記憶装置が実現される。すなわち、ある期間供給電源を切断した後、再び電源を供給してドレイン領域１ａとソース領域１ｂとの間に電圧を印加すると、論理状態が”１”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れるので、データ”１”を読み出すことができる一方、論理状態が”０”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れないので、データ”０”を読み出すことができる。
【０００８】
【発明が解決しようとする課題】
電源切断期間中においてもデータを正しく保持しておく（このようにデータを保持しておく特性をリテンションという）ためには、電源切断期間中においても、データ”１”のときにはＦＥＴ１のゲート電極１ｃの電位が常にＦＥＴ１のしきい値電圧よりも高く維持されていると共に、データ”０”のときにはＦＥＴ１のゲート電極１ｃの電位が常に負電圧になるように維持されていることが必要になる。
【０００９】
ところで、電源切断期間中においては、強誘電体キャパシタ２の上電極２ａ及び基板３は接地電位となるので、ゲート電極１ｃの電位は孤立している。このため、理想的には図７に示すように、強誘電体キャパシタ２へのデータの書き込み時のヒステリシスループ４と、バイアス電圧が０ＶであるときのＦＥＴ１のゲート容量負荷線７との第１の交点ｃが、データ”１”に対するゲート電極１ｃの電位になると共に、ヒステリシスループ４とゲート容量負荷線７との第２の交点ｄが、データ”０”に対するゲート電極１ｃの電位になる。尚、図７において、縦軸は上電極２ａ（又はゲート電極１ｃ）に現われる電荷Ｑを示し、横軸は電圧Ｖを示している。
【００１０】
ところが、実際には、強誘電体キャパシタ２は理想的な絶縁体ではなくて抵抗成分を持っているので、この抵抗成分を通してゲート電極１ｃの電位は降下していく。この電位降下は、指数関数的であって、ＦＥＴ１のゲート容量と強誘電体キャパシタ２の容量との並列合成容量と、強誘電体キャパシタ２の抵抗成分とを掛け合わせて得られる時定数を持ち、この時定数は高々１０４ 秒程度である。従って、ゲート電極１ｃの電位は数時間で半減することになる。
【００１１】
図７に示すように、ゲート電極１ｃの電位は第１の交点ｃで１Ｖ程度であるから、この電位が半減すると、ゲート電極１ｃの電位は、０．５Ｖ程度になってＦＥＴ１のしきい値電圧（一般的には、０．７Ｖ程度である。）よりも低くなるので、オン状態であるべきＦＥＴ１は短時間でオフ状態になる。
【００１２】
このように、強誘電体キャパシタ２をＦＥＴ１のゲート電位の制御に用いる方式の強誘電体メモリにおいては、データの読み出し後に再書き込み動作が不要であるという利点を有しているが、以下のような問題点を有している。すなわち、データの書き込み後にＦＥＴ１のゲート電極１ｃに電位が発生しており、該ゲート電位を保持する能力がリテンション特性を決定するが、強誘電体キャパシタ２の抵抗成分により、強誘電体キャパシタ２が放電するまでの時定数が短いため、データ保持能力が短いつまりリテンション特性が良くないという問題を有している。
【００１３】
前記に鑑み、本発明は、強誘電体膜の分極の偏位によって多値データを記憶する強誘電体キャパシタを有する半導体記憶装置のリテンション特性を向上させることを目的とする。
【００１４】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体記憶装置の駆動方法は、強誘電体膜の分極の偏位によって多値データを記憶する強誘電体キャパシタと、基板上に形成されていると共にゲート電極が強誘電体キャパシタの上電極及び下電極のうちの一方の電極に接続されており、強誘電体膜の分極の偏位を検出する読み出し電界効果型トランジスタとを有する半導体記憶装置の駆動方法を対象とし、一方の電極と、強誘電体キャパシタの上電極及び下電極のうちの他方の電極との間に、相対的に高い第１の書き込み電圧又は相対的に低い第２の書き込み電圧を印加して、強誘電体キャパシタに多値データを書き込む第１の工程と、一方の電極と他方の電極との間に誘起されている電位差を除去する第２の工程と、他方の電極と基板との間に読み出し電圧を印加して、強誘電体膜の分極の偏位を検出することにより多値データを読み出す第３の工程とを備え、読み出し電圧は、第１の書き込み電圧と同じ極性であって、読み出し電圧が印加された際に、第１の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第１の電位差が、第２の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定されている。
【００１５】
本発明に係る第１の半導体記憶装置の駆動方法によると、強誘電体キャパシタに多値データを書き込んだ後、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差を除去するため、強誘電体キャパシタに印加される電位差に起因する、強誘電体膜の抵抗成分を介した電位の低下は発生しないので、リテンション特性が向上する。
【００１６】
この場合、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差が除去されているが、読み出し電圧は、第１の書き込み電圧と同じ極性であって、読み出し電圧が印加された際に、第１の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第１の電位差が、第２の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定されているため、強誘電体キャパシタに保持されているデータを支障無く読み出すことができる。
【００１７】
本発明に係る第１の半導体記憶装置の駆動方法において、半導体記憶装置は、強誘電体キャパシタの一方の電極と他方の電極とを同電位にするスイッチを有し、第２の工程は、スイッチにより一方の電極と他方の電極とを同電位にすることにより、電位差を除去する工程を含むことが好ましい。
【００１８】
このようにすると、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差を簡易且つ確実に除去することができる。
【００１９】
本発明に係る半導体記憶装置の駆動方法において、第３の工程は、読み出し電圧が強誘電体キャパシタの容量値と読み出し電界効果型トランジスタのゲート容量値との比に基づき分割されることによりゲート電極と基板との間に誘起される電位差が相対的に高いか又は相対的に低いかを検出することによって、強誘電体膜の分極の偏位を検出する工程を含むことが好ましい。
【００２０】
このようにすると、ゲート電極と基板との間に誘起される電位差を、前述の関係、すなわち、相対的に高い第１の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第１の電位差が、相対的に低い第２の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定することが容易になる。
【００２１】
本発明に係る第２の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によって多値データを記憶し、互いに連続するように接続された複数の強誘電体キャパシタと、基板上に形成されていると共に、ゲート電極が、互いに連続するように接続された複数の強誘電体キャパシタの一端側に接続されており、互いに連続するように接続された複数の強誘電体キャパシタの強誘電体膜の分極の偏位を検出する読み出し電界効果型トランジスタとを有する半導体記憶装置の駆動方法を対象とし、複数の強誘電体キャパシタのうち書き込み時に選択された強誘電体キャパシタの上電極と下電極との間に、相対的に高い第１の書き込み電圧又は相対的に低い第２の書き込み電圧を印加して、強誘電体キャパシタに多値データを書き込む第１の工程と、書き込み時に選択された強誘電体キャパシタの上電極と下電極との間に誘起されている電位差を除去する第２の工程と、互いに連続するように接続された複数の強誘電体キャパシタの他端側と基板との間に読み出し電圧を印加して、複数の強誘電体キャパシタのうち読み出し時に選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検出することにより多値データを読み出す第３の工程とを備え、読み出し電圧は、第１の書き込み電圧と同じ極性であって、読み出し電圧が印加された際に、第１の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第１の電位差が、第２の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定されている。
【００２２】
第２の半導体記憶装置の駆動方法によると、強誘電体キャパシタに多値データを書き込んだ後、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差を除去するため、強誘電体キャパシタに印加される電位差に起因する、強誘電体膜の抵抗成分を介した電位の低下が発生しないので、リテンション特性が向上する。
【００２３】
この場合、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差が除去されているが、読み出し電圧は、第１の書き込み電圧と同じ極性であって、読み出し電圧が印加された際に、第１の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第１の電位差が、第２の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定されているため、強誘電体キャパシタに保持されているデータを支障無く読み出すことができる。
【００２４】
本発明に係る第２の半導体記憶装置の駆動方法において、半導体記憶装置は、複数の強誘電体キャパシタのそれぞれの上電極と下電極とを同電位にする複数のスイッチを有し、第２の工程は、スイッチにより、書き込み時に選択された強誘電体キャパシタの上電極と下電極とを同電位にすることにより、電位差を除去する工程を含むことが好ましい。
【００２５】
このようにすると、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差を簡易且つ確実に除去することができる。
【００２６】
本発明に係る半導体記憶装置の駆動方法において、第３の工程は、読み出し電圧が、読み出し時に選択された強誘電体キャパシタの容量値と読み出し電界効果型トランジスタのゲート容量値との比に基づき分割されることによりゲート電極と基板との間に誘起される電位差が相対的に高いか又は相対的に低いかを検出することによって、読み出し時に選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検出する工程を含むことが好ましい。
【００２７】
このようにすると、ゲート電極と基板との間に誘起される電位差を、前述の関係、すなわち、相対的に高い第１の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第１の電位差が、相対的に低い第２の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定することが容易になる。
【００２８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図１〜図４を参照しながら説明する。
【００２９】
図１は、第１の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路を示しており、第１の実施形態に係る半導体記憶装置は、ドレイン領域１１、ソース領域１２及びゲート電極１３を有する読み出しＦＥＴ１０と、ドレイン領域２１、ソース領域２２及びゲート電極２３を有する選択ＦＥＴ２０と、上電極３１、下電極３２及び強誘電体膜３３を有する強誘電体キャパシタ３０とを備えており、読み出しＦＥＴ１０、選択ＦＥＴ２０及び強誘電体キャパシタ３０によりメモリセルが構成されている。
【００３０】
強誘電体キャパシタ３０の下電極３２は読み出しＦＥＴ１０のゲート電極１３及び選択ＦＥＴ２０のソース領域２２に接続され、強誘電体キャパシタ３０の上電極３１は選択ＦＥＴ２０のドレイン領域２１及びワード線ＷＬに接続され、読み出しＦＥＴ１０のドレイン領域１１はビット線ＢＬに接続され、読み出しＦＥＴ１０のソース領域１２はプレート線ＣＰに接続され、選択ＦＥＴ２０のゲート電極２３は制御線ＢＳに接続されている。尚、図１において、１４は読み出しＦＥＴ１０が形成されている基板を示している。
【００３１】
図２は、図１に示すメモリセルがマトリックス状に配置されてなるメモリセルアレイの等価回路を示している。
【００３２】
図２に示すように、第１行のメモリセルを構成する強誘電体キャパシタ３０の上電極３１は第１のワード線ＷＬ１に共通に接続され、第２行のメモリセルを構成する強誘電体キャパシタ３０の上電極３１は第２のワード線ＷＬ２に共通に接続され、第１列のメモリセルを構成する読み出しＦＥＴ１０のドレイン電極１１は第１のビット線ＢＬ１に共通に接続され、第２列のメモリセルを構成する読み出しＦＥＴ１０のドレイン電極１１は第２のビット線ＢＬ１に共通に接続され、第１行のメモリセルを構成する読み出しＦＥＴ１０のソース領域１２は第１のプレート線ＣＰ１に共通に接続され、第２行のメモリセルを構成する読み出しＦＥＴ１０のソース領域１２は第２のプレート線ＣＰ２に共通に接続され、第１列のメモリセルを構成する選択ＦＥＴ２０のゲート電極２３は第１の制御線ＢＳ１に共通に接続され、第２列のメモリセルを構成する選択ＦＥＴ２０のゲート電極２３は第２の制御線ＢＳ２に共通に接続されている。
【００３３】
以下、第１の実施形態に係る半導体記憶装置の駆動方法について説明する。
【００３４】
（データの書き込み動作）
第１の実施形態に係る半導体記憶装置における書き込み動作は以下の通りである。
【００３５】
基板電位を接地電圧においてから、ワード線ＷＬ、ビット線ＢＬ、プレート線ＣＰ及び制御線ＢＳのすべての信号線の電位を０Ｖにし、その後、ワード線ＷＬを正の書き込み電圧（第１の書き込み電圧）又は負の書き込み電圧（第２の書き込み電圧）に設定して、強誘電体キャパシタ３０の強誘電体膜３３に下向き又は上向きの分極を発生させる。ここで、強誘電体膜３３に下向きの分極が発生している状態をデータ”１”と定義し、強誘電体膜３３に上向きの分極が発生している状態をデータ”０”と定義する。
【００３６】
以下、書き込み動作をする際の、電荷Ｑ（縦軸）と電圧Ｖ（横軸）との関係について図３を参照しながら説明する。尚、図３において、４はデータの書き込み時のヒステリシスループを示し、５はデータ”１”を書き込むときの第１のゲート容量負荷線を示し、６はデータ”０”を書き込むときの第２のゲート容量負荷線を示し、７はバイアス電圧が０Ｖであるときの第３のゲート容量負荷線を示している。
【００３７】
例えば、ワード線ＷＬの電位を６Ｖ（第１の書き込み電圧）に設定した場合、強誘電体キャパシタ３０の強誘電体膜３３の分極の大きさは、ヒステリシスループ４の上端点ａに対応し、ワード線ＷＬの電位を−６Ｖ（第２の書き込み電圧）に設定した場合、強誘電体キャパシタ３０の強誘電体膜３３の分極の大きさは、ヒステリシスループ４の下端点ｂに対応する。
【００３８】
書き込み動作が完了すると、ワード線ＷＬの電位を０Ｖに設定する。このようにすると、データ”１”（分極は下向きである）が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、ヒステリシスループ４と第３のゲート容量負荷線７との第１の交点ｄになり正の電位を保持しており、データ”０”（分極は上向きである）が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、ヒステリシスループ４と第３のゲート容量負荷線７との第２の交点ｃになり負の電位を保持している。
【００３９】
次に、制御線ＢＳの電位を選択ＦＥＴ２０のしきい値電圧以上に上げて、選択ＦＥＴ２０をオン状態にする。このようにすると、強誘電体キャパシタ３０の上電極３１及び下電極３２の電位はいずれも０Ｖになるので、つまり、上電極３１と下電極３２との間の電位差は除かれるので、データ”１”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第１の交点ｄから縦軸上の第１の点ｆに移動し、データ”０”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第２の交点ｃから縦軸上の第２の点ｅに移動する。
【００４０】
その後、制御線ＢＳの電位を０Ｖにして選択ＦＥＴ２０をオフ状態にしても、上電極３１と下電極３２との間には電位差がないので、強誘電体膜３２の分極の大きさが保存されると共に、強誘電体膜３２の抵抗成分に起因する電位の低下を抑制することができる。
【００４１】
（データの読み出し動作）
第１の実施形態に係る半導体記憶装置における読み出し動作は以下の通りである。
【００４２】
前述のように、書き込み動作の後に、選択ＦＥＴ２０をオン状態にして、強誘電体キャパシタ３０の上電極３１及び下電極３２の電位をいずれも０Ｖにするので、図３に示すように、データ”１”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第１の交点ｄから縦軸上の第１の点ｆに移動し、データ”０”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第２の交点ｃから縦軸上の第２の点ｅに移動する。
【００４３】
ここで、図１に示すワード線ＷＬに例えば１．５Ｖの読み出し電圧を印加する。このようにすると、ワード線ＷＬと基板１４との間に１．５Ｖの電位差が生じ、この電位差は、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値の各大きさに応じて分割される。強誘電体キャパシタ３０の容量値の電圧依存性は、強誘電体膜３３の分極の向きによって、つまりデータが”１”であるか又は”０”であるかによって異なる。以下、このことを図４を参照しながら説明する。
【００４４】
ワード線ＷＬに１．５Ｖの読み出し電圧を印加した状態は、分極が保持されている点を原点に置き換えると共にゲート容量を負荷線としたとき、この負荷線が電圧軸（横軸）と１．５Ｖの点で交わることと等価である。このことは、図４に示すように、データ”１”に対しては第４のゲート容量負荷線８を与えることに等しく、データ”０”に対しては第５のゲート容量負荷線９を与えることに等しい。
【００４５】
ワード線ＷＬに電圧が印加されるときには、強誘電体キャパシタ３０にも電圧が印加される。このため、ワード線ＷＬの電位が１．５Ｖのときには、データ”１”に対しては分極は第１の曲線Ａに沿って変化して第１の曲線Ａと第４のゲート容量負荷線８との交点ｇで釣り合うと共に、データ”０”に対しては分極は第２の曲線Ｂに沿って変化して第２の曲線Ｂと第５のゲート容量負荷線９との交点ｈで釣り合う。
【００４６】
交点ｉ、交点ｊ及び交点ｋは、各分極状態のときの電位の配分を決めており、データ”１”に対しては交点ｉと交点ｊとの間の約０．７Ｖが読み出しＦＥＴ１０のゲート電位として配分されると共に、データ”０”に対しては交点ｉと交点ｋとの間の約０．９Ｖが読み出しＦＥＴ１０のゲート電位として配分される。
【００４７】
従って、読み出しＦＥＴ１０のしきい値電圧を０．７Ｖと０．９Ｖとの中間の値である０．８Ｖに設定しておけば、データ”１”を読み出すときには読み出しＦＥＴ１０はオフ状態になると共にデータ”０”を読み出すときには読み出しＦＥＴ１０はオン状態になる。
【００４８】
このため、図１に示すプレート線ＣＰとビット線ＢＬとの間に電位差を与えると、データ”１”が記憶されているときには読み出しＦＥＴ１０には電流が流れない一方、データ”０”が記憶されているときには読み出しＦＥＴ１０に電流が流れるので、別途設けられている電流検出手段により読み出しＦＥＴ１０に流れる電流が小さいか又は大きいかを検出することによって、記憶されているデータが”１”であるか又は”０”であるかを判別することができる。
【００４９】
ところで、この読み出し動作においては、ワード線ＷＬへの読み出し電圧の印加は、データ”１”に対しては分極を増強する方向に作用するが、データ”０”に対しては分極が反転する方向に作用する。従って、強誘電体キャパシタ３０に印加される電圧がその抗電圧を超えると分極が反転してしまうが、第１の実施形態においては、データが”０”であるときに強誘電体キャパシタ３０に印加する電圧は０．６Ｖであって抗電圧となる点ｍよりも小さいため、分極が反転しないので、記憶されているデータが変化する恐れはない。
【００５０】
ここで、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値とを調整することにより、ワード線ＷＬと基板１４との間に印加される読み出し電圧を、強誘電体キャパシタ３０の上電極３１と下電極３２との間に印加される電圧と、読み出しＦＥＴ１０におけるゲート電極１３と基板１４との間に印加される電圧とに配分して、強誘電体キャパシタ３０に印加される電圧が該強誘電体キャパシタ３０の抗電圧を超えない値つまり分極が反転しないような値に設定することが好ましい。
【００５１】
以上のように、第１の実施形態の特徴は、読み出し電圧（１．５Ｖ）は、データ”１”を書き込んだときの第１の書き込み電圧（＋６Ｖ）と同じ極性であって、読み出し電圧が印加された際に、データ”１”が書き込まれているときにゲート電極１３と基板１４との間に誘起される第１の電位差（約０．７Ｖ）が、データ”０”が書き込まれているときにゲート電極１３と基板１４との間に誘起される第２の電位差（約０．９Ｖ）よりも小さくなるような値に設定されていることである。
【００５２】
このようにすることにより、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差が０であっても、強誘電体キャパシタ３０に書き込まれているデータを確実に読み出すことができる。
【００５３】
ここで、従来の半導体記憶装置の駆動方法と本実施形態に係る半導体記憶装置の駆動方法との差異について説明する。
【００５４】
従来においては、データ”１”を書き込むときには、ゲート電極１３に誘起される正の電位を読み出しＦＥＴ１０のしきい値電圧よりも高くすることにより、読み出しＦＥＴ１０をＯＮ状態にすると共にデータ書き込み後もＯＮ状態を保持しておき、データの読み出し時には、読み出しＦＥＴ１０のドレイン領域１１とソース領域１２との間に電位差を与えて、ドレイン領域１１とソース領域１２との間に流れる電流値を読み出す。
【００５５】
また、データ”０”を書き込むときには、ゲート電極１３に誘起される負の電位は読み出しＦＥＴ１０のしきい値電圧よりも低いので、読み出しＦＥＴ１０はＯＦＦ状態になると共にデータの書き込み後もＯＦＦ状態は保持されており、データの読み出し時には、読み出しＦＥＴ１０のドレイン領域１１とソース領域１２との間に電位差を与えて、ＯＦＦ状態の読み出しＦＥＴ１０のドレイン領域１１とソース領域１２との間に流れない電流値を読み出す。
【００５６】
従って、従来においては、データ”１”を書き込むときにゲート電極１３に誘起される電位は、データ”０”を書き込むときにゲート電極１３に誘起される電位よりも高く、データ”１”を保持しているときにゲート電極１３に誘起される電位は、データ”０”を保持しているときにゲート電極１３に誘起される電位よりも高く、データ”１”を読み出すときにゲート電極１３に誘起される電位は、データ”０”を読み出すときにゲート電極１３に誘起される電位よりも高い。つまり、データ”１”の書き込み、保持及び読み出し時のゲート電極１３の各電位は、データ”０”の書き込み、保持及び読み出し時のゲート電極１３の各電位よりも常に高い。
【００５７】
これに対して、第１の実施形態においては、データ”１”を書き込むときにゲート電極１３に誘起される電位は、データ”０”を書き込むときにゲート電極１３に誘起される電位よりも高いが、データを保持しているときにはデータが”１”であっても”０”であってもゲート電極１３の電位は零であり、また、データ”１”を読み出すときにゲート電極１３に誘起される電位は、データ”０”を読み出すときにゲート電極１３に誘起される電位よりも低い。
【００５８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその駆動方法について、図５を参照しながら説明する。
【００５９】
図５に示すように、第１の実施形態と同様、強誘電体キャパシタ３０に選択ＦＥＴ２０が並列に接続されてなる複数個のメモリセルが直列に接続されており、直列に接続された複数の強誘電体キャパシタ３０からなるビット列の一端に読み出しＦＥＴ１０が接続されている。また、複数の強誘電体キャパシタ３０からなる複数のビット列が行方向に複数列配置されることによって、メモリセルアレイが構成されている。
【００６０】
第２の実施形態における、読み出しＦＥＴ１０、選択ＦＥＴ２０及び強誘電体キャパシタ３０の各構成は第１の実施形態と同様である。
【００６１】
図５に示すように、第１行のメモリセルを構成する選択ＦＥＴ２０のゲート電極に第１のワード線ＷＬ１が接続され、第２行のメモリセルを構成する選択ＦＥＴ２０のゲート電極に第２のワード線ＷＬ２が接続され、以下、同様にして、第３のワード線ＷＬ３及び第４のワード線ＷＬ４が接続されている。
【００６２】
複数の強誘電体キャパシタ３０からなる第１のビット列の一端側に第１の制御線ＢＳ１が接続され且つ他端側に読み出しＦＥＴ１０のゲート電極が接続されていると共に、該読み出しＦＥＴ１０のドレイン領域に第１のビット線ＢＬ１が接続されている。また、複数の強誘電体キャパシタ３０からなる第２のビット列の一端側に第２の制御線ＢＳ２が接続され且つ他端側に読み出しＦＥＴ１０のゲート電極が接続されていると共に、該読み出しＦＥＴ１０のドレイン領域に第２のビット線ＢＬ２が接続されている。また、第１列及び第２列の読み出しＦＥＴ１０のソース領域はプレート線ＣＰに共通に接続されている。
【００６３】
第２の実施形態においては、例えば第１の制御線ＢＳ１が接続されている第１のビット列の第１行のメモリセルを選択する場合には、第１のワード線ＷＬ１の電位をＬレベルに設定すると共に第２〜第４のワード線ＷＬ２〜ＷＬ４の電位をＨレベルに設定して、第２行〜第４行の強誘電体キャパシタ３０の上電極と下電極とを短絡する。これにより、第１のビット列の第１行のメモリセルを構成する強誘電体キャパシタ３０と第１のビット列の読み出しＦＥＴ１０とが直列に接続されるので、第１の実施形態に係る半導体記憶装置と等価になる。
【００６４】
従って、第１の実施形態と同様の、データの書き込み動作、データの読み出し動作及びデータ読み出し後の動作を行なうことにより、第１の実施形態と同様の効果を得ることができる。
【００６５】
尚、第１及び第２の実施形態においては、読み出し動作時において、記憶されているデータが”１”であるか又は“０”であるかによって読み出しＦＥＴ１０のゲート電極の電位が異なることを利用して、読み出しＦＥＴ１０の変調を論理判断に反映させているが、これに代えて、読み出しＦＥＴ１０のゲート電圧をセンスアンプに導き、該ゲート電圧と基準電圧とを比較したりこれらの電圧差を増幅したりして論理判断を行なってもよい。
【００６６】
【発明の効果】
本発明に係る第１又は第２の半導体記憶装置の駆動方法によると、強誘電体キャパシタに多値データを書き込んだ後、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差を除去するため、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。この場合、多値データの読み出し時には、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差が除去されているが、強誘電体キャパシタに保持されているデータを支障無く読み出すことができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図２】第１の実施形態に係る半導体記憶装置を構成するメモリセルがマトリックス状に配置されてなるメモリセルアレイの等価回路図である。
【図３】第１の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図４】第１の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図５】第２の実施形態に係る半導体記憶装置のメモリアレイの等価回路図である。
【図６】従来の半導体記憶装置を構成するメモリセルの等価回路図である。
【図７】従来の半導体記憶装置における読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【符号の説明】
１０ 読み出しＦＥＴ
１１ ドレイン領域
１２ ソース領域
１３ ゲート電極
１４ 基板
２０ 選択ＦＥＴ
２１ ドレイン領域
２２ ソース領域
２３ ゲート電極
３０ 強誘電体キャパシタ
３１ 上電極
３２ 下電極
３３ 強誘電体膜
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する半導体記憶装置の駆動方法に関する。
【０００２】
【従来の技術】
強誘電体キャパシタを有する半導体記憶装置としては、図６に示すように、ドレイン領域１ａ、ソース領域１ｂ及びゲート電極１ｃを有する電界効果型トランジスタ（以下、ＦＥＴという）１と、上電極２ａ、下電極２ｂ及び強誘電体膜２ｃを有する強誘電体キャパシタ２とを備え、ＦＥＴ１のゲート電極１ｃに強誘電体キャパシタ２の下電極２ｂを接続して、強誘電体キャパシタ２をＦＥＴ１のゲート電位の制御に用いる非破壊読み出し方式のものが知られている。尚、図６において、３は基板を示している。
【０００３】
この半導体記憶装置にデータを書き込む際には、制御電極となる強誘電体キャパシタ２の上電極２ａと、基板３との間に書き込み電圧を印加する。
【０００４】
例えば、上電極２ａに、基板３に対して正となる電圧（制御電圧）を印加してデータを書き込むと、強誘電体キャパシタ２の強誘電体膜２ｃには下向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには正の電荷が残るので、ゲート電極１ｃの電位は正となる。
【０００５】
ゲート電極１ｃの電位がＦＥＴ１のしきい値電圧を超えていれば、ＦＥＴ１はオン状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えると、ドレイン領域１ａとソース領域１ｂとの間に電流が流れる。このような強誘電体メモリの論理状態を例えば”１”と定義する。
【０００６】
一方、強誘電体キャパシタ２の上電極２ａに、基板３に対して負となる電圧を印加すると、強誘電体キャパシタ２の強誘電体膜２ｃには上向きの分極が発生する。その後、上電極２ａを接地しても、ＦＥＴ１のゲート電極１ｃには負の電荷が残るので、ゲート電極１ｃの電位は負となる。この場合、ゲート電極１ｃの電位は常にＦＥＴ１のしきい値電圧よりも小さいので、ＦＥＴ１はオフ状態であるから、ドレイン領域１ａとソース領域１ｂとの間に電位差を与えても、ドレイン領域１ａとソース領域１ｂとの間に電流は流れない。このような強誘電体メモリの論理状態を例えば”０”と定義する。
【０００７】
強誘電体キャパシタ２への供給電源が切断されても、つまり、強誘電体キャパシタ２の上電極２ａに電圧が印加されなくなっても、前述の各論理状態は保存されるので、不揮発性の記憶装置が実現される。すなわち、ある期間供給電源を切断した後、再び電源を供給してドレイン領域１ａとソース領域１ｂとの間に電圧を印加すると、論理状態が”１”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れるので、データ”１”を読み出すことができる一方、論理状態が”０”のときにはドレイン領域１ａとソース領域１ｂとの間に電流が流れないので、データ”０”を読み出すことができる。
【０００８】
【発明が解決しようとする課題】
電源切断期間中においてもデータを正しく保持しておく（このようにデータを保持しておく特性をリテンションという）ためには、電源切断期間中においても、データ”１”のときにはＦＥＴ１のゲート電極１ｃの電位が常にＦＥＴ１のしきい値電圧よりも高く維持されていると共に、データ”０”のときにはＦＥＴ１のゲート電極１ｃの電位が常に負電圧になるように維持されていることが必要になる。
【０００９】
ところで、電源切断期間中においては、強誘電体キャパシタ２の上電極２ａ及び基板３は接地電位となるので、ゲート電極１ｃの電位は孤立している。このため、理想的には図７に示すように、強誘電体キャパシタ２へのデータの書き込み時のヒステリシスループ４と、バイアス電圧が０ＶであるときのＦＥＴ１のゲート容量負荷線７との第１の交点ｃが、データ”１”に対するゲート電極１ｃの電位になると共に、ヒステリシスループ４とゲート容量負荷線７との第２の交点ｄが、データ”０”に対するゲート電極１ｃの電位になる。尚、図７において、縦軸は上電極２ａ（又はゲート電極１ｃ）に現われる電荷Ｑを示し、横軸は電圧Ｖを示している。
【００１０】
ところが、実際には、強誘電体キャパシタ２は理想的な絶縁体ではなくて抵抗成分を持っているので、この抵抗成分を通してゲート電極１ｃの電位は降下していく。この電位降下は、指数関数的であって、ＦＥＴ１のゲート容量と強誘電体キャパシタ２の容量との並列合成容量と、強誘電体キャパシタ２の抵抗成分とを掛け合わせて得られる時定数を持ち、この時定数は高々１０４ 秒程度である。従って、ゲート電極１ｃの電位は数時間で半減することになる。
【００１１】
図７に示すように、ゲート電極１ｃの電位は第１の交点ｃで１Ｖ程度であるから、この電位が半減すると、ゲート電極１ｃの電位は、０．５Ｖ程度になってＦＥＴ１のしきい値電圧（一般的には、０．７Ｖ程度である。）よりも低くなるので、オン状態であるべきＦＥＴ１は短時間でオフ状態になる。
【００１２】
このように、強誘電体キャパシタ２をＦＥＴ１のゲート電位の制御に用いる方式の強誘電体メモリにおいては、データの読み出し後に再書き込み動作が不要であるという利点を有しているが、以下のような問題点を有している。すなわち、データの書き込み後にＦＥＴ１のゲート電極１ｃに電位が発生しており、該ゲート電位を保持する能力がリテンション特性を決定するが、強誘電体キャパシタ２の抵抗成分により、強誘電体キャパシタ２が放電するまでの時定数が短いため、データ保持能力が短いつまりリテンション特性が良くないという問題を有している。
【００１３】
前記に鑑み、本発明は、強誘電体膜の分極の偏位によって多値データを記憶する強誘電体キャパシタを有する半導体記憶装置のリテンション特性を向上させることを目的とする。
【００１４】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体記憶装置の駆動方法は、強誘電体膜の分極の偏位によって多値データを記憶する強誘電体キャパシタと、基板上に形成されていると共にゲート電極が強誘電体キャパシタの上電極及び下電極のうちの一方の電極に接続されており、強誘電体膜の分極の偏位を検出する読み出し電界効果型トランジスタとを有する半導体記憶装置の駆動方法を対象とし、一方の電極と、強誘電体キャパシタの上電極及び下電極のうちの他方の電極との間に、相対的に高い第１の書き込み電圧又は相対的に低い第２の書き込み電圧を印加して、強誘電体キャパシタに多値データを書き込む第１の工程と、一方の電極と他方の電極との間に誘起されている電位差を除去する第２の工程と、他方の電極と基板との間に読み出し電圧を印加して、強誘電体膜の分極の偏位を検出することにより多値データを読み出す第３の工程とを備え、読み出し電圧は、第１の書き込み電圧と同じ極性であって、読み出し電圧が印加された際に、第１の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第１の電位差が、第２の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定されている。
【００１５】
本発明に係る第１の半導体記憶装置の駆動方法によると、強誘電体キャパシタに多値データを書き込んだ後、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差を除去するため、強誘電体キャパシタに印加される電位差に起因する、強誘電体膜の抵抗成分を介した電位の低下は発生しないので、リテンション特性が向上する。
【００１６】
この場合、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差が除去されているが、読み出し電圧は、第１の書き込み電圧と同じ極性であって、読み出し電圧が印加された際に、第１の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第１の電位差が、第２の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定されているため、強誘電体キャパシタに保持されているデータを支障無く読み出すことができる。
【００１７】
本発明に係る第１の半導体記憶装置の駆動方法において、半導体記憶装置は、強誘電体キャパシタの一方の電極と他方の電極とを同電位にするスイッチを有し、第２の工程は、スイッチにより一方の電極と他方の電極とを同電位にすることにより、電位差を除去する工程を含むことが好ましい。
【００１８】
このようにすると、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差を簡易且つ確実に除去することができる。
【００１９】
本発明に係る半導体記憶装置の駆動方法において、第３の工程は、読み出し電圧が強誘電体キャパシタの容量値と読み出し電界効果型トランジスタのゲート容量値との比に基づき分割されることによりゲート電極と基板との間に誘起される電位差が相対的に高いか又は相対的に低いかを検出することによって、強誘電体膜の分極の偏位を検出する工程を含むことが好ましい。
【００２０】
このようにすると、ゲート電極と基板との間に誘起される電位差を、前述の関係、すなわち、相対的に高い第１の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第１の電位差が、相対的に低い第２の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定することが容易になる。
【００２１】
本発明に係る第２の半導体記憶装置の駆動方法は、それぞれが強誘電体膜の分極の偏位によって多値データを記憶し、互いに連続するように接続された複数の強誘電体キャパシタと、基板上に形成されていると共に、ゲート電極が、互いに連続するように接続された複数の強誘電体キャパシタの一端側に接続されており、互いに連続するように接続された複数の強誘電体キャパシタの強誘電体膜の分極の偏位を検出する読み出し電界効果型トランジスタとを有する半導体記憶装置の駆動方法を対象とし、複数の強誘電体キャパシタのうち書き込み時に選択された強誘電体キャパシタの上電極と下電極との間に、相対的に高い第１の書き込み電圧又は相対的に低い第２の書き込み電圧を印加して、強誘電体キャパシタに多値データを書き込む第１の工程と、書き込み時に選択された強誘電体キャパシタの上電極と下電極との間に誘起されている電位差を除去する第２の工程と、互いに連続するように接続された複数の強誘電体キャパシタの他端側と基板との間に読み出し電圧を印加して、複数の強誘電体キャパシタのうち読み出し時に選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検出することにより多値データを読み出す第３の工程とを備え、読み出し電圧は、第１の書き込み電圧と同じ極性であって、読み出し電圧が印加された際に、第１の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第１の電位差が、第２の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定されている。
【００２２】
第２の半導体記憶装置の駆動方法によると、強誘電体キャパシタに多値データを書き込んだ後、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差を除去するため、強誘電体キャパシタに印加される電位差に起因する、強誘電体膜の抵抗成分を介した電位の低下が発生しないので、リテンション特性が向上する。
【００２３】
この場合、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差が除去されているが、読み出し電圧は、第１の書き込み電圧と同じ極性であって、読み出し電圧が印加された際に、第１の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第１の電位差が、第２の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定されているため、強誘電体キャパシタに保持されているデータを支障無く読み出すことができる。
【００２４】
本発明に係る第２の半導体記憶装置の駆動方法において、半導体記憶装置は、複数の強誘電体キャパシタのそれぞれの上電極と下電極とを同電位にする複数のスイッチを有し、第２の工程は、スイッチにより、書き込み時に選択された強誘電体キャパシタの上電極と下電極とを同電位にすることにより、電位差を除去する工程を含むことが好ましい。
【００２５】
このようにすると、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差を簡易且つ確実に除去することができる。
【００２６】
本発明に係る半導体記憶装置の駆動方法において、第３の工程は、読み出し電圧が、読み出し時に選択された強誘電体キャパシタの容量値と読み出し電界効果型トランジスタのゲート容量値との比に基づき分割されることによりゲート電極と基板との間に誘起される電位差が相対的に高いか又は相対的に低いかを検出することによって、読み出し時に選択された強誘電体キャパシタの強誘電体膜の分極の偏位を検出する工程を含むことが好ましい。
【００２７】
このようにすると、ゲート電極と基板との間に誘起される電位差を、前述の関係、すなわち、相対的に高い第１の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第１の電位差が、相対的に低い第２の書き込み電圧で書き込まれているときにゲート電極と基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定することが容易になる。
【００２８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその駆動方法について、図１〜図４を参照しながら説明する。
【００２９】
図１は、第１の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路を示しており、第１の実施形態に係る半導体記憶装置は、ドレイン領域１１、ソース領域１２及びゲート電極１３を有する読み出しＦＥＴ１０と、ドレイン領域２１、ソース領域２２及びゲート電極２３を有する選択ＦＥＴ２０と、上電極３１、下電極３２及び強誘電体膜３３を有する強誘電体キャパシタ３０とを備えており、読み出しＦＥＴ１０、選択ＦＥＴ２０及び強誘電体キャパシタ３０によりメモリセルが構成されている。
【００３０】
強誘電体キャパシタ３０の下電極３２は読み出しＦＥＴ１０のゲート電極１３及び選択ＦＥＴ２０のソース領域２２に接続され、強誘電体キャパシタ３０の上電極３１は選択ＦＥＴ２０のドレイン領域２１及びワード線ＷＬに接続され、読み出しＦＥＴ１０のドレイン領域１１はビット線ＢＬに接続され、読み出しＦＥＴ１０のソース領域１２はプレート線ＣＰに接続され、選択ＦＥＴ２０のゲート電極２３は制御線ＢＳに接続されている。尚、図１において、１４は読み出しＦＥＴ１０が形成されている基板を示している。
【００３１】
図２は、図１に示すメモリセルがマトリックス状に配置されてなるメモリセルアレイの等価回路を示している。
【００３２】
図２に示すように、第１行のメモリセルを構成する強誘電体キャパシタ３０の上電極３１は第１のワード線ＷＬ１に共通に接続され、第２行のメモリセルを構成する強誘電体キャパシタ３０の上電極３１は第２のワード線ＷＬ２に共通に接続され、第１列のメモリセルを構成する読み出しＦＥＴ１０のドレイン電極１１は第１のビット線ＢＬ１に共通に接続され、第２列のメモリセルを構成する読み出しＦＥＴ１０のドレイン電極１１は第２のビット線ＢＬ１に共通に接続され、第１行のメモリセルを構成する読み出しＦＥＴ１０のソース領域１２は第１のプレート線ＣＰ１に共通に接続され、第２行のメモリセルを構成する読み出しＦＥＴ１０のソース領域１２は第２のプレート線ＣＰ２に共通に接続され、第１列のメモリセルを構成する選択ＦＥＴ２０のゲート電極２３は第１の制御線ＢＳ１に共通に接続され、第２列のメモリセルを構成する選択ＦＥＴ２０のゲート電極２３は第２の制御線ＢＳ２に共通に接続されている。
【００３３】
以下、第１の実施形態に係る半導体記憶装置の駆動方法について説明する。
【００３４】
（データの書き込み動作）
第１の実施形態に係る半導体記憶装置における書き込み動作は以下の通りである。
【００３５】
基板電位を接地電圧においてから、ワード線ＷＬ、ビット線ＢＬ、プレート線ＣＰ及び制御線ＢＳのすべての信号線の電位を０Ｖにし、その後、ワード線ＷＬを正の書き込み電圧（第１の書き込み電圧）又は負の書き込み電圧（第２の書き込み電圧）に設定して、強誘電体キャパシタ３０の強誘電体膜３３に下向き又は上向きの分極を発生させる。ここで、強誘電体膜３３に下向きの分極が発生している状態をデータ”１”と定義し、強誘電体膜３３に上向きの分極が発生している状態をデータ”０”と定義する。
【００３６】
以下、書き込み動作をする際の、電荷Ｑ（縦軸）と電圧Ｖ（横軸）との関係について図３を参照しながら説明する。尚、図３において、４はデータの書き込み時のヒステリシスループを示し、５はデータ”１”を書き込むときの第１のゲート容量負荷線を示し、６はデータ”０”を書き込むときの第２のゲート容量負荷線を示し、７はバイアス電圧が０Ｖであるときの第３のゲート容量負荷線を示している。
【００３７】
例えば、ワード線ＷＬの電位を６Ｖ（第１の書き込み電圧）に設定した場合、強誘電体キャパシタ３０の強誘電体膜３３の分極の大きさは、ヒステリシスループ４の上端点ａに対応し、ワード線ＷＬの電位を−６Ｖ（第２の書き込み電圧）に設定した場合、強誘電体キャパシタ３０の強誘電体膜３３の分極の大きさは、ヒステリシスループ４の下端点ｂに対応する。
【００３８】
書き込み動作が完了すると、ワード線ＷＬの電位を０Ｖに設定する。このようにすると、データ”１”（分極は下向きである）が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、ヒステリシスループ４と第３のゲート容量負荷線７との第１の交点ｄになり正の電位を保持しており、データ”０”（分極は上向きである）が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、ヒステリシスループ４と第３のゲート容量負荷線７との第２の交点ｃになり負の電位を保持している。
【００３９】
次に、制御線ＢＳの電位を選択ＦＥＴ２０のしきい値電圧以上に上げて、選択ＦＥＴ２０をオン状態にする。このようにすると、強誘電体キャパシタ３０の上電極３１及び下電極３２の電位はいずれも０Ｖになるので、つまり、上電極３１と下電極３２との間の電位差は除かれるので、データ”１”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第１の交点ｄから縦軸上の第１の点ｆに移動し、データ”０”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第２の交点ｃから縦軸上の第２の点ｅに移動する。
【００４０】
その後、制御線ＢＳの電位を０Ｖにして選択ＦＥＴ２０をオフ状態にしても、上電極３１と下電極３２との間には電位差がないので、強誘電体膜３２の分極の大きさが保存されると共に、強誘電体膜３２の抵抗成分に起因する電位の低下を抑制することができる。
【００４１】
（データの読み出し動作）
第１の実施形態に係る半導体記憶装置における読み出し動作は以下の通りである。
【００４２】
前述のように、書き込み動作の後に、選択ＦＥＴ２０をオン状態にして、強誘電体キャパシタ３０の上電極３１及び下電極３２の電位をいずれも０Ｖにするので、図３に示すように、データ”１”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第１の交点ｄから縦軸上の第１の点ｆに移動し、データ”０”が保存されている場合には、読み出しＦＥＴ１０のゲート電極１３の電位は、第２の交点ｃから縦軸上の第２の点ｅに移動する。
【００４３】
ここで、図１に示すワード線ＷＬに例えば１．５Ｖの読み出し電圧を印加する。このようにすると、ワード線ＷＬと基板１４との間に１．５Ｖの電位差が生じ、この電位差は、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値の各大きさに応じて分割される。強誘電体キャパシタ３０の容量値の電圧依存性は、強誘電体膜３３の分極の向きによって、つまりデータが”１”であるか又は”０”であるかによって異なる。以下、このことを図４を参照しながら説明する。
【００４４】
ワード線ＷＬに１．５Ｖの読み出し電圧を印加した状態は、分極が保持されている点を原点に置き換えると共にゲート容量を負荷線としたとき、この負荷線が電圧軸（横軸）と１．５Ｖの点で交わることと等価である。このことは、図４に示すように、データ”１”に対しては第４のゲート容量負荷線８を与えることに等しく、データ”０”に対しては第５のゲート容量負荷線９を与えることに等しい。
【００４５】
ワード線ＷＬに電圧が印加されるときには、強誘電体キャパシタ３０にも電圧が印加される。このため、ワード線ＷＬの電位が１．５Ｖのときには、データ”１”に対しては分極は第１の曲線Ａに沿って変化して第１の曲線Ａと第４のゲート容量負荷線８との交点ｇで釣り合うと共に、データ”０”に対しては分極は第２の曲線Ｂに沿って変化して第２の曲線Ｂと第５のゲート容量負荷線９との交点ｈで釣り合う。
【００４６】
交点ｉ、交点ｊ及び交点ｋは、各分極状態のときの電位の配分を決めており、データ”１”に対しては交点ｉと交点ｊとの間の約０．７Ｖが読み出しＦＥＴ１０のゲート電位として配分されると共に、データ”０”に対しては交点ｉと交点ｋとの間の約０．９Ｖが読み出しＦＥＴ１０のゲート電位として配分される。
【００４７】
従って、読み出しＦＥＴ１０のしきい値電圧を０．７Ｖと０．９Ｖとの中間の値である０．８Ｖに設定しておけば、データ”１”を読み出すときには読み出しＦＥＴ１０はオフ状態になると共にデータ”０”を読み出すときには読み出しＦＥＴ１０はオン状態になる。
【００４８】
このため、図１に示すプレート線ＣＰとビット線ＢＬとの間に電位差を与えると、データ”１”が記憶されているときには読み出しＦＥＴ１０には電流が流れない一方、データ”０”が記憶されているときには読み出しＦＥＴ１０に電流が流れるので、別途設けられている電流検出手段により読み出しＦＥＴ１０に流れる電流が小さいか又は大きいかを検出することによって、記憶されているデータが”１”であるか又は”０”であるかを判別することができる。
【００４９】
ところで、この読み出し動作においては、ワード線ＷＬへの読み出し電圧の印加は、データ”１”に対しては分極を増強する方向に作用するが、データ”０”に対しては分極が反転する方向に作用する。従って、強誘電体キャパシタ３０に印加される電圧がその抗電圧を超えると分極が反転してしまうが、第１の実施形態においては、データが”０”であるときに強誘電体キャパシタ３０に印加する電圧は０．６Ｖであって抗電圧となる点ｍよりも小さいため、分極が反転しないので、記憶されているデータが変化する恐れはない。
【００５０】
ここで、強誘電体キャパシタ３０の容量値と読み出しＦＥＴ１０のゲート容量値とを調整することにより、ワード線ＷＬと基板１４との間に印加される読み出し電圧を、強誘電体キャパシタ３０の上電極３１と下電極３２との間に印加される電圧と、読み出しＦＥＴ１０におけるゲート電極１３と基板１４との間に印加される電圧とに配分して、強誘電体キャパシタ３０に印加される電圧が該強誘電体キャパシタ３０の抗電圧を超えない値つまり分極が反転しないような値に設定することが好ましい。
【００５１】
以上のように、第１の実施形態の特徴は、読み出し電圧（１．５Ｖ）は、データ”１”を書き込んだときの第１の書き込み電圧（＋６Ｖ）と同じ極性であって、読み出し電圧が印加された際に、データ”１”が書き込まれているときにゲート電極１３と基板１４との間に誘起される第１の電位差（約０．７Ｖ）が、データ”０”が書き込まれているときにゲート電極１３と基板１４との間に誘起される第２の電位差（約０．９Ｖ）よりも小さくなるような値に設定されていることである。
【００５２】
このようにすることにより、強誘電体キャパシタ３０の上電極３１と下電極３２との電位差が０であっても、強誘電体キャパシタ３０に書き込まれているデータを確実に読み出すことができる。
【００５３】
ここで、従来の半導体記憶装置の駆動方法と本実施形態に係る半導体記憶装置の駆動方法との差異について説明する。
【００５４】
従来においては、データ”１”を書き込むときには、ゲート電極１３に誘起される正の電位を読み出しＦＥＴ１０のしきい値電圧よりも高くすることにより、読み出しＦＥＴ１０をＯＮ状態にすると共にデータ書き込み後もＯＮ状態を保持しておき、データの読み出し時には、読み出しＦＥＴ１０のドレイン領域１１とソース領域１２との間に電位差を与えて、ドレイン領域１１とソース領域１２との間に流れる電流値を読み出す。
【００５５】
また、データ”０”を書き込むときには、ゲート電極１３に誘起される負の電位は読み出しＦＥＴ１０のしきい値電圧よりも低いので、読み出しＦＥＴ１０はＯＦＦ状態になると共にデータの書き込み後もＯＦＦ状態は保持されており、データの読み出し時には、読み出しＦＥＴ１０のドレイン領域１１とソース領域１２との間に電位差を与えて、ＯＦＦ状態の読み出しＦＥＴ１０のドレイン領域１１とソース領域１２との間に流れない電流値を読み出す。
【００５６】
従って、従来においては、データ”１”を書き込むときにゲート電極１３に誘起される電位は、データ”０”を書き込むときにゲート電極１３に誘起される電位よりも高く、データ”１”を保持しているときにゲート電極１３に誘起される電位は、データ”０”を保持しているときにゲート電極１３に誘起される電位よりも高く、データ”１”を読み出すときにゲート電極１３に誘起される電位は、データ”０”を読み出すときにゲート電極１３に誘起される電位よりも高い。つまり、データ”１”の書き込み、保持及び読み出し時のゲート電極１３の各電位は、データ”０”の書き込み、保持及び読み出し時のゲート電極１３の各電位よりも常に高い。
【００５７】
これに対して、第１の実施形態においては、データ”１”を書き込むときにゲート電極１３に誘起される電位は、データ”０”を書き込むときにゲート電極１３に誘起される電位よりも高いが、データを保持しているときにはデータが”１”であっても”０”であってもゲート電極１３の電位は零であり、また、データ”１”を読み出すときにゲート電極１３に誘起される電位は、データ”０”を読み出すときにゲート電極１３に誘起される電位よりも低い。
【００５８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその駆動方法について、図５を参照しながら説明する。
【００５９】
図５に示すように、第１の実施形態と同様、強誘電体キャパシタ３０に選択ＦＥＴ２０が並列に接続されてなる複数個のメモリセルが直列に接続されており、直列に接続された複数の強誘電体キャパシタ３０からなるビット列の一端に読み出しＦＥＴ１０が接続されている。また、複数の強誘電体キャパシタ３０からなる複数のビット列が行方向に複数列配置されることによって、メモリセルアレイが構成されている。
【００６０】
第２の実施形態における、読み出しＦＥＴ１０、選択ＦＥＴ２０及び強誘電体キャパシタ３０の各構成は第１の実施形態と同様である。
【００６１】
図５に示すように、第１行のメモリセルを構成する選択ＦＥＴ２０のゲート電極に第１のワード線ＷＬ１が接続され、第２行のメモリセルを構成する選択ＦＥＴ２０のゲート電極に第２のワード線ＷＬ２が接続され、以下、同様にして、第３のワード線ＷＬ３及び第４のワード線ＷＬ４が接続されている。
【００６２】
複数の強誘電体キャパシタ３０からなる第１のビット列の一端側に第１の制御線ＢＳ１が接続され且つ他端側に読み出しＦＥＴ１０のゲート電極が接続されていると共に、該読み出しＦＥＴ１０のドレイン領域に第１のビット線ＢＬ１が接続されている。また、複数の強誘電体キャパシタ３０からなる第２のビット列の一端側に第２の制御線ＢＳ２が接続され且つ他端側に読み出しＦＥＴ１０のゲート電極が接続されていると共に、該読み出しＦＥＴ１０のドレイン領域に第２のビット線ＢＬ２が接続されている。また、第１列及び第２列の読み出しＦＥＴ１０のソース領域はプレート線ＣＰに共通に接続されている。
【００６３】
第２の実施形態においては、例えば第１の制御線ＢＳ１が接続されている第１のビット列の第１行のメモリセルを選択する場合には、第１のワード線ＷＬ１の電位をＬレベルに設定すると共に第２〜第４のワード線ＷＬ２〜ＷＬ４の電位をＨレベルに設定して、第２行〜第４行の強誘電体キャパシタ３０の上電極と下電極とを短絡する。これにより、第１のビット列の第１行のメモリセルを構成する強誘電体キャパシタ３０と第１のビット列の読み出しＦＥＴ１０とが直列に接続されるので、第１の実施形態に係る半導体記憶装置と等価になる。
【００６４】
従って、第１の実施形態と同様の、データの書き込み動作、データの読み出し動作及びデータ読み出し後の動作を行なうことにより、第１の実施形態と同様の効果を得ることができる。
【００６５】
尚、第１及び第２の実施形態においては、読み出し動作時において、記憶されているデータが”１”であるか又は“０”であるかによって読み出しＦＥＴ１０のゲート電極の電位が異なることを利用して、読み出しＦＥＴ１０の変調を論理判断に反映させているが、これに代えて、読み出しＦＥＴ１０のゲート電圧をセンスアンプに導き、該ゲート電圧と基準電圧とを比較したりこれらの電圧差を増幅したりして論理判断を行なってもよい。
【００６６】
【発明の効果】
本発明に係る第１又は第２の半導体記憶装置の駆動方法によると、強誘電体キャパシタに多値データを書き込んだ後、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差を除去するため、強誘電体キャパシタの抵抗成分に起因する電位の低下が抑制されるので、リテンション特性が向上する。この場合、多値データの読み出し時には、強誘電体キャパシタの一方の電極と他方の電極との間に誘起されている電位差が除去されているが、強誘電体キャパシタに保持されているデータを支障無く読み出すことができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体記憶装置を構成するメモリセルの等価回路図である。
【図２】第１の実施形態に係る半導体記憶装置を構成するメモリセルがマトリックス状に配置されてなるメモリセルアレイの等価回路図である。
【図３】第１の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図４】第１の実施形態に係る半導体記憶装置の読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【図５】第２の実施形態に係る半導体記憶装置のメモリアレイの等価回路図である。
【図６】従来の半導体記憶装置を構成するメモリセルの等価回路図である。
【図７】従来の半導体記憶装置における読み出し動作時の電荷と電圧との振る舞いを説明する図である。
【符号の説明】
１０ 読み出しＦＥＴ
１１ ドレイン領域
１２ ソース領域
１３ ゲート電極
１４ 基板
２０ 選択ＦＥＴ
２１ ドレイン領域
２２ ソース領域
２３ ゲート電極
３０ 強誘電体キャパシタ
３１ 上電極
３２ 下電極
３３ 強誘電体膜
Claims (6)
- 強誘電体膜の分極の偏位によってデータを記憶する強誘電体キャパシタと、基板上に形成されていると共にゲート電極が前記強誘電体キャパシタの上電極及び下電極のうちの一方の電極に接続されており、前記強誘電体膜の分極の偏位を検出する読み出し電界効果型トランジスタとを有する半導体記憶装置の駆動方法であって、
前記一方の電極と、前記強誘電体キャパシタの上電極及び下電極のうちの他方の電極との間に、相対的に高い第１の書き込み電圧又は相対的に低い第２の書き込み電圧を印加して、前記強誘電体キャパシタに前記データを書き込む第１の工程と、
前記一方の電極と前記他方の電極との間に誘起されている電位差を除去する第２の工程と、
前記他方の電極と前記基板との間に読み出し動作を行なったときに前記強誘電体膜の分極が反転せず、読み出されたデータが破壊されない大きさの読み出し電圧を印加して、前記強誘電体膜の分極の偏位を検出することにより前記データを読み出す第３の工程とを備え、
前記読み出し電圧は、前記第１の書き込み電圧と同じ極性であって、前記読み出し電圧が印加された際に、前記第１の書き込み電圧で書き込まれているときに前記ゲート電極と前記基板との間に誘起される第１の電位差が、前記第２の書き込み電圧で書き込まれているときに前記ゲート電極と前記基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定されていることを特徴とする半導体記憶装置の駆動方法。 - 前記半導体記憶装置は、前記強誘電体キャパシタの前記一方の電極と前記他方の電極とを同電位にするスイッチを有し、
前記第２の工程は、前記スイッチにより前記一方の電極と前記他方の電極とを同電位にすることにより、前記電位差を除去する工程を含むことを特徴とする請求項１に記載の半導体記憶装置の駆動方法。 - 前記第３の工程は、前記読み出し電圧が前記強誘電体キャパシタの容量値と前記読み出し電界効果型トランジスタのゲート容量値との比に基づき分割されることにより前記ゲート電極と前記基板との間に誘起される電位差が相対的に高いか又は相対的に低いかを検出することによって、前記強誘電体膜の分極の偏位を検出する工程を含むことを特徴とする請求項１に記載の半導体記憶装置の駆動方法。
- それぞれが強誘電体膜の分極の偏位によってデータを記憶し、互いに連続するように接続された複数の強誘電体キャパシタと、基板上に形成されていると共に、ゲート電極が、前記互いに連続するように接続された複数の強誘電体キャパシタの一端側に接続されており、前記互いに連続するように接続された複数の強誘電体キャパシタの前記強誘電体膜の分極の偏位を検出する読み出し電界効果型トランジスタとを有する半導体記憶装置の駆動方法であって、
前記複数の強誘電体キャパシタのうち書き込み時に選択された強誘電体キャパシタの上電極と下電極との間に、相対的に高い第１の書き込み電圧又は相対的に低い第２の書き込み電圧を印加して、前記強誘電体キャパシタに前記データを書き込む第１の工程と、
書き込み時に選択された前記強誘電体キャパシタの上電極と下電極との間に誘起されている電位差を除去する第２の工程と、
前記互いに連続するように接続された複数の強誘電体キャパシタの他端側と前記基板との間に読み出し動作を行なったときに前記強誘電体膜の分極が反転せず、読み出されたデータが破壊されない大きさの読み出し電圧を印加して、前記複数の強誘電体キャパシタのうち読み出し時に選択された強誘電体キャパシタの前記強誘電体膜の分極の偏位を検出することによりデータを読み出す第３の工程とを備え、
前記読み出し電圧は、前記第１の書き込み電圧と同じ極性であって、前記読み出し電圧が印加された際に、前記第１の書き込み電圧で書き込まれているときに前記ゲート電極と前記基板との間に誘起される第１の電位差が、前記第２の書き込み電圧で書き込まれているときに前記ゲート電極と前記基板との間に誘起される第２の電位差よりも小さくなるような大きさに設定されていることを特徴とする半導体記憶装置の駆動方法。 - 前記半導体記憶装置は、前記複数の強誘電体キャパシタのそれぞれの上電極と下電極とを同電位にする複数のスイッチを有し、
前記第２の工程は、前記スイッチにより、書き込み時に選択された前記強誘電体キャパシタの上電極と下電極とを同電位にすることにより、前記電位差を除去する工程を含むことを特徴とする請求項４に記載の半導体記憶装置の駆動方法。 - 前記第３の工程は、前記読み出し電圧が、読み出し時に選択された前記強誘電体キャパシタの容量値と前記読み出し電界効果型トランジスタのゲート容量値との比に基づき分割されることにより前記ゲート電極と前記基板との間に誘起される電位差が相対的に高いか又は相対的に低いかを検出することによって、読み出し時に選択された前記強誘電体キャパシタの前記強誘電体膜の分極の偏位を検出する工程を含むことを特徴とする請求項４に記載の半導体記憶装置の駆動方法。
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