KR100323989B1 - 강유전체반도체메모리용셀어레이구조및데이터감지방법 - Google Patents

Abstract

본 발명의 개시에 따라, 하나의 억세스 트랜지스터와 하나의 강유전체 캐패시터로 이루어진 다수의 메모리 셀들을 매트릭스 형태 구성된 메모리 셀 어레이를 포함하는 강유전체 반도체 램은, 상기 메모리 셀에 저장된 데이터의 논리 상태가 오픈 비트라인 구조의 비트라인에 연결된 센스앰프에 의해 감지되어지도록 하기 위해 상기 센스앰프의 기준레벨 입력단에 센싱을 위한 기준 레벨을 제공하는 기준 셀을 상기 센스앰프를 중심으로 대칭적으로 설치하고 상기 기준레벨이 상기 기준 셀 하나에서 제공되게 함을 특징으로 한다.

Description

강유전체 반도체 메모리용 셀 어레이 구조 및 데이터 감지 방법

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고집적에 적합한 강유전체 반도체 메모리의 셀 어레이 구조 및 데이터 감지 방법에 관한 것이다.

통상적으로, 반도체 메모리의 제조기술은 메모리 셀 소자의 집적도를 높여 칩 사이즈를 최소화하면서도 소자 성능을 보다 높이려는 방향으로 발전되어 왔다. 소자의 성능을 높이기 위한 방법중의 하나로서, 불휘발 특성을 보유하는강유전체(ferro electric) 물질(materials)로 이루어진 캐패시터를 채용한 강유전체 반도체 메모리 장치가 본 분야에 개시되었다. 이러한 강유전체 메모리 장치는 종래의 디램(DRAM)에서의 스토리지 캐패시터 대신에 상부 전극과 하부전극간에 강유전체 물질을 가지는 강유전체 캐패시터를 채용함으로써, 디램에서 처럼 누설전류에 기인하는 데이터의 소멸문제로부터 자유롭다. 따라서, 강유전체 반도체 메모리 장치는 리프레쉬 동작을 필요로 하지 않는 장점을 가진다. 또한, 상기 강유전체 반도체 메모리 장치는 잘 알려진 바와 같이 강유전체 물질의 분극 반전 및 잔류 분극 특성을 이용하여 정보를 저장하므로 정보의 읽기(Read) 및 쓰기(Write)동작을 고속으로 수행하는 장점이 있다. 상기 분극 반전은 물질내의 쌍극자(Dipole)의 스핀에 의한 것이므로 상기 강유전체 반도체 메모리 장치의 동작속도는 EEPROM 또는 Flash-EEPROM등과 같은 또 다른 불휘발성 반도체 메모리 장치의 동작속도에 비해 약 수천배 정도로 빠르다. 그러한 동작 속도는 최적의 설계시 보다 빨라질 수 있으며 통상적인 디램의 동작속도와 필적 가능하게 된다. 더욱이, 분극반전에 필요한 전압은 약 2~5볼트 정도이므로 비교적 저전압에서의 동작이 가능하다.

통상적인 강유전체 반도체 메모리 장치의 단위 셀을 나타낸 등가회로도가 도 1에 도시된다. 단위 셀은 통상적으로 비트라인 B/L에 연결된 하나의 억세스 트랜지스터 1과, 상기 억세스 트랜지스터 1에 일측 플레이트가 연결된 강유전체 캐패시터 2로 구성된다. 상기 비트라인 B/L에 연결되는 상기 억세스 트랜지스터 1의 단자를 드레인 D이라 하면 상기 강유전체 캐패시터 2의 일측 플레이트와 연결되는 상기 트랜지스터 1의 타 단자는 소오스 S가 된다. 상기 트랜지스터 1의 게이트 G는 워드라인 W/L에 연결되고, 상기 강유전체 캐패시터 2의 타측 플레이트는 플레이트 라인 PL과 접속된다.

상기 도 1에 도시된 바와 같이 구성된 단위 셀은 통상적으로 반도체 기판상에 제조된다. 상기 기판에 형성된 필드 산화막들 사이의 액티브 영역에는 상기 억세스 트랜지스터 1이 통상의 엔(n)채널 모오스 트랜지스터 제조공정에 의해 형성된다. 상기 필드 산화막의 상부에는 상기 강유전체 캐패시터 2가 층간절연막을 개재하여 배치된다. 상기 강유전체 캐패시터 2는 상기 층간 절연막의 상부에 차례로 적층된 하부전극층, 강유전체층, 및 상부전극층을 포함하여 이루어진다. 상기 층들은 각기 차례로 백금(Pt), 피지티(PZT:Lead Zirconate Titillate) 및 백금 또는 알루미늄(Al) 재질로서 각기 구성될 수 있다. 여기서, 상기 상부전극층은 도 1의 플레이트 라인 PL과 연결되고, 하부 전극층은 상기 트랜지스터 1의 소오스 단자와 연결된다. 하나의 억세스 트랜지스터와 PZT의 강유전 물질로 만들어진 하나의 캐패시터 셀의 구조, 예를들면, 카즈히로 호시바(Kazuhiro Hoshiba)에 의해 이슈된 미국특허 번호 5,189,594에 개시되어 있다. 상기한 강유전체 물질이 히스테리시스 루프 특성을 가지며, 데이터는 히스테리시스 루프 특성을 활용함에 의해 저장될 수 있다는 것이 잘 알려져 있다.

도 2는 강유전체 물질에 관련한 노말 히스테리시스 루프 특성도로서, 가로 축은 전장(Electric Field )의 세기(Intensity) 또는 전압 V를 나타내고, 세로 축은 극성(Polarization)또는 차아지(Charge)를 나타낸다.

도 2에서, vc는 극성방향이 반전되는 것을 허용하는 전압을 표시하며, 이는강제(Coercive)전압으로서 호칭된다. 초기에, 상기 강제전압 vc보다 더 높은 포지티브 포화 전압이 도 1의 노드 DN에 인가되면 극성 또는 차아지의 양은 도 2내의 원래의 0에서 포인트 b를 경유하여 루프의 커브를 따라 포인트 c까지 증가한다. 그 후, 차아지의 양은 상기 노드 DN에 인가되는 전압이 없더라도 히스테리시스 루프를 따라 포인트 c에서 포인트 d까지만 감소하고 더 이상의 변화는 없게 된다. 그럼에 의해, 캐패시터 2에 저장된 데이터는 예컨대 바이너리 데이터 "1"을 나타내며 분극 또는 차아지로서 안정화된다. 즉, 데이터 "1"을 저장하기 위해서는 플레이트 라인 PL을 0볼트로 하고 상기 노드 DN에 양의 펄스를 인가한다. 그러면, 상기 강유전체 물질의 히스테리시스 루프 특성에 의해 분극량이 포인트 d에서 영구적으로 유지되는 것이다.

한편, 강유전체 캐패시터 2에 바이너리 데이터 "0'을 저장하기 위해서는 강제전압 -vc보다 더 높은 네거티브 포화 전압이 도 1의 노드 DN에 인가되어야 한다.상기와 같이 강제 전압 -vc보다 더 높은 네거티브 포화 전압이 노드 DN에 공급되면, 극성 또는 차아지의 양은 도 2내의 원래의 0에서 포인트 e 를 경유하여 루프의 커브를 따라 포인트 f까지 증가한다. 그후, 차아지의 양은 상기 노드 DN에 인가되면 전압이 없더라도 히스테리시스 루프를 따라 포인트 f에서 포인트 a까지만 감소하고 더이상의 변화는 없게 된다. 그럼에 의해, 캐패시터 2에 저장된 데이터는 바이너리 데이터 "0"을 나타내며 분극 또는 차아지로서 안정화 된다.

즉, 데이터 "0"을 저장하기 위해서는 플레이트 라인 PL에 양의 펄스를 인가 한다. 이 경우에 상기 노드 DN을 0볼트로 유지시킨다. 이미, 데이터 "1"로서 저장되어 있는 캐패시터 2에 데이터 "0"을 저장하는 경우에, 상기 강제 전압 -vc보다 더 높은 네거티브 포화 전압을 도1의 노드 DN에 인가한다. 그러면, 극성 또는 차아지의 양은 도 2내의 포인트 d에서 포인트 c 및 f를 경유하여 루프의 커브를 따라 포이트 a로 이동한다. 따라서, 포인트 a에 대응되는 극성 또는 차아지의 양은 데이터"0"을 나타낸다. 데이터 "0"이 저장되어 있는 패캐시터 2에 데이터 "1"을 저장하는 경우에는, 상기 강제전압 vc보다 더 높은 포지티브 포화 전압을 도1의 노드 DN에 인가한다. 그러면, 그성 또는 차아지의 양은 도 2내의 포인트 a에서 포인트 b 및 c를 경유하여 루프의 커브를 따라 포인트 d로 이동한다. 따라서 상기 강유전체 캐패시터 2는 더 이상의 인가되는 전압이 없이도 안정한 이진 데이터 "1" 또는 "0"과 같은 반대 극성(polarization)을 저장할 수 있다.

저장된 데이터를 검출하기 위해, 포지티브 포화 전압 또는 그 보다 높은 전압이 상기 패캐시터 2의 두 전극 사이에 인가된다. 저장된 데이터 "1"을 가리키는 포인트 d와 포인트 c에 대응되는 극성 또는 차아지의 양적인 차이는 저장된 데이터 "0"을 가리키는 포인트 a와 포인트 c에 대응되는 극성 또는 차아지 량간의 차이보다 명백히 적기 때문에 차아지들의 차이는 강유전체 메모리 내의 센싱 회로에 의해 쉽게 검출될 수 있게 된다. 상기 센싱 회로로서의 센스앰프는 리드(read) 시에 기준셀로 부터 제공되는 센싱 기준전위와 상기 메모리 셀로부터 제공되는 전위를 서로 비교하여 저장된 데이터의 상태 즉, "1" 또는 "0"을 감지해 낸다.

도 1의 메모리 셀을 다수로 가지는 메모리 셀 어레이를 가지고 또한 상기 센스앰프에 기준전위를 제공하는 기준 셀을 다수로 가지며, 리드 및 라이트 동작을위한 주변회로를 가지는 종래의 전형적인 반도체 메모리 장치가 도 3에 도시된다.

도 3은 종래기술에 따른 강유전체 반도체 메모리의 코어(Core) 장치도로서, 센스앰프를 중심으로 대칭적인 오픈 비트라인 구조를 채용하고 있다. 하나의 센스 앰프를 중심으로 대칭적인 오픈 비트라인 구조를 채용하고 있다. 하나의 센스앰프 300를 중심으로 상부에 위치된 메인 셀부 30내의 강유전체 메모리 셀(이하 "메인셀"이라 칭함) MC1이 데이터의 리드를 위해 선택되는 경우에는 하부에 위치된 기준 셀들 RC11 및 RC21의 동작에 의해 기준레벨이 비트라인 BLb1에 제공된다.

도 3의 장치는 이웃하는 비트라인들에 각각 접속된 센스앰프들 300, 310과, 비트라인에 접속되고 메인셀 위드라인 MWL의 언에이블에 응답하는 다수의 메인셀부 30, 31과 상기 비트라인에 접속되고 기준 셀 워드라인 RWL의 인에이블에 응답하는 다수의 기준셀부 20, 21 및 패스 게이트들 PG1, PG2, PG11, PG21으로 이루어진다. 여기서, 상기 다수의 기준셀부 20, 21과, 데이터 저장을 위한 메인셀을 복수로 가지는 다수의 메인셀부 30, 31과 비트라인을 프리차아지하고 등화하는 프리차아지 및 등화부 10은 비트라인들 BLa1 및 BLa2 간에 연결된 등화용 트랜지스터 Q1과, 프리차아지용 트랜지스터들 Q2. Q3으로 구성된다. 도 3에서, 기준셀부 20, 21 및 메인셀부 30, 31들내의 기준셀들과 메인셀들 각각은 서로 동일한 공정으로 제조된다. 예를 들면 기준셀 RC1 및 메인셀 MC1 내에 각기 존재하는 강유전체 캐패시터 2는 서로 동일한 분극량을 가지게 된다.

도 3에 도시된 메모리 장치의 리드 동작을 설명하는데 있어서, 센스앰프 300의 상부에 위치된 메인셀부 30내의 메인셀 MC1에 저장된 데이터를 리드하는 경우를예를들어 간략히 설명한다. 이 경우에 기준 셀들 RC1 및 RC2의 동작은 차단되고, 비트라인 BSb1에 센싱용 기준 레벨을 제공하기 위해 상기 센스앰프 300의 하부에 위치된 기준 셀들 RC11 및 RC21이 동작된다.

상기 기준셀들 RC11, RC21의 동작을 위해 기준셀 데이터단들 RFPRS*, RFPRS, RDIN*, 및 RDIN에는 각기 논리 레벨이 "하이", "로우", "하이" 및 "로우"로서 일정한 폭을 가지는 펄스 형태의 신호들로서 제공된다. 또한, 기준셀 플레이트 라인 RPL2에는 0볼트가 인가된다. 여기서 상기 논리 "하이"를 약 5볼트 정도의 레벨이라 하면, 로우는 0볼트로 된다. 따라서, 상기 기준셀부 21내의 패스 게이트 PG11는 약 5볼트 정도의 포지티브 전압을 출력하며, 패스 게이트 PG21은 0볼트의 전압을 출력한다. 이와 같은 동작에 의해 상기 기준 셀들 RC11 및 RC21들이 모두 도 2의 포인트 a에 대응되는 분극량을 가지는 경우에, 상기 기준 셀 RC11은 분극방향이 바뀌어 도 2의 커브를 따라 포인트 c까지 이동한다. 이때, 기준셀 RC21의 분극량은 변화 없이 포인트 a의 위치에 그대로 있게 된다.

이와 같은 상태에서, 기준셀 워드라인 RWL2의 인에이블되면, 기준셀 RC11의 억세스 트랜지스터 1의 소오스에 접속된 비트라인 BLb1에는 분극량의 변화에 기인한 전압이 예컨대 5볼트 정도로 나타나고 인접한 비트라인 BLb2에는 예컨대 0볼트의 전압이 나타난다. 이어서, 프리차아지 및 등화부 11내의 트랜지스터 Q1을 인에이블 시키는 등화신호 EQ가 "하이" 레벨로 인가되면, 상기 트랜지스터 Q1의 턴온 동작에 의해 상기 비트라인들 BLb1, BLb2는 모두 동일한 전위 레벨로 등화된다. 예컨대, 이 경우에 전위는 0볼트와 5볼트의 중간 값인 2.5볼트정도의 레벨로 될 것이다. 따라서, 비트라인 BLb1에는 약 2.5볼트의 센싱용 기준 레벨이 제공되어 센스 앰프 300의 기준레벨 입력단에 인가된다.

한편, 메인셀 MC1의 워드라인 MWL1 및 플레이트 라인 MPL1에 "하이"가 된다. 이때, 상기 메인 셀 MC1에 데이터 "1"이 저장된 경우라면, 상기 메인셀 MC1내의 강유전체 캐패시터 2의 분극방향이 바뀌고 그에 다른 전압이 프리차아지된 상부 비트라인 BLa1에 디벨롭된다. 이 경우에 약 5볼트 정도라고 하면, 상기 5볼트는 상기 센스앰프 300내의 데이터 입력단에 인가된다. 따라서, 상기 센스앰프 300은 비트라인 BLa1, BLb1의 전압을 비교하여 비트라인 BLa1의 전위를 증폭한다. 상기 증폭된 전압 레벨은 전송 트랜지스터 S1을 인에이블시키는 신호 Cdata가 논리 "하이"로 인가시에 데이터 라인 D/O1으로 나간다. 그럼에 의해, 데이터 "1"이 메인셀 MC1으로부터 리드된다.

그러나, 상기한 도 3의 장치는 데이터의 리드 동작을 위해 메인셀의 선택 및 구동과는 별도로, 다수의 기준 셀을 구동시켜야 하고, 기준셀 비트 라인을 등화시켜야 하며, 그에 따른 기준셀 입력 데이터를 외부에서 인가하여야 함을 알 수 있다. 그러므로, 리드 동작의 속도가 느린 문제점이 발생된다. 또한, 메모리 장치 내에 프리차아지 및 등화부를 다수로 설치하여야 하며, 기준셀마다 연결되며 피형 및 엔형 모오스 트랜지스터로 이루어진 패스 게이트를 구성하여야 하므로 반도체 장치의 구성이 복잡해지는 문제가 있다. 이 문제는 고집적화에 역행하여 칩의 사이즈 축소에 제한을 주는 요인으로서 작용한다. 더구나, 다수의 기준셀 입력 데이터를 외부에서 인가하여야 하므로 주변 회로의 로직이 별도로 필요해지는 문제가 있다.

따라서 본원 발명의 목적은 보다 고집적화에 매우 적합한 강유전체 메모리의 셀어에이 구조를 갖는 강유전체 반도체 램(RAM: Random Access Memory)의 구조 및 그 제조방법을 제공함에 있다.

본 발명의 다른 목적은 리드 동작의 속도를 높이면서 장치의 구성을 간단히 할 수 있는 강유전체 반도체 메모리 장치 및 그에 따른 기준셀의 제조 방법을 제공함에 있다.

본 발명의 또 다른 목적은, 오픈 비트라인 형태의 비트라인에 접속된 센스엠프를 중심으로 대칭적으로 하나씩 배치되고 상기 메모리 셀들의 외측에 위치되게 상기 비트라인에 연결되며 상기 메모리 셀내의 강유전체 캐피시터의 분극량의 절반에 대응되는 캐패시턴스를 포함하는 기준셀을 구비하여 보다 고집적된 메모리 셀을 가지는 강유전체 반도체 메모리의 구조 및 그 데이타 감지 방법을 제공함에 있다.

도 1은 강유전체 반도체 메모리의 전형적인 셀의 등가회로를 나타낸 도면.

도 2는 강유전체 물질에 관련한 통상적인 히스테리시스 루프 특성도.

도 3은 종래기술에 따른 강유전체 반도체 메모리의 코어(core)의 구조를 나타낸 도면.

도 4 및 도 5는 본 발명의 실시 예들에 따른 강유전체 반도체 메모리의 코어구조들을 나타낸 도면.

도 6 및 도 7은 기준셀용 캐패시터의 제조단면 구조를 각기 보인 도면.

도 8은 본 발명에 적용되는 센스앰프의 일 예도.

상기한 목적을 달성하기 위한, 본 발명은 강유전체 반도체 메모리 장치에 있어서, 오픈 비트라인 타입의 비트라인과 플레이트 라인들 간에 복수로 연결된 강유전체 메모리 셀과, 상기 센스엠프를 중심으로 대칭적으로 하나씩 배치되고 상기 메모리 셀들의 외부에 위치되게 상기 비트라인에 연결되며 상기 메모리 셀 내의 강유전체 캐패시터의 분극량의 절반에 대응되는 캐패시턴스를 가지는 캐패시터를 포함하는 기준셀을 구비하여 데이터 리드 모드에서 선택된 메모리 셀의 반대측에 있는 상기 기준셀에서 상기 센스엠프의 센싱을 위한 기준 레벨이 이진 데이터의 중간 레벨로서 제공함을 특징으로 한다.

상기 기준셀 내의 캐패시터는 강유전체 캐패시터로 만들어지거나 통상의 모오스 캐패시터로 만들어질 수 있다. 상기 기준셀을 강유전체 캐패시터로 만들 경우에, 강유전체 층과 상부 전극층에 개재되는 장벽층의 개구 사이즈가 기준레벨을 제공하기 위해 조절된다.

상기 본 발명에 의하면, 장치내에 프리차아지 및 등화부, 그리고 패스 게이트를 구성할 필요가 없어, 반도체 장치의 구성이 보다 콤팩트하게 되어 고집적화를 도모할 수 있다. 또한, 기준 셀에 대한 데이터 입력 및 등화 동작이 제거되어 동작의 속도를 높이는 효과가 있다.

본 발명의 타의 이점과 신규한 특징들은 이하에서 첨부된 도면들과 함께 상세히 설명될 때 보다 명백하게 나타날 것이다.

이하 본 발명의 바람직한 실시예를 첨부된 도면의 참조와 함께 상세히 설명한다.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일 부호를 가지도록 하였다. 또한 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다. 그러나 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만도 실시 될 수 있을 것이다. 또한 본 분야에 너무나 잘 알려진 모오스 트랜지스터의 세부동작 및 공지의 제조공정은 본 발명의 요지를 모호하지 않게 하기 위해 불필요하게 상세히 설명되지 않을 것이다.

도 4 및 도 5에는 본 발명의 실시예들에 따른 강유전체 반도체 메모리의 코어 장치도들이 도시된다.

먼저 도 4를 참조하면, 오픈 비트라인 타입의 비트라인에는 센스앰프들 300,310이 설치된다. 상기 센스앰프 300은 하나의 비트라인중 상부 비트라인 BLa1과 하부 비트라인 BLb1사이에 연결된다. 상기 센스앰프 300과 센스앰프 310의 내부 구성은 서로 동일하며 그 구체적인 구성의 일예는 도 8에 도시된 바와 같은 구성을 채용할 수 있다.

도 8은 본 발명에 적용되는 센스앰프의 일예의 상세도로서, 통상의 인버터 래치타입의 센싱 스킴을 달성하도록 크로스 커플된 피형 및 엔형 모오스 트랜지스터들 P1, N1과, 크로스 커플된 피형 및 엔형 모오스 트랜지스터 P2, N2로 구성된다. 여기서, 상기 크로스 커플된 피형 및 엔형 모오스 트랜지스터는 각기 하나의 인버터를 구성한다. 센싱 제어신호 SAPEN, SANEN은 각기 센싱 인이에블을 위한 외부 인가신호이다.

다시 도 4를 참조하면, 강유전체 메인셀 MC1 및 MC11은 상기 센스앰프 300을 중심으로 대칭적으로 배치되고 상기 비트라인 BLa1, BLb1과 플레이트 라인들 MPL1, MPL2간에 복수로 연결된다. 여기서, 메인셀부 200, 210을 구성하는 메인셀들 MC1,MC11,MC2 및 MC21은 각기 하나의 억세스 트랜지스터 1과 하나의 강유전체 캐패시터 2로 이루어지며, 서로 동일한 분극량을 가지도록 제조된다.

한편, 기준셀부 100, 110내에는 기준셀들 RC1,RC11,RC2 및 RC21이 상기 센스앰프 300, 310을 각기 중심으로 대칭적으로 하나씩 배치되고 상기 메인셀들 MC1,MC11,MC2,MC21의 외부에 위치되게 상기 비트라인 BLa1, BLb1, BLb1 및 BLb2에 연결된다. 여기서 상기 기준셀들 RC1,RC11,RC2 및 RC21내에 각기 존재하는 강유전체 캐패시터 3은 상기 메인셀들 MC1,MC11,MC2,MC21내의 강유전체 캐패시터 2의 분극량의 절반에 대응되는 분극량을 가지도록 제조된다. 이는 데이터 리드 모드, 예컨대, 선택된 메인셀 MC1의 반대측에 있는 상기 기준셀 RC11에서 상기 센스앰프 300의 센싱을 위한 기준 레벨이 이진 데이터의 중간 레벨로서 비트라인 BLb1에 제공되도록 하기 위함이다.

본 발명의 기술적 사상에 따라, 본 실시예에서는 기준셀 RCi(여기서 i는 1,11,2,21를 의미함) 내의 캐패시터의 캐패시턴스를 메인셀 MCi 내의 강유전체 캐패시터의 캐패시턴스와는 다르게 제조함으로써, 도 3에서 보여지는 프리차아지 및 등화부 10, 11, 그리고 패스 게이트 PG1, PG2, PG11, PG21가 제거되어진다. 또한, 이에 따라 기준 셀 RCi에 대한 데이터 입력 및 등화 동작이 불필요하게 되어 동작의 속도는 높아진다. 도 4의 기준셀들 RC1,RC11,RC2,RC21내에 각기 존재하는 강유전체 캐패시터 3은 메인셀 MCi의 강유전체 캐패시터 2의 제조와 유사하나 도 6에서 보여지는 바와 같이 장벽 막 35에 형성되는 개구의 사이즈 D가 상대적으로 작거나 크다.

즉, 메인셀 MCi내의 강유전체 캐패시터 2나 기준셀의 강유전체 캐패시터 3의 제조방법은 동일하나, 상기 개구의 사이즈만이 다른 것이다. 서로 다른 개구의 사이즈에 D의해 강유전체 층 33과 상부 전극층 37의 콘택 면적은 서로 다르게 되고 이에 따라 분극량은 서로 다르게 된다. 따라서, 상기 개구를 형성하는 포토 마스크 공정에서, 상기 캐패시터 3은 상기 강유전체 캐패시터 2의 분극량의 절반에 대응되는 분극량을 가지도록 개구의 사이즈 D가 축소되거나 증가된다.

개구의 사이즈가 축소된 것을 보여주는 도 6에서, 기판 13상의 하부 전극층 30이 약 3200Å두께의 백금으로 형성되는 경우에 강유전체층 33은 약 3.48mum의 길이와 약 2800Å의 두께를 가지는 PZT로 형성될 수 있다. 장벽층 35는 상기 강유전체 층 33의 보호 및 장벽의 역할을 하는 유전막이며 분극량의 조절을 위해 개구로서 콘택 홀을 상기 강유전체 층 33의 상부의 일부에 가진다. 백금으로 이루어진 상부전극층 37은 약 3.08mum의 길이와 약 2100Å의 두께를 가지도록 제조된다. 상기 개구의 사이즈를 축소하는 경우에 상기 기준셀 RCi 내의 캐패시터 3이 상기 메인셀 MCi 내의 강유전체 캐패시터 2의 분극량의 절반에 대응되는 분극량을 가지기 위해서는 기준셀 저장 데이터 "1"을 "0"으로 반전시키거나 저장 데이터 "0"을 "1"로 반전시키기 위한 데이터가 도 4의 기준 입력단들 RDIN1, RDIN2를 통해 인가되어야 한다. 이 경우에 기준 셀 RCi의 반전 분극량은 메인셀 MCi의 강유전체 캐패시터 2의 반전 분극량의 절반이 되는 것이다. 즉, 기준셀 RCi의 반전 분극량은 상기 개구의 사이즈를 축소함에 의해 약 2.5볼트 정도의 값으로 설정된다.

한편, 상기 개구의 사이즈를 캐패시터 2의 사이즈보다 확대하는 경우에 상기 캐패시터 3이 상기 강유전체 캐패시터 2의 분극량의 절반에 대응되는 분극량을 가지기 위해서는 기준셀 저장 데이터 "1"을 "1"로 하거나 저장 데이터 "0"을 "0"으로하기 위한 데이터가 도 4의 기준 입력단들 RDIN1, 2를 통해 인가된다. 즉, 이 경우에는 도 2의 포인트 d에서 포인트 c까지 갔다가 다시 포인트 d로 돌아오는 커브에서 발생되는 분극량만을 이용하여 2.5볼트를 만드는 것이다.

도 5는 도 4의 구성과 유사하나, 기준셀내의 캐패시터를 강유전체로 형성하지 아니하고 통상의 모오스 트랜지스터 N1과 통상의 캐패시터를 일체로 구성한 것이 다를 뿐이다. 도 5내의 기준 셀 RCi은 상기한 도 6의 캐패시터와 마찬가지로 상기 메인셀 MCi내의 강유전체 캐패시터 2의 분극량의 절반에 대응되는 캐패시턴스 값을 가지도록 도 7에 도시된 게이트 산화막 6의 사이즈 및 두께를 적절히 조정하여 제조된다. 이 경우에는 다만 동작시에 게이트 7와 소오스 4 및 드레인 5에는 직류 바이어스가 일정 시간 동안 걸려지게 하여야 한다. 도 7의 모오스 트랜지스터는 통상의 모오스 트랜지스터 제조공정과 거의 동일한 공정으로 제조되며, 게이트 산화막 6의 사이즈 및 두께가 적절히 조정된다.

도 4를 참조하여 동작의 일실시예에 따른 동작을 설명한다.

도 4와 같이 구성된 반도체 메모리 장치가 리드 동작 모드이며, 센스앰프 300의 상부에 위치된 메인셀부 200내의 메인셀 MC1에 저장된 데이터를 리드하는 경우라고 가정한다. 이때 상기 기준셀 RCi내 강유전체 캐피시터 3들의 장벽층 33의 개구 사이즈를 축소하여 제조한 상태임에 유의하여야 한다.

상기와 같은 리드 동작의 경우에, 센스엠프 300의 상부에 위치된 기준셀들 RC1 및 RC2의 동작은 차단되고, 비트라인 BLb1에 센싱용 기준 레벨을 제공하기 위해 상기 센스엠프 300의 하부에 위치된 기준셀 RC11만이 동작된다. 이에 따라, 기준셀부 110내의 기준셀 신호 RDIN2를 하이로써 인가한다. 이와 같은 상태에서 기준셀 워드라인 RWL2의 인에이블되면 상기 기준셀 RC11내의 트랜지스터 1이 "턴온"되므로서, 비트라인 BLb1에는 상기 기준셀 RC11내의 강유전체 캐패시터 3의 반전분극량의 변화에 기인한 전압이 예컨대 2.5볼트 정도의 전압이 그대로 나타난다.

즉, 이 경우에 상기 캐패시터 3의 분극량은 메인셀 MC1내의 강유전체 캐패시터 2의 절반이므로, 메인셀의 데이터 논리 상태 즉, 0볼트와 5볼트의 중간 값인 2.5볼트정도의 레벨이 등화 동작 없이 그대로 제공되는 것이다. 따라서, 비트라인 BLb1에는 약 2.5볼트의 센싱용 기준 레벨이 제공되어 센스앰프 300의 기준레벨 입력단에 인가된다.

한편, 메인셀 MC1의 워드라인 MWL1 및 플레이트 라인 MPL1에 하이가 인가된다. 따라서, 상기 메인셀 MC1내의 강유전체 캐패시터 2에 데이터 "1"이 저장된 경우라면 분극 방향이 바뀌고 그에 다른 전압이 프리차아지된 상부 비트라인 BLa1에 디벨롭된다. 이 경우에 약 5볼트 정도라고 하면, 상기 5볼트는 상기 센스앰프 300내의 데이터 입력단에 인가된다. 따라서, 상기 센스앰프 300은 상기 두 입력단의 전압을 비교하여 비트라인 BLa1의 전위를 증폭한다. 즉, 상기 센스앰프 300은 도 8과 같은 구성을 가짐에 의해 기준셀 RC11으로부터 출력되는 기준 레벨의 전위와 상기 메인셀 MC1으로부터 감지레벨로서 제공되는 전위를 서로 비교하고 그 전위차를 더 크게 증폭하는 역할을 한다. 상기 증폭된 전압 레벨은 전송 트랜지스터 S1을 인에이블시키는 신호 Cdta가 논리 "하이"로 인가시에 턴온되는 트랜지스터 S1를 통해 데이터 라인 D/O1으로 나간다. 그럼에 의해, 데이터 "1"이 메인셀 MC1으로부터 빠르게 리드된다. 상기한 데이터 센싱의 동작은 일예에 불과하며 또 다른 방법으로 구현 가능함은 물론이다.

상술한 바와 같은 본 발명에 따르면, 강유전체 메모리 장치내에 프리차아지 및 등화부를 다수로 설치할 필요가 없고, 패스 게이트를 구성할 필요가 없어 반도체 장치의 구성을 간단히 하는 효과가 있다. 따라서, 보다 콤팩트한 구성이 얻어져 고집적화를 도모할 수 있다. 또한, 기준셀에 대한 데이터 입력 및 등화 동작이 제거되어 동작의 속도를 높이는 효과가 있다.

Claims (3)

1. 강유전체 반도체 메모리 장치에 있어서:

   오픈 비트라인 타입의 비트라인에 설치된 센스앰프와,

   상기 센스앰프를 중심으로 대칭적으로 배치되고 상기 비트라인과 플레이트 라인들간에 복수로 연결된 강유전체 메인셀들과,

   상기 센스앰프를 중심으로 대칭적으로 하나씩 배치되고 상기 강유전체 메인셀들의 외부에 위치되게 상기 비트라인과 기준 플레이트라인들간에 연결되며 상기 강유전체 메인셀내의 강유전체 캐패시터의 분극량의 절반에 대응되는 캐패시턴스를 가지는 강유전체 캐패시터를 포함하는 기준셀들을 구비하여, 데이터 리드모드에서 선택된 강유전체 메인셀의 반대측에 있는 상기 기준셀에서 상기 센스앰프의 센싱을 위한 기준레벨이 이진 데이터의 중간 레벨로서 제공됨을 특징으로 하는 강유전체 반도체 메모리용 셀 어레이 구조.
2. 제1항에 있어서, 상기 기준셀내의 강유전체 캐패시터의 강유전체층과 상부전극과의 접촉 크기는 상기 강유전체 메인셀내의 강유전체 캐패시터의 접촉 크기에 비해 작게 설정됨을 특징으로 하는 강유전체 반도체 메모리용 설 어레이 구조.
3. 오픈 비트라인 타입의 비트라인에 설치된 센스앰프와, 상기 센스앰프를 중심으로 대칭적으로 배치되고 상기 비트라인과 플레이트 라인들간에 복수로 연결된강유전체 메인셀들과, 상기 센스엠프를 중심으로 대칭적으로 하나씩 배치되고 상기 강유전체 메인셀들의 외부에 위치되게 상기 비트라인과 기준 플레이트라인들간에 연결되며 상기 강유전체 메인셀내의 강유전체 캐패시터의 분극량의 절반에 대응하는 캐패시턴스를 가지는 강유전체 캐패시터를 포함하는 기준셀들을 구비한 강유전체 랜덤억세스 메모리에서의 데이타 센싱 방법에 있어서,

   상기 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터의 논리상태에 따른 전위를 오픈 비트라인 구조의 비트라인에 연결된 센스앰프의 감지레벨로 제공하는 단계와,

   상기 선택된 메모리 셀의 반대측에 있는 기준셀에서 상기 센스앰프의 센싱을 위한 기준레벨이 이진 데이터의 중간 전위레벨로서 등화 동작 없이 제공되게 하는 단계와,

   상기 기준 레벨의 전위와 상기 감지레벨로 제공되는 전위를 서로 비교하고 그 전위차를 더 크게 증폭하는 단계를 가짐을 특징으로 하는 방법.

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