KR100263259B1

KR100263259B1 - 전원을 켤 때 및 간헐적으로 리프레시될 때 복원된 데이타 비트들을 저장하기 위한 비휘발성 강유전체 메모리 소자

Info

Publication number: KR100263259B1
Application number: KR1019970024044A
Authority: KR
Inventors: 유우코 가토
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시키가이샤
Priority date: 1996-06-06
Filing date: 1997-06-07
Publication date: 2000-09-01
Also published as: KR980004953A; US5912835A; JP2982692B2; JPH09326200A; EP0811982A2; EP0811982A3

Abstract

비휘발성 강유전체(ferroelectric) 메모리 셀은, 데이타 비트의 논리 레벨들중의 하나를 나타내는 방향으로 편극된 강유전체 커패시터(10), 및 비트 라인(BL)과 그라운드 라인(GL) 사이에 연결되고 상기 강유전체 커패시터의 전극들 중의 하나에 연결된 게이트 전극(11a)을 갖는 필드 효과 트랜지스터(GL)를 포함하고, 상기 높은 레벨과 강유전체 커패시터 내의 편극은 게이트 전극에서 이동성 전하를 유도함으로써, 높은 레벨과 낮은 레벨 사이의 필드 효과 트랜지스터의 임계치를 변경시키며; 이동성 전하가 게이트 전극으로부터 바람직하지 않게 누설될 때, 데이타 복원 회로는 편극이 한 방향으로 향하는지 다른 방향으로 향하는지를 점검하고, 구동회로는 그 안에 저장된 데이타 비트의 신뢰도를 증강시키도록 이동성 전하를 만든다.

Description

전원을 켤 때 및 간헐적으로 리프레시될 때 복원된 데이터 비트들을 저장하기 위한 비휘발성 강유전체 메모리 소자

본 발명은 비휘발성(non-volatile) 강유전체(ferroelectric) 메모리 소자에 관한 것으로서, 더욱 특히, 전원을 켤 때 및 간헐적으로 리프레시될(refreshed) 때 복원된 데이타 비트들을 저장하기 위한 비휘발성 강유전체 메모리 소자, 및 그러한 비휘발성 강유전체 메모리 소자를 제어하는 방법에 관한 것이다.

비휘발성 강유전체 메모리 셀은 MOS(금속 산화물 반도체) 필드 효과 트랜지스터의 게이트 전극에 결합된 강유전성 물질/도체/상유전(paraelectric) 구조로서 제안되었고, 잔류자기의 형태로 데이타 정보의 비트를 저장한다.

먼저, 게이트 전극에 결합된 강유전성 물질/도체/상유전성 구조를 갖는 일례에 대해서 설명하고자 한다. 제1도는 심사되지 않은 일본 특허 공보 제51-108582호에 기재된 선행기술의 비휘발성 메모리 소자의 단면 구조를 설명한다. 제6도에 도시된 선행기술의 예에서, 도체는 낮은 저항 폴리실리콘층(1a)에 의해 만들어지고, p-타입 실리콘 기판(1b)은 실리콘 산화물층(1c), 폴리실리콘층(1a), 비스무트 티타네이트(bismuth titanate)의 강유전층(1d) 및 필드 효과 트랜지스터(2)의 게이트 전극(2a)으로 스택형으로 적층된다. 폴리실리콘층(1a)의 양쪽 위의 실리콘기판(1b)의 표면 부분에, n-타입 소스 영역(2b)과 n-타입 드레인 영역(2c)이 형성되고, 소스 전극(2d)과 드레인 전극(2e)이 그와 접촉하고 있다. 또한, 실리콘 기판(1b)의 반대표면 상에 오옴 전극(2f)이 형성되어 있다.

제2도는 심사되지 않은 일본 특허 공보 제 평성 5-145077 호에 기재된 선행 기술의 비휘발성 강유전성 메모리 셀의 단면 구조를 설명한다. 선행기술의 예에서, 백금은 도체용으로 사용되고, p-타입 실리콘 웰(3a)은 SrTiO 의 강유전층 (3b), 백금층(3c), PbTiO₃의 강유전층 및 백금 게이트층(3e)으로 적층되어있다. 강유전층(3b)의 양쪽 위의 p-타입 실리콘 웰(3a)의 표면 부분에서, n-타입 소스 영역(3f) 과 n-타입 드레인 영역(3g)이 형성되고, 그 사이의 표면에 채널 (3h)이 할당된다.

제1도의 제2도에 도시된 메모리 셀에 한 비트의 데이타 정보가 기입되는 것은 다음과 같다. 기판(1b) 또는 웰(3a)에 적합한 포텐셜이 가해지고, 그에 대한 게이트 전극이 양으로(positively) 또는 음으로(negatively) 바이어스 되어있다(biased). 다음에, 강자성층(1d 또는 3d)이 강자성층(1d 또는 3d) 내의 전기장에 의해서 편극되어 있다. 그 편극을 보상할 수 있도록 편극의 크기에 따라서, 도전층, 즉 폴리실리콘층(1c) 또는 백금층(3c)의 표면에 양 또는 음의 전하가 축적되고, 따라서, 반대 극성을 갖는 전하가 도체층의 반대표면에 축적된다. 이것은 실리콘 기판의 채널 영역에 전자 또는 홀이 생기게 한다. 게이트 포텐셜이 제거되더라도, 생긴 전하는 강유전층의 잔류자기 때문에 거기에 남아 있다. 따라서, 그러한 구조는 비휘발성 메모리 셀로서 역할을 한다.

데이타의 비트를 판독해낼 때, 적합한 포텐셜이 드레인 영역(2c/3g)에 적용되고, 드레인 전류의 양에 기초해서 저장된 비트를 결정한다. 게이트 전극(2a/3e)은 기판(1b/3a)의 바이어스 포텐셜과 같거나 다른 특정 포텐셜로 바이어스된다.

제3도는 심사되지 않은 일본 특허 공보 평성5-135570호에 기재된 선행기술의 메모리 셀의 단면 구조를 설명하는 것이며, 강유전성 물질과 도전성 물질의 다층구조가 게이트 구조로서 역할을 한다. 이 예에서, 기판(4a)은 갈륨 비소화물로 형성되고, 진하게 도핑된 n-형 소스 영역(4b)과 강하게 도핑된 n-형 드레인 영역(4c)은 갈륨 비소화물 기판(4a)의 표면 부분에서 서로로부터 멀리 떨어져 있다. 약하게 도핑된 채널 영역(4d)은 진하게 도핑된 n-형 소스 영역(4b)과 강하게 도핑된 n-형 드레인 영역(4c) 사이에 형성되고, 백금 도전층(4e), 강유전층(4f) 및 게이트 전극(4g)으로 적층되어 있다. 약하게 도핑된 채널 영역(4d)과 백금 도전층(4e) 사이에서 쇼트키 장벽이 일어나고, 약하게 도핑된 채널 영역(4d)으로부터 백금 도전층(4e)을 전기적으로 분리한다.

선행 기술의 비휘발성 메모리 셀은 위에 기재된 선행기술의 메모리 셀의 것과 유사한 기입 동작을 통해서 데이타 비트를 저장하고, 그 데이타 비트는 선행 기술의 선행기술의 메모리 셀의 것과 유사한 판독 동작을 통해서 그로부터 판독된다.

제4도는 심사되지 않은 일본 특허 공보 제5-136378호에 기재된 선행기술의 비휘발성 메모리 소자의 단면 구조를 설명한다. 두 개의 메모리 셀 블록이 제4도에 도시되어 있지만 비트 라인(BL1)과 연관된 메모리 셀 블록에 설명의 초점이 맞춰진다. 비트 라인(BL2)과 연관된 다른 메모리 셀 블록은 비트 라인(BL1)과 연관된 메모리 셀과 같은 회로 구성을 갖는다.

강유전체 커패시터(FC1, FC2, .... FC6, FC7 및 FC8)는 필드 효과 트랜지스터(Tr1, Tr2,....Tr6, Tr7 및 Tr8)의 게이트 전극과 워드 라인(WLO, WL1, WL2, ...., WL6, WL7, 및 WL8)의 게이트 전극 사이에 각각 연결되고, 선택 트랜지스터(STr)와 필드 효과 트랜지스터(Tr1 내지 Tr8)은 일정한 포텐셜의 소스와 비트라인 (BL1) 사이에 직렬로 연결된다. 강유전체 커패시터(FC1, ..., FC8)와, 필드 효과 트랜지스터(Tr1,...,Tr8)의 각각은 비휘발성 메모리 셀(MC1, MC2, ..., MC6, MC7 및 MC8)중에서 조합된 것으로 형성하다. 필드 효과 트랜지스터(Tr1 내지 Tr8)는 각각 워드 라인(WL1' 내지 WL8')에 더 연결된다.

데이터 비트가 메모리 셀(MC1)에 기입된다고 가정하면, 포지티브 포텐셜이 비트 라인(BL1)에 적용되고, BL2와 같은 다른 비트 라인들은 접지된다. 워드 라인(WL1)은 접지되고, 워드 라인(WL1')은 개방되도록 변경된다. 다른 워드 라인(WL2 내지 WL8 및 WL2' 내지 WL8')는 포지티브 포텐셜 레벨로 바이어스된다. 포지티브 포텐셜 레벨은 비트 라인(BL1)에 적용된다.

필드 효과 트랜지스터(Tr2 내지 Tr8)가 켜지고, 비트 라인(BL1) 상의 포지티브 포텐셜 레벨은, 필드 효과 트랜지스터(Tr2 내지 Tr8) 를 통해서 메모리 셀(MC1)의 필드 효과 트랜지스터(Tr1)로 전파된다. 다음에, 강유전체 커패시터(FC1)는 편극되고, 데이터 비트는 메모리 셀(MC1)로 기입된다.

데이터 비트가 메모리 셀(MC1)로부터 판독되면, 비트라인(BL1)은 센스 증폭기(도시되지 않음)에 연결된다. 센스 증폭기는 다른 비트 라인(BL2)으로부터 전기적으로 분리된다. 워드 라인(WL1)은 그라운드(ground)되고 워드 라인(WL4')은 개방 상태로 변화된다. 다른 워드 라인은 포지티브 포텐셜 레벨로 바이어스된다. 필드 효과 트랜지스터(Tr2 내지 Tr8)는 켜지고, 필드 효과 트랜지스터(Tr1)는 강유 전체 커패시터(FC1)의 잔류자기에 따라서 도전성 채널을 결정한다. 필드 효과 트랜지스터(Tr1)가 도전성 채널을 생성하면, 도체 채널을 통해서 일정한 포텐셜 소스로 전류가 흐르고, 센스 증폭기는 그 전류를 검출한다. 한편, 필드 효과 트랜지스터(Tr1)는 도전성 채널을 생성하지 않으면, 전류는 일정한 포텐셜 소스로 흐르지 않고, 센스 증폭기는 전류의 양에 따라서 메모리 셀(MC1)에 저장된 데이터 비트의 논리 레벨을 결정한다.

선행기술의 메모리 셀은 데이터 비트가 손실되기 쉬운 문제를 안고 있다. 상세하게 설명하면, 도전층(1, 3c 또는 4e)이 다른 전기 회로로부터 전기적으로 분리되면, 선행기술의 메모리 셀은 오랫동안 데이터 비트를 유지한다. 그러나, 도전층(1a, 3c 또는 4e)은 선택적으로 워드 라인(WL1' 내지 WL8')을 구동시키도록 워드라인(도시되지 않음)에 연결된다. 워드 라인(WL1' 내지 WL8')은 포지티브 포텐셜 레벨에 선택적으로 바이어스되고, 포지티브 포텐셜 레벨은 방전된다. 유도된 전하는 손실되기 쉽다. 그 이유는 편극된 강유전층(1d, 3d 또는 4f)이 그 사이의 인터 페이스에서 유도된 단 한 종류의 전하만을 끌어당기기 때문이다. 이것은 다른 종류의 전하는 자유롭고, 그 전하는 워드 라인 구동기의 구동 트랜지스터의 p-n 접합을 통해서 전하가 누설된다는 것을 의미한다. p-n 접합은 반대로 바이어스되더라도, 반대로 바이어스된 p-n 접합은 구동 트랜지스터의 소스/드레인 영역에서 누설되는 것을 완전히 방지할 수 없다. 또한, 선행기술의 비휘발성 강유전성 메모리 디바이스의 전원이 꺼지면, 바대 바이어스는 구동 트랜지스터의 p-n 접합으로부터 제거되고, 다른 종류의 전하는 p-n 접합을 쉽게 초과한다.

강유전층(1d, 3d 또는 4f)은 채널 영역에 직접 영향을 주지 않는다. 강유전층(1d, 3d 또는 4f)이 편극되면, 두 종류의 전하가 도전층(1a, 3c 또는 4e)의 양쪽에 유도된다. 두 종류의 전하 중의 하나는 채널 영역에서 전하를 유도하고, 채널 컨덕턴스를 변화시킨다. 이것은 강유전층(1d, 3d 또는 4f)이 편극된 상태를 유지하더라도, 선행 기술의 강유전성 메모리 셀은 데이터 비트를 손실하지 않는다.

따라서, 본 발명의 중요한 목적은 데이터 비트의 손실로부터 비휘발성 메모리 셀을 회복하는 비휘발성 메모리 셀을 제공하는 것이다.

본 발명의 또다른 중요한 목적은 비휘발성 메모리 셀을 제어 하는 방법을 제공하는 것이다.

이러한 목적을 수행하기 위해서, 본 발명은, 비휘발성 메모리 셀에 데이터 비트를 복원하고, 오퍼레이션 중에 데이터 비트를 주기적으로 리프레시 시키는 것을 제안한다.

제1도는 심사되지 않은 일본 특허 공보 제51-108582호에 기재된 선행기술의 비휘발성 메모리 소자의 구조를 설명하는 단면도이다.

제2도는 심사되지 않은 일본 특허 공보 제5-145077호에 기재된 선행기술의 비휘발성 강유전성(ferroelectric) 메모리 셀의 구조를 설명하는 단면도이다.

제3도는 심사되지 않은 일본 특허 공보 평성5-135570호에 기재된 선행기술의 메모리 셀의 구조를 설명하는 단면도이다.

제4도는 심사되지 않은 일본 특허 공보 제5-136378호에 기재된 선행기술의 비휘발성 메모리 소자의 구조를 설명하는 단면도이다.

제5도는 본 발명에 따른 비휘발성 강유전체 메모리 셀의 회로 구성을 설명하는 회로도이다.

제6도는 비휘발성 강유전체 메모리 셀에 포함된 스위칭 트랜지스터의 구조를 설명하는 단면도이다.

제7도는 본 발명에 따른 비휘발성 강유전체 메모리 셀의 배치를 설명하는 블록도이다.

제8도는 비휘발성 강유전체 메모리 셀에 포함된 메모리 셀 어레이의 일부를 설명하는 회로도이다.

제9도는 또다른 비휘발성 강유전체 메모리 셀에 포함된 메모리 셀 어레이의 일부를 설명하는 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

M11 내지 M22 : 메모리 셀 10a : 강유전층

11 : 필드 효과 트랜지스터 22a : 메모리 셀 어레이

22b : 구동회로 22c : 판독 데이터 판별회로

22d : 데이터 입출력 회로 22e : 데이터 복원 회로

22f : 저장된 데이터 판별회로 22g : 리프레시 회로

본 발명에 따라, 다수개의 어드레스가능한 메모리 셀이, 각각, 제1 및 제2 전극 사이에 샌드위치되고(sandwiched), 데이터 비트들 중의 하나의 제1논리 레벨을 나타내는 제1방향과, 데이터 비트들 중의 하나의 제2 논리 레벨을 나타내는 제2 방향으로 편극된 강유전층을 갖는 커패시터, 및 일정한 포텐셜 라인에 그의 끝에서 연결된 채널 영역과, 편극의 존재하에 그 안에서 생긴 이동성 전하로 인한 편극의 방향에 따라 제1 레벨과 제2 레벨 사이에 임계치를 변경시키는 제2 전극에 연결된 게이트 전극을 갖는 필드 효과 트랜지스터를 포함하는, 그 안에 데이터 비트를 저장하기 위한 다수개의 어드레스가능한 메모리 셀; 상기 다수개의 어드레스가능한 메모리 셀들의 커패시터의 제1 전극에 선택적으로 연결된 다수개의 워드 라인; 상기 다수개의 어드레스가능한 메모리 셀들의 필드 효과 트랜지스터의 채널의 다른 한 쪽 끝에 선택적으로 연결할 수 있는 다수개의 비트 라인; 상기 다수개의 어드레스가능한 메모리 셀들의 필드 효과 트랜지스터의 게이트 전극에 선택적으로 연결할 수 있는 다수개의 바이어스 라인; 및 다수개의 워드 라인을 선택적으로 바이어스하는 구동 회로를 포함하는 비휘발성 강유전체 메모리 소자로서, 상기 다수개의 비트 라인과 다수개의 바이어스 라인은 다수개의 어드레스가능한 메모리 셀에 상기 데이터 비트를 선택적으로 기입하고, 상기 데이터 비트를 선택적으로 판독하는 비휘발성 강유전체 메모리 소자로서, 상기 다수개의 어드레스가능한 메모리 셀의 각각은 제어 노드, 상기 다수개의 바이어스 라인 중의 하나에 연관되어 연결된 제1 노드 및 상기 게이트 전극에 연결된 제2 노드를 갖는 스위칭 소자를 더 포함하고, 상기 비휘발성 강유전체 메모리 소자는, 상기 다수개의 어드레스가능한 메모리 셀의 스위칭 소자의 제어 노드와 구동 회로 사이에 선택적으로 연결된 다수개의 제어 라인; 및 상기 강유전층이 상기 제1 방향으로 편극되었는지 또는 상기 제2 방향으로 편극되었는지를 알기 위해 다수개의 어드레스 가능한 메모리 셀의 강유전층의 편극을 점검하고, 상기 구동 회로가 상기 이동성 전하의 손실에 대해 상기 필드 효과 트랜지스터의 게이트 전극을 보상하도록 하는 전하 보상 수단을 더 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자가 제공된다.

본 발명의 또다른 양태에 따라, 비트 라인과 일정한 포텐셜 라인 사이의 도전성 채널과 저항 채널 중의 하나를 제공하기 위한 필드 효과 트랜지스터를 갖는 메모리 셀, 필드 효과 트랜지스터의 게이트 전극과 워드 라인 사이에 연결되고, 데이터 비트의 논리 레벨을 나타내는 특정 방향으로 편극된 강유전층을 갖는 커패시터, 및 상기 필드 효과 트랜지스터의 게이트 전극에 바이어스 라인을 연결하도록 제어 라인에 의해 게이트된 스위칭 트랜지스터를 적어도 하나 포함하는 비휘발성 강유전체 메모리 소자를 제어하는 방법에 있어서, a) 필드 효과 트랜지스터의 게이트 전극을, 편극의 방향을 변경시키지 않고 상기 바이어스 라인을 통해서 제1 포텐셜 레벨로 바이어스시키는 단계; b) 미리 결정된 방향으로 편극된 상기 강유전층이 상기 데이터 비트의 논리 레벨을 나타내는 특정 방향을 결정하기 위한 게이트 전극에서 이동성 전하를 유도하는지 아닌지를 알기 위해서, 상기 워드 라인을, 미리결정된 방향으로 상기 편극을 배향할만큼 충분히 큰 제2 포텐셜 레벨로 변경시키는 단계; 및 c) 상기 강유전층과 게이트 전극의 편극을, 특정 방향으로의 편극 하에 기대되는 제3 포텐셜 레벨과 특정 방향으로 변경시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법이 제공된다.

본 발명의 또다른 양태에 따라, 이동성 전하의 존재 하에, 비트 라인과 일정한 포텐셜 라인 사이의 도전성 채널과 저항 채널 중의 하나를 제공하기 위한 필드효과 트랜지스터를 갖는 메모리 셀, 필드 효과 트랜지스터의 게이트 전극과 워드 라인 사이에 연결되고, 상기 게이트 전극 내의 이동성 전하를 유도하기 위한 데이터 비트의 논리 레벨을 나타내는 특정 방향으로 편극된 강유전층을 갖는 커패시터, 및 상기 필드 효과 트랜지스터의 게이트 전극에 바이어스 라인을 연결하도록 제어 라인에 의해 게이트된 스위칭 트랜지스터를 적어도 하나 포함하는 비휘발성 강유전체 메모리 소자를 제어하는 방법으로서, a) 특정 시간이 경과되었는지 아닌지를 알기 위해 클록을 점검하는 단계; b) 상기 특정 시간이 경과된 경우 상기 데이터 비트의 논리 레벨을 결정하도록 적어도 하나의 메모리 셀로부터 데이터 비트를 판독하는 단계; 및 c) 상기 게이트 전극에 상기 이동성 전하를 보충하는 단계를 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법이 제공된다.

첨부된 도면을 참고해서 취해진 다음 설명으로부터 본 발명에 따른 비휘발성 강유전체 메모리 소자와 그의 제어 방법의 특징과 이점이 명료해질 것이다.

[바람직한 실시예의 상세한 설명]

[제1 실시예]

제5도는 본 발명을 이용한 비휘발성 강유전체 메모리 셀의 주요부분을 설명한다. 비휘발성 강유전체 메모리 셀은 강유전체 커패시터(10), 필드효과 트랜지스터(11) 및 스위칭 소자(12)를 포함한다. 스위칭 트랜지스터가 메모리 셀 어레이로부터 메모리 셀을 선택하기 위한 메모리 셀 내에 내장되었지만, 제5도에 스위칭 트랜지스터가 도시되어 있지 않다.

강유전체 커패시터(10)는 강유전층(10a)과, 강유전층(10a)의 양 표면에 부착된 두 개의 전극(10b/10c)을 갖는다. 전극(10b)은 워드 라인(WL)에 연결되어 있고 다른 전극(10c)은 필드 효과 트랜지스터(11)의 게이트 전극(11a)에 연결된다.

필드 효과 트랜지스터(11)는 반도체 기판 또는 그 반도체 기판 내에 한정된 웰 위에 제조되고, 소스 노드(11b)와 드레인 노드(11c)를 갖는다. 소스 노드(11b)는 일정한 포텐셜 소스(GL)에 연결되고, 드레인 노드(11c)는 비트라인(BL)에 연결된다. 반도체 기판 또는 웰은 바이어스 라인(SL)를 통해서 바이어스된다. 도전층은 강유전체 커패시터(10)와 필드 효과 트랜지스터 사이에 공유되어 전극(10c)과 게이트 전극(11a)으로서 역할을 하도록 한다. 상기 언급된 스위칭 트랜지스터는 비트 라인(BL)과 필드효과 트랜지스터(11) 사이에 연결된다.

스위칭 소자(12)는 제6도에 도시된 필드효과 트랜지스터에 의해 만들어지고, 필드 효과 트랜지스터는 또한 다음 설명에서 참조 번호 12로 나타낸다. 필드 효과 트랜지스터(12)는 반도체 기판 또는 기타 웰(13a) 위에 제조되고, 필드 산화물층(13b)에 의해서 필드 효과 트랜지스터(11)로부터 전기적으로 분리된다. 필드 효과 트랜지스터(12)는 제어 라인(CL)에 의해 게이트되어, 바이어스 라인(DL)과 노드(12b) 사이의 도전성 채널을 제공하도록 한다. 바이어스 라인(DL)은 소스와 드레인 영역(12a/12b)중의 하나에 연결되고, 노드(12b)는 소스와 드레인 영역(12a/12b)의 다른 것에 연결된다. 게이트 전극(12c)은 소스 영역(12a)과 드레인 영역(12b) 사이의 채널 영역 상에 게이트 절연층(12d) 상에 형성되고, 제어 라인(CL)에 연결된다.

비휘발성 강유전체 메모리 셀은 선행기술의 강유전성 메모리 셀과 유사한 데이터 비트를 저장한다. 비휘발성 강유전체 메모리 셀에 데이터 비트를 기입하기 위해서, 강유전층(10a)은 편극되고, 편극된 강유전층(10a)은 전극(10c)의 표면 부분 내의 반대 극성으로 전하를 유도한다. 유도된 전하는 편극된 강유전층(10a)으로 끌려간다. 이동성 전하는 전극(10c)의 반대 표면 부분에 유도되고, 필드 효과 트랜지스터(11)의 채널 영역에 전기적인 영향을 미친다. 이동성 전하는 전기적 유도를 통해서 채널 컨덕턴스를 변화시키고, 따라서, 필드효과 트랜지스터의 임계치를 변화시킨다. 편극된 강유전층(10a)은 채널 영역의 채널 도전성 타입에 반대되는 전하를 유도하고, 유도된 전하는 낮은 레벨로부터 높은 레벨로 임계치를 변경시킨다. 따라서, 메모리 셀(11)은 필드 효과 트랜지스터(11)의 임계치의 형태로 데이터 비트를 저장한다.

제5도에 도시된 메모리 셀을 사용하면, 비휘발성 강유전체 메모리 소자가 제7도에 도시된 바와 같이 반도체 기판(21)상에 제조된다.

비휘발성 강유전체 메모리 소자는 메모리 셀 어레이(22a)를 포함하고, 제5도에 도시된 다수개의 메모리 셀은 행렬로 배열된다. 메모리 셀 어레이(22a)는 구동회로(22b), 판독 데이터 판별 회로(22c), 데이터 입출력 회로(22d), 데이터 복원 회로(22e), 저장된 데이터 판별회로(22f) 및 리프레시 회로(22g)를 사용하여 실행되며, 이들 회로(22b 내지 22g)는 다음과 같이 행동한다.

구기 회로(22b)는 워드 라인(WL), 제어라인(CL), 바이어스 라인(DL/SL), 비트 라인(BL) 및 각 메모리 셀을 위한 일정한 포텐셜 소스(GL)에 연결되고, 이 라인들을 적절한 포텐셜 레벨로 바이어스 시킨다.

판독 데이터 판별 회로(22c)는 판독 동작에서 사용된다. 위에 설명한 바와 같이, 필드 효과 트랜지스터(11)는 채널 컨덕턴스의 형태로 데이터 비트를 저장하고, 메모리 셀은 채널 컨덕턴스에 따라 필드 효과 트랜지스터(11)를 통과하는 전류의 양을 변화시킨다. 판독 데이터 판별 회로(22c)는 그 전류를 모니터하고, 메모리 셀에 저장된 데이터 비트가 논리 "1"레벨인지 "0"레벨인지를 결정한다.

데이터 입출력 회로(22d)는 메모리 셀에 저장된 데이터 비트의 논리 레벨을 나타내는 출력 데이터 신호를 생성하고, 비휘발성 강유전체 메모리 소자의 밖으로 출력 데이터 신호를 공급한다. 데이터 입출력 회로(22d)는 비휘발성 강유전체 메모리 소자의 밖으로부터 공급된 입력 데이터 신호를 수신하도록 작동한다.

비휘발성 강유전체 메모리 소자가 전원이 켜지면, 데이터 복원 회로(22e)는 메모리 셀로부터 데이터 비트를 판독하고, 그 데이터 비트를 메모리 셀로 복원시킨다. 비휘발성 강유전체 메모리 소자는, 복원 동작이 완료될 때까지, 외부 디바이스가 메모리 셀 어레이(22a)에 기입되지 못하도록 하고, 그로부터 판독되지 못하도록 한다.

저장된 데이터 판별회로(22f)는 복원 동작 중에 메모리 셀 어레이(22a)에 강유전체 커패시터(10) 내의 잔류자기를 판별한다.

리프레시 회로(22g)는 복원 동작 후에 메모리 셀어레이(22a)에 저장된 데이터 비트를 주기적으로 리프레시한다.

[데이타 기입]

비휘발성 강유전체 메모리 소자는 다음과 같이 제어된다. 메모리 셀 어레이(22a)의 메모리 셀들 중의 하나에 데이터 비트가 기입된다고 가정하면, 제어 라인(CL)은 스위칭 소자(12)가 꺼지도록 하고, 노드(12b)는 바이어스 라인(DL)으로부터 전기적으로 분리된다. 구동 회로(22b)는 메모리 셀들 중에서 선택된 셀에 연결된 워드 라인(WL)과 비트라인(BL)을 선택 하고, 워드 라인(WL), 바이어스 라인(SL) 및 비트 라인(BL)을 적절히 바이어스 시킴으로써, 강유 전층 (10a)을 편극 시킨다. 구동회로(22b)가 워드 라인과 함께 다수개의 비트 라인을 선택하면, 데이터 비트는 비트 라인에 연결된 메모리 셀에 동시에 기입 된다. 편극 후에, 강유전층(10a)은 두 종류의 전하를 전극(10c)으로 유도하고, 강유전층(10a)에 가까운 표면 부분과, 필드 효과 트랜지스터(11)의 게이트 절연층에 가까운 표면 부분으로 분리 된다. 왜냐면 스위칭 소자(12)는 노드(12b)를 유지 하므로, 전극(10c/11a) 를 부동 상태로 유지하기 때문이다. 잔류자기는 바이어스 포텐셜을 제거한 후에 기입 상태를 유지한다.

[데이타 판독]

외부 디바이스가 메모리 셀중의 하나를 접근하면, 구동 회로(22b)는 워드 라인(WL)을 낮은 임계치와 높은 임계치 사이의 판독 포텐셜 레벨로 바이어스 시킨다. 접근된 메모리 셀의 필드 효과 트랜지스터(11)가 낮은 임계치를 갖는다면, 필드 효과 트랜지스터(11)는 켜져서, 비트 라인(BL)으로부터 일정한 포텐셜 소스(SL)로 전류를 방전시키도록 하고, 대량의 전류는 비트 라인(BL)을 통해서 흐른다. 한편, 필드 효과 트랜지스터(11)가 높은 임계치를 가지면, 필드 효과 트랜지스터(11)는 꺼지고, 무시할 만큼의 전류만이 비트 라인(BL)을 통해서 흐른다. 판독 데이터 판별 회로(22c)는 전류를 모니터하고, 메모리 셀에 저장된 데이터 비트가 논리 "1"레벨인지 "0"레벨인지를 결정한다. 따라서, 데이터 비트는 편극을 파괴하지 않고 접근된 메모리 셀로부터 판독된다.

[데이타 복원]

비휘발성 강유전체 메모리 소자가 전원이 꺼지면, 이동성 전하의 대부분은 시간이 지남에 따라 점차 누설된다. 이동성 전하가 손실되더라도, 강유전층(10a)은 여전히 편극되어 있으며, 잔류자기는 저장된 데이터 비트의 회복을 위해 이용가능하다. 이러한 이유 때문에, 데이터 복원 회로(22e)는 구동 회로(22b)와 협력하여, 저장된 데이터 판별회로(22f)에게 메모리 셀에 저장된 데이터 비트가 논리 "1"레벨인지 "0"레벨인지를 알기 위해 잔류자기를 점검하라고 명령한다. 저장된 데이터 판별회로(22f)는 메모리 셀이 기입 상태에 있다고 결정하면, 데이터 복원 회로(22e)는 메모리 셀의 강유전층(10a)을 편극시키도록 구동회로(22b)에게 명령하고, 구동회로(22b)는 이동성 전하의 손실로부터 메모리 셀을 복원시킨다. 저장된 데이터 판별회로(22f) 및 구동 회로(22b)가 데이터 비트를 복원하고 있는 동안, 데이터 복원 회로(22e)는 외부 디바이스가 새로운 데이터 비트를 기입하고 판독되는 것을 방지한다.

잔류자기는 다음과 같이 점검된다. 구동회로(22b)는 워드 라인(WL)과 바이어스 라인(DL)을 동일한 포텐셜 레벨로 바이어스시키고, 그 제어 라인(CL)을 활성레벨로 변화시킨다. 그러면, 스위칭 소자(12)는 켜지고, 포텐셜 레벨은 바이어스 라인(DL)으로부터 노드(12b)로 이전된다. 그 다음에, 바이어스 라인(DL)은 부동 상태로 되도록 되고, 워드 라인(WL)은 특정 포텐셜 레벨로 상승된다. 강유전체 커패시터(10)가 인가된 포텐셜과 반대 방향으로 편극되면, 특정 포텐셜 레벨은 편극의 반전이 일어나도록 한다. 그 후에 워드 라인(WL)은 사라진다. 편극의 반전이 일어나지 않으면, 바이어스 라인(DL) 상의 포텐셜 레벨은, 강유전체 커패시터(10)의 커패시턴스와 바이어스 라인(DL)의 상유전성 커패시턴스 사이의 워드 라인(WL)상의 포텐셜 레벨을 나눔으로써 결정된 포텐셜 레벨로 변화된다. 한편, 편극의 반전이 일어나면, 유도된 전하는 바이어스 라인(DL) 상의 포텐셜 레벨을 변경시킨다. 바이어스 라인(DL)은 저장된 데이터 판별회로(22f)에 포텐셜 레벨을 전파하고, 저장된 데이터 판별회로(22f)는 바이어스 라인(DL) 상의 포텐셜 레벨을 기준 레벨과 비교하여, 메모리 셀이 기입 상태에 있었는지 여부를 결정하도록 한다. 기준 레벨은 편극의 반전에 의해 수행된 포텐셜 레벨과 편극의 반전 없는 포텐셜 레벨 사이의 중간치로 조절된다.

강유전체 커패시터(10)를 점검하는 또다른 방법은, 워드 라인(WL)이 특정 레벨까지 상승될 때까지 상기 방법과 유사하며, 노드(12b)의 포텐셜 레벨은 편극의 반전 때문에 전하에 대응하는 특정 값만큼 다르다. 노드(12b)의 포텐셜 레벨은 필드 효과 트랜지스터(11)의 채널 컨덕턴스에 영향을 준다. 이러한 이유 때문에, 노드(12b)의 포텐셜 레벨의 차이는 필드효과 트랜지스터(11)를 통과하는 드레인 전류의 양으로서 판별된다. 적절한 바이어스가 워드 라인(WL)에 가해질 수도 있다.

저장된 데이터 판별회로(22f)가 강유전체 커패시터(10)의 이전 상태를 결정하면, 데이터 복원 회로(22e)는 구동 회로(22b)에게 메모리 셀 내의 데이터 비트를 복원하라고 명령한다. 먼저, 구동 회로(22b)는 바이어스 라인(DL)과 노드(12b)를 초기 레벨로 변화시키고, 그 데이터 비트를 아래에 설명하는 바와 같이 메모리 셀에 기입한다.

또다른 데이터 기입 방법은 바이어스 라인을 통해서, 노드(12b)를, 논리 "1" 레벨인지 "0"레벨을 나타내는 포텐셜 레벨 중의 하나로 간단히 바이어스 시키는 것이다. 반전이 일어나지 않으면, 노드(12b)는 포텐셜 레벨이 데이터 기입을 통해서 변화되도록 바이어스 된다. 한편, 반전이 일어나면, 편극은 다시 반전되고, 노드(12b)는 포텐셜 레벨이 데이터 기입을 통해서 변화되도록 바이어스 된다.

앞의 데이터 비트를 복원하면, 데이터 복원 회로(22e)는 외부 디바이스로 하여금 메모리 셀 어레이(22a)에 저장된 어떤 데이터 비트에도 접근할 수 있도록 하고, 새로운 데이터 비트를 메모리 셀 어레이(22a)에 기입한다.

본 발명에 따른 비휘발성 강유전체 메모리 소자는 강유전체 커패시터(10) 내의 잔류자기를 기준으로 이동성 전하의 손실로부터 메모리 셀의 각각을 회복시킨다. 이러한 이유 때문에, 비휘발성 강유전체 메모리 소자가 장기간 동안 전원이 꺼져 있어도, 이전의 데이터 비트는 그 메모리 셀내에서 복원되며, 데이터 복원은 데이터 비트가 접근되는 신뢰도를 증강시킨다.

[데이타 리프레시]

위에 설명한 바와 같이, 이동성 전하는 노드(12b)로부터 점차 흘러나오고, 리프레시 회로(22g)에 저장된 데이터 비트를 주기적으로 리프레시 시킨다.

리프레시 회로(22g)는 앞의 데이터 리프레시로부터 시간의 경과를 세는 계수기를 가지며, 그 시간 경과가 미리결정된 시간을 초과하는지 여부를 알기 위해 계수기를 점검한다. 메모리 셀은 미리결정된 시간 내에 데이터 비트를 유지할 수 있다. 미리결정된 시간이 지나면, 리프레시 회로(22g)는 데이터 리프레시 절차를 시작한다. 먼저, 리프레시 회로(22g)는 외부 디바이스가 데이터 기입 및 데이터 판독되는 것을 방지한다. 그 다음에, 논리 "1"레벨인지 "0"레벨인지를 각 메모리 셀을 점검하도록 구동 회로(22b)에 명령한다. 구동 회로(22b)는 데이터 판독과 유사한 관련 라인(BL 및 WL)을 적당히 바이어스시키고, 판독 데이터 판별 회로(22c)는 데이터 입출력 회로(22d)를 통해서 리프레시 회로(22g)에 판독 데이터 비트의 논리 레벨을 보고한다.

메모리 셀이 데이터 기입 상태에 있으면, 구동 회로(22b)는 다음과 같이 메모리 셀에 데이터 비트를 기입한다. 먼저, 워드 라인(WL)과 바이어스 라인(DL) 사이에 포텐셜 차이가 적용되어, 미리 결정된 방향으로 강유전층(10a)를 편극시키고, 노드(12b)의 포텐셜 레벨은 초기 포텐셜 레벨로 바이어스된다. 구동회로(22b)는 제어 라인(CL)을 비활성 레벨로 변화시키고, 스위칭 소자(12)가 꺼지도록 한다. 결국, 구동회로(22B)는 워드 라인(WL), 반도체 기판/웰 및 비트 라인(BL)을 바이어스 시켜서, 데이터 기입 상태를 나타내는 강유전층(10a)을 편극시키도록 한다.

별법으로는, 이미 누설된 전하는 보상된다. 구동 회로(22b)는 스위칭 소자(12)가 켜지도록 하고, 노드(12b)를 바이어스 라인(DL)을 통해서 데이터 기입을 하자마자 포텐셜 레벨로 바이어스시킨다.

데이터 리프레시는 이동성 전하가 판별불능 레벨로 감소 되는 한 비주기적일 수 있다. 비휘발성 강유전체 메모리 소자는 데이터 리프레시를 통해서 저장된 데이터 비트의 신뢰도를 증강시킨다.

제8도는 메모리 셀 어레이(22a)의 일부를 설명한다. 네 개의 메모리(M11, M12, M21 및 M22)는 메모리 셀 어레이(22a)의 부분을 형성한다. 메모리 셀(M11/M12) 및 (M21/M22)는 메모리 셀 어레이(22a)의 두 행의 부분을 형성하며, 두 행은 각각 논리 "1"레벨과 "0"레벨이라고 언급한다. 한편, 메모리 셀(M11/M21 및 M12/M22)은 메모리 셀 어레이(22a)의 두 열에 속하고, 두 열은 각각 "비트0"과 "비트1"로 언급한다. 행 어드레스는 각각 메모리 셀 어레이(22a)의 두 행에 할당되고, 열 어드레스는 각각 메모리 셀 어레이(22a)의 두 열에 할당된다. 따라서, 메모리 셀(M11 내지 M22)의 각각은 행 어드레스와 열 어드레스로 명시된다.

강유전체 커패시터(FA/FB/FC/FD)는 강유전 커패시터(10)에 대응하고, 필드효과 트랜지스터(TA1/TB1/TC1/TD1)는 필드 효과 트랜지스터(11)와 유사하게 행동한다. 스위칭 소자(12)는 필드 효과 트랜지스터(TA2/TB2/TC2/TD2)에 의해 구성되고, 스위칭 트랜지스터(TA3/TB3/TC3/TD3)는 비트 라인(B0/B1)과 필드 효과 트랜지스터(TA1/TB1/TC1/TD1) 사이에 각각 연결된다. 아래에 설명하는 바와 같이, 데이터 비트가 메모리 셀(M11 내지 M22)중의 하나로부터 판독되면, 그라운드 포텐셜은 선택된 강유전 커패시터에 적용 되며, 이러한 이유 때문에, 필드 효과 트랜지스터 (TA1 내지 TD1) 는 그라운드 포텐셜의 적용 하에 데이터 비트의 논리 레벨에 따라 드레인 전류를 넓게 변화되도록 설계된다.

비트 라인(B1/B1)은 저장된 데이터 판별회로(22f)의 차분 증폭기 (CMO/CM1) 에 연결되고, 차분 증폭기 (CM0/CM1)은 각각 비트 라인(B0/B1) 상의 포텐셜 레벨을 기준 선 (RB) 상의 기준 포텐셜과 비교한다. 스위칭 소자(TA2/TB2 및 TC2/TD2) 는 바이어스 라인 (D0/D1)에 연결되고, 차분 증폭기(CM3/CM4)은 바이어스 라인(D0/D1) 상의 포텐셜 레벨을 기준 선 (RB) 상의 기준 포텐셜과 비교한다. 워드 라인(F0/F1)은 강유전 커패시터 (FA/FC 및 FB/FD) 에 연결되고, 스위칭 소자(TA3/TC3 및 TB3/TD3)는 각각 워드 라인 (WO 및 W1)에 의해 게이트 된다. 스위칭 소자 (TA2/TC2 및 TB2/TD2) 는 제어 라인 (C0 및 C1) 에 의해 바이어스 되고, 바이어스 라인(SL)으로서 그라운드 라인이 사용된다.

제8도에는 도시되지 않았지만, 비트 라인(B0/B1), 워드 라인(W0 및 W1) 및 제어 라인(C0 및 C1)은 구동회로(22b)에 연결되고, 구동회로(22b)는 비트 라인(B0/B1)중의 하나와 외부로부터 공급된 어드레스 신호로 나타낸 열 어드레스에 기초해서 바이어스 라인(D0/D1) 중의 하나 및 워드라인(F0 및 F1)중의 하나 및 어드레스 신호로 나타낸 행 어드레스에 기초한 제어 라인(C0/C1) 중의 하나를 선택한다. 비휘발성 강유전체 메모리 소자는 포지티브 포텐셜 레벨(Vdd)로 전력공급되며, 포지티브 포텐셜 레벨(Vdd)은 커패시터(FA 내지 FD)의 강유전층을 편극화하기에 충분히 높다.

데이터 비트는 동시에 워드 "1"로 기입된다고 가정하면, 구동 회로(22b)는 제어 라인(CO)을 비활성 레벨로 변화하여, 스위칭 소자(TA2/TC2)가 꺼지도록 한다. 구동 회로(22b)는 워드 라인(F0)을 그라운드 레벨로 더 변화시키고, 데이터 비트의 논리 레벨에 따라 비트 라인(B0 및 B1)에 포지티브 전압 레벨과 그라운드 레벨을 선택적으로 적용한다. 구동 회로(22b)는 워드 라인(W0)을 비활성 레벨로 변화시켜, 스위칭 트랜지스터(TA3/TTC3)가 켜지도록 한다. 결과적으로 구동 회로(22b)는 워드 라인(F0)을 포지티브 포텐셜 레벨(Vdd)로 상승시킨 다음, 워드 라인(F0)을 그라운드 레벨로 떨어트린다. 워드 라인(F0)이 포지티브 전압 레벨 또는 그라운드 레벨로 변화될 때에 각 필드 효과 트랜지스터(TA1/TC1)의 드레인 노드와 워드 라인(F0) 사이에 포텐셜 차이가 적용된다. 그 결과, 각 커패시터(CA/CB)의 강유전층은 데이터 비트의 논리 레벨을 나타내는 방향으로 편극되고, 그 데이터 비트는 워드 "0"에 저장된다.

각 메모리 셀(M11/M12)의 편극된 강유전층은 하부 전극 부분의 표면 부분의 전하와 필드 효과 트랜지스터(TA1/TC1)의 게이트 전극의 표면 부분의 두 종류 전하중의 하나를 유도하고, 게이트 전극 내의 이동성 전하는 차례로 채널 영역의 반대극성의 전하를 유도한다. 따라서, 채널 컨덕턴스는 편극 방향에 따라서 변화되고, 필드 효과 트랜지스터(TA1/TC1)는 낮은 임계치 또는 높은 임계치를 갖는다. 데이터 기입 후에, 구동 회로(22b)는 워드 라인(W0)을 비활성 레벨로 변화시켜, 스위칭 트랜지스터(TA3/TC3)가 꺼지도록 한다.

데이터 비트가 워드 "0"으로 기입되는 동안, 구동 회로(22b)은 워드 라인(F1)을 그라운드 레벨로 유지하고, 제어 라인을 비활성 레벨로 유지하고, 워드 라인(W1)을 비활성 레벨로 유지하고, 워드 "0"의 데이터 기입은 워드 "1"에 저장된 데이터 비트에 영향을 주지 않는다.

워드 "0"에 저장된 데이터 비트는 접근될 거라고 가정된다. 데이터 복원 또는 예전 데이터 리프레시를 완료하면, 제어 라인(C0)은 비활성 레벨로 유지되고, 스위칭 소자(TA2/TC2)는 꺼진다. 워드 라인(F0)은 접지되고, 구동 회로(22b)는 비트 라인(B0/B1)을 편극의 방향을 변화시키지 않을만큼 충분히 낮은 특정 레벨로 유지한다. 상기 특정 포텐셜 레벨은 필드 효과 트랜지스터(TA1/TC1)의 드레인 노드로 이전된다. 앞에 설명한 바와 같이, 각 필드 효과 트랜지스터(TA1/TC1)는 그안에 저장된 데이터 비트의 논리 레벨을 나타내는 높은 임계치 또는 낮은 임계치를 갖는다. 필드 효과 트랜지스터(TA1/TC1)가 낮은 임계치를 가지면, 전류는 그라운드 라인으로 흐르고, 비트 라인(B0/B1)은 특정 레벨로부터 떨어진다. 그러나, 필드 효과 트랜지스터(TA1/TC1)가 높은 임계치를 가지면, 전류가 그라운드 라인으로 흐르지 않고, 비트 라인(B0/B1)은 특정 레벨로 유지된다.

비트 라인(B0/B1) 상의 포텐셜 레벨은 차분 증폭기(CM0/CM1)로 전파되고, 기준 레벨과 비교된다. 기준 레벨은 특정 레벨과, 특정 레벨로부터 떨어진 포텐셜 레벨로 조절되고, 차분 증폭기(CM0/CM1)는 메모리 셀(M11)로부터 판독된 데이터 비트의 논리 레벨과 메모리 셀(M12)로부터 판독된 데이터 비트의 논리 레벨을 나타내는 판독 데이터 신호들을, 입출력 회로(22d)에 공급한다.

입출력 회로(22d)는 워드 라인(F1)을 그라운드 레벨로 유지하고, 제어 라인(C1)을 비활성 레벨로, 또 워드 라인(W1)은 비활성 레벨로 유지한다. 이러한 이유 때문에, 워드 "1"에 저장된 데이터 비트는 파괴되지 않는다.

비휘발성 강유전체 메모리 소자가 전원이 켜지면, 데이터 복원 회로(22e)는, 복원 동작 동안 외부 디바이스가 데이터 기입 및 데이터 판독하는 것을 방지하고, 각 강유전체 커패시터 (FA/FB/FC/FD)의 잔류자기를 판독하도록 구동 회로(22b)에게 명령한다. 구동 회로(22b)는 워드 "0"의 강유전체 커패시터(FA/FC)와 워드 "1"의 강유전체 커패시터(FB/FD)를 연속적으로 점검하여, 그의 편극의 방향을 결정한다. 워드 "0"에 대해서만 설명된다.

구동 회로(22b)는 제어 라인(C0)과 워드 라인(W0)을 비활성 레벨로 변경하고, 워드 라인(F0)은 접지된다. 바이어스 라인(D0/D1)은 접지된다. 구동 회로(22b)는 스위칭 소자(TA2/TC2)가 켜지도록 하여, 그라운드 레벨을 노드(CA/CC)로 이전시킨다.

그 다음에, 구동 회로(22b)는 바이어스 라인(D0/D1)이 부동 상태로 되도록 한다. 부동 상태로 들어간 후, 워드 라인(F0)은 포지티브 포텐셜 레벨(Vdd)로 상승되고, 다음에, 각 바이어스 라인(D0/D1) 상의 포텐셜 레벨은 바이어스 라인(D0/D1)에 결합된 기생 커패시턴스와 관련 강유전체 커패시터(FA/FC)의 커패시턴스에 기초해서 결정된 특정 값으로 변경된다. 워드 라인(F0)이 포지티브 포텐셜 레벨(Vdd)로 변경되면, 각 커패시터(FA/FC)의 강유전층은 그 안에 저장된 데이터 비트의 논리 레벨 또는 편극의 방향에 따라 편극을 전환 또는 유지한다. 이러한 이유 때문에, 각 바이어스 라인(D0/D1)은 데이터 비트의 논리 레벨에 따라서 두 개의 포텐셜 레벨 중의 하나로 조절된다.

차분 증폭기(CM3/CM4)는 바이어스 라인(D0/D1) 상의 포텐셜을 두 포텐셜 레벨 사이의 기준 레벨과 비교하고, 각 커패시터(FA/FC)의 강유전층의 극성 방향을 데이타 복원 회로(22e)에 보고한다. 데이터 복원 회로(22e)는 앞의 전원 끄기에서 각 메모리 셀(M11/M12)에 저장된 데이터 비트의 논리 레벨을 결정한다. 데이터 비트는 구동 회로(22b)에 일시적으로 저장될 수 있다.

데이터 복원 회로(22e)는 데이터 비트가 논리 "1"레벨을 갖는지 "0"레벨을 갖는지 알기 위해 워드 "0"을 점검하는 동안, 구동 회로(22b)는 워드 라인(F1)을 그라운드 레벨로 유지하고, 제어 라인(C1)을 비활성 레벨로 유지하고, 워드 라인(W1)을 비활성 레벨로 유지하고, 강유전체 커패시터(FB/FD)가 편극의 파괴되는 것을 방지한다.

결과적으로, 데이터 복원 회로(22e)는 구동 회로(22B)에게 데이터 비트를 워드 "0"으로 기입하도록 명령한다. 데이터 기입은 다음과 같은 방법중의 하나에 의해서 수행된다.

데이터 비트가 제1 방법을 통해서 복원되는 경우, 데이터 비트는 비트 라인(B0/B1)에 적용되고, 데이터 기입은 다음 순서를 따른다. 구동 회로(22b)는 바이어스 라인(C0/D1)을 통해서 노드(CA/CC)에 특정 포텐셜 레벨을 공급하고, 노드(CA/CC)는 서로 포텐셜 레벨이 동등화된다. 구동 회로(22b)는 제어 라인(C0)을 비활성 레벨로 변경시키고, 스위칭 소자(TA2/TC2)는 꺼져서, 노드(CA/CC)가 부동 상태로 들어가도록 한다.

워드 라인(F0)은 접지되고, 구동 회로(22b)는 데이터 비트의 논리 레벨에 따라서, 포지티브 포텐셜 레벨과 그라운드 레벨을 비트 라인(B0/B1)에 선택적으로 적용한다. 다음에, 구동회로(22b)는 워드 라인(W0)을 활성 레벨로 변하고, 스위칭 트랜지스터(TA3/TC3)는 켜진다. 구동 회로(22b)는 워드 라인(F0)을 포지티브 포텐셜 레벨로 상승시키고, 그 다음에, 워드 라인(F0)을 그라운드 레벨로 떨어트린다. 커패시터(FA/FC)의 강유전층은 데이터 기입과 유사하게 편극되고, 이전의 데이터 비트는 워드 "0"에서 복원된다.

이전의 데이터 비트가 제2 방법을 사용하여 복원되는 경우, 데이터 복원 순서는 다음과 같다. 이전의 데이터 비트가 결정되면, 커패시터(FA/FC)의 강유전층은 워드 라인(F0)상의 높은 포텐셜 때문에 미리 결정된 방향으로 편극되고, 강유전층은 미리결정된 방향으로 편극을 유지하였다. 이전의 데이터 비트 또는 비트들이 미리결정된 방향으로 편극된 것으로 나타나는 경우, 노드 또는 노드들(CA/CC)는 이전의 데이터 비트 또는 비트들을 나타내는 특정 포텐셜 레벨로 바이어스된다. 특정 포텐셜 레벨이 컴퓨터 시뮬레이션을 통해서 직접 측정 또는 결정될 수 있다.

메모리 셀(M11)은 미리결정된 방향으로 편극으로 나타난 데이터 비트를 갖는 경우, 구동 회로(22b)는 특정 포텐셜 레벨을 바이어스 라인(D0)에 적용하고, 스위칭 소자(TA2)가 켜지도록 하여, 노드(CA)를 특정 포텐셜 레벨로 바이어스시킨다. 그 다음에, 구동 회로(22b)는 스위칭 소자(TA2)가 꺼지도록 한다.

한편, 강유전 커패시터(FA)의 편극이 전환되었다면, 구동 회로(22b)는 워드 라인(F0)을 그라운드 레벨로 변경시키고, 바이어스 라인(D0)을 포지티브 레벨(Vdd)로 변경시킨다. 구동 회로(22b)는 제어 라인(C0)을 활성 레벨로 변하고, 스위칭 소자(TA2)가 켜진다. 다음에, 커패시터(FA)의 강유전층의 편극은 앞의 데이터 비트를 나타내는 방향으로 반전된다. 구동 회로(22b)는 노드(CA)를 앞의 데이터 비트를 나타내는 포텐셜 레벨로 바이어스시키고, 스위칭 소자(TA2)가 꺼지도록 한다.

이러한 방법으로, 앞의 데이터는 메모리 셀 어레이(22a)에서 복원되고, 데이터 복원 회로(22e)는 외부 디바이스가 새로운 데이터 비트를 기입하고 판독할 수 있도록 해준다.

데이터 복원 후, 리프레시 회로(22g)는 메모리 셀 어레이(22a)에 저장된 데이터 비트를 간헐적으로 리프레시 시킨다. 리프레시 회로(22g)는 미리 결정 시간을 저하시킨다. 미리 결정 시간이 경과하면, 리프레시 회로(22g)는 판독 데이터 판별회로(22c)와 협동하여 데이터 비트를 리프레시 하라고 구동 회로(22b)에 명령한다. 데이터 비트가 리프레시 되고 있는 동안, 리프레시 회로(22g)는 외부 디바이스가 데이터 기입 및 판독되는 것을 방지한다.

먼저, 구동 회로(22b)는 메모리 셀(M11 내지 M22)에 저장된 데이터 비트를 판독하고, 그데이타 비트를 일시적으로 그 안에 저장한다. 구동 회로(22b)는 메모리 셀(M11 내지 M22)에 저장된 데이터 비트를 재기입한다.

데이터는 다음과 같이 워드 "0"으로 재기입된다. 구동 회로(22b)는 워드 라인(F0)을 포지티브 포텐셜 레벨(Vdd)로 변경되고, 바이어스 라인(D0/D1)은 접지된다. 구동 회로(22b)는 제어 라인(C0)을 활성 레벨로 변경시키고, 스위칭 소자(TA2/TC2)는 켜져서, 커패시터(FA/FC)의 강유전층이 미리결정 방향으로 편극된다.

그 다음에, 구동 회로(22b)는 워드 라인(F0)을 그라운드 레벨로 변경하고, 초기 포텐셜 레벨을 바이어스 라인(D0/D1)에 적용한다. 노드(CA/CC)는 초기 포텐셜 레벨로 각각 바이어스된다. 구동 회로(22b)는 스위칭 소자(TA2/TC2)가 꺼지도록 하고, 노드 (CA/CC)를 부동 상태로 들어가게 한다.

결과적으로, 구동 회로(22b)는 리프레시될 데이터 비트에 따라서 포지티브 포텐셜 레벨과 그라운드 레벨을 비트 라인(B0/B1)에 선택적으로 적용하고, 스위칭 소자(TA3/TC3)이 켜지도록 한다. 워드 라인(F0)은 먼저 포지티브 포텐셜 레벨(Vdd)로 상승되고, 그 다음에, 그라운드 레벨로 떨어진다. 다음에 판독 데이터 비트는 메모리 셀(M11/M12)에 재기입된다.

워드 "0"으로부터 판독된 데이터는 강유전 커패시터(FA/FC)의 편극을 파괴하지 않는다. 데이터 리프레시는 전하를 노드(CA/CC)로 보상함으로써 수행될 수 있다. 전하를 보상하기 위해서, 구동 회로(22b)는 바이어스 라인(D0/D1)을 통해서 노드(CA/CC)를, 리프레시될 데이터 비트를 나타내는 포텐셜 레벨로 바이어스하여, 스위칭 소자(TA2/TC2)가 꺼지도록 한다.

위에 설명한 실시예에서, 구동 회로(22b)는 절대로 비트라인(B0/B1)과 바이어스 라인(D0/D1)을 동시에 구동하지 않는다. 이러한 이유 때문에, 도선은 비트 라인(B0/B1)과 바이어스 라인(D0/D1) 사이에 공유될 수 있으며, 차분 증폭기는 판독 데이터 판별 회로(22c)와 저장된 데이터 판별회로(22f)사이에 공유될 수 있다. 이것은 회로 구성을 간단하게 해준다.

이 예에서, 데이터 복원 회로(22e)와 리프레시 회로(22g) 중의 하나 또는 둘다, 및 판독 데이터 판별회로(22c) 저장된 데이터 판별회로(22f) 중의 하나 또는 둘 다가 전체로서 전하 보상 수단을 구성한다.

상기 설명으로부터 알겠지만, 데이터 복원 회로(22e)는 앞의 파워-오프에서 메모리 셀에 저장된 데이터 비트를 정함으로써, 메모리 셀에 데이터 비트를 저장하도록 하고, 리프레시 회로(22g)는 데이터 비트를 리프레시하기 위해 강유전체 커패시터와 필드효과 트랜지스터 사이의 노드를 재하전시킨다. 따라서, 데이터 복원 회로(22e)와 리프레시 회로(22g)는 메모리 셀 어레이(22a)에 저장된 데이터 비트들의 신뢰도를 증강시킨다.

[제2 실시예]

도면의 제9도로 돌아가서, 메모리 셀(MC11, MC12, MV21 및 MC22)이 행과 열로 배열되어있고, 메모리 셀 어레이(31a)의 일부를 형성한다. 메모리 셀 어레이(31a)는 본 발명을 사용한 또다른 비휘발성 메모리 소자에 내장되어 있다. 메모리 셀(MC11 내지 MC22)에 대한 워드 라인, 비트 라인, 바이어스 라인 및 제어 라인은 제1실시예의 것과 같은 참조번호로 표시된다. 메모리 셀(MC11/MC12 및 MC21/MC22)는 워드 "0"과 워드 "1"을 형성하고, 메모리 셀(MC11/MC12 및 MC21/MC22)의 열은 비트 "0"과 비트 "1"로 언급된다.

비트 라인(B0/B1)은 판독 데이터 판별 회로(31b)의 차분 증폭기(DA0/DA1)에 연결되고, 기준 선(RB)은 차분 증폭기(DA0/DA1)에 기준 전압을 공급한다. 입출력 회로, 데이터 복원 회로, 리프레시 회로 및 구동 회로는 비휘발성 강유전체 메모리 소자 내에 내장되어있지만, 그들은 제1 실시예의 것과 유사하므로, 간단하게 하기 위해서 상세히 설명하지 않는다.

강유전체 커패시터(FA/FB/FC/FD), 필드 효과 트랜지스터 (TA1/TB1/TC1/TD1) 및 스위칭 소자(TA2/TB2/TC2/TD2) 는 메모리 셀 (MC11/MC12/MC21/MC22)를 형성하고, 필드 효과 트랜지스터(TA1 내지 TD1)의 게이트 전극과 강유전체 커패시터(FA) 사이의 노드는 각각 CA, CB, CC 및 CD 로 표시된다.

필드 효과 트랜지스터(TA1/TB1 및 TC1/TD1)는 비트 라인(B0/B1)과 그라운드 라인 사이에 연결되어 있으며, 강유전체 커패시터(FA/FC 및 FB/FD)는 필드효과 트랜지스터(TA1/TC2 과 TB1/TD1)의 게이트 전극과 워드 라인(F0/F1) 사이에 연결되어 있다. 스위칭 소자(TA2/TB2 및 TC2/TD2)는 노드(CA/CB 및 CC/CD)와 바이어스 라인 (D0/D1) 사이에 연결된다. 스위칭 소자(TA2/TC2 및 TB2/TD2)는 제어 라인(C0/C1)에 의해 게이트되고, 비트 라인(B0/B1), 바이어스 라인(D0/D1), 워드 라인(F0/F1) 및 제어 라인(C0/C1)은 구동 회로(도시되지 않음)에 의해 바이어스된다.

데이터 비트가 워드 "0"에 기입되면, 구동 회로는 비트 라인(B0/B1), 바이어스 라인(D0/D1), 워드 라인(F0/F1) 및 제어 라인(C0/C1)을 다음과 같이 선택적으로 바이어스 시킨다. 제어기 라인(C0)은 스위칭 소자(TA2/TC2)가 꺼지도록 비활성 레벨로 변하고, 워드 라인(F0)은 접지되고, 포지티브 포텐셜 레벨(Vdd)과 그라운드 레벨은 워드 "0"에 기입될 데이터 비트에 따라 비트 라인(B0/B1)에 선택적으로 적용된다. 워드 라인(F0)은 포지티브 포텐셜 레벨(Vdd)로 상승되고, 그 다음에, 그라운드 레벨로 떨어지다. 그 다음에, 비트 라인(B0/B1)은 그라운드 레벨로 방전된다. 그 결과, 워드 라인(F0)이 포지티브 포텐셜 레벨(Vdd)과 그라운드 레벨중의 하나로 바이어스 될 때 각 필드 효과 트랜지스터(TA1/TC1)의 드레인 노드와 워드 라인(F0) 사이에서 포텐셜 차이가 발생한다. 그 포텐셜 차이는 각 커패시터(FA/FC)의 강유전층이, 거기에 기입될 데이터 비트의 논리 레벨을 나타내는 방향으로 편극되게 한다. 편극된 강유전층은 필드 효과 트랜지스터(TA1/TC1)를 제1 실시예와 마찬가지로 높은 임계치 또는 낮은 임계치로 변경시킨다.

선택되지 않은 워드 "1"에 관해서, 워드 라인(F1)은 포지티브 포텐셜 레벨의 절반(Vdd/2)으로 바이어스되고, 제어 라인(C1)을 비활성 레벨로 바이어스시킨다. 바이어스 상태는 데이터 비트가 워드 "0"에 기입될 수 없게 하여, 워드 "1"의 편극에 영향을 준다.

아래에 설명하는 바와 같이, 데이터 비트가 워드들 중의 하나로부터 판독되면, 판독된 포텐셜은 워드 라인(F0/F1)에 적용되고, 판독 데이터 판별 회로(31b)는 필드 효과 트랜지스터(TA1/TB1/TC1/TD1)를 통과하는 전류의 양에 기초해서 각 판독데이타의 논리 레벨을 결정한다. 이러한 이유 때문에, 선택되지 않은 워드 라인(F0/F1)은 그라운드 레벨에 머무르고 있는 동안, 필드 효과 트랜지스터(TA1/TB1/TC1/TD1)는 편극의 방향에 무관하게 무시할 만큼의 전류가 그를 통과할 수 있도록 설계된다. 한편, 워드 라인(F0/F1)은 그라운드 레벨로부터 판독 포텐셜 레벨로 변화되면, 필드 효과 트랜지스터(TA1/TB1/TC1/TD1)는 편극의 방향 또는 자장된 데이터 비트에 따라 전류를 넓게 변화시켰다.

데이터 비트가 워드 "0"으로부터 판독되면, 제어 라인(C0)은 비활성 레벨로 유지되고, 워드 라인(F0)은 판독 포텐셜 레벨로 바이어스된다. 비트 라인(B0/B1)은 강유전체 커패시터(FA/FC)가 편극을 반전시키지 않는 특정 포텐셜 레벨로 바이어스 된다. 이 예에서, 비트 라인(B0/B1)은 0.1 볼트로 바이어스된다. 필드 효과 트랜지스터(TA1/TC1)가 낮은 임계치를 가지면 다량의 전류가 그를 통해 흐른다. 한편, 높은 임계치를 갖는 필드 효과 트랜지스터(TA1/TC1)는 소량의 전류만이 그를 통해 흐를 수 있도록 한다. 각 비트 라인(B0/B1) 상의 포텐셜 레벨은 전류의 양에 따라 다양하며, 차분 증폭기(DA0/DA1)는 판독 데이터 비트의 논리 레벨을 결정한다.

접근되지 않은 워드 "1" 에 대해서, 워드 라인(F1)은 접지되고, 제어 라인(C1)은 비활성 레벨에 유지된다. 이러한 이유 때문에, 워드 "1"에 저장된 데이터 비트는 결코 파괴되지 않는다.

비휘발성 강유전체 메모리 소자가 전원이 켜지면 앞서 전원이 꺼질 때 메모리 셀 어레이(31a)내에 저장된 앞의 데이터 비트는 다음과 같이 복원된다. 데이터 복원 회로는 외부 디바이스가 메모리 셀 어레이(31a)에 저장된 데이타 비트에 접근하지 못하도록하고, 메모리 셀 어레이(31a)의 워드에 데이터를 기입하지 못하도록 한다. 모든 워드에서 이전의 데이터 비트들이 복원되더라도, 설명은 워드 "0"에만 집중된다.

제어 라인(C0)은 스위칭 소자(TA2/TC2)가 꺼지도록 비활성 레벨로 변한다. 워드 라인(F0)은 접지되고, 바이어스 라인(D0)은 먼저 그라운드 레벨로 변한다.

그 다음에, 제어 라인(C0)은 활성 레벨로 변하고, 스위칭 소자(TA2/TC2)는, 바이어스 라인(D0/D1)을 노드(CA/CC)에 각각 연결하도록 켜진다. 다음에, 노드(CA/CC)는 그라운드 레벨로 바이어스된다.

다음에, 제어 라인(C0)은 비활성 레벨로 변하고, 스위칭 소자(TA2/TC2)는 꺼진다. 워드 라인(F0)은 포지티브 포텐셜 레벨(Vdd)로 변하고, 전원을 켤 때 편극의 방향에 따라서 강유전층에서 편극의 반전이 선택적으로 일어난다. 그 결과로서, 각 노드(CA/CC)는 반전되거나 반전되지 않은 편극에 따라 두 가지 레벨 중의 하나를 가지며, 높은 레벨과 낮은 레벨 사이의 연계된 필드 효과 트랜지스터(TA1/TC1)의 임계치를 변화시킨다.

판독 포텐셜이 워드 라인(F0)에 적용되고, 비트 라인(B0/B1)은 0.1 볼트로 바이어스되어, 전류가 필드효과 트랜지스터(TA1/TC1)를 통해서 흐르는지 아닌지를 알 수 있다. 전류는 비트라인(B0/B1) 상의 포텐셜 레벨에 영향을 주고, 차분 증폭기(DA0/DA1)는 비트 라인(B0/B1) 상의 포텐셜 레벨을 기준 레벨과 비교하여, 앞의 데이터 비트의 논리 레벨을 결정할 수 있도록 한다.

워드 라인(F1)은 그라운드 레벨로 유지되고, 제어 라인(C1)은 스위칭 소자(TB2/TD2)를 꺼진 상태로 유지한다.

결국, 앞의 데이터 비트는 워드 "0"에 기입된다. 워드 라인(F0)은 그라운드 레벨로 변하고, 제어 라인(C0)은 활성 레벨로 변하여, 스위칭 소자(TA2/TC2)가 켜진다. 초기 포텐셜 레벨은 바이어스 라인(D0/D1)에 가해지고, 노드(CA/CC)는 초기포텐셜 레벨로 동등화된다. 제어 라인(C0)은 비활성 레벨로 변하고, 스위칭 소자(TA2/TC2)는 노드(CA/CC)가 부동 상태로 들어가도록 꺼진다.

결국, 워드 라인(F0)은 그라운드 레벨로 변하고, 포지티브 레벨(Vdd)과 그라운드 레벨은 앞의 데이터 비트에 따라서 비트 라인(B0/B1)에 선택적으로 적용된다. 워드 라인(F0)은 포지티브 포텐셜 레벨(Vdd)로 상승되고, 그 다음에 그라운드 레벨로 떨어진다. 다음에, 앞의 데이터 비트는 워드 "0"이 기입된다.

별법으로는, 반전된 편극만이 초기 방향으로 회복되고, 이동성 전하는 편극의 반전에 무관하게 노드(CA/CC)에 공급된다. 상세히 말하면, 앞의 데이터 비트가 워드 "0"으로부터 판독되면, 강유전층은, 워드 라인(F0)상의 높은 포텐셜 레벨 때문에 미리결정 레벨로 배향된다. 앞의 데이터 비트의 판독 전에, 메모리 셀(MC11/MC12)의 강유전층이 미리결정 방향으로 배향되면, 노드(CA/CC)는 앞의 데이터 비트의 논리 레벨을 나타내는 포텐셜 레벨로만 바이어스된다. 한편, 강유전층의 편극이 앞의 데이터 비트의 판독 중에 반전되면, 편극이 다시 반전되고, 노드는 앞의 데이터 비트의 논리 레벨을 나타내는 포텐셜 레벨로 바이어스된다.

메모리 셀(MC11)의 강유전층에서 반전이 일어나고, 메모리 셀(MC12)의 강유전층에서는 일어나지 않았다면, 워드 라인(F0)은 접지되고, 바이어스 라인(D0)은 포지티브 포텐셜 레벨(Vdd)로 변한다. 제어 라인(C0)은 활성 레벨로 변하고, 스위칭 소자(TA2/TC2)가 켜진다. 바이어스 라인(D0)상의 포지티브 포텐셜 레벨(Vdd)이 커패시터(FA)의 강유전층의 편극을 반전시킨다. 그 다음에, 노드(CA/CC)는 앞의 데이터 비트를 나타내는 포텐셜 레벨로 바이어스된다.

데이터 복원이 완료되면, 데이터 복원 회로는 외부 디바이스가 메모리 셀 어레이(31a)에 새로운 데이터 비트를 기입하고 그로부터 데이터 비트를 판독할 수 있도록 한다.

앞의 데이터 리프레시 또는 데이터 복원으로부터 미리결정된 기간이 경과하면, 리프레시 순서가 시작된다. 리프레시 회로는 외부 디바이스가 데이터 기입 및 데이터 판독하는 것을 방지한다. 모든 워드의 데이터 비트가 순서대로 리프레시되었지만, 설명은 워드 "0"에만 집중된다.

데이터 비트는 먼저 강유전층의 편극을 파괴하지 않고 워드 "0"으로부터 판독되고, 일시적으로 저장된다. 그 다음에, 모든 강유전층의 편극이 미리결정된 방향으로 배향된다. 워드 라인(F0)이 포지티브 포텐셜 레벨로 변하면, 바이어스 라인(D0/D1)은 그라운드 레벨로 변하고, 제어 라인은 활성 레벨로 변하고, 스위칭 소자(TA2/TC2)는 켜지고, 모든 강유전층은 미리 결정 방향으로 편극된다.

그 다음에, 워드 라인(F0)은 그라운드 레벨로 변하고, 초기 포텐셜 레벨은 바이어스 라인(D0/D1)에 적용된다. 그 다음에, 스위칭 소자(TA2/TC2)는 꺼지고, 노드(CA/CC)는 부동 상태로 들어간다. 비트 라인(B0/B1)은 판독 데이터 비트를 나타내는 포텐셜 레벨, 즉 포지티브 포텐셜 레벨(Vdd)과 그라운드 레벨로 선택적으로 바이어스된다. 워드 라인(F)은 먼저 포지티브 포텐셜 레벨(Vdd)로 상승되고, 그 다음에 그라운드 레벨로 떨어진다.

리프레시 순서에서 데이터 판독은 강유전층의 편극을 파괴하지 않으므로, 이동성 전하는 간단히 노드(CA/CC)에서 만들어진다. 노드(CA/CC)는 바이어스 라인(D0/D1)을 통해서 판독 데이터 비트를 나타내는 포텐셜 레벨로 바이어스 되고, 스위칭 소자(TA2/TC2)는 꺼진다.

비트 라인(B0/B1)과 바이어스 라인(D0/D1)은 결코 동시에 바이어스되지 않기 때문에, 비트 라인(B0/B1)과 바이어스 라인(D0/D1) 사이에 다수개의 도선이 공유되어도 된다.

상기 설명으로부터 알 수 있듯이, 앞의 데이터 비트는 전원을 켤 때 메모리 셀 어레이(31a)에서 복원되고, 노드(CA/CD)는 이동성 전하의 손실을 보상한다. 그 결과, 데이터 비트의 신뢰도가 크게 증가된다.

본 발명의 특정 실시예를 설명하였지만, 본 발명의 요지와 범위로부터 벗어나지 않고 다양한 변경 및 수정을 할 수 있다는 것은 당 업계의 숙련자들에게 자명할 것이다.

예를들면, 비휘발성 강유전 메모리 소자는 반도체 칩 상에 제조되거나, 반도체 칩 상에서 다른 기능 블록과 집적될 수 있다.

스위칭 소자와 스위칭 트랜지스터는 예컨대 바이폴라 트랜지스터와 같은 다른 종류의 트랜지스터에 의해 실행될 수도 있다.

Claims

다수개의 어드레스가능한 메모리 셀의 각각은, 제1 전극과 제2 전극(10b/10c) 사이에 샌드위치되고(sandwiched), 데이터 비트들 중의 하나는 제1 논리 레벨을 나타내는 제1방향과, 데이터 비트들 중의 하나의 제2 논리 레벨을 나타내는 제2 방향으로 편극된 강유전층(10a)을 갖는 커패시터(10: FA/FB/FC/FD), 및 일정한 포텐셜 라인(GL)에 그의 끝에서 연결된 채널 영역과, 편극의 존재 하에 그 안에서 생긴 이동성 전하 때문에 생긴 편극의 방향에 따라 제1 레벨과 제2 레벨 사이에서 임계치를 변경시키는 제2 전극(10c)에 연결된 게이트 전극(11a)을 갖는 필드효과 트랜지스터(11; TA1/TB1/TC1/TD1)를 포함하는, 그안에 데이터 비트를 저장하기 위한 다수개의 어드레스가능한 메모리 셀(M11-M22); 상기 다수개의 어드레스 가능한 메모리 셀들의 커패시터의 제1 전극(10b)에 선택적으로 연결된 다수개의 워드 라인(WL ; F0/F1); 상기 다수개의 어드레스 가능한 메모리 셀들의 필드 효과 트랜지스터의 채널의 다른 한쪽 끝에 선택적으로 연결할 수 있는 다수개의 비트 라인(BL ; B0/B1); 상기 다수개의 어드레스가능한 메모리 셀들의 필드 효과 트랜지스터의 게이트 전극에 선택적으로 연결할 수 있는 다수개의 바이어스 라인(DL; D0/D1) ; 및 다수개의 워드 라인을 선택적으로 바이어스하는 구동 회로(22b)를 포함하는 비휘발성 강유전체 메모리 소자로서, 상기 다수개의 비트 라인과 다수개의 바이어스 라인은 다수개의 어드레스가능한 메모리 셀에 상기 데이터 비트를 선택적으로 기입하고, 상기 데이터 비트를 선택적으로 판독하는 비휘발성 강유전체 메모리 소자에 있어서, 상기 다수개의 어드레스 가능한 메모리 셀의 각각은 제어 노드, 상기 다수개의 바이어스 라인 중의 하나에 연관되어 연결된 제1 노드 및 상기 게이트 전극에 연결된 제2 노드를 갖는 스위칭 소자(12; TA2/TB2/TC2/TD2)를 더 포함하고, 상기 비휘발성 강유전체 메모리 소자는, 상기 다수개의 어드레스가능한 메모리 셀의 스위칭 소자의 제어 노드와 구동 회로 사이에 선택적으로 연결된 다수개의 제어 라인(CL; C0/C1) ; 및 상기 강유전층이 상기 제1 방향으로 편극되었는지 또는 상기 제2 방향으로 편극되었는지를 알기 위해 다수개의 어드레스가능한 메모리 셀의 강유전층의 편극을 점검하고, 상기 구동 회로(22b)가 상기 이동성 전하의 손실에 대해 상기 필드효과 트랜지스터의 게이트 전극을 보상하도록 하는 전하 보상 수단(22c/22f/22e/22g)을 더 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리소자(non-volatile ferroelectric memory device).
제1항에 있어서, 다수개의 도선은 다수개의 비트 라인과 다수개의 바이어스 라인으로서 역할을 하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
제1항에 있어서, 필드 효과 트랜지스터의 게이트 전극은 상기 커패시터의 제2전극과 통합되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
제1항에 있어서, 상기 메모리 셀의 각각은 상기 채널 영역의 상기 다른 한쪽 사이에 연결되고, 다수의 비트 라인중의 하나에 연관되고 보조 워드 라인(W0/W1)중의 하나에 의해 게이트된 스위칭 트랜지스터(TA3/TB3/TC3/TD3)를 추가로 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
제1항에 있어서, 상기 채널 영역의 상기 다른 한쪽은 다수개의 비트 라인들중의 하나에 연관되게 직접 연결되어 있는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
제1항에 있어서, 상기 전하 보상 수단은, 상기 비휘발성 강유전체 메모리 소자가 전원이 켜지면 작동되고, 상기 구동 회로가, 상기 편극의 방향으로 각각 나타낸 데이타 비트를 판독하도록 하고, 상기 데이터 비트의 논리 레벨에 대응하는 상기 이동성 전하의 손실에 대해 상기 게이트 전극을 보상하도록 하는 데이터 복원 회로(22e)를 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
제6항에 있어서, 상기 전하 보상 수단은, 상기 비휘발성 강유전체 메모리 소자가 전원이 켜지면 작동되고, 상기 구동 회로가, 데이터 비트를 판독하도록 하고, 상기 데이터 비트의 논리 레벨에 대응하는 상기 이동성 전하의 손실에 대해 상기 게이트 전극을 보상하도록 하는 데이터 복원 회로(22e)를 더 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.
비트 라인(BL; B0/B1)과 일정한 포텐셜 라인(GL)사이의 도전성 채널과 저항채널중의 하나를 제공하기 위한 필드 효과 트랜지스터(11; TA1/TB1/TC1/TD1)를 갖는 메모리 셀(M11-M22; MC11-MC22), 필드 효과 트랜지스터의 게이트 전극과 워드라인(WL: F0/F1)사이에 연결되고, 데이터 비트의 논리 레벨을 나타내는 특정 방향으로 편극된 강유전층(10a)을 갖는 커패시터(10: FA/FB/FC/FD), 및 상기 필드 효과 트랜지스터의 게이트 전극에 바이어스 라인(DL ; D0/D1)을 연결하도록 제어 라인(CL; C0/C1)에 의해 게이트된 스위칭 트랜지스터(12; TA2/TB2/TC2/TD2)를 적어도 하나 포함하는 비휘발성 강유전체 메모리 소자를 제어하는 방법에 있어서, a) 필드 효과 트랜지스터의 게이트 전극을, 편극의 방향을 변경시키지 않고 상기 바이어스 라인을 통해서 제1 포텐셜 레벨로 바이어스시키는 단계; b) 미리 결정된 방향으로 편극된 상기 강유전층이 상기 데이터 비트의 논리레벨을 나타내는 특정 방향을 결정하기 위한 게이트 전극에서 이동성 전하를 유도하는지 아닌지를 알기 위해서, 상기 워드 라인을, 미리 결정된 방향으로 상기 편극을 배향할 만큼 충분히 큰 제2 포텐셜 레벨로 변경시키는 단계; 및 c) 상기 강유전층과 게이트 전극의 편극을, 특정 방향으로의 편극 하에 기대되는 제3 포텐셜 레벨과 특정 방향으로 변경시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법.
제8항에 있어서, 상기 단계 b)는 b-1)상기 게이트 전극의 포텐셜 레벨이 상기 이동성 전하 때문에 변경되는지 아닌지를 알기 위해서 상기 워드 라인을 상기 제2 포텐셜 레벨로 변경시키는 서브-단계(sub-step); 및 b-2) 상기 게이트 전극의 포텐셜 레벨에 기초해서 상기 특정 방향을 결정하는 서브-단계를 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법.
제9항에 있어서, 상기 게이트 전극의 포텐셜 레벨은, 상기 포텐셜 레벨을, 상기 서브-단계 b-2)의 기준 포텐셜 레벨과 비교하기 위해, 상기 바이어스 라인으로 전파되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법.
제8항에 있어서, 상기 단계 b)는, b-1) 상기 게이트 전극의 포텐셜 레벨이 상기 이동성 전하 때문에 변경되는지 아닌지를 알기 위해서 상기 워드 라인을 상기 제2 포텐셜 레벨로 변경시키는 서브-단계: b-2) 상기 필드 효과 트랜지스터가 도전성 채널을 갖는지 저항 채널을 갖는지를 알기 위해서, 상기 비트 라인으로부터 상기 필드 효과 트랜지스터로 전류를 공급하는 서브-단계; 및 b-3) 비트 라인의 포텐셜 레벨에 기초해서 상기 특정 방향을 결정하는 서브-단계를 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법.
제11항에 있어서, 상기 비트 라인의 포텐셜 레벨은 상기 단계 b-3)에서 기준 포텐셜 레벨과 비교되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법.
제8항에 있어서, 상기 단계 c)는, c-1) 상기 바이어스 라인으로부터 상기 게이트 전극을 분리하는 서브-단계; c-2) 상기 필드 효과 트랜지스터의 드레인 노드에, 상기 데이터 비트의 제1 논리 레벨을 나타내는 제4 포텐셜 레벨과, 상기 데이터 비트의 제2 논리 레벨을 나타내는 제5 포텐셜 레벨 중의 하나를 적용하는 서브-단계; 및 c-3) 상기 특정 방향으로 상기 강유전층을 편극되도록, 상기 워드 라인을 상기 제4 포텐셜 레벨로부터 상기 제5 포텐셜 레벨로 변경시킨 다음, 제5 포텐셜 레벨로부터 제4 포텐셜 레벨로 변화시키는 서브-단계를 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법.
제8항에 있어서, 상기 단계 c)는, c-1) 상기 미리 결정된 방향이 상기 특정 방향과 반대이면, 강유전층의 편극을 반전시키도록, 상기 스위칭 트랜지스터를 통해서 상기 워드 라인과 게이트 전극에, 제4 포텐셜 레벨과 제5 포텐셜 레벨을 공급하는 서브-단계; 및 c-3) 상기 게이트 전극에, 상기 스위칭 트랜지스터를 통해서 상기 바이어스 라인으로부터 제3 포텐셜 레벨을 공급하는 서브-단계를 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법.
제8항에 있어서, 외부 디바이스는 상기 단계 c)가 완료될 때까지 데이터 기입과 데이터 판독이 금지되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법.
이동성 전하의 존재 하에, 비트 라인(BL; B0/B1)과 일정한 포텐셜 라인(GL)사이의 도전성 채널과 저항 채널 중의 하나를 제공하기 위한 필드 효과 트랜지스터(11; TA1/TB1/TC1/TD1)를 갖는 메모리 셀(M11-M22; MC11-MC22), 필드 효과 트랜지스터의 게이트 전극과 워드 라인(WL; F0/F1) 사이에 연결되고, 상기 게이트 전극내의 이동성 전하를 유도하기 위한 데이터 비트의 논리 레벨을 나타내는 특정 방향으로 편극된 강유전층(10a)을 갖는 커패시터(10; FA/FB/FC/FD), 및 상기 필드 효과 트랜지스터의 게이트 전극에 바이어스 라인(DL; D0/D1)을 연결하도록 제어 라인(CL; C0/C1)에 의해 게이트된 스위칭 트랜지스터(12; TA2/TB2/TC2/TD2)를 적어도 하나 포함하는 비휘발성 강유전체 메모리 소자를 제어하는 방법에 있어서, a) 특정 시간이 경과되었는지 아닌지를 알기 위해 클록을 점검하는 단계; b) 상기 특정 시간이 경과된 경우 상기 데이터 비트의 논리 레벨을 결정하도록 적어도 하나의 메모리 셀로부터 데이터 비트를 판독하는 단계; 및 c) 상기 게이트 전극에 상기 이동성 전하를 보충하는 단계를 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법.
제16항에 있어서, 상기 단계 b)는 b-1) 상기 필드 효과 트랜지스터의 채널을 상기 편극의 반전 없이 도전성 또는 저항성으로 만드는 제1 포텐셜 레벨을 적용하는 서브-단계; b-2) 상기 채널이 도전성인지 저항성인지를 알기 위해서, 상기 비트 라인으로부터 상기 필드 효과 트랜지스터로 전류를 적용하는 서브-단계; 및 b-3) 상기 전류의 양에 기초해서 상기 데이터 비트의 상기 논리 레벨을 결정하는 서브-단계를 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법.
제16항에 있어서, 상기 단계 c)는 c-1) 상기 편극을 미리결정된 방향으로 배향시키는 서브-단계; c-2) 상기 바이어스 라인으로부터 상기 게이트 전극을 분리하는 서브-단계; c-3) 상기 데이터 비트의 제 1논리 레벨을 나타내는 제1 포텐셜 레벨과, 상기 데이터 비트의 제2 논리 레벨을 나타내는 제2 포텐셜 레벨 중의 하나를, 상기 비트 라인으로부터 상기 필드 효과 트랜지스터의 드레인 노드에 적용하는 서브-단계; 및 c-4) 상기 워드 라인을 상기 제1 포텐셜 레벨로부터 상기 제2 포텐셜 레벨로 변경시킨 다음, 상기 제2 포텐셜 레벨로부터 상기 제1 포텐셜 레벨로 변경시킴으로써 상기 특정 방향으로 상기 편극에 의해서 게이트 전극 내의 이동성 전하를 유도하는 서브-단계를 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법.
제16항에 있어서, 상기 단계 c)는 c-1) 상기 게이트 전극을 상기 바이어스 라인에 연결하는 서브-단계; 및 c-2) 상기 특정 방향으로, 상기 편극의 존재 하에 기대된 제1 포텐셜 레벨로 게이트 전극을 바이어스 시키는 서브-단계를 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법.
제16항에 있어서, 외부 디바이스는 상기 단계 c)가 완료될 때까지 데이터 기입과 데이터판독이 금지되는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자의 제어 방법.