JPH02185789A - 強誘電体集積回路 - Google Patents
強誘電体集積回路Info
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- JPH02185789A JPH02185789A JP1005810A JP581089A JPH02185789A JP H02185789 A JPH02185789 A JP H02185789A JP 1005810 A JP1005810 A JP 1005810A JP 581089 A JP581089 A JP 581089A JP H02185789 A JPH02185789 A JP H02185789A
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- JP
- Japan
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- ferroelectric substance
- integrated circuit
- ferroelectric
- misfet
- substance element
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 abstract description 2
- 210000004027 cell Anatomy 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000013528 artificial neural network Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101150079361 fet5 gene Proteins 0.000 description 2
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- 210000000225 synapse Anatomy 0.000 description 2
- 101001093025 Geobacillus stearothermophilus 50S ribosomal protein L7/L12 Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は強誘電体素子を用いた集積回路に関する。
従来、第2図に示すごとき強誘電体素子を用いた記憶回
路はあった。すなわち、CommonPlate C
PII、Write Line :WL12及びB
it Line’BL13と連らなった、MIS
FET15のソースあるいはドレイン拡散層と連らなっ
た強誘電体素子14から成る1トランジスタ・セルから
成る記憶回路である。
路はあった。すなわち、CommonPlate C
PII、Write Line :WL12及びB
it Line’BL13と連らなった、MIS
FET15のソースあるいはドレイン拡散層と連らなっ
た強誘電体素子14から成る1トランジスタ・セルから
成る記憶回路である。
その他強銹電体素子がMIS型FETで形成されたフリ
ップ・フロップ回路のドライバーMISFETのゲート
に間接的に結線された回路もあった。
ップ・フロップ回路のドライバーMISFETのゲート
に間接的に結線された回路もあった。
しかし、上記従来技術によると、2値すなわち0.1判
定をするディジタル回路に適用されるのみで、例えば神
経網回路におけるシナプス回路の如く、結合強度をアナ
ログ値で得ようとする場合には適用された事はなく、不
適でもあった。
定をするディジタル回路に適用されるのみで、例えば神
経網回路におけるシナプス回路の如く、結合強度をアナ
ログ値で得ようとする場合には適用された事はなく、不
適でもあった。
本発明は、かかる従来技術の課題を解決し、強誘電体集
積回路における強誘電体素子の働きをアナログ的にも適
用できる新しい強誘電体集積回路を提供する事を目的と
する。
積回路における強誘電体素子の働きをアナログ的にも適
用できる新しい強誘電体集積回路を提供する事を目的と
する。
上記課題を解決するために、本発明は、強誘電体集積回
路に関し、MIS!!!!FETのゲート電極に直接強
誘電体素子を結線する手段を取る。
路に関し、MIS!!!!FETのゲート電極に直接強
誘電体素子を結線する手段を取る。
(実施例)
以下、実施例により本発明を詳述する。
第1図は本発明の一実施例を示す強訴電体集積回路図で
あり、そのユニット・セル回路を示すものである。
あり、そのユニット・セル回路を示すものである。
すなわち、Common Plate CPI、W
rite Line WL2、Read Lin
e RL3、及びMIS FET5から成る半導体
回路のMIS FET5のゲート電極に直結して強誘
電体素子4が形成されて成る。
rite Line WL2、Read Lin
e RL3、及びMIS FET5から成る半導体
回路のMIS FET5のゲート電極に直結して強誘
電体素子4が形成されて成る。
強誘電体素子4のデータの書き込みはWL2に結線され
たMIS FETより行なわれ、その電位は、アナロ
グ量あるいはディジタル員として定められる。もしアナ
ログ量の場合には、強誘電体素子4のアナログ電位は、
MIS FET5のゲートに印加され、該アナログ量
はMIS FET5の出力にアナログ量として出力さ
れ、該出力は、RL3により読み出すことができる。
たMIS FETより行なわれ、その電位は、アナロ
グ量あるいはディジタル員として定められる。もしアナ
ログ量の場合には、強誘電体素子4のアナログ電位は、
MIS FET5のゲートに印加され、該アナログ量
はMIS FET5の出力にアナログ量として出力さ
れ、該出力は、RL3により読み出すことができる。
アナログIの記憶・読み出しができることは、とりもな
おさずディジタル信号の記憶・読み出しも可能な事を意
味している。
おさずディジタル信号の記憶・読み出しも可能な事を意
味している。
又、第1図は、ユニット・セルを示したものであり、該
ユニット・セルをX−Y方向にマトリックス状に配列し
て、神経回路網・とじて構成する事ができ、神経回路網
におけるシナプスとして作用させることができ、結合強
さをアナログ的に記憶させると共に、アナログ量として
読み出すことができる事を意味している。
ユニット・セルをX−Y方向にマトリックス状に配列し
て、神経回路網・とじて構成する事ができ、神経回路網
におけるシナプスとして作用させることができ、結合強
さをアナログ的に記憶させると共に、アナログ量として
読み出すことができる事を意味している。
本発明により、強訴電体集積回路における強誘電体素子
の働きをアナログ的にもディジタル的にも適用できる新
しい強誘電体集積回路を提供することができる効果があ
る。
の働きをアナログ的にもディジタル的にも適用できる新
しい強誘電体集積回路を提供することができる効果があ
る。
第1図は本発明の一実施例を示す強誘電体集積回路のユ
ニット・セル回路図である。 第2図は従来技術による強誘電体集積回路のユニット・
セル回路図である。 1、 11 ・ Common 2、 12−Write 3 ・−Re ad Line 13=・ Bit Line 4.14・・・強誘電体素子 5、 15・・・MIS FET Plate CP 1neWL L L 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上櫛雑音 他1名 第2図
ニット・セル回路図である。 第2図は従来技術による強誘電体集積回路のユニット・
セル回路図である。 1、 11 ・ Common 2、 12−Write 3 ・−Re ad Line 13=・ Bit Line 4.14・・・強誘電体素子 5、 15・・・MIS FET Plate CP 1neWL L L 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 上櫛雑音 他1名 第2図
Claims (1)
- MIS型FETのゲート電極には強誘電体素子が結線さ
れて成る事を特徴とする強誘電体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1005810A JPH02185789A (ja) | 1989-01-12 | 1989-01-12 | 強誘電体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1005810A JPH02185789A (ja) | 1989-01-12 | 1989-01-12 | 強誘電体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02185789A true JPH02185789A (ja) | 1990-07-20 |
Family
ID=11621437
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1005810A Pending JPH02185789A (ja) | 1989-01-12 | 1989-01-12 | 強誘電体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02185789A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5523964A (en) * | 1994-04-07 | 1996-06-04 | Symetrix Corporation | Ferroelectric non-volatile memory unit |
EP0811982A2 (en) * | 1996-06-06 | 1997-12-10 | Nec Corporation | Non-volatile ferroelectric memory device for storing data bits restored upon power-on and intermittently refreshed |
EP0811981A2 (en) * | 1996-06-06 | 1997-12-10 | Nec Corporation | Method of controlling non-volatile ferroelectric memory cell for inducing a large amount of electric charge representative of data bit |
US5737261A (en) * | 1996-06-18 | 1998-04-07 | Fujitsu Limited | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film |
US5751625A (en) * | 1995-08-28 | 1998-05-12 | Olympus Optical Co., Ltd. | Ferroelectric memory and recording device using the same |
US5753946A (en) * | 1995-02-22 | 1998-05-19 | Sony Corporation | Ferroelectric memory |
GB2617751A (en) * | 2020-12-26 | 2023-10-18 | Ibm | Using ferroelectric field-effect transistors (FeFETs) as capacitive processing units for in-memory computing |
-
1989
- 1989-01-12 JP JP1005810A patent/JPH02185789A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5523964A (en) * | 1994-04-07 | 1996-06-04 | Symetrix Corporation | Ferroelectric non-volatile memory unit |
US5559733A (en) * | 1994-04-07 | 1996-09-24 | Symetrix Corporation | Memory with ferroelectric capacitor connectable to transistor gate |
US5753946A (en) * | 1995-02-22 | 1998-05-19 | Sony Corporation | Ferroelectric memory |
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EP0811981A2 (en) * | 1996-06-06 | 1997-12-10 | Nec Corporation | Method of controlling non-volatile ferroelectric memory cell for inducing a large amount of electric charge representative of data bit |
EP0811981A3 (en) * | 1996-06-06 | 1999-11-17 | Nec Corporation | Method of controlling non-volatile ferroelectric memory cell for inducing a large amount of electric charge representative of data bit |
EP0811982A3 (en) * | 1996-06-06 | 1999-11-17 | Nec Corporation | Non-volatile ferroelectric memory device for storing data bits restored upon power-on and intermittently refreshed |
US5737261A (en) * | 1996-06-18 | 1998-04-07 | Fujitsu Limited | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film |
GB2617751A (en) * | 2020-12-26 | 2023-10-18 | Ibm | Using ferroelectric field-effect transistors (FeFETs) as capacitive processing units for in-memory computing |
GB2617751B (en) * | 2020-12-26 | 2024-04-10 | Ibm | Using ferroelectric field-effect transistors (FeFETs) as capacitive processing units for in-memory computing |
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