JP2002269973A - 強誘電体メモリ装置およびその駆動方法 - Google Patents
強誘電体メモリ装置およびその駆動方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Abstract
(57)【要約】
【課題】 製造プロセスを複雑化することなく、また、
強誘電体キャパシタの占有面積を増大させることなく、
多値データを記憶可能な強誘電体メモリ装置を提供する
こと。 【解決手段】 強誘電体メモリ装置は、少なくとも強誘
電体キャパシタを有するメモリセルが複数配列されたメ
モリセルアレイを含む。強誘電体キャパシタに３以上の
分極状態を設定するための３以上の異なる電圧（例え
ば、Ｖｓ、−Ｖｃ、−Ｖｓ）を印加することにより、該
強誘電体キャパシタに選択的に３値（例えばＰｒ
（０）、Ｐ１（１）、−Ｐｒ（２））以上のデータを記
憶できる。
強誘電体キャパシタの占有面積を増大させることなく、
多値データを記憶可能な強誘電体メモリ装置を提供する
こと。 【解決手段】 強誘電体メモリ装置は、少なくとも強誘
電体キャパシタを有するメモリセルが複数配列されたメ
モリセルアレイを含む。強誘電体キャパシタに３以上の
分極状態を設定するための３以上の異なる電圧（例え
ば、Ｖｓ、−Ｖｃ、−Ｖｓ）を印加することにより、該
強誘電体キャパシタに選択的に３値（例えばＰｒ
（０）、Ｐ１（１）、−Ｐｒ（２））以上のデータを記
憶できる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルに強誘
電体キャパシタを用いて構成される強誘電体メモリ装置
に関するものであり、特に１つのメモリセルに３値以上
のデータを記憶することができる強誘電体メモリ装置お
よびその駆動方法に関する。
電体キャパシタを用いて構成される強誘電体メモリ装置
に関するものであり、特に１つのメモリセルに３値以上
のデータを記憶することができる強誘電体メモリ装置お
よびその駆動方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】近年、
ＰＺＴ、ＳＢＴ等の強誘電体膜や、これを用いた強誘電
体キャパシタ、強誘電体メモリ装置の研究開発が盛んに
行われている。
ＰＺＴ、ＳＢＴ等の強誘電体膜や、これを用いた強誘電
体キャパシタ、強誘電体メモリ装置の研究開発が盛んに
行われている。
【０００３】多値データの記憶が可能なメモリに関して
は、特開平７−１２２６６１号公報、特開平８−１８０
６７３号公報に開示されているように、分極反転電圧が
互いに異なる複数の強誘電体キャパシタを並列に接続し
て１つのメモリセルを構成するものがある。
は、特開平７−１２２６６１号公報、特開平８−１８０
６７３号公報に開示されているように、分極反転電圧が
互いに異なる複数の強誘電体キャパシタを並列に接続し
て１つのメモリセルを構成するものがある。
【０００４】しかしながら、これらの技術においては、
以下に述べるような課題がある。分極反転電圧が互いに
異なる複数の強誘電体キャパシタを並列に接続するメモ
リセルにおいては、分極反転電圧の異なった強誘電体キ
ャパシタを形成するため、製造プロセスが複雑になった
り、並列接続される複数の強誘電体キャパシタの占有面
積が大きくなったりして、強誘電体メモリ装置の高価格
化を招く。
以下に述べるような課題がある。分極反転電圧が互いに
異なる複数の強誘電体キャパシタを並列に接続するメモ
リセルにおいては、分極反転電圧の異なった強誘電体キ
ャパシタを形成するため、製造プロセスが複雑になった
り、並列接続される複数の強誘電体キャパシタの占有面
積が大きくなったりして、強誘電体メモリ装置の高価格
化を招く。
【０００５】本発明の目的は、製造プロセスを複雑化す
ることなく、また、強誘電体キャパシタの占有面積を増
大させることなく、１メモリセルあたり３値以上の多値
データを記憶可能な強誘電体メモリ装置およびその駆動
方法を提供することにある。
ることなく、また、強誘電体キャパシタの占有面積を増
大させることなく、１メモリセルあたり３値以上の多値
データを記憶可能な強誘電体メモリ装置およびその駆動
方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、少なくとも強
誘電体キャパシタを有するメモリセルが複数配列された
メモリセルアレイを含む強誘電体メモリ装置であって、
前記強誘電体キャパシタに３以上の分極状態を設定する
ための３以上の異なる電圧を印加することにより、該強
誘電体キャパシタに選択的に３値以上のデータを記憶で
きる。
誘電体キャパシタを有するメモリセルが複数配列された
メモリセルアレイを含む強誘電体メモリ装置であって、
前記強誘電体キャパシタに３以上の分極状態を設定する
ための３以上の異なる電圧を印加することにより、該強
誘電体キャパシタに選択的に３値以上のデータを記憶で
きる。
【０００７】本発明においては、強誘電体キャパシタ
に、３以上の分極状態を設定するための３以上の異なる
電圧を印加し、それぞれの分極状態をデータとして読み
出すことにより、３以上のデータを記憶できる。このと
き、各分極状態は、読み出し時に、データを判別できる
十分なマージンを有するように設定される。
に、３以上の分極状態を設定するための３以上の異なる
電圧を印加し、それぞれの分極状態をデータとして読み
出すことにより、３以上のデータを記憶できる。このと
き、各分極状態は、読み出し時に、データを判別できる
十分なマージンを有するように設定される。
【０００８】本発明によれば、単一の強誘電体キャパシ
タに３以上のデータを記憶できるので、複数の強誘電体
キャパシタを組み合わせて１つのメモリセルを構成する
場合に比べて、強誘電体キャパシタの占有面積を増大さ
せることなく、高集積化を達成できる。
タに３以上のデータを記憶できるので、複数の強誘電体
キャパシタを組み合わせて１つのメモリセルを構成する
場合に比べて、強誘電体キャパシタの占有面積を増大さ
せることなく、高集積化を達成できる。
【０００９】前記３以上の分極状態のうち、２つの分極
状態は飽和分極状態であり、少なくとも１つの分極状態
は部分分極状態であることができる。
状態は飽和分極状態であり、少なくとも１つの分極状態
は部分分極状態であることができる。
【００１０】本発明は、例えば以下の強誘電体メモリ装
置に適用できる。
置に適用できる。
【００１１】（Ａ）２トランジスタ２キャパシタ（２Ｔ
２Ｃ）型強誘電体メモリ装置 この強誘電体メモリ装置では、前記メモリセルは、１本
のワード線、２本のビット線、１本のプレート線、２個
のトランジスタおよび２個の前記強誘電体キャパシタを
有し、第１トランジスタのゲートは前記ワード線に接続
され、第１トランジスタのソース・ドレインはそれぞれ
第１ビット線および第１強誘電体キャパシタの第１電極
に接続され、前記第１強誘電体キャパシタの第２電極は
前記プレート線に接続され、第２トランジスタのゲート
は前記ワード線に接続され、第２トランジスタのソース
・ドレインはそれぞれ第２ビット線および第２強誘電体
キャパシタの第１電極に接続され、前記第２強誘電体キ
ャパシタの第２電極は前記プレート線に接続されてい
る。
２Ｃ）型強誘電体メモリ装置 この強誘電体メモリ装置では、前記メモリセルは、１本
のワード線、２本のビット線、１本のプレート線、２個
のトランジスタおよび２個の前記強誘電体キャパシタを
有し、第１トランジスタのゲートは前記ワード線に接続
され、第１トランジスタのソース・ドレインはそれぞれ
第１ビット線および第１強誘電体キャパシタの第１電極
に接続され、前記第１強誘電体キャパシタの第２電極は
前記プレート線に接続され、第２トランジスタのゲート
は前記ワード線に接続され、第２トランジスタのソース
・ドレインはそれぞれ第２ビット線および第２強誘電体
キャパシタの第１電極に接続され、前記第２強誘電体キ
ャパシタの第２電極は前記プレート線に接続されてい
る。
【００１２】（Ｂ）１トランジスタ１キャパシタ（１Ｔ
１Ｃ）型強誘電体メモリ装置 この強誘電体メモリ装置では、前記メモリセルは、１本
のワード線、１本のビット線、１本のプレート線、１個
のトランジスタおよび１個の前記強誘電体キャパシタを
有し、前記トランジスタのゲートは前記ワード線に接続
され、前記トランジスタのソース・ドレインはそれぞれ
前記ビット線および前記強誘電体キャパシタの第１電極
に接続され、前記強誘電体キャパシタの第２電極は前記
プレート線に接続されている。
１Ｃ）型強誘電体メモリ装置 この強誘電体メモリ装置では、前記メモリセルは、１本
のワード線、１本のビット線、１本のプレート線、１個
のトランジスタおよび１個の前記強誘電体キャパシタを
有し、前記トランジスタのゲートは前記ワード線に接続
され、前記トランジスタのソース・ドレインはそれぞれ
前記ビット線および前記強誘電体キャパシタの第１電極
に接続され、前記強誘電体キャパシタの第２電極は前記
プレート線に接続されている。
【００１３】（Ｃ）単純マトリクス型強誘電体メモリ装
置 この強誘電体メモリ装置では、前記メモリセルは、１本
のワード線、１本のビット線および１個の前記強誘電体
キャパシタを有し、前記ワード線および前記ビット線
は、前記強誘電体キャパシタの第１電極および第２電極
にそれぞれ接続されている。
置 この強誘電体メモリ装置では、前記メモリセルは、１本
のワード線、１本のビット線および１個の前記強誘電体
キャパシタを有し、前記ワード線および前記ビット線
は、前記強誘電体キャパシタの第１電極および第２電極
にそれぞれ接続されている。
【００１４】本発明の第１の方法は、少なくとも強誘電
体キャパシタを有するメモリセルが複数配列されたメモ
リセルアレイを含む強誘電体メモリ装置の駆動方法であ
って、選択されたメモリセルにおいて、前記強誘電体キ
ャパシタに所定の電圧を印加して、該強誘電体キャパシ
タを１つの分極状態に設定する第１工程と、前記選択さ
れたメモリセルにおいて、３以上の分極状態を設定する
ための３以上の異なる電圧をそれぞれ前記強誘電体キャ
パシタに印加することにより、該強誘電体キャパシタに
選択的に３値以上のデータを書き込む第２工程と、前記
選択されたメモリセルにおいて、前記強誘電体キャパシ
タに所定の電圧を印加して、該強誘電体キャパシタの分
極状態の変化からデータを読み出す第３工程と、を含
む。
体キャパシタを有するメモリセルが複数配列されたメモ
リセルアレイを含む強誘電体メモリ装置の駆動方法であ
って、選択されたメモリセルにおいて、前記強誘電体キ
ャパシタに所定の電圧を印加して、該強誘電体キャパシ
タを１つの分極状態に設定する第１工程と、前記選択さ
れたメモリセルにおいて、３以上の分極状態を設定する
ための３以上の異なる電圧をそれぞれ前記強誘電体キャ
パシタに印加することにより、該強誘電体キャパシタに
選択的に３値以上のデータを書き込む第２工程と、前記
選択されたメモリセルにおいて、前記強誘電体キャパシ
タに所定の電圧を印加して、該強誘電体キャパシタの分
極状態の変化からデータを読み出す第３工程と、を含
む。
【００１５】本発明の第１の方法は、例えば上述した
（Ｂ），（Ｃ）の強誘電体メモリ装置に適用できる。
（Ｂ），（Ｃ）の強誘電体メモリ装置に適用できる。
【００１６】本発明の第２の方法は、上述した（Ｃ）の
強誘電体メモリ装置の駆動方法であって、選択されたメ
モリセルにおいて、第１強誘電体キャパシタに所定の電
圧を印加して、該強誘電体キャパシタを１つの分極状態
に設定する第１工程と、前記選択されたメモリセルにお
いて、３以上の分極状態を設定するための３以上の異な
る電圧をそれぞれ前記第１強誘電体キャパシタに印加す
ることにより、該第１強誘電体キャパシタに選択的に３
値以上のデータを書き込むとともに、第２強誘電体キャ
パシタに所定の電圧を印加して、該第２強誘電体キャパ
シタを１つの分極状態に設定する第２工程と、前記選択
されたメモリセルにおいて、前記第１強誘電体キャパシ
タおよび前記第２強誘電体キャパシタに所定の電圧を印
加して、該第１強誘電体キャパシタの分極状態の変化と
該第２強誘電体キャパシタの分極状態の変化との差から
データを読み出す第３工程と、を含む。
強誘電体メモリ装置の駆動方法であって、選択されたメ
モリセルにおいて、第１強誘電体キャパシタに所定の電
圧を印加して、該強誘電体キャパシタを１つの分極状態
に設定する第１工程と、前記選択されたメモリセルにお
いて、３以上の分極状態を設定するための３以上の異な
る電圧をそれぞれ前記第１強誘電体キャパシタに印加す
ることにより、該第１強誘電体キャパシタに選択的に３
値以上のデータを書き込むとともに、第２強誘電体キャ
パシタに所定の電圧を印加して、該第２強誘電体キャパ
シタを１つの分極状態に設定する第２工程と、前記選択
されたメモリセルにおいて、前記第１強誘電体キャパシ
タおよび前記第２強誘電体キャパシタに所定の電圧を印
加して、該第１強誘電体キャパシタの分極状態の変化と
該第２強誘電体キャパシタの分極状態の変化との差から
データを読み出す第３工程と、を含む。
【００１７】第１および第２の方法においては、前記第
３工程は次の書き込みにおける第１工程を兼ね、前記第
３工程の後に前記第２工程と同様の書き込みを行うこと
ができる。この場合には、前記第３工程において前記強
誘電体キャパシタに印加される電圧は、前記第１工程に
おいて前記強誘電体キャパシタに印加される電圧と同じ
にすることができる。
３工程は次の書き込みにおける第１工程を兼ね、前記第
３工程の後に前記第２工程と同様の書き込みを行うこと
ができる。この場合には、前記第３工程において前記強
誘電体キャパシタに印加される電圧は、前記第１工程に
おいて前記強誘電体キャパシタに印加される電圧と同じ
にすることができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１９】（第１の実施の形態）図１は、本実施の形
態における強誘電体キャパシタ１００を示した断面図で
ある。図１において、１０１は強誘電体膜、１０２は下
部電極、１０３は上部電極である。強誘電体キャパシタ
１００においては、その上部電極１０３および下部電極
１０２のいずれか一方は第１電極であり、他方は第２電
極である。強誘電体膜１０１には、ＳＢＴ（ＳｒＢｉ2
Ｔａ2Ｏ9）、ＰＺＴ（ＰｂＺｒ1-xＴｉxＯ3）、または
その他の強誘電体材料を用いることができる。強誘電体
膜１０１は、溶液塗布法、ＣＶＤ法等を用いて形成する
ことができる。下部電極１０２および上部電極１０３に
は、白金やイリジウム等の貴金属、他の金属材料、また
はこれら金属の酸化物、さらには以上述べた材料の積層
構造等を用いることができる。上部電極１０３および下
部電極１０２は、スパッタリング法等で形成することが
できる。
態における強誘電体キャパシタ１００を示した断面図で
ある。図１において、１０１は強誘電体膜、１０２は下
部電極、１０３は上部電極である。強誘電体キャパシタ
１００においては、その上部電極１０３および下部電極
１０２のいずれか一方は第１電極であり、他方は第２電
極である。強誘電体膜１０１には、ＳＢＴ（ＳｒＢｉ2
Ｔａ2Ｏ9）、ＰＺＴ（ＰｂＺｒ1-xＴｉxＯ3）、または
その他の強誘電体材料を用いることができる。強誘電体
膜１０１は、溶液塗布法、ＣＶＤ法等を用いて形成する
ことができる。下部電極１０２および上部電極１０３に
は、白金やイリジウム等の貴金属、他の金属材料、また
はこれら金属の酸化物、さらには以上述べた材料の積層
構造等を用いることができる。上部電極１０３および下
部電極１０２は、スパッタリング法等で形成することが
できる。
【００２０】図２は、図１に示す強誘電体キャパシタ１
００の分極量（Ｐ）−電圧（Ｖ）のヒステリシス曲線を
示した図である。この強誘電体キャパシタ１００におい
ては、ヒステリシス曲線は、以下のようになる。強誘電
体キャパシタ１００に電圧Ｖｓを印加すると分極量はＰ
ｓとなり、その後電圧を０にすると分極量はＰｒとな
る。さらに電圧を−Ｖｃとすると分極量はほぼ０とな
り、電圧を−Ｖｓとすると分極量は−Ｐｓとなる。再び
電圧を０とすると分極量は−Ｐｒとなる。さらに電圧を
Ｖｃとすると分極量はほぼ０となり、電圧Ｖｓとした時
に分極量は再びＰｓに戻る。一般的には、この強誘電体
キャパシタに２値データを記憶する方法、即ち、印加電
圧が０における２つの飽和分極状態（分極量Ｐｒ，−Ｐ
ｒ）を２値データとして記憶する方法が知られている。
００の分極量（Ｐ）−電圧（Ｖ）のヒステリシス曲線を
示した図である。この強誘電体キャパシタ１００におい
ては、ヒステリシス曲線は、以下のようになる。強誘電
体キャパシタ１００に電圧Ｖｓを印加すると分極量はＰ
ｓとなり、その後電圧を０にすると分極量はＰｒとな
る。さらに電圧を−Ｖｃとすると分極量はほぼ０とな
り、電圧を−Ｖｓとすると分極量は−Ｐｓとなる。再び
電圧を０とすると分極量は−Ｐｒとなる。さらに電圧を
Ｖｃとすると分極量はほぼ０となり、電圧Ｖｓとした時
に分極量は再びＰｓに戻る。一般的には、この強誘電体
キャパシタに２値データを記憶する方法、即ち、印加電
圧が０における２つの飽和分極状態（分極量Ｐｒ，−Ｐ
ｒ）を２値データとして記憶する方法が知られている。
【００２１】本発明者による実験によれば、以下のこと
が確認された。一旦電圧Ｖｓを印加した状態から、０＞
−Ｖ＞−Ｖｓの電圧−Ｖを印加し、その後電圧を０に戻
したときの分極量は再現性が良く、安定している。ま
た、一旦電圧−Ｖｓを印加した状態から、０＜Ｖ＜Ｖｓ
の電圧Ｖを印加し、その後電圧を０に戻したときの分極
量も再現性がよく安定している。すなわち、印加電圧が
−ＶｓまたはＶｓのときの飽和分極状態のみならず、印
加電圧が−ＶｓとＶｓとの間にある電圧−ＶまたはＶで
も再現性がよく安定した分極状態（以下、このような分
極状態を「部分分極状態」という）が得られる。このよ
うな部分分極状態においても、他の分極状態に対して読
み出し時のデータの判別ができるマージンを確保できれ
ば、データの割付ができる。したがって、飽和分極状態
および部分分極状態からデータの割付が可能な３以上の
分極状態を選択することで、１つの強誘電体キャパシタ
に３以上の多値データの書き込み、読み出しができる。
このことは、本実施の形態のみならず、他の実施の形態
を含む本発明においていえる。
が確認された。一旦電圧Ｖｓを印加した状態から、０＞
−Ｖ＞−Ｖｓの電圧−Ｖを印加し、その後電圧を０に戻
したときの分極量は再現性が良く、安定している。ま
た、一旦電圧−Ｖｓを印加した状態から、０＜Ｖ＜Ｖｓ
の電圧Ｖを印加し、その後電圧を０に戻したときの分極
量も再現性がよく安定している。すなわち、印加電圧が
−ＶｓまたはＶｓのときの飽和分極状態のみならず、印
加電圧が−ＶｓとＶｓとの間にある電圧−ＶまたはＶで
も再現性がよく安定した分極状態（以下、このような分
極状態を「部分分極状態」という）が得られる。このよ
うな部分分極状態においても、他の分極状態に対して読
み出し時のデータの判別ができるマージンを確保できれ
ば、データの割付ができる。したがって、飽和分極状態
および部分分極状態からデータの割付が可能な３以上の
分極状態を選択することで、１つの強誘電体キャパシタ
に３以上の多値データの書き込み、読み出しができる。
このことは、本実施の形態のみならず、他の実施の形態
を含む本発明においていえる。
【００２２】例えば、図２に示すように、一旦電圧をＶ
ｓとして分極量をＰｓにした後、反転電圧−Ｖｃ（０＞
−Ｖｃ＞−Ｖｓ）を印加し、その後、電圧を０としたと
き、ヒステリシスループは矢印で示す軌跡をたどる。こ
のときの分極量は安定な値Ｐ１を保持することができ
る。そして、飽和分極量Ｐｒ，−Ｐｒと分極量Ｐ１とが
読み出し時に判別できれば、強誘電体キャパシタに記憶
できる分極状態として、飽和分極状態（分極量Ｐｒ，−
Ｐｒ）の他に、部分分極状態（分極量Ｐ１）が存在する
ことになる。ここで、分極量Ｐｒの状態（第１の飽和分
極状態）を‘０’、分極量Ｐ１の状態（部分分極状態）
を‘１’、分極量−Ｐｒの状態（第２の飽和分極状態）
を‘２’と定義すると、３値のデータを記憶できる。
ｓとして分極量をＰｓにした後、反転電圧−Ｖｃ（０＞
−Ｖｃ＞−Ｖｓ）を印加し、その後、電圧を０としたと
き、ヒステリシスループは矢印で示す軌跡をたどる。こ
のときの分極量は安定な値Ｐ１を保持することができ
る。そして、飽和分極量Ｐｒ，−Ｐｒと分極量Ｐ１とが
読み出し時に判別できれば、強誘電体キャパシタに記憶
できる分極状態として、飽和分極状態（分極量Ｐｒ，−
Ｐｒ）の他に、部分分極状態（分極量Ｐ１）が存在する
ことになる。ここで、分極量Ｐｒの状態（第１の飽和分
極状態）を‘０’、分極量Ｐ１の状態（部分分極状態）
を‘１’、分極量−Ｐｒの状態（第２の飽和分極状態）
を‘２’と定義すると、３値のデータを記憶できる。
【００２３】図７は、本実施の形態における強誘電体キ
ャパシタの初期化、書き込み、読み出しを行う動作電圧
のパルス波形の一例を示した図である。図７において、
符号７０１は‘０’の書き込みと読み出しを行う場合の
動作電圧の波形であり、符号７０２は‘１’の書き込み
と読み出しを行う場合の動作電圧の波形であり、符号７
０３は‘２’の書き込みと読み出しを行う場合の動作電
圧の波形である。
ャパシタの初期化、書き込み、読み出しを行う動作電圧
のパルス波形の一例を示した図である。図７において、
符号７０１は‘０’の書き込みと読み出しを行う場合の
動作電圧の波形であり、符号７０２は‘１’の書き込み
と読み出しを行う場合の動作電圧の波形であり、符号７
０３は‘２’の書き込みと読み出しを行う場合の動作電
圧の波形である。
【００２４】図７において、時刻ｔ１〜ｔ２の期間に
は、選択されたメモリセルの各強誘電体キャパシタに電
圧Ｖｓが印加され、強誘電体キャパシタは初期化され
る。時刻ｔ３〜ｔ４の期間には、‘０’書き込みの場合
には電圧Ｖｓが強誘電体キャパシタに印加され、‘１’
書き込みの場合には電圧−Ｖｃが強誘電体キャパシタに
印加され、‘２’書き込みの場合には電圧−Ｖｓが強誘
電体キャパシタに印加される。時刻ｔ５〜ｔ６の期間に
は、選択された各強誘電体キャパシタに電圧Ｖｓが印加
され、それぞれデータが読み出される。この読み出し時
に印加する電圧波形は、時刻ｔ１〜ｔ２に印加する初期
化の電圧波形を兼ねてもよい。
は、選択されたメモリセルの各強誘電体キャパシタに電
圧Ｖｓが印加され、強誘電体キャパシタは初期化され
る。時刻ｔ３〜ｔ４の期間には、‘０’書き込みの場合
には電圧Ｖｓが強誘電体キャパシタに印加され、‘１’
書き込みの場合には電圧−Ｖｃが強誘電体キャパシタに
印加され、‘２’書き込みの場合には電圧−Ｖｓが強誘
電体キャパシタに印加される。時刻ｔ５〜ｔ６の期間に
は、選択された各強誘電体キャパシタに電圧Ｖｓが印加
され、それぞれデータが読み出される。この読み出し時
に印加する電圧波形は、時刻ｔ１〜ｔ２に印加する初期
化の電圧波形を兼ねてもよい。
【００２５】図８は、本実施の形態における強誘電体キ
ャパシタの初期化、書き込み、読み出しを行う動作電圧
のパルス波形の他の例を示した図である。図８におい
て、符号８０１は‘０’の書き込みと読み出しを行う場
合の動作電圧の波形であり、符号８０２は‘１’の書き
込みと読み出しを行う場合の動作電圧の波形であり、符
号８０３は‘２’の書き込みと読み出しを行う場合の動
作電圧の波形である。
ャパシタの初期化、書き込み、読み出しを行う動作電圧
のパルス波形の他の例を示した図である。図８におい
て、符号８０１は‘０’の書き込みと読み出しを行う場
合の動作電圧の波形であり、符号８０２は‘１’の書き
込みと読み出しを行う場合の動作電圧の波形であり、符
号８０３は‘２’の書き込みと読み出しを行う場合の動
作電圧の波形である。
【００２６】図８に示す例では、時刻ｔ１〜ｔ２の期間
の初期化および時刻ｔ５〜ｔ６の期間の読み出しは、図
７に示す例と同様であり、時刻ｔ３〜ｔ４の期間の書き
込みは、図７に示す例と異なる。すなわち、この例で
は、‘０’書き込みの場合には電圧０が強誘電体キャパ
シタに印加され、‘１’書き込みの場合には電圧−Ｖｃ
が強誘電体キャパシタに印加され、‘２’書き込みの場
合には電圧−Ｖｓが強誘電体キャパシタに印加される。
また、読み出し時に印加する電圧波形は、時刻ｔ１〜ｔ
２に印加する初期化の波形と同じであり、時刻ｔ７〜ｔ
８に印加する再書き込みおける初期化の電圧波形を兼ね
ている。
の初期化および時刻ｔ５〜ｔ６の期間の読み出しは、図
７に示す例と同様であり、時刻ｔ３〜ｔ４の期間の書き
込みは、図７に示す例と異なる。すなわち、この例で
は、‘０’書き込みの場合には電圧０が強誘電体キャパ
シタに印加され、‘１’書き込みの場合には電圧−Ｖｃ
が強誘電体キャパシタに印加され、‘２’書き込みの場
合には電圧−Ｖｓが強誘電体キャパシタに印加される。
また、読み出し時に印加する電圧波形は、時刻ｔ１〜ｔ
２に印加する初期化の波形と同じであり、時刻ｔ７〜ｔ
８に印加する再書き込みおける初期化の電圧波形を兼ね
ている。
【００２７】以上のように、本実施の形態では、強誘電
体キャパシタの初期化、書き込み、読み出しにおいて、
各種の電圧波形の態様をとることができる。もちろん、
電圧波形の極性は図示の例と逆でもよい。
体キャパシタの初期化、書き込み、読み出しにおいて、
各種の電圧波形の態様をとることができる。もちろん、
電圧波形の極性は図示の例と逆でもよい。
【００２８】本実施の形態では、１個の強誘電体キャパ
シタに３値のデータの記憶および読み出しが可能であ
る。本実施の形態の強誘電体メモリ装置は、従来の１個
の強誘電体キャパシタに２値の記憶を行う強誘電体メモ
リ装置と、製造プロセスは同じであり、また、１メモリ
セルあたりの占有面積も同等である。したがって、従来
の多値データを記憶する強誘電体メモリ装置に比べて、
製造プロセスが容易である、メモリセルの高集積化が可
能となる。
シタに３値のデータの記憶および読み出しが可能であ
る。本実施の形態の強誘電体メモリ装置は、従来の１個
の強誘電体キャパシタに２値の記憶を行う強誘電体メモ
リ装置と、製造プロセスは同じであり、また、１メモリ
セルあたりの占有面積も同等である。したがって、従来
の多値データを記憶する強誘電体メモリ装置に比べて、
製造プロセスが容易である、メモリセルの高集積化が可
能となる。
【００２９】（第２の実施の形態）図３は、本実施の形
態における、図１に示す強誘電体キャパシタ１００の分
極量（Ｐ）−電圧（Ｖ）のヒステリシス曲線を示した図
である。図３は、４値のデータが記憶できる場合のヒス
テリシス曲線の例を示している。
態における、図１に示す強誘電体キャパシタ１００の分
極量（Ｐ）−電圧（Ｖ）のヒステリシス曲線を示した図
である。図３は、４値のデータが記憶できる場合のヒス
テリシス曲線の例を示している。
【００３０】図３に示すように、前記強誘電体キャパシ
タを用いて、一旦電圧Ｖｓを印加して分極量をＰｓにし
た後、電圧−Ｖ１（０＞−Ｖ１＞−Ｖｓ）を印加して書
き込みを行い、その後印加電圧を０とした時、ヒステリ
シスループは矢印Ａ１で示す軌跡をたどる。このときの
分極量は安定な値Ｐ１を保持する。また、前記電圧−Ｖ
１より小さく電圧−Ｖｓより大きい電圧−Ｖ２を印加し
て書き込みを行い、その後印加電圧を０とした時、ヒス
テリシスループは矢印Ａ２に示す軌跡をたどる。このと
きの分極量は安定な値Ｐ２を保持する。即ち、飽和分極
量Ｐｒ，−Ｐｒおよび分極量Ｐ１，Ｐ２が読み出し時に
判別できるようにすれば、強誘電体キャパシタに記憶で
きる分極状態として、飽和分極状態（分極量Ｐｒ，−Ｐ
ｒ）の他に、さらに部分分極状態（分極量Ｐ１，Ｐ２）
が存在する。ここで、分極量Ｐｒの状態（第１の飽和分
極状態）を‘０’、分極量Ｐ１の状態（第１の部分分極
状態）を‘１’、分極量Ｐ２の状態（第２の部分分極状
態）を‘２’、分極量−Ｐｒの状態（第２の飽和分極状
態）を‘３’と定義すると、書き込み時の電圧を４電圧
（Ｖｓ、−Ｖ１、−Ｖ２、−Ｖｓ）にすることにより、
前記‘０’、‘１’、‘２’、‘３’のデータの書き込
みと読み出しができる。したがって、本実施の形態で
は、１個の強誘電体キャパシタへの４値データの記憶と
読み出しが可能となる。
タを用いて、一旦電圧Ｖｓを印加して分極量をＰｓにし
た後、電圧−Ｖ１（０＞−Ｖ１＞−Ｖｓ）を印加して書
き込みを行い、その後印加電圧を０とした時、ヒステリ
シスループは矢印Ａ１で示す軌跡をたどる。このときの
分極量は安定な値Ｐ１を保持する。また、前記電圧−Ｖ
１より小さく電圧−Ｖｓより大きい電圧−Ｖ２を印加し
て書き込みを行い、その後印加電圧を０とした時、ヒス
テリシスループは矢印Ａ２に示す軌跡をたどる。このと
きの分極量は安定な値Ｐ２を保持する。即ち、飽和分極
量Ｐｒ，−Ｐｒおよび分極量Ｐ１，Ｐ２が読み出し時に
判別できるようにすれば、強誘電体キャパシタに記憶で
きる分極状態として、飽和分極状態（分極量Ｐｒ，−Ｐ
ｒ）の他に、さらに部分分極状態（分極量Ｐ１，Ｐ２）
が存在する。ここで、分極量Ｐｒの状態（第１の飽和分
極状態）を‘０’、分極量Ｐ１の状態（第１の部分分極
状態）を‘１’、分極量Ｐ２の状態（第２の部分分極状
態）を‘２’、分極量−Ｐｒの状態（第２の飽和分極状
態）を‘３’と定義すると、書き込み時の電圧を４電圧
（Ｖｓ、−Ｖ１、−Ｖ２、−Ｖｓ）にすることにより、
前記‘０’、‘１’、‘２’、‘３’のデータの書き込
みと読み出しができる。したがって、本実施の形態で
は、１個の強誘電体キャパシタへの４値データの記憶と
読み出しが可能となる。
【００３１】本実施の形態においても、第１の実施の形
態と同様に、従来の多値データを記憶する強誘電体メモ
リ装置に比べて、製造プロセスが容易であり、メモリセ
ルの高集積化が可能となる。
態と同様に、従来の多値データを記憶する強誘電体メモ
リ装置に比べて、製造プロセスが容易であり、メモリセ
ルの高集積化が可能となる。
【００３２】第１、第２の実施の形態では、部分分極状
態での書き込みを負の電圧で行ったが、この電位を正に
しても同様の動作が可能である。また、第１、第２の実
施の形態では、３値または４値の多値データについて説
明したが、さらに大きな多値データ、例えば５値以上の
データの記憶も可能である。
態での書き込みを負の電圧で行ったが、この電位を正に
しても同様の動作が可能である。また、第１、第２の実
施の形態では、３値または４値の多値データについて説
明したが、さらに大きな多値データ、例えば５値以上の
データの記憶も可能である。
【００３３】（第３の実施の形態）図４は、本実施の形
態における、２Ｔ２Ｃメモリセル４００の等価回路を示
した図である。図４においては、１つメモリセルの等価
回路を示し、周辺の駆動回路や読み出し用の増幅回路等
は省略してある。図４において、４０１はワード線、４
０２は第１ビット線、４０３は第２ビット線、４０４は
プレート線、４０５は第１ＭＯＳトランジスタ、４０６
は第２ＭＯＳトランジスタ、４０７は第１強誘電体キャ
パシタ、４０８は第２強誘電体キャパシタである。
態における、２Ｔ２Ｃメモリセル４００の等価回路を示
した図である。図４においては、１つメモリセルの等価
回路を示し、周辺の駆動回路や読み出し用の増幅回路等
は省略してある。図４において、４０１はワード線、４
０２は第１ビット線、４０３は第２ビット線、４０４は
プレート線、４０５は第１ＭＯＳトランジスタ、４０６
は第２ＭＯＳトランジスタ、４０７は第１強誘電体キャ
パシタ、４０８は第２強誘電体キャパシタである。
【００３４】第１ＭＯＳトランジスタ４０５のゲートは
ワード線４０１に接続されている。第１ＭＯＳトランジ
スタ４０５のソース・ドレインは、それぞれ第１ビット
線４０２および第１強誘電体キャパシタ４０７の第１電
極に接続されている。さらに、第１強誘電体キャパシタ
４０７の第２電極はプレート線４０４に接続されてい
る。第２ＭＯＳトランジスタ４０６のソース・ドレイン
はそれぞれ第２ビット線４０３および第２強誘電体キャ
パシタ４０８の第１電極に接続されている。さらに、第
２強誘電体キャパシタ４０８の第２電極はプレート線４
０４に接続されている。
ワード線４０１に接続されている。第１ＭＯＳトランジ
スタ４０５のソース・ドレインは、それぞれ第１ビット
線４０２および第１強誘電体キャパシタ４０７の第１電
極に接続されている。さらに、第１強誘電体キャパシタ
４０７の第２電極はプレート線４０４に接続されてい
る。第２ＭＯＳトランジスタ４０６のソース・ドレイン
はそれぞれ第２ビット線４０３および第２強誘電体キャ
パシタ４０８の第１電極に接続されている。さらに、第
２強誘電体キャパシタ４０８の第２電極はプレート線４
０４に接続されている。
【００３５】この２Ｔ２Ｃメモリセル４００において
は、選択されたメモリセルにおいて、第１強誘電体キャ
パシタ４０７に所定の電圧を印加して、第１強誘電体キ
ャパシタ４０７を１つの分極状態に設定して初期化す
る。ついで、３以上の分極状態を設定するための３以上
の異なる電圧のいずれかを第１強誘電体キャパシタ４０
７に印加することにより、第１強誘電体キャパシタ４０
７に選択的に３値以上のデータのいずれかを書き込むと
ともに、第２強誘電体キャパシタ４０８に所定の電圧を
印加して、第２強誘電体キャパシタを１つの分極状態に
設定する。ついで、第１、第２強誘電体キャパシタに所
定の電圧を印加して、第１強誘電体キャパシタ４０７の
分極状態の変化と第２強誘電体キャパシタ４０８の分極
状態の変化をそれぞれ電位として検知し、両者の差から
第１強誘電体キャパシタに書き込まれたデータを読み出
す。
は、選択されたメモリセルにおいて、第１強誘電体キャ
パシタ４０７に所定の電圧を印加して、第１強誘電体キ
ャパシタ４０７を１つの分極状態に設定して初期化す
る。ついで、３以上の分極状態を設定するための３以上
の異なる電圧のいずれかを第１強誘電体キャパシタ４０
７に印加することにより、第１強誘電体キャパシタ４０
７に選択的に３値以上のデータのいずれかを書き込むと
ともに、第２強誘電体キャパシタ４０８に所定の電圧を
印加して、第２強誘電体キャパシタを１つの分極状態に
設定する。ついで、第１、第２強誘電体キャパシタに所
定の電圧を印加して、第１強誘電体キャパシタ４０７の
分極状態の変化と第２強誘電体キャパシタ４０８の分極
状態の変化をそれぞれ電位として検知し、両者の差から
第１強誘電体キャパシタに書き込まれたデータを読み出
す。
【００３６】以下、本実施の形態における動作の例を述
べる。
べる。
【００３７】初期化；まず、第１ビット線４０２および
第２ビット線４０３の電位を０としておく。そして、ワ
ード線４０１を駆動して、第１，第２ＭＯＳトランジス
タ４０５，４０６をそれぞれオン状態にし、プレート線
４０４に例えば−Ｖｓの電圧を印加する。このとき、第
１，第２強誘電体キャパシタ４０７，４０８には、電圧
Ｖｓまたはこれに近い電圧が印加される。その結果、第
１、第２強誘電体キャパシタ４０７、４０８は初期化さ
れる。
第２ビット線４０３の電位を０としておく。そして、ワ
ード線４０１を駆動して、第１，第２ＭＯＳトランジス
タ４０５，４０６をそれぞれオン状態にし、プレート線
４０４に例えば−Ｖｓの電圧を印加する。このとき、第
１，第２強誘電体キャパシタ４０７，４０８には、電圧
Ｖｓまたはこれに近い電圧が印加される。その結果、第
１、第２強誘電体キャパシタ４０７、４０８は初期化さ
れる。
【００３８】書き込み；ワード線４０１を駆動して、第
１，第２ＭＯＳトランジスタ４０５，４０６をそれぞれ
オン状態にする。第１ビット線４０２から３以上の多値
データのいずれかのデータを第１強誘電体キャパシタ４
０７に書き込み、第２ビット線４０３から例えばデータ
‘０’を第２強誘電体キャパシタ４０８に書き込む。そ
の後、第１，第２ＭＯＳトランジスタ４０５，４０６を
それぞれオフ状態にし、書き込んだデータを保持する。
１，第２ＭＯＳトランジスタ４０５，４０６をそれぞれ
オン状態にする。第１ビット線４０２から３以上の多値
データのいずれかのデータを第１強誘電体キャパシタ４
０７に書き込み、第２ビット線４０３から例えばデータ
‘０’を第２強誘電体キャパシタ４０８に書き込む。そ
の後、第１，第２ＭＯＳトランジスタ４０５，４０６を
それぞれオフ状態にし、書き込んだデータを保持する。
【００３９】読み出し；第１ビット線４０２および第２
ビット線４０３の電位を０としておく。そして、ワード
線４０１を駆動して、第１，第２ＭＯＳトランジスタ４
０５，４０６をそれぞれオン状態にし、プレート線４０
４に例えば−Ｖｓの電圧を印加する。このとき、第１，
第２強誘電体キャパシタ４０７，４０８には、電圧Ｖｓ
またはこれに近い電圧が印加される。その結果、第１強
誘電体キャパシタ４０７からは予め記憶された所定のデ
ータが第１ビット線４０２を介して読み出される。ま
た、第２強誘電体キャパシタ４０８からは予め記憶され
たデータ‘０’が第２ビット線４０３を介して読み出さ
れる。この第１ビット線４０２の電位と、第２ビット線
４０３の電位を比較することにより、第１ビット線４０
２に読み出されたデータの論理値を検出することができ
る。
ビット線４０３の電位を０としておく。そして、ワード
線４０１を駆動して、第１，第２ＭＯＳトランジスタ４
０５，４０６をそれぞれオン状態にし、プレート線４０
４に例えば−Ｖｓの電圧を印加する。このとき、第１，
第２強誘電体キャパシタ４０７，４０８には、電圧Ｖｓ
またはこれに近い電圧が印加される。その結果、第１強
誘電体キャパシタ４０７からは予め記憶された所定のデ
ータが第１ビット線４０２を介して読み出される。ま
た、第２強誘電体キャパシタ４０８からは予め記憶され
たデータ‘０’が第２ビット線４０３を介して読み出さ
れる。この第１ビット線４０２の電位と、第２ビット線
４０３の電位を比較することにより、第１ビット線４０
２に読み出されたデータの論理値を検出することができ
る。
【００４０】２Ｔ２Ｃメモリセルを用いた強誘電体メモ
リ装置は、従来の１個の強誘電体キャパシタに２値情報
の記憶を行う強誘電体メモリ装置と、製造プロセスは同
じであり、また、１メモリセルあたりの占有面積も同等
である。このため、本実施の形態にかかる強誘電体メモ
リ装置によれば、１つの強誘電体キャパシタに３以上の
データが記憶できるので、メモリセルの高集積化、大容
量化が可能となる。
リ装置は、従来の１個の強誘電体キャパシタに２値情報
の記憶を行う強誘電体メモリ装置と、製造プロセスは同
じであり、また、１メモリセルあたりの占有面積も同等
である。このため、本実施の形態にかかる強誘電体メモ
リ装置によれば、１つの強誘電体キャパシタに３以上の
データが記憶できるので、メモリセルの高集積化、大容
量化が可能となる。
【００４１】前記第２強誘電体キャパシタ４０８に所定
の電圧を印加して第２強誘電体キャパシタを１つの分極
状態に設定するタイミングは、前記第１強誘電体キャパ
シタ４０７を１つの分極状態に設定して初期化するタイ
ミングであってもよい。
の電圧を印加して第２強誘電体キャパシタを１つの分極
状態に設定するタイミングは、前記第１強誘電体キャパ
シタ４０７を１つの分極状態に設定して初期化するタイ
ミングであってもよい。
【００４２】（第４の実施の形態）図５は、本実施の形
態における、１Ｔ１Ｃメモリセル５００の等価回路を示
した図である。図５において、図４に示す部分と同一の
部分には同じ符号を付してある。図５においては、周辺
の駆動回路や読み出し用の増幅回路等は省略してある。
態における、１Ｔ１Ｃメモリセル５００の等価回路を示
した図である。図５において、図４に示す部分と同一の
部分には同じ符号を付してある。図５においては、周辺
の駆動回路や読み出し用の増幅回路等は省略してある。
【００４３】ＭＯＳトランジスタ４０５のゲートはワー
ド線４０１に接続されている。ＭＯＳトランジスタ４０
５のソース・ドレインはそれぞれビット線４０２および
強誘電体キャパシタ４０７の第１電極に接続されてい
る。さらに、第１強誘電体キャパシタ４０７の第２電極
はプレート線４０４に接続されている。
ド線４０１に接続されている。ＭＯＳトランジスタ４０
５のソース・ドレインはそれぞれビット線４０２および
強誘電体キャパシタ４０７の第１電極に接続されてい
る。さらに、第１強誘電体キャパシタ４０７の第２電極
はプレート線４０４に接続されている。
【００４４】この１Ｔ１Ｃメモリセル５００において
は、選択されたメモリセルにおいて、強誘電体キャパシ
タ４０７に所定の電圧を印加して、これを１つの分極状
態に設定して初期化する。ついで、選択されたメモリセ
ルにおいて、３以上の分極状態を設定するための３以上
の異なる電圧のいずれかを強誘電体キャパシタ４０７に
印加することにより、強誘電体キャパシタ４０７に選択
的に３値以上のデータのいずれかを書き込む。ついで、
選択されたメモリセルにおいて、強誘電体キャパシタ４
０７に所定の電圧を印加して、強誘電体キャパシタ４０
７の分極状態の変化を電位として検知し、データを読み
出す。
は、選択されたメモリセルにおいて、強誘電体キャパシ
タ４０７に所定の電圧を印加して、これを１つの分極状
態に設定して初期化する。ついで、選択されたメモリセ
ルにおいて、３以上の分極状態を設定するための３以上
の異なる電圧のいずれかを強誘電体キャパシタ４０７に
印加することにより、強誘電体キャパシタ４０７に選択
的に３値以上のデータのいずれかを書き込む。ついで、
選択されたメモリセルにおいて、強誘電体キャパシタ４
０７に所定の電圧を印加して、強誘電体キャパシタ４０
７の分極状態の変化を電位として検知し、データを読み
出す。
【００４５】以下、本実施の形態における動作の例を説
明する。
明する。
【００４６】初期化；ビット線４０２の電位を０として
おく。そして、ワード線４０１を駆動し、ＭＯＳトラン
ジスタ４０５をオン状態にし、プレート線４０４に例え
ば−Ｖｓの電位を印加する。このとき、強誘電体キャパ
シタ４０７には電圧Ｖｓまたはこれに近い電圧が印加さ
れる。その結果、第１強誘電体キャパシタ４０７は初期
化される。
おく。そして、ワード線４０１を駆動し、ＭＯＳトラン
ジスタ４０５をオン状態にし、プレート線４０４に例え
ば−Ｖｓの電位を印加する。このとき、強誘電体キャパ
シタ４０７には電圧Ｖｓまたはこれに近い電圧が印加さ
れる。その結果、第１強誘電体キャパシタ４０７は初期
化される。
【００４７】書き込み；ワード線４０１を駆動し、ＭＯ
Ｓトランジスタ４０５をオン状態にし、第１ビット線４
０２から３以上の多値データのいずれかのデータを強誘
電体キャパシタ４０７に書き込む。その後ＭＯＳトラン
ジスタ４０５をオフ状態にし、書き込んだデータを保持
する。
Ｓトランジスタ４０５をオン状態にし、第１ビット線４
０２から３以上の多値データのいずれかのデータを強誘
電体キャパシタ４０７に書き込む。その後ＭＯＳトラン
ジスタ４０５をオフ状態にし、書き込んだデータを保持
する。
【００４８】読み出し；ビット線４０２の電位を０とし
ておく。そして、ワード線４０１を駆動し、ＭＯＳトラ
ンジスタ４０５をオン状態にし、プレート線４０４に例
えば−Ｖｓの電位を印加する。このとき、強誘電体キャ
パシタ４０７には電圧Ｖｓまたはこれに近い電圧が印加
される。その結果、第１強誘電体キャパシタ４０７から
は予め記憶された所定のデータがビット線４０２を介し
て読み出される。この信号をセンスアンプなどで処理す
ることにより、ビット線４０２に読み出されたデータの
論理値を検出することができる。
ておく。そして、ワード線４０１を駆動し、ＭＯＳトラ
ンジスタ４０５をオン状態にし、プレート線４０４に例
えば−Ｖｓの電位を印加する。このとき、強誘電体キャ
パシタ４０７には電圧Ｖｓまたはこれに近い電圧が印加
される。その結果、第１強誘電体キャパシタ４０７から
は予め記憶された所定のデータがビット線４０２を介し
て読み出される。この信号をセンスアンプなどで処理す
ることにより、ビット線４０２に読み出されたデータの
論理値を検出することができる。
【００４９】この、１Ｔ１Ｃのメモリセルを用いた場合
においても、他の実施の形態と同様に、１つの強誘電体
キャパシタに３以上のデータが記憶できるので、メモリ
セルの高集積化、大容量化が可能となる。
においても、他の実施の形態と同様に、１つの強誘電体
キャパシタに３以上のデータが記憶できるので、メモリ
セルの高集積化、大容量化が可能となる。
【００５０】（第５の実施の形態）図６（Ａ），（Ｂ）
は、本実施の形態における、トランジスタを有さずにメ
モリセルが単純マトリクス型に配列されたメモリセルア
レイを有する強誘電体メモリ装置６００の構成を示した
図である。図６においては、周辺の駆動回路や読み出し
用の増幅回路等は省略してある。図６（Ａ）はメモリセ
ルアレイの平面図、図６（Ｂ）は図６（Ａ）のＡ−Ａ線
の断面図である。図６（Ａ）において、６０１は所定の
数配列されたワード線（一部のワード線のみ図示）であ
り、６０２は所定の数配列されたビット線（一部のビッ
ト線のみ図示）である。
は、本実施の形態における、トランジスタを有さずにメ
モリセルが単純マトリクス型に配列されたメモリセルア
レイを有する強誘電体メモリ装置６００の構成を示した
図である。図６においては、周辺の駆動回路や読み出し
用の増幅回路等は省略してある。図６（Ａ）はメモリセ
ルアレイの平面図、図６（Ｂ）は図６（Ａ）のＡ−Ａ線
の断面図である。図６（Ａ）において、６０１は所定の
数配列されたワード線（一部のワード線のみ図示）であ
り、６０２は所定の数配列されたビット線（一部のビッ
ト線のみ図示）である。
【００５１】図６（Ｂ）に示すように、メモリセルアレ
イは、基体６０８上に形成されている。基体６０８上に
はワード線６０１，強誘電体膜６０７，ビット線６０２
が積層されている。ワード線６０１とビット線６０２の
間に、強誘電体膜６０７が配置されている。したがっ
て、ワード線６０１とビット線６０２の交点にそれぞれ
強誘電体キャパシタが形成される。そして、ワード線お
よびビット線のいずれか一方が強誘電体キャパシタの第
１電極であり、他方が第２電極である。
イは、基体６０８上に形成されている。基体６０８上に
はワード線６０１，強誘電体膜６０７，ビット線６０２
が積層されている。ワード線６０１とビット線６０２の
間に、強誘電体膜６０７が配置されている。したがっ
て、ワード線６０１とビット線６０２の交点にそれぞれ
強誘電体キャパシタが形成される。そして、ワード線お
よびビット線のいずれか一方が強誘電体キャパシタの第
１電極であり、他方が第２電極である。
【００５２】この、単純マトリクス型メモリセルアレイ
を有する強誘電体メモリ装置６００においても、ワード
線とビット線の交点に形成される強誘電体キャパシタへ
の書き込み電圧を３電圧以上として、１個の強誘電体キ
ャパシタへ３値以上のデータを記憶し、さらにデータの
読みだしを行うことが可能である。
を有する強誘電体メモリ装置６００においても、ワード
線とビット線の交点に形成される強誘電体キャパシタへ
の書き込み電圧を３電圧以上として、１個の強誘電体キ
ャパシタへ３値以上のデータを記憶し、さらにデータの
読みだしを行うことが可能である。
【００５３】（実験例）図９は、図１０に示す動作波形
で電圧を印加した場合において、各種の書き込み電圧に
対する、読み出し動作における分極量を測定した結果を
示すグラフである。図９においてグラフの欄外に記載さ
れた電圧は、書き込み電圧（図１０の三角波の最大値）
を示す。図１０において、符号ａで示す三角波は初期化
の動作波形を示し、符号ｂで示す三角波は書き込みの動
作波形を示し、符号ｃで示す三角波は読み出しの動作波
形（０〜１．５〜０Ｖ）を示す。なお、図１０は、書き
込み電圧が０．５Ｖの場合を示している。
で電圧を印加した場合において、各種の書き込み電圧に
対する、読み出し動作における分極量を測定した結果を
示すグラフである。図９においてグラフの欄外に記載さ
れた電圧は、書き込み電圧（図１０の三角波の最大値）
を示す。図１０において、符号ａで示す三角波は初期化
の動作波形を示し、符号ｂで示す三角波は書き込みの動
作波形を示し、符号ｃで示す三角波は読み出しの動作波
形（０〜１．５〜０Ｖ）を示す。なお、図１０は、書き
込み電圧が０．５Ｖの場合を示している。
【００５４】図９において、例えば書き込み電圧を０Ｖ
とした場合、読み出し時の分極量の変化は最大となり、
書き込み電圧を１．５Ｖとした場合、読み出し時の分極
量の変化は最小となる。そして、書き込み電圧として０
Ｖと１．５Ｖの間の電圧を印加すると、書き込み電圧に
応じて分極量の異なる安定なヒステリシスが得られた。
このことから、異なる書き込み電圧に対し、それぞれ異
なる読み出し分極量を得ることができることが確認され
た。このことから、強誘電体キャパシタに印加する電圧
を選択することで、３以上の多値データの書き込みおよ
び読み出しができることがわかる。このように、初期化
波形の電圧方向と読み出し波形の電圧方向を逆にしても
多値データの書き込みおよび読み出しが可能である。さ
らに再書き込みを行う場合、初期化波形を印加し、さら
に書き込み波形を印加して行えばよい。
とした場合、読み出し時の分極量の変化は最大となり、
書き込み電圧を１．５Ｖとした場合、読み出し時の分極
量の変化は最小となる。そして、書き込み電圧として０
Ｖと１．５Ｖの間の電圧を印加すると、書き込み電圧に
応じて分極量の異なる安定なヒステリシスが得られた。
このことから、異なる書き込み電圧に対し、それぞれ異
なる読み出し分極量を得ることができることが確認され
た。このことから、強誘電体キャパシタに印加する電圧
を選択することで、３以上の多値データの書き込みおよ
び読み出しができることがわかる。このように、初期化
波形の電圧方向と読み出し波形の電圧方向を逆にしても
多値データの書き込みおよび読み出しが可能である。さ
らに再書き込みを行う場合、初期化波形を印加し、さら
に書き込み波形を印加して行えばよい。
【００５５】以上、本発明の実施の形態について述べた
が、本発明はこれらに限定されず、本発明の要旨の範囲
で各種の態様をとりうる。
が、本発明はこれらに限定されず、本発明の要旨の範囲
で各種の態様をとりうる。
【図１】本発明の実施の形態における、強誘電体キャパ
シタの構成を示した断面図である。
シタの構成を示した断面図である。
【図２】本発明の実施の形態における、強誘電体キャパ
シタのヒステリシス曲線を示した図である。
シタのヒステリシス曲線を示した図である。
【図３】本発明の実施の形態における、強誘電体キャパ
シタの他のヒステリシス曲線を示した図である。
シタの他のヒステリシス曲線を示した図である。
【図４】本発明の実施の形態における、２Ｔ２Ｃメモリ
セルの等価回路を示した図である。
セルの等価回路を示した図である。
【図５】本発明の実施の形態における、１Ｔ１Ｃメモリ
セルの等価回路を示した図である。
セルの等価回路を示した図である。
【図６】（Ａ）は、本発明の実施の形態における、単純
マトリクスにより構成されるメモリセルを配列した強誘
電体メモリ装置を示した平面図であり、（Ｂ）は（Ａ）
のＡ−Ａ線のの断面図である。
マトリクスにより構成されるメモリセルを配列した強誘
電体メモリ装置を示した平面図であり、（Ｂ）は（Ａ）
のＡ−Ａ線のの断面図である。
【図７】本発明の実施の形態における、強誘電体キャパ
シタの初期化、書き込み、読み出しを行う動作電圧波形
の一例を示した図である。
シタの初期化、書き込み、読み出しを行う動作電圧波形
の一例を示した図である。
【図８】本発明の実施の形態における、強誘電体キャパ
シタの初期化、書き込み、読み出しを行う動作電圧波形
の他の例を示した図である。
シタの初期化、書き込み、読み出しを行う動作電圧波形
の他の例を示した図である。
【図９】各種の書き込み電圧に対する、読み出し電圧と
分極量との関係を示すグラフである。
分極量との関係を示すグラフである。
【図１０】図９に示す分極量を測定するために、強誘電
体キャパシタに印加した動作電圧波形を示すグラフであ
る。
体キャパシタに印加した動作電圧波形を示すグラフであ
る。
１０１ 強誘電体膜 １０２ 下部電極 １０３ 上部電極 ４０５，４０６ ＭＯＳトランジスタ ４０７，４０８ 強誘電体キャパシタ ６０１，６０１ ワード線 ４０２，４０３，６０２ ビット線 ６０７ 強誘電体膜 ４００ ２Ｔ２Ｃメモリセル ５００ １Ｔ１Ｃメモリセル ６００ 単純マトリクス型強誘電体メモリ装置
Claims (12)
- 【請求項１】 少なくとも強誘電体キャパシタを有する
メモリセルが複数配列されたメモリセルアレイを含む強
誘電体メモリ装置であって、 前記強誘電体キャパシタに３以上の分極状態を設定する
ための３以上の異なる電圧を印加することにより、該強
誘電体キャパシタに選択的に３値以上のデータを記憶で
きる、強誘電体メモリ装置。 - 【請求項２】 請求項１において、 前記３以上の分極状態のうち、少なくとも１つの分極状
態は部分分極状態である、強誘電体メモリ装置。 - 【請求項３】 請求項１または２において、 前記メモリセルは、１本のワード線、２本のビット線、
１本のプレート線、２個のトランジスタおよび２個の前
記強誘電体キャパシタを有し、 第１トランジスタのゲートは前記ワード線に接続され、
第１トランジスタのソース・ドレインはそれぞれ第１ビ
ット線および第１強誘電体キャパシタの第１電極に接続
され、前記第１強誘電体キャパシタの第２電極は前記プ
レート線に接続され、 第２トランジスタのゲートは前記ワード線に接続され、
第２トランジスタのソース・ドレインはそれぞれ第２ビ
ット線および第２強誘電体キャパシタの第１電極に接続
され、前記第２強誘電体キャパシタの第２電極は前記プ
レート線に接続されている、強誘電体メモリ装置。 - 【請求項４】 請求項１または２において、 前記メモリセルは、１本のワード線、１本のビット線、
１本のプレート線、１個のトランジスタおよび１個の前
記強誘電体キャパシタを有し、 前記トランジスタのゲートは前記ワード線に接続され、
前記トランジスタのソース・ドレインはそれぞれ前記ビ
ット線および前記強誘電体キャパシタの第１電極に接続
され、前記強誘電体キャパシタの第２電極は前記プレー
ト線に接続されている、強誘電体メモリ装置。 - 【請求項５】 請求項１または２において、 前記メモリセルは、１本のワード線、１本のビット線お
よび１個の前記強誘電体キャパシタを有し、 前記ワード線および前記ビット線は、前記強誘電体キャ
パシタの第１電極および第２電極にそれぞれ接続されて
いる、強誘電体メモリ装置。 - 【請求項６】 少なくとも強誘電体キャパシタを有する
メモリセルが複数配列されたメモリセルアレイを含む強
誘電体メモリ装置の駆動方法であって、 選択されたメモリセルにおいて、前記強誘電体キャパシ
タに所定の電圧を印加して、該強誘電体キャパシタを１
つの分極状態に設定する第１工程と、 前記選択されたメモリセルにおいて、３以上の分極状態
を設定するための３以上の異なる電圧をそれぞれ前記強
誘電体キャパシタに印加することにより、該強誘電体キ
ャパシタに選択的に３値以上のデータを書き込む第２工
程と、 前記選択されたメモリセルにおいて、前記強誘電体キャ
パシタに所定の電圧を印加して、該強誘電体キャパシタ
の分極状態の変化からデータを読み出す第３工程と、を
含む、強誘電体メモリ装置の駆動方法。 - 【請求項７】 請求項６において、 前記第３工程は次の書き込みにおける第１工程を兼ね、
前記第３工程の後に前記第２工程と同様の書き込みを行
う、強誘電体メモリ装置の駆動方法。 - 【請求項８】 請求項７において、 前記第３工程において前記強誘電体キャパシタに印加さ
れる電圧は、前記第１工程において前記強誘電体キャパ
シタに印加される電圧と同じである、強誘電体メモリ装
置の駆動方法。 - 【請求項９】 請求項３に記載の強誘電体メモリ装置の
駆動方法であって、 選択されたメモリセルにおいて、第１強誘電体キャパシ
タに所定の電圧を印加して、該強誘電体キャパシタを１
つの分極状態に設定する第１工程と、 前記選択されたメモリセルにおいて、３以上の分極状態
を設定するための３以上の異なる電圧をそれぞれ前記第
１強誘電体キャパシタに印加することにより、該第１強
誘電体キャパシタに選択的に３値以上のデータを書き込
むとともに、第２強誘電体キャパシタに所定の電圧を印
加して、該第２強誘電体キャパシタを１つの分極状態に
設定する第２工程と、 前記選択されたメモリセルにおいて、前記第１強誘電体
キャパシタおよび前記第２強誘電体キャパシタに所定の
電圧を印加して、該第１強誘電体キャパシタの分極状態
の変化と該第２強誘電体キャパシタの分極状態の変化と
の差からデータを読み出す第３工程と、を含む、強誘電
体メモリ装置の駆動方法。 - 【請求項１０】請求項３に記載の強誘電体メモリ装置の
駆動方法であって、 選択されたメモリセルにおいて、前記第１および第２強
誘電体キャパシタに所定の電圧を印加して、該第１およ
び第２強誘電体キャパシタをそれぞれ１つの分極状態に
設定する第１工程と、 前記選択されたメモリセルにおいて、３以上の分極状態
を設定するための３以上の異なる電圧をそれぞれ前記第
１強誘電体キャパシタに印加することにより、該第１強
誘電体キャパシタに選択的に３値以上のデータを書き込
む工程と、 前記選択されたメモリセルにおいて、前記第１および第
２強誘電体キャパシタに所定の電圧を印加して、該第１
強誘電体キャパシタの分極状態の変化と該第２強誘電体
キャパシタの分極状態の変化との差からデータを読み出
す第３工程と、を含む、強誘電体メモリ装置の駆動方
法。 - 【請求項１１】 請求項９または１０において、 前記第３工程は次の書き込みにおける第１工程を兼ね、
前記第３工程の後に前記第２工程と同様の書き込みを行
う、強誘電体メモリ装置の駆動方法。 - 【請求項１２】 請求項１１において、 前記第３工程において前記第１および第２強誘電体キャ
パシタに印加される電圧は、前記第１工程において前記
第１および第２強誘電体キャパシタに印加される電圧と
同じである、強誘電体メモリ装置の駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001393928A JP2002269973A (ja) | 2000-12-28 | 2001-12-26 | 強誘電体メモリ装置およびその駆動方法 |
| PCT/JP2001/011545 WO2002054408A1 (fr) | 2000-12-28 | 2001-12-27 | Dispositif de memoire ferroelectrique et procede d'entrainement de celle-ci |
| US10/026,874 US6639823B2 (en) | 2000-12-28 | 2001-12-27 | Ferroelectric memory device and method of driving the same |
| CNB018086934A CN1307645C (zh) | 2000-12-28 | 2001-12-27 | 强电介质存储器装置及其驱动方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000403226 | 2000-12-28 | ||
| JP2000-403226 | 2000-12-28 | ||
| JP2001393928A JP2002269973A (ja) | 2000-12-28 | 2001-12-26 | 強誘電体メモリ装置およびその駆動方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002269973A true JP2002269973A (ja) | 2002-09-20 |
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ID=26607228
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001393928A Withdrawn JP2002269973A (ja) | 2000-12-28 | 2001-12-26 | 強誘電体メモリ装置およびその駆動方法 |
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| KR100728148B1 (ko) * | 2004-09-10 | 2007-06-13 | 후지쯔 가부시끼가이샤 | 강유전체 메모리, 다치 데이터 기록 방법 및 다치 데이터판독 방법 |
| JP2014503930A (ja) * | 2010-11-30 | 2014-02-13 | レイディアント テクノロジーズ，インコーポレイテッド | 強誘電体キャパシタを利用するアナログメモリ |
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| JP2004139655A (ja) * | 2002-10-17 | 2004-05-13 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びそれが搭載された電子装置 |
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| JPH07122661A (ja) | 1993-10-27 | 1995-05-12 | Olympus Optical Co Ltd | 強誘電体メモリ装置 |
| US5487032A (en) * | 1994-11-10 | 1996-01-23 | Symetrix Corporation | Method and apparatus for reduced fatigue in ferroelectric memory elements |
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-
2001
- 2001-12-26 JP JP2001393928A patent/JP2002269973A/ja not_active Withdrawn
- 2001-12-27 WO PCT/JP2001/011545 patent/WO2002054408A1/ja active Application Filing
- 2001-12-27 CN CNB018086934A patent/CN1307645C/zh not_active Expired - Fee Related
- 2001-12-27 US US10/026,874 patent/US6639823B2/en not_active Expired - Fee Related
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