JPH07122661A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH07122661A JPH07122661A JP5269166A JP26916693A JPH07122661A JP H07122661 A JPH07122661 A JP H07122661A JP 5269166 A JP5269166 A JP 5269166A JP 26916693 A JP26916693 A JP 26916693A JP H07122661 A JPH07122661 A JP H07122661A
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- ferroelectric memory
- memory device
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- film thickness
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
Abstract
(57)【要約】
【目的】本発明は、非破壊読み出しでき、高寿命化さ
れ、集積化に好適する強誘電体メモリを提供することを
目的とする。 【構成】本発明は、膜厚ｄ1 ，面積Ｓ1 の強誘電体１の
両主面側を挟むように電極２，３が形成された、分極Ｐ
1 を有する第１の強誘電体メモリセルと、膜厚ｄ2 ，面
積Ｓ2 の強誘電体４の両主面側を挟むように電極５，６
が形成された、分極Ｐ2 を有する第２の強誘電体メモリ
セルとが並列に接続構成されて、抗電界が異なる２つの
強誘電体キャパシタからなる合成ヒステリシス特性を持
ち、多値データを利用でき、記憶するデータを非破壊読
み出する強誘電体メモリ装置である。
れ、集積化に好適する強誘電体メモリを提供することを
目的とする。 【構成】本発明は、膜厚ｄ1 ，面積Ｓ1 の強誘電体１の
両主面側を挟むように電極２，３が形成された、分極Ｐ
1 を有する第１の強誘電体メモリセルと、膜厚ｄ2 ，面
積Ｓ2 の強誘電体４の両主面側を挟むように電極５，６
が形成された、分極Ｐ2 を有する第２の強誘電体メモリ
セルとが並列に接続構成されて、抗電界が異なる２つの
強誘電体キャパシタからなる合成ヒステリシス特性を持
ち、多値データを利用でき、記憶するデータを非破壊読
み出する強誘電体メモリ装置である。
Description
【０００１】
【産業上の利用分野】本発明は強誘電体材料を情報記録
媒体に用いた強誘電体メモリに関する。
媒体に用いた強誘電体メモリに関する。
【０００２】
【従来の技術】一般に強誘電体材料はヒステリシス特性
を有し、この特性を利用して不揮発性メモリとしてデー
タを記憶できることが一般に知られている。強誘電体メ
モリの素子構造としては、大別して２通り考えられる。
を有し、この特性を利用して不揮発性メモリとしてデー
タを記憶できることが一般に知られている。強誘電体メ
モリの素子構造としては、大別して２通り考えられる。
【０００３】一方は、単純マトリックス構造で薄膜の表
裏に付設された直交ストライプ電極の交差点を１つのメ
モリセルとするものであり、構造が複雑で高密度化に限
界がある。従来、これらのメモリセルの読み出し法は、
選択セルの再書き込みが必要な分極反転電流を利用する
破壊読み出しが行なわれている。
裏に付設された直交ストライプ電極の交差点を１つのメ
モリセルとするものであり、構造が複雑で高密度化に限
界がある。従来、これらのメモリセルの読み出し法は、
選択セルの再書き込みが必要な分極反転電流を利用する
破壊読み出しが行なわれている。
【０００４】他方は、本出願人による特開平２−１５４
３８９号公報に記載する単純マトリックスメモリ構造に
おいて、強誘電体薄膜自身の自己反転現象（ここでは外
部パルスを印加した時、初期の分極状態に戻る現象を称
する）を低インピーダンスの書き込み，読み出しによっ
て、非選択セルの影響を押さえつつ書き込み，読み出し
動作を行う強誘電体メモリが提案されている。
３８９号公報に記載する単純マトリックスメモリ構造に
おいて、強誘電体薄膜自身の自己反転現象（ここでは外
部パルスを印加した時、初期の分極状態に戻る現象を称
する）を低インピーダンスの書き込み，読み出しによっ
て、非選択セルの影響を押さえつつ書き込み，読み出し
動作を行う強誘電体メモリが提案されている。
【０００５】
【発明が解決しようとする課題】しかし前述した従来の
強誘電体メモリには、以下の問題点がある。まず第１
に、破壊読み出しにおいては、分極反転が繰り返される
ために強誘電性の劣化が生じて、残留分極が小さくな
り、メモリとして高寿命化が難かしい（ファティーグの
問題）でけでなく、再書き込みを行うための複雑な回路
が必要である。
強誘電体メモリには、以下の問題点がある。まず第１
に、破壊読み出しにおいては、分極反転が繰り返される
ために強誘電性の劣化が生じて、残留分極が小さくな
り、メモリとして高寿命化が難かしい（ファティーグの
問題）でけでなく、再書き込みを行うための複雑な回路
が必要である。
【０００６】第２に、特開平２−１５４３８９号公報に
おいては、単純マトリックスメモリにおける書き込み，
読み出し方法として実現の可能性は高いが自発分極の自
己反転現象に関しては、それを実現するための具体的な
メカニズムおよびデバイス構造が開示されていない。そ
こで本発明は、非破壊読み出しでき、高寿命化され、集
積化に好適する強誘電体メモリを提供することを目的と
する。
おいては、単純マトリックスメモリにおける書き込み，
読み出し方法として実現の可能性は高いが自発分極の自
己反転現象に関しては、それを実現するための具体的な
メカニズムおよびデバイス構造が開示されていない。そ
こで本発明は、非破壊読み出しでき、高寿命化され、集
積化に好適する強誘電体メモリを提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、積層される強誘電体材料の少なくとも一部
が同一材料からなる及び、同一強誘電体材料で膜厚，主
面の面積がそれぞれ異なることのいずれかにより、抗電
界の値が互いに異なる、複数の強誘電体キャパシタを並
列に接続して１つのメモリセルを成し、複数の該メモリ
セルが配列され構成する強誘電体メモリ装置を提供す
る。
するために、積層される強誘電体材料の少なくとも一部
が同一材料からなる及び、同一強誘電体材料で膜厚，主
面の面積がそれぞれ異なることのいずれかにより、抗電
界の値が互いに異なる、複数の強誘電体キャパシタを並
列に接続して１つのメモリセルを成し、複数の該メモリ
セルが配列され構成する強誘電体メモリ装置を提供す
る。
【０００８】
【作用】以上のような構成の強誘電体メモリ装置は、１
つのメモリセル内でデータを格納する強誘電体キャパシ
タが複数の抗電界の値を持ち、合成ヒステリシスがツイ
スティドヒステリシスとなり、多値データが利用され、
データ読出しの際には、非破壊読出しとなる。
つのメモリセル内でデータを格納する強誘電体キャパシ
タが複数の抗電界の値を持ち、合成ヒステリシスがツイ
スティドヒステリシスとなり、多値データが利用され、
データ読出しの際には、非破壊読出しとなる。
【０００９】
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。まず、本発明の強誘電体メモリ装置の概念に
ついて説明する。この強誘電体メモリ装置は、強誘電体
の少なくとも一部が同一材料からなり、抗電界の値が互
いに異なる複数の強誘電体キャパシタを並列に接続して
構成される。それらの強誘電体キャパシタは、共通の下
部電極上に異なる膜厚で形成されており、異なる抗電界
の値を持ち、さらに前記複数の強誘電体キャパシタの主
面の面積を変えたものである。
説明する。まず、本発明の強誘電体メモリ装置の概念に
ついて説明する。この強誘電体メモリ装置は、強誘電体
の少なくとも一部が同一材料からなり、抗電界の値が互
いに異なる複数の強誘電体キャパシタを並列に接続して
構成される。それらの強誘電体キャパシタは、共通の下
部電極上に異なる膜厚で形成されており、異なる抗電界
の値を持ち、さらに前記複数の強誘電体キャパシタの主
面の面積を変えたものである。
【００１０】また、前記複数の強誘電体キャパシタが互
いに抗電界の異なる数種類の強誘電体材料の積層構造を
変えることにより、異なる抗電界の値を持たせ、さらに
前記複数の強誘電体キャパシタの主面の面積を変えても
よい。
いに抗電界の異なる数種類の強誘電体材料の積層構造を
変えることにより、異なる抗電界の値を持たせ、さらに
前記複数の強誘電体キャパシタの主面の面積を変えても
よい。
【００１１】このような強誘電体メモリ装置は、読み出
しドライブ電圧の印加により、２値のメモリ状態
“１”，“０”の格納状態を判別して記憶された情報が
読み出されても、非破壊読み出しされて記憶情報が失わ
れることがなく、再書き込み回路が不要になる。
しドライブ電圧の印加により、２値のメモリ状態
“１”，“０”の格納状態を判別して記憶された情報が
読み出されても、非破壊読み出しされて記憶情報が失わ
れることがなく、再書き込み回路が不要になる。
【００１２】これらの動作及び特性について説明する。
例えば、１つの強誘電体の中で膜厚と面積をパラメータ
にした２つの部分から構成される場合のヒステリシスの
解析方法を示し示し説明する。
例えば、１つの強誘電体の中で膜厚と面積をパラメータ
にした２つの部分から構成される場合のヒステリシスの
解析方法を示し示し説明する。
【００１３】まず、面積Ｓ1 ，厚さｄ1 の強誘電体部分
の分極をＰ1 ，面積Ｓ2 ，厚さｄ2の強誘電体部分の分
極をＰ2 とおけば、粘性を考慮した時間依存の式はそれ
ぞれ次の様になる。
の分極をＰ1 ，面積Ｓ2 ，厚さｄ2の強誘電体部分の分
極をＰ2 とおけば、粘性を考慮した時間依存の式はそれ
ぞれ次の様になる。
【００１４】
【数１】 ここで、ｋは厚みの比ｋ＝ｄ2 ／ｄ1 ，Ｎは面積比Ｎ＝
Ｓ2 ／Ｓ1 とする。この合成した分極Ｐは、 Ｐ＝（Ｐ1 ＋Ｎ×Ｐ2 ）／（１＋Ｎ） （５） で与えられる。但し、ｅは電界の強さを表わし、αは温
度の関数であり、α＝ａ（Ｔ−Ｔ0 ）（但しａ＞０，Ｔ
0 はキュリー温度）で示され、γは粘性係数である。
Ｓ2 ／Ｓ1 とする。この合成した分極Ｐは、 Ｐ＝（Ｐ1 ＋Ｎ×Ｐ2 ）／（１＋Ｎ） （５） で与えられる。但し、ｅは電界の強さを表わし、αは温
度の関数であり、α＝ａ（Ｔ−Ｔ0 ）（但しａ＞０，Ｔ
0 はキュリー温度）で示され、γは粘性係数である。
【００１５】次に図１には、本発明による第１実施例と
しての強誘電体メモリ装置の概略的な構成を示し説明す
る。この強誘電体メモリ装置は、図１（ａ）に示すよう
に膜厚ｄ1 ，面積Ｓ1 の強誘電体１の両主面側を挟むよ
うに電極２，３が形成された、分極Ｐ1 を有する第１の
強誘電体メモリセルと、膜厚ｄ2 ，面積Ｓ2 の強誘電体
４の両主面側を挟むように電極５，６が形成された、分
極Ｐ2 を有する第２の強誘電体メモリセルとが並列に接
続されて構成される。
しての強誘電体メモリ装置の概略的な構成を示し説明す
る。この強誘電体メモリ装置は、図１（ａ）に示すよう
に膜厚ｄ1 ，面積Ｓ1 の強誘電体１の両主面側を挟むよ
うに電極２，３が形成された、分極Ｐ1 を有する第１の
強誘電体メモリセルと、膜厚ｄ2 ，面積Ｓ2 の強誘電体
４の両主面側を挟むように電極５，６が形成された、分
極Ｐ2 を有する第２の強誘電体メモリセルとが並列に接
続されて構成される。
【００１６】また、この強誘電体メモリ装置を駆動する
読み出しドライブ波形ｅは、図１（ｂ）に示すような正
の振幅ｅ0 が抗電界ｅc より小さく、負の振幅ｅ1 は、
正の振幅ｅ0 及びｅ′より小さい波形となる（ｅ1 ＝ｅ
0 ／２＜ｅ0 ＜ｅc ）。このドライブ波形は正弦波，矩
形波，三角波またはこれらを組み合わせたものでもよ
い。
読み出しドライブ波形ｅは、図１（ｂ）に示すような正
の振幅ｅ0 が抗電界ｅc より小さく、負の振幅ｅ1 は、
正の振幅ｅ0 及びｅ′より小さい波形となる（ｅ1 ＝ｅ
0 ／２＜ｅ0 ＜ｅc ）。このドライブ波形は正弦波，矩
形波，三角波またはこれらを組み合わせたものでもよ
い。
【００１７】本強誘電体メモリ装置の強誘電体キャパシ
タのヒステリシス特性は、抗電界が異なる２つの強誘電
体キャパシタからなるため、図３に示すような合成ヒス
テリシス（ツイスティドヒステリシスと称する）とな
る。ここで、パラメータとして膜厚比ｋ＝ｄ2 ／ｄ1 ，
面積比Ｎ＝Ｓ2 ／Ｓ1 をとする。このヒステリシス特性
は、非破壊読み出しに有効であることが本出願人により
提案した特開平３−２４３４６４号公報に詳細に説明さ
れており、ここでは説明を省略する。
タのヒステリシス特性は、抗電界が異なる２つの強誘電
体キャパシタからなるため、図３に示すような合成ヒス
テリシス（ツイスティドヒステリシスと称する）とな
る。ここで、パラメータとして膜厚比ｋ＝ｄ2 ／ｄ1 ，
面積比Ｎ＝Ｓ2 ／Ｓ1 をとする。このヒステリシス特性
は、非破壊読み出しに有効であることが本出願人により
提案した特開平３−２４３４６４号公報に詳細に説明さ
れており、ここでは説明を省略する。
【００１８】次に図４には、この強誘電体メモリ装置に
おいて、膜厚比，面積比を変化させた場合の各ヒステリ
シスのシュミレーション結果を示す図であり、図４
（ａ）は、膜厚比ｋ＝５，面積比Ｎ＝１〜５とした場
合、図４（ｂ）は、膜厚比ｋ＝２，面積比Ｎ＝１〜５と
した場合のシュミレーション結果をそれぞれ示してい
る。
おいて、膜厚比，面積比を変化させた場合の各ヒステリ
シスのシュミレーション結果を示す図であり、図４
（ａ）は、膜厚比ｋ＝５，面積比Ｎ＝１〜５とした場
合、図４（ｂ）は、膜厚比ｋ＝２，面積比Ｎ＝１〜５と
した場合のシュミレーション結果をそれぞれ示してい
る。
【００１９】図４（ａ）の結果より、膜厚比ｋ＝５の時
は、面積比Ｎが大きくなるにしたがって、なだらかにな
っているが、Ｎ＝１〜５のいずれの場合においてもツイ
スティドヒステリシスを示していることが判る。
は、面積比Ｎが大きくなるにしたがって、なだらかにな
っているが、Ｎ＝１〜５のいずれの場合においてもツイ
スティドヒステリシスを示していることが判る。
【００２０】これに対し、図４（ｂ）の結果より膜厚比
ｋ＝２の時は、面積比Ｎを変えてもツイスティドヒステ
リシスにはならないことが判る。このように膜厚比が２
以上（つまり、同じ材料系においては、抗電界比が２以
上）の条件の時に、ツイスティドヒステリシスが得られ
ることが前述したシュミレーションの結果により確認さ
れた。
ｋ＝２の時は、面積比Ｎを変えてもツイスティドヒステ
リシスにはならないことが判る。このように膜厚比が２
以上（つまり、同じ材料系においては、抗電界比が２以
上）の条件の時に、ツイスティドヒステリシスが得られ
ることが前述したシュミレーションの結果により確認さ
れた。
【００２１】次に図２に前記強誘電体メモリ装置を駆動
する周辺回路を設けた場合の構成例を示す。各メモリセ
ルがマトリックス状に配置されたマトリックスメモリセ
ル１１の各メモリセルには行切換制御部１２と列切換制
御部１３が接続される。前記列切換制御部１３には、書
き込み動作と読み出し動作とを切換えるための切換回路
１４を介して、書き込み回路１５と読み出し回路１６と
が接続される。
する周辺回路を設けた場合の構成例を示す。各メモリセ
ルがマトリックス状に配置されたマトリックスメモリセ
ル１１の各メモリセルには行切換制御部１２と列切換制
御部１３が接続される。前記列切換制御部１３には、書
き込み動作と読み出し動作とを切換えるための切換回路
１４を介して、書き込み回路１５と読み出し回路１６と
が接続される。
【００２２】このように構成された強誘電体メモリ装置
の動作について説明する。ここでは、各メモリセルが図
３に示す様なヒステリシス特性をもつマトリックスメモ
リを考える。
の動作について説明する。ここでは、各メモリセルが図
３に示す様なヒステリシス特性をもつマトリックスメモ
リを考える。
【００２３】まず、書き込み回路１５と行切換制御部１
２、列切換制御部１３によってマトリックスメモリ１１
の各メモリセルに抗電界ｅc より大きい電圧を印加す
る。その結果、各メモリセルには分極方向の書き込みが
行なわれる。
２、列切換制御部１３によってマトリックスメモリ１１
の各メモリセルに抗電界ｅc より大きい電圧を印加す
る。その結果、各メモリセルには分極方向の書き込みが
行なわれる。
【００２４】次に書き込みを終えた後、切換回路１４に
よって読み出し回路１６が動作する様に切換えられる。
そして行，列の制御回路１２，１３を使って、選択され
たセルの情報を抗電界ｅc より小さい電圧を印加して読
み出す。読み出しドライブ波形の条件は、上述した通り
である。
よって読み出し回路１６が動作する様に切換えられる。
そして行，列の制御回路１２，１３を使って、選択され
たセルの情報を抗電界ｅc より小さい電圧を印加して読
み出す。読み出しドライブ波形の条件は、上述した通り
である。
【００２５】また本実施例に用いる合成ヒステリシス特
性では、“１”，“０”における読み出し電圧に対し
て、微分誘電率（ヒステリシスの傾き）が大きく異なる
ため、出力電流に大きな差が生じ、“１”，“０”の状
態を判別して情報を非破壊で読み出すことが可能であ
る。
性では、“１”，“０”における読み出し電圧に対し
て、微分誘電率（ヒステリシスの傾き）が大きく異なる
ため、出力電流に大きな差が生じ、“１”，“０”の状
態を判別して情報を非破壊で読み出すことが可能であ
る。
【００２６】従って、従来のような破壊読み出しによっ
て、失われた情報を再書き込みするための複雑な回路が
不要であり、且つ使用に伴うファティーグによる性能劣
化も少なく、高寿命で高性能な強誘電体メモリ装置を提
供することができる。
て、失われた情報を再書き込みするための複雑な回路が
不要であり、且つ使用に伴うファティーグによる性能劣
化も少なく、高寿命で高性能な強誘電体メモリ装置を提
供することができる。
【００２７】次に図５には、本発明による第２実施例の
強誘電体メモリ装置として、膜厚と面積が異なる複数の
強誘電体キャパシタで構成された例を示す。これらの強
誘電体メモリ装置は、共通の下部電極上に膜厚が異なる
強誘電体を積層したものであり、図５（ａ）は膜厚ｄ
1 ，ｄ2 と面積Ｓ1 ，Ｓ2 の異なる部分が２つの場合、
図５（ｂ）は膜厚ｄ1 ，ｄ2 ，ｄ3 と面積Ｓ1 ，Ｓ2 ，
Ｓ3 の異なる部分が３つある場合、図５（ｃ）は強誘電
体キャパシタが楔形をしており、その斜面に電極を形成
した例を表わす。
強誘電体メモリ装置として、膜厚と面積が異なる複数の
強誘電体キャパシタで構成された例を示す。これらの強
誘電体メモリ装置は、共通の下部電極上に膜厚が異なる
強誘電体を積層したものであり、図５（ａ）は膜厚ｄ
1 ，ｄ2 と面積Ｓ1 ，Ｓ2 の異なる部分が２つの場合、
図５（ｂ）は膜厚ｄ1 ，ｄ2 ，ｄ3 と面積Ｓ1 ，Ｓ2 ，
Ｓ3 の異なる部分が３つある場合、図５（ｃ）は強誘電
体キャパシタが楔形をしており、その斜面に電極を形成
した例を表わす。
【００２８】次に図６には、本発明による第３実施例と
して、膜厚と面積の異なる部分をもつ強誘電体キャパシ
タによる構成される多値メモリの強誘電体メモリ装置の
構成例を示し説明する。
して、膜厚と面積の異なる部分をもつ強誘電体キャパシ
タによる構成される多値メモリの強誘電体メモリ装置の
構成例を示し説明する。
【００２９】図６（ａ）は、断面図と上から見た上面図
を示し、同図（ｂ）は、その合成ヒステリシス特性を示
す図である。この強誘電体メモリ装置においては、強誘
電体キャパシタが膜厚，面積の違う３つの部分から成る
例を示す。図６（ｂ）に、その合成ヒステリシスを示
す。図６（ｂ）に示す様に分極を４値メモリ（メモリ状
態“１”，“２”，“３”，“４”）に対応させること
ができる。
を示し、同図（ｂ）は、その合成ヒステリシス特性を示
す図である。この強誘電体メモリ装置においては、強誘
電体キャパシタが膜厚，面積の違う３つの部分から成る
例を示す。図６（ｂ）に、その合成ヒステリシスを示
す。図６（ｂ）に示す様に分極を４値メモリ（メモリ状
態“１”，“２”，“３”，“４”）に対応させること
ができる。
【００３０】次に図７には、本発明による第４実施例と
しての強誘電体メモリ装置の構造を示し説明する。この
強誘電体メモリ装置は、抗電界の異なる数種類（ここで
はＡ，Ｂ，Ｃで表わす）の強誘電体材料の積層構造によ
り、異なる抗電界の値の強誘電体キャパシタを用いたも
のである。
しての強誘電体メモリ装置の構造を示し説明する。この
強誘電体メモリ装置は、抗電界の異なる数種類（ここで
はＡ，Ｂ，Ｃで表わす）の強誘電体材料の積層構造によ
り、異なる抗電界の値の強誘電体キャパシタを用いたも
のである。
【００３１】図７（ａ）は、下部電極２１上に強誘電体
材料Ｂを形成し、さらに前記強誘電体材料Ｂの一部上に
抗電界の異なる強誘電体材料Ａを形成する。各強誘電体
材料上に上部電極２２，２３を形成する。この構造によ
り、前述したツイスティドヒステリシス特性を持つ強誘
電体メモリ装置が実現される。
材料Ｂを形成し、さらに前記強誘電体材料Ｂの一部上に
抗電界の異なる強誘電体材料Ａを形成する。各強誘電体
材料上に上部電極２２，２３を形成する。この構造によ
り、前述したツイスティドヒステリシス特性を持つ強誘
電体メモリ装置が実現される。
【００３２】また図７（ｂ）は、前述した図７（ａ）と
同様に抗電界が異なる３種類の強誘電体材料用いて、３
層に形成した例である。次に本発明による第５実施例と
しての強誘電体メモリ装置の構造を示し説明する。図８
に示すように、強誘電体３１において、上部電極３２と
下部電極３３に対して直交方向で対向する左側面電極３
４，右側面電極３５を形成する。
同様に抗電界が異なる３種類の強誘電体材料用いて、３
層に形成した例である。次に本発明による第５実施例と
しての強誘電体メモリ装置の構造を示し説明する。図８
に示すように、強誘電体３１において、上部電極３２と
下部電極３３に対して直交方向で対向する左側面電極３
４，右側面電極３５を形成する。
【００３３】この構造の強誘電体メモリ装置は、上部電
極３１から下部電極３２に方向に対して、傾いた分極軸
をもつ強誘電体を利用することで、上部（３２）→下部
（３３）方向に電界を印加した場合のヒステリシスと、
左側（３４）→右側（３５）方向に電界を印加した場合
のヒステリシスが厚みと面積を変えることで、異なる抗
電界をもつヒステリシスとして、それぞれ得ることがで
きる。
極３１から下部電極３２に方向に対して、傾いた分極軸
をもつ強誘電体を利用することで、上部（３２）→下部
（３３）方向に電界を印加した場合のヒステリシスと、
左側（３４）→右側（３５）方向に電界を印加した場合
のヒステリシスが厚みと面積を変えることで、異なる抗
電界をもつヒステリシスとして、それぞれ得ることがで
きる。
【００３４】次に上部電極３２と左側面電極３４を同電
位になるように接続し、また下部電極３２と右側面電極
３５を同電位になるように接続する。これに電界を印加
することで合成ヒステリシスがツイスティドヒステリシ
スにすることができる。また本発明は、前述した実施例
に限定されるものではなく、他にも発明の要旨を逸脱し
ない範囲で種々の変形や応用が可能である。
位になるように接続し、また下部電極３２と右側面電極
３５を同電位になるように接続する。これに電界を印加
することで合成ヒステリシスがツイスティドヒステリシ
スにすることができる。また本発明は、前述した実施例
に限定されるものではなく、他にも発明の要旨を逸脱し
ない範囲で種々の変形や応用が可能である。
【００３５】
【発明の効果】以上詳述した様に本発明によれば、格納
する情報を非破壊読み出しができ高寿命化された、集積
化に好適する強誘電体メモリを提供できる。
する情報を非破壊読み出しができ高寿命化された、集積
化に好適する強誘電体メモリを提供できる。
【図１】本発明の第１実施例としての強誘電体メモリ装
置の構造を示す図である。
置の構造を示す図である。
【図２】本発明の強誘電体メモリ装置を駆動するための
接続されれた周辺回路のブロック構成を示す図である。
接続されれた周辺回路のブロック構成を示す図である。
【図３】第１実施例の強誘電体メモリ装置の強誘電体キ
ャパシタのツイスティドヒステリシス特性を示す図であ
る。
ャパシタのツイスティドヒステリシス特性を示す図であ
る。
【図４】第１実施例の強誘電体メモリ装置の強誘電体キ
ャパシタの合成ヒステリシスのシュミレーションの一例
を示す図である。
ャパシタの合成ヒステリシスのシュミレーションの一例
を示す図である。
【図５】本発明の第２実施例としての強誘電体メモリ装
置の構造を示す図である。
置の構造を示す図である。
【図６】本発明の第３実施例としての強誘電体メモリ装
置の構造を示す図である。
置の構造を示す図である。
【図７】本発明の第４実施例としての強誘電体メモリ装
置の構造を示す図である。
置の構造を示す図である。
【図８】本発明の第５実施例としての強誘電体メモリ装
置の構造を示す図である。
置の構造を示す図である。
１，４…強誘電体、２，３，５，６…電極、１１…マト
リックスメモリセル、１２…行切換制御部、１３…列切
換制御部、１４…切換回路、１５…書き込み回路、１６
…読み出し回路。
リックスメモリセル、１２…行切換制御部、１３…列切
換制御部、１４…切換回路、１５…書き込み回路、１６
…読み出し回路。
Claims (1)
- 【請求項１】 積層される強誘電体材料の少なくとも一
部が同一材料からなる及び、同一強誘電体材料で膜厚，
主面の面積がそれぞれ異なることのいずれかにより、抗
電界の値が互いに異なる、複数の強誘電体キャパシタを
並列に接続し１つのメモリセルを成し、複数の該メモリ
セルが配列され構成することを特徴とする強誘電体メモ
リ装置。
Priority Applications (2)
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|---|---|---|---|
| JP5269166A JPH07122661A (ja) | 1993-10-27 | 1993-10-27 | 強誘電体メモリ装置 |
| US08/328,110 US5495438A (en) | 1993-01-27 | 1994-10-24 | Nondestructive readout-type ferroelectric memory device having twisted hysteresis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5269166A JPH07122661A (ja) | 1993-10-27 | 1993-10-27 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122661A true JPH07122661A (ja) | 1995-05-12 |
Family
ID=17468603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5269166A Withdrawn JPH07122661A (ja) | 1993-01-27 | 1993-10-27 | 強誘電体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5495438A (ja) |
| JP (1) | JPH07122661A (ja) |
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1993
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1994
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|---|---|
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