KR20010108399A - 각각 하나의 강유전성 메모리 트랜지스터를 갖는 메모리셀을 포함하는 집적 메모리 - Google Patents

각각 하나의 강유전성 메모리 트랜지스터를 갖는 메모리셀을 포함하는 집적 메모리 Download PDF

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Abstract

본 발명은 각각 하나의 강유전성 메모리 트랜지스터(T)를 갖는 메모리 셀을 포함하는 집적 메모리에 관한 것이다. 본 발명에 따라, 비트 라인(BLi) 및 제어 라인(Ci)은 워드 라인(WLi)에 대해 수직으로 연장된다. 각각의 메모리 트랜지스터(T)의 제어가능한 구간은 하나의 비트 라인(BLi)을 하나의 제어 라인(Ci)에 접속시킨다. 각각의 메모리 트랜지스터(T)의 제어 전극은 하나의 워드 라인(WLi)에 접속된다.

Description

각각 하나의 강유전성 메모리 트랜지스터를 갖는 메모리 셀을 포함하는 집적 메모리 {INTEGRATED MEMORY WITH MEMORY CELLS THAT ARE PROVIDED WITH RESPECTIVE FERROELECTRIC MEMORY TRANSISTORS}
US 5,541,871 A호에는 강유전성 반도체 메모리가 공지되어 있으며, 상기 반도체 메모리의 메모리 셀은 각각 하나의 강유전성 메모리 트랜지스터로 이루어진다. 강유전성 트랜지스터는 강유전성 게이트 유전체를 갖는다. 트랜지스터의 제어 전극에 전압 펄스를 제공함으로써 강유전체의 분극 방향 및 트랜지스터의 임계 전압이 조절된다. 트랜지스터의 미리 주어진 드레인 소오스 전압에서 트랜지스터의 임계 전압에 따라 상이한 드레인 전류가 생성된다.
US 5,541,871 A호에서 메모리 트랜지스터를 판독하기 위해 트랜지스터에는 미리 주어진 드레인 소오스 전압이 인가되고 트랜지스터의 게이트가 트랜지스터를 도전 접속시키는 전위에 놓이게 된다. 이어서, 조절되는 소오스 드레인 전류가 검출된다. 드레인 전류가 낮게 검출될 경우에는 트랜지스터 게이트 전극의 강유전성 유전체의 제 1 분극 상태가 제공된다. 드레인 전류가 크게 검출될 경우에는 강유전체의 제 2 분극 상태가 제공된다. 이러한 방식으로 트랜지스터에 의해 저장된 2개의 상이한 로직 상태가 구별된다.
US 5,541,871 A호에서 강유전성 메모리 트랜지스터로 형성된 메모리 셀은 매트릭스 형태로 배치된다. 상기 트랜지스터의 소오스 단자는 제 1 방향으로 연장되는 평행한 소오스 라인에 접속된다. 상기 트랜지스터의 드레인 단자는 제 1 방향에 대해 수직인 제 2 방향으로 연장되는 평행한 드레인 라인에 접속된다. 상기 트랜지스터의 게이트 전극 또는 제어 전극은 제 2 방향으로 연장되는 제어 라인에 접속되며, 상기 제어 라인은 워드 라인의 기능을 갖는다. 소오스 라인 및 드레인 라인은 서로에 대해 수직으로 연장되기 때문에, 단락을 피하기 위해 상기 소오스 라인 및 드레인 라인이 교차 영역에서 메모리의 상이한 와이어링 영역으로 연장되는 것이 필수적이다. 이와 같은 라인들을 접속시키는 트랜지스터의 드레인 단자 및 소오스 단자는 메모리의 기판 내에, 그리고 공통 와이어링 영역 내에 배치된다.
본 발명은 각각 하나의 강유전성 메모리 트랜지스터를 갖는 메모리 셀을 포함하는 집적 반도체 회로에 관한 것이다.
도 1은 각각 하나의 제어 라인이 하나의 비트 라인에 배열되도록 구성된, 본 발명에 따른 메모리의 제 1 실시예이고,
도 2는 각각 하나의 제어 라인에 2개의 비트 라인이 배열되도록 구성된, 제 2 실시예이며,
도 3은 각각의 비트 라인에 전류 검출 유닛이 배치되도록 구성된 실시예이고,
도 4는 각각 2개의 비트 라인에 공통 전류 검출 유닛이 배치되도록 구성된 실시예이다.
본 발명의 목적은 위에 기술된 종래 기술에 비해 간단하게 제조된, 각각 하나의 강유전성 메모리 트랜지스터를 갖는 메모리 셀을 포함하는 집적 메모리를 제공하는데 있다.
상기 목적은 청구항 1항에 따른 집적 메모리에 의해 달성된다. 본 발명의 바람직한 실시예 및 개선예는 종속 청구항의 대상이다.
본 발명에 따른 집적 메모리는 제 1 방향으로 연장되는 워드 라인 및 제 1 방향에 대해 수직인 제 2 방향으로 연장되는 비트 라인 및 제어 라인을 갖는다.각각의 메모리 트랜지스터의 제어가능한 구간은 각각 하나의 비트 라인을 하나의 제어 라인에 접속시킨다. 각각의 메모리 트랜지스터의 제어 전극은 하나의 워드 라인에 접속된다.
비트 라인 및 제어 라인은 동일한 방향으로 연장되어, 서로에 대해 평행하게 배치되기 때문에, 상기 비트 라인 및 제어 라인은 집적 메모리의 공통 와이어링 영역 내에 배치된다. 제어가능한 구간의 단자들(MOS 트랜지스터에서는 드레인 소오스 영역이다)은 마찬가지로 통상적으로 공통 와이어링 영역, 예컨대 집적 메모리의 기판 내에 배치되기 때문에, 본 발명에 따른 집적 메모리에서 비트 라인 및 제어 라인은 트랜지스터의 제어가능한 구간과 동일한 와이어링 영역 내에 배치된다. 따라서, 메모리의 공간 절약적이고 간단한 구조가 생성된다. 비트 라인 및 제어 라인, 그리고 트랜지스터의 제어될 구간의 관련 단자들 간의 접속을 만들기 위해서는 메모리의 상이한 와이어링 영역을 서로 접속시키는 관통 접촉부는 필요하지 않다. 또한 비트 라인과 제어 라인의 평행한 배열에 의해 메모리 셀 매트릭스가 매우 균일하게 배열된다.
집적 메모리의 동작은 미리 주어진 전압이 하나의 메모리 트랜지스터의 제어가능한 구간에 인가되고 트랜지스터에 접속된 워드 라인이 활성화됨으로써 실행될 수 있다. 이어서, 관련 제어 라인과 관련 비트 라인 사이에 흐르는 전류가 검출된다.
본 발명의 개선예에 따르면, 각각 하나의 제어 라인이 각각 두 개의 비트 라인 사이에 배치되며, 상기 비트 라인에 다수의 메모리 트랜지스터의 제어가능한 구간을 통해 상기 제어 라인이 각각 접속된다. 이에 따라, 메모리의 매우 치밀한 구조가 실행된다. 여기서, 하나의 제어 라인과 2개의 관련 비트 라인 사이에 미리 주어진 전압이 인가되고, 하나의 워드 라인이 활성화됨으로써 하나의 메모리 트랜지스터의 판독이 이루어질 수 있기 때문에, 워드 라인과 관련 제어 라인에 접속된 메모리 트랜지스터 중 2개가 선택되고 이러한 2개의 트랜지스터에 의해 개별 전류가 검출된다.
본 발명의 한 개선예에 따르면, 메모리 트랜지스터의 제어가능한 구간은 비트 라인 및 제어 라인에 대해 평행하게 배치되며, 다시 말해서 상기 비트 라인 및 제어 라인은 제 2 방향으로 연장된다. 또한 동일한 비트 라인에 접속된 메모리 트랜지스터는 각각 공통 소오스 드레인 영역을 갖는다. 그럼으로써, 집적 메모리의 공간 수요는 더욱 감소된다. 비트 라인 및 제어 라인을 평행하게 배열함으로써 제 2 방향으로 임의의 수의 인접 메모리 트랜지스터의 제어가능한 구간이 서로 접속될 수 있다.
본 발명의 한 개선예에 따르면, 집적 메모리는 제어 라인과 비트 라인 간의 판독 액세스시 메모리 트랜지스터를 통해 흐르는 전류를 검출하기 위해 각각 하나의 비트 라인에 접속된 전류 검출 유닛을 갖는다. 이러한 방식으로 각각의 비트 라인에 하나의 전류 검출 유닛이 배치됨으로써, 각각의 비트 라인으로의 판독 액세스시 각각 하나의 메모리 셀이 판독될 수 있다.
본 발명의 대안적인 개선예에 따르면, 집적 메모리는 적어도 2개의 멀티플렉서 및 2개의 전류 검출 유닛을 갖는다. 메모리 트랜지스터에 의해 2개의 상이한제어 라인에 접속된 비트 라인 중 2개는 제 1 멀티플렉서에 의해 제 1 전류 검출 유닛에 접속된다. 메모리 트랜지스터에 의해 두 개의 제 1 비트 라인과 동일한 2개의 제어 라인에 접속된 2개의 다른 비트 라인은 제 2 멀티플렉서에 의해 제 2 전류 검출 유닛에 접속된다. 상기 멀티플렉서는 2개의 동작 모드를 가지며, 이러한 동작 모드에서 상기 멀티플렉서는 상기 멀티플렉서에 접속된 하나의 비트 라인을 개별 전류 검출 유닛에 접속시킨다.
한 개선예에서 공통 전류 검출 유닛에는 각각 2개의 비트 라인이 배치된다. 판독 액세스시 멀티플렉서에 의해 2개의 비트 라인 중 어떤 것이 전류 검출 유닛에 의해 판독되어야만 하는지에 대한 선택이 이루어진다. 따라서, 전류 검출 유닛의 수는 감소될 수 있다.
본 발명은 하기 도면에 도시된 실시예에 의해 설명된다.
도 1에 도시된 집적 메모리는 서로에 대해 평행하게 배치된 워드 라인(WLi) 및 상기 워드 라인(WLi)에 대해 수직으로 배치된 비트 라인(BLi) 및 제어 라인(Ci)을 갖는다. 비트 라인 및 제어 라인은 교대로 배치되고 서로에 대한 균일한 간격을 갖는다. 워드 라인(WLi), 비트 라인(BLi) 및 제어 라인(Ci)의 교차점에는 메모리 셀이 강유전성 메모리 트랜지스터(T)의 형태로 배치된다. 상기 메모리 셀은 관련 비트 라인(BLi)을 제어가능한 구간을 통해 관련 제어 라인(Ci)에 접속시킨다. 상기 메모리 트랜지스터(T)의 제어 단자들은 관련 워드 라인(WLi)에 접속된다. 도 1에서는 단지 4개의 워드 라인(WLi), 각각 2개의 비트 라인(BLi) 및 제어 라인(Ci)이 도시될지라도, 실제로는 메모리가 더 많은 수의 라인을 갖기 때문에, 전체적으로 더욱 큰 메모리 셀 필드가 생성된다.
강유전성 메모리 트랜지스터(T)는 강유전성 게이트 유전체를 가지며, 상기 게이트 유전체는 전압 펄스에 의해 상기 메모리 트랜지스터(T)에 접속된 워드 라인(WLi)에서 2개의 상이한 분극 상태를 수용할 수 있다. 이러한 방식으로 2개의 상이한 로직 정보가 저장된다. 이러한 정보의 평가는 메모리 셀로의 판독 액세스시 트랜지스터(T)의 채널 구간을 통해 흐르는 전류를 측정함으로써 이루어진다.
도 1의 메모리에서 각각의 제어 라인(Ci)은 전위 제너레이터(1)의 출력부에 접속되며, 상기 출력부는 메모리 셀로의 판독 액세스시 일정한 판독 전위(VDD)를 공급한다. 도 1에 도시된 바와 같이, 각각의 제어 라인(Ci)에 대한 별도의 전위 제너레이터(1) 대신 공통 전위 제너레이터(10)가 제공될 수 있으며, 상기 제너레이터(10)의 출력 전위는 모든 제어 라인(Ci)에 제공된다.
도 1에서 각각의 비트 라인(BLi)은 전류 검출 유닛(2)에 접속된다. 상기 비트 라인(BLi)은 예컨대 옴 저항을 가지며, 상기 옴 저항에서 옴 저항을 통해 흐르는 전류에 비례하는 전압이 하강하며, 상기 전압은 전류에 대한 수치로서 평가 장치에 제공된다.
도 1에 도시된 메모리로의 판독 액세스는 하기와 같이 이루어진다. 즉,
판독 액세스 이전에 워드 라인(WLi), 비트 라인(BLi) 및 제어 라인(Ci)은 저전위, 예컨대 접지에 존재한다. 다시 말해, 전위 제너레이터(1)는 활성화되지 않는다. 판독 액세스를 시작하기 위해 전위 제너레이터(1)는 활성화되고 제어 라인(Ci)에서 판독 전위(VDD)를 생성하며, 상기 판독 전위(VDD)는 집적 메모리의 높은 공급 전위에 상응한다. 이어서, 도시되지 않은 워드 라인 디코더에 의해 하나의 워드 라인(WLi)이 어드레싱되어, 저레벨로부터 고레벨로 제공된다. 그럼으로써, 워드 라인(WLi)에 접속된 메모리 트랜지스터(T)는 도전 접속된다. 제어 라인(Ci)에 존재하는 판독 전위(VDD)에 의해 선택된 메모리 트랜지스터(T)를 통해 드레인 전류가 흐르며, 상기 드레인 전류는 관련 비트 라인(BLi)을 통해 개별 전류 검출 유닛(2)으로 흐른다. 전위 제너레이터(1)의 출력부와 개별 전류 검출 유닛(2) 사이에는 양의 전압이 인가된다.
로직 0이 메모리 트랜지스터(T)에 저장되는지, 또는 로직 1이 메모리 트랜지스터(T)에 저장되는가에 따라, 강유전성 게이트 유전체는 상이한 분극을 갖는다. 이를 통해, 상이한 2개의 로직 상태에 대해 상이한 차단 전압이 생성된다. 상이한차단 전압은 결과적으로 활성화된 개별 워드 라인에서 메모리 트랜지스터(T)의 상이한 전도성을 갖게 된다. 저장된 로직 1이 사용될 때, 조절되는 드레인 전류는 저장된 로직 0을 사용할 때 보다 더 커진다. 극단적인 경우 로직 0의 판독시 개별 메모리 트랜지스터를 통해서는 드레인 전류가 흐르지 않게 된다. 즉 드레인 전류의 값이 0이 된다. 이는 게이트 유전체의 관련 분극 상태에 의해 메모리 트랜지스터(T)의 차단 전압이 관련 워드 라인(WLi)에서의 전위에 의해 초과되지 않을 정도까지 상승되는 경우이다.
도 2는 본 발명에 따른 집적 메모리의 제 2 실시예를 도시한다. 상기 실시예에서 각각 하나의 제어 라인(Ci)에는 2개의 비트 라인(BLi)이 배치된다.
도 2에서는 관련 제어 라인 및 2개의 비트 라인으로 형성된 3그룹 중 하나만이 도시된다. 동일한 구조의 부가 그룹은 도 2에 도시된 그룹의 상부 및 하부에 연결된다.
도 2에서 제어 라인(Ci)은 재차 전위 제너레이터(1)의 출력부에 접속된다. 2개의 비트 라인(BL0, BL1)은 각각 하나의 전류 검출 유닛(2)에 접속된다. 제어 라인(C0)은 다수의 메모리 트랜지스터(T)에 의해 2개의 비트 라인(BLi)에 접속된다. 여기서, 메모리 트랜지스터(T)의 제어가능한 구간은 비트 라인(BLi) 및 제어 라인(Ci)에 대해 평행하게 배치된다. 각각의 인접한 메모리 트랜지스터(T)는 공통 소오스/드레인 영역을 갖는다.
판독 액세스시 전위 제너레이터(1)는 제어 라인(C0)을 고전위(VDD)로 제공한다. 또한 하나의 워드 라인(WLi)이 고전위에 제공됨으로써, 워드 라인에 접속된메모리 트랜지스터(T)가 선택된다. 이러한 메모리 트랜지스터(T)를 통해 각각 하나의 드레인 전류가 제어 라인(C0)으로부터 각각 2개의 비트 라인(BLi)으로 흐른다. 이러한 드레인 전류의 높이는 재차 메모리 트랜지스터(T) 내에 저장된 로직 상태에 따라 좌우된다. 전류 검출 유닛(2)에 의해 재차 개별 드레인 전류의 평가가 이루어진다.
도 3은 도 2에 도시된 메모리의 더 큰 단면을 도시하며, 상기 도면에서 개관의 용이함을 위해 메모리 트랜지스터(T) 없이 단지 비트 라인(BLi), 제어 라인(Ci) 및 워드 라인(WLi) 만이 도시된다. 도 2에 도시된 구조의 2개의 비트 라인(BLi) 및 하나의 제어 라인(Ci)의 인접한 2개의 그룹이 도시된다. 도 3에 따르면 메모리 트랜지스터의 드레인 전류가 4개의 전류 검출 유닛(2)으로 공급됨으로써, 2개의 제어 라인(Ci) 및 4개의 비트 라인(BLi)에 의해 전체적으로 4개의 메모리 셀이 동시에 평가될 수 있다.
도 4는 도 3에 도시된 실시예의 변형예이다. 도 3과의 차이점은 비트 라인(BLi)에 전류 검출 유닛이 배열된다는데 있다. 도 4에서 각각 2개의 비트 라인이 하나의 전류 검출 유닛(21, 22)에 배치된다. 이러한 배열은 멀티플렉서(Mux1, Mux2)에 의해 이루어지며, 상기 멀티플렉서(Mux1, Mux2)에 의해 2개의 비트 라인이 관련 전류 검출 유닛(21, 22)에 접속된다. 도 4에서 비트 라인(BL0, BL2)은 제 1 멀티플렉서(Mux1)에 의해 제 1 전류 검출 유닛(21)에 접속되고 비트 라인(BL1, BL3)은 제 2 멀티플렉서(Mux2)에 의해 제 2 전류 검출 유닛(22)에 접속된다.
판독 액세스시 워드 라인(WLi)의 활성화에 의해 재차 동시에 4개의 메모리셀이 선택된다. 그러나, 각각의 멀티플렉서(Muxi)는 거기에 접속된 양 비트 라인 중 하나를 관련 전류 검출 유닛(21, 22)에 접속시킨다.
상기 멀티플렉서(Muxi)에는 갭 어드레스(CADR)가 공급되며, 상기 갭 어드레스(CADR)에 따라 상기 멀티플렉서(Muxi)는 거기에 접속된 하나의 비트 라인(BLi)을 전류 검출 유닛(21, 22)에 접속시킨다. 이 실시예에서 양 멀티플렉서는 예컨대 제 1 갭 어드레스(CADR)의 인가시 비트 라인(BLO, BLi)을 양 전류 검출 유닛(21, 22)에 접속시킨다. 상기 양 멀티플렉서는 제 2 갭 어드레스의 인가시 비트 라인(BL2, BL3)을 전류 검출 유닛에 접속시킨다. 이러한 방식으로 도 3에 따른 실시예에서 보다 적게 저장된 정보들이 메모리로부터 동시에 판독 출력될 수 있다. 그러나, 이는 통상적으로 메모리의 외부 단자의 수가 제한될 경우에 나타나는 단점이다. 도 4에 따른 메모리는 도 3에서 보다 더 적은 수의 전류 검출 유닛(21, 22)을 갖는다는 장점을 갖는다.
도 4의 실시예에서 각각 2개의 비트 라인(BLi)은 멀티플렉서(Muxi)에 의해 전류 검출 유닛(21, 22)에 배치된다. 이에 따라, 임의의 수의 비트 라인(BLi)이 개별 멀티플렉서(Muxi)에 공급되도록 구성된 다른 실시예가 가능해진다.

Claims (5)

  1. - 적어도 2개의 상이한 분극 상태를 수용할 수 있는 강유전층을 포함하는 제어 전극을 갖는 각각 하나의 강유전성 메모리 트랜지스터(T)를 포함하는 메모리 셀,
    - 제 1 방향으로 연장되는 워드 라인(WLi),
    - 제 1 방향에 대해 수직인 제 2 방향으로 연장되는 비트 라인(BLi), 및
    - 제어 라인(Ci)을 가지며,
    - 개별 메모리 트랜지스터(T)의 제어가능한 구간을 통해 하나의 비트 라인(BLi)이 하나의 제어 라인(Ci)에 접속되고,
    - 개별 메모리 트랜지스터(T)의 제어 전극이 하나의 워드 라인(WLi)에 접속되며,
    - 상기 제어 라인(Ci)은 제 2 방향으로 연장되도록 구성된 집적 메모리에 있어서,
    - 각각 하나의 제어 라인(Ci)이 각각 2개의 비트 라인(BLi) 사이에 배치되고, 상기 제어 라인(Ci)은 다수의 메모리 트랜지스터(T)의 제어가능한 구간을 통해 상기 비트 라인(BLi)에 접속되며,
    - 메모리 트랜지스터(T)의 제어가능한 구간이 비트 라인(BLi) 및 제어 라인(Ci)에 대해 평행하게 배치되고, 및
    - 동일한 비트 라인(BLi)에 접속된 메모리 트랜지스터(T)는 각각 공통 소오스/드레인 영역을 갖는 것을 특징으로 하는 집적 메모리.
  2. 제 1항에 있어서,
    전류 검출 유닛(2)이 제어 라인(Ci)과 비트 라인(BLi) 간의 판독 액세스시 메모리 트랜지스터(T)를 통해 흐르는 전류를 검출하기 위해 각각 하나의 비트 라인(BLi)에 접속된 전류 검출 유닛(2)이 제공된 것을 특징으로 하는 집적 메모리.
  3. 제 1항에 있어서,
    2개의 멀티플렉서(Muxi) 및 2개의 전류 검출 유닛(21, 22)이 제공되며,
    - 메모리 트랜지스터(T)에 의해 2개의 상이한 제어 라인(Ci)에 접속된 2개의 비트 라인(BLi)이 제 1 멀티플렉서(Muxi)에 의해 제 1 전류 검출 유닛(21)에 접속되고,
    - 메모리 트랜지스터(T)에 의해 2개의 제 1 비트 라인과 동일한 2개의 다른 비트 라인(Bli)이 제 2 멀티플렉서(Mux2)에 의해 제 2 전류 검출 유닛(22)에 접속되며, 및
    - 멀티플렉서(Muxi)는 2개의 동작 모드를 가지며, 상기 동작 모드에서 상기 멀티플렉서(Muxi)는 거기에 접속된 각각 하나의 비트 라인(BLi)을 개별 전류 검출 유닛(21, 22)에 접속시키도록 구성된 것을 특징으로 하는 집적 메모리.
  4. 제 1항 또는 2항에 있어서,
    제어 라인(Ci)과 비트 라인(BLi) 간의 판독 액세스시 메모리 트랜지스터(T)를 통해 흐르는 전류를 검출하기 위해 각각 하나의 비트 라인(BLi)에 접속되는 전류 검출 유닛(2)이 제공되는 것을 특징으로 하는 집적 메모리.
  5. 제 2항에 있어서,
    - 2개의 멀티플렉서(Muxi) 및 2개의 전류 검출 유닛(21, 22)을 가지며,
    - 메모리 트랜지스터(T)에 의해 상이한 2개의 제어 라인(Ci)에 접속되는 2개의 비트 라인(BLi)이 제 1 멀티플렉서(Muxi)에 의해 제 1 전류 검출 유닛(21)에 접속되며,
    - 메모리 트랜지스터(T)에 의해 2개의 제 1 비트 라인과 동일한 양 제어 라인(Ci)에 접속된 2개의 다른 비트 라인(BLi)이 제 2 멀티플렉서(Mux2)에 의해 제 2 전류 검출 유닛(22)에 접속되며,
    - 멀티플렉서(Muxi)는 2개의 동작 모드를 가지며, 상기 동작 모드에서 상기 멀티플렉서(Muxi)는 거기에 접속된 각각 하나의 비트 라인(BLi)을 개별 전류 검출 유닛(21, 22)에 접속시키는 것을 특징으로 하는 집적 메모리.
KR10-2001-7012215A 1999-03-25 2000-03-24 각각 하나의 강유전성 메모리 트랜지스터를 갖는 메모리셀을 포함하는 집적 메모리 KR100458356B1 (ko)

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