TW526493B

TW526493B - Integrated memory with memory-cells which have ferroelectrical memory-transistors respectively

Info

Publication number: TW526493B
Application number: TW089105348A
Authority: TW
Inventors: Heinz Hoenigschmid; Marc Ullmann
Original assignee: Infineon Technologies Ag
Priority date: 1999-03-25
Filing date: 2000-03-23
Publication date: 2003-04-01
Also published as: US20020044478A1; DE19913571A1; JP3850666B2; JP2002540553A; CN1345449A; KR100458356B1; EP1163678A1; DE50001170D1; DE19913571C2; EP1163678B1; WO2000058971A1; US6477078B2; KR20010108399A; CN1145170C

Description

經濟部智慧財產局員工消費合作社印製 526493 A7 ____B7 五、發明説明（ί ) 本發明係關於一種積體記憶體，其記憶胞具有鐵電質記憶電晶體。在US 5 541 87 1Α中指述一種鐵電質半導體記憶體，其記憶胞是由鐵電質記憶電晶體所構成。鐵電質電晶體具有鐵電質閘極介電質。藉由施加一種電壓脈波至電晶體之控制電極，則可調整鐡電質之極化方向以及電晶體之門限 (threshold)電壓。在電晶體有一種預定之汲極/源極電壓時，則可依據電晶體之門限電壓而產生不同之汲極電流。在US 5541871A中，施加一種預定之汲極/源極電壓至電晶體以便讀出記憶電晶體之內容且使電晶體之閘極成爲一種可使電晶體導通之電壓。然後測定此種可自我調整之源極/汲極電流。若偵測到一種較小之汲極電流，則這是與電晶體閘極電極之鐵電質介電質之第一極化狀態有關。若偵測到較大之汲極電流，則這是與鐵電質之第二極化狀態有關。以此種方式可區別二種不同之由電晶體所儲存之邏輯狀態。在US 5 541 87 1A中，記憶胞（其是由鐵電質記憶電晶體所形成）配置成矩陣形式。其源極端是與第一方向中平行延伸之源極線相連接。其汲極端是與一些在第二方向（其垂直於第一方向）中平行延伸之汲極線相連接。其閘極（或控制電極）是與第二方向中延伸之控制線相連接，控制線具有字元線之功能。由於源極線和汲極線互相垂直而延伸，則它們至少須在其相交區中延伸於記憶體之不同之佈線平面中以本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 526493 A7 B7 五、發明説明（3 ) 其可使記憶體之不同之佈線平面互相連接此外’藉由位元線和控制線之平行配置可形成一種很規則之記憶胞矩陣配置。施加一預定之電壓至記憶電晶體之可制控之區段且驅動此一與該電晶體相連接之字元線，這樣即可進行積體記憶體之操作。然後對這樣所產生之電流進行測定’此種電流是在相關之控制線和所屬之位元線之間流動。依據本發明之其它形成，控制線之一是配置在每二條位元線之間，此條控制線分別經由多個記憶電晶體之可控制之區段而與此二條位元線相連接。這樣可使記憶體有特別緊密（compact )之構造。在此種記憶體中，能以下述方式讀出記憶電晶體之內容，即：在一條控制線和所屬之二條位元線之間施加一種預定之電壓，則可驅動字元線中之一，以便選取二個與此字元線和相關之控制線相連接之記憶電晶體且測定此種分別流經此二個電晶體之電流。依據本發明之其它形式，控制線之一是配置在每二條位元線之間，此條控制線分別經由多個記憶電晶體之可控制之區段而與此二條位元線相連接。這樣可使記憶體有特別緊密（compact )之構造。在此種記憶體中，能以下述方式讀出記憶電晶體之內容，即：在一條控制線和所屬之二條位元線之間施加一種類定之電壓，則可驅動字元線中之一，以便選取二個與此字元線和相關之控制線相連接之記憶電晶體且測定此種分別流經此二個電晶體之電流。本紙張尺度適用中國國家標準（cys ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁}

經濟部智慧財產局員工消費合作社印製 526493 A7 B7 五、發明説明（4* ) 依據本發明之其它形式，記憶電晶體之可控制之區段配置成與位元線和控制線相平行，即，它們在第二方向中延伸。此外，與此條位元線相連接之這些記憶電晶體分別具有共同之源極/汲極區。這樣可進一步使積體記憶體之空間需求減少。由於位元線和控制線平行地配置著，則在第二方向中任意數目之相隣之記憶電晶體之可控制之區段可互相連接。依據本發明之其它形式，此種積體記憶體具有電流測定單元，其是分別與一條位元線相連接，以便在讀出過程時在控制線和位元線之間測定此種流經記憶電晶體之電流。由於此種方式中每一條位元線都配有一個電流測定單元，則在讀出過程中在每一條位元線中都可分別讀出一個記憶胞之內容。依據本發明之其它構成方式，此種積體記憶體具有至少二個多工器（multiplexer)及二個電流測定單元。位元線中之二條（其經由其記憶電晶體而與二條不同之控制線相連接）經由第一多工器而與第一電流測定單元相連接。另二條位元線（其經由其記憶電晶體而與相同於該二條第一位元線之該二條控制線相連接）經由第二多工器而與第二電流測定單元相連接。多工器具有二種操作狀態，其中這些多工器使這些與其相連接之位元線中之一分別與各別之電流測定單元相連接。在此種構成方式中，二條位元線配屬於一個共同之電流本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） / · (請先閲讀背面之注意事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 526493 A7 __ B7 五、發明説明（$ ) 測定單元。在讀出過程時經由此多工器來進行一種選擇：此二條位元線中之哪一條應由該電流測定單元來計算。因此可降低電流測定單元之數目。以下將說明本發明之顯示在圖式中之各實施例。圖式簡單說明如下：第1圖本發明之記憶體之第一實施例，其中一控制線分別配屬於一條位元線。第2圖第二實施例，其中二條位元線分別配屬於一條控制線。第3圖一種實施例，其中每條位元線配有一個電流測定單元。第4圖一種實施例，其中二條位元線配屬於一個共同之電流測定單元。第1圖中所示之積體記憶體具有平行配置之字元線WLi 以及垂直於WL i之位元線BL ί和控制線C i。位元線和控制線交替地配置著且相互間具有規則之間距。在字元線WL i ，位元線BL i和控制C i之相交點配置鐵電質記憶電晶體T 形式之記憶胞。電晶體T使所屬之位元線BLi和所屬之控制線Ci經由電晶體T之控制之區段而互相連接。記憶電晶體T之控制端是與所屬之字元線WLi相連接。雖然第1圖中只顯示4條字元線WL i以及二條位元線BL i和二條控制線 Ci，但記憶體實際上所具有之導線數目較此種數目大很多，因此整體上會形成一種很大之記憶胞陣列。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） / (請先閱讀背面之注意事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 526493 A7 B7 五、發明説明（^ ) 則汲極電流即可流經所選取之記憶電晶體T，汲極電流流經所屬之位元線BL i而至各別之電流測定單元2。在電位產生器1之輸出端和各電流測定單元2之間存在一種正電壓。依據邏輯0或邏輯1是否儲存在記憶電晶體T中，則電晶體T之鐵電質閘極介電質可具有不同之極化。此二種不同之邏輯狀態因此具有不同之導通電壓。不同之導通電壓在字元線受驅動時使記憶電晶體T具有不同之導電性。若所儲存的是邏輯値1，則可自我調整之汲極電流較儲存邏輯値。時之汲極電流還大。在極端情況下，在讀出邏輯値0 時根本不會有電流流經各別之記憶電晶體，即，其電流値是0。這發生在下述情況，即：由於閘極介電質之所屬之極化狀態而使記憶電晶體Τ之導通電壓升高至其不會被所屬之字元線WLi上之電位超越時。第2圖是本發明之積體記憶之第二實施例，其中每二條位元線BL i分別對應於一條控制線C i。第2圖中只顯示此種三件一組（其由一條所屬之控制線和第二條位元線所構成）中之一。其它相同形式之各組上下連接於第2圖中所示之此組。在第2圖中此控制線Ci亦與電位產生器1之輸出端相連接。二條位元線BL0，BL1分別與電流測定單元2相連接。控制線Co分別經由多個記憶電晶體T而與二條位元線BL i 相連接。各記憶電晶體T之可控制之區段平行於位元線BLi 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） (請先閱讀背面之注意事項再填寫本頁)

經濟部智慧財產局員工消費合作社印製 526493 A7 B7___ 五、發明説明（8 ) 和控制線C i而配置。相隣之記憶電晶體T具有共同之源性 /汲極區。在讀出過程時，電位產生器1使控制線Co成爲高電位VDD 。此外，字元線WLi之一亦成爲高電位，於是可選取這些與此字元線相連接之記憶電晶體T。汲極電流由控制線Co 經由記憶電晶體T而流，至每一條位元線BL ί。汲極電流之値又與記憶電晶體Τ中所儲存之邏輯狀態有關。藉由電流測定單元2又可對各別之汲極電流進行測定。第3圖顯示第2圖中所示記憶體之較大範圍的一些區段，其中爲了淸楚之故只顯示位元線BLi，控制線Ci和字元線WLi而未顯示上述之各記憶電晶體T。所顯示的是由第2 圖所示形式之二條位元線BLi和一條控制線Ci所構成之二個相隣之組。依據第3圖，經由二條控制線C i和4條位元線BL ί可同時對全部之4個記憶胞進行計算，其中這些記憶電晶體之汲極電流須傳送至4個電流測定單元2。第4圖是第3圖所示實施例之變型，其與第3圖之不同點是電流測定單元對位元線BLi之配置方式。在第4圖中二條位元線分別配屬於電流測定單元2 1，22。此種配置是藉由多工器Mux 1，Mux2來達成，此二條位元線經由多工器而與所屬之電流測定單元21，22相連接。在第4圖中，位元線BL0和BL2經由第一多工器Muxi而與第一電流測定單元21相連接，位元線BL1和BL3經由第二多工器Mux2而與第二電流測定單元22相連接。 -10- 本紙張尺度適用中國國家標準（CpS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)

526493 五、發明説明（1。） M u X ί 多工器 WLi 字元線 CADR 行位址 A7 B7 (請先閱讀背面之注意事項再填寫本頁)

訂經濟部智慧財產局員工消費合作社印製 -12- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐）

Claims

526493 .1, i ---------—- __、 ............. _ __ I 六、申請專利範圍第089 1 05348號「記憶胞中具有鐵電値記憶電晶體之積體記憶體」專利案（9 1年3月修正）六申請專利範圍 1. 一種積體記憶體，其包含： -記憶胞，其具有鐵電質記憶電晶體（τ)，此電晶體（τ)之控制電極含有一種鐵電質層，其可存在至少二種不同之極化狀態， -字元線（WLi)，其在第一方向中延伸， -位元線（BLi)，其在第二方向（其垂直於第一方向）中延伸， -控制線Ci，每一記憶電晶體（T)之可控制之區段使位元線（bLi)中之一與控制線（Ci)中之一相連接；每一記憶電晶體（T)之控制電極是與字元線（WLi)中之一相連接；控制線（Ci)是在第二方向中延伸，其特徵爲： -控制線（Ci)之一是配置在每二條位元線（BLi)之間， -該控制線（Ci)經由多個記憶電晶體（T)之可控制之區段而與位元線（BLi)相連接， -記憶電晶體（T)之可控制之區段平行於位元線（BLi)和控制線（Ci)而配置， -這些與相同位元線（BLi)相連接之記憶電晶體（T)分別具有共同之源極/汲極區。 2. 如申請專利範圍第1項之積體記憶體，其中具有電流測定 526493 六、申請專利範圍單元（2)，其是與每條位元線（BLi)相連接，以便在讀出過程時在控制線（Ci)和位元線（BLi)之間測定此種流經記憶電晶體（T)之電流。 3·如申請專利範圍第i或第2項之積體記憶體，其中具有二個多工器（Mu xi)和二個電流測定單元（21,22)， -二條位元線（BLi)(其經由其記憶電晶體（T)而與二條不同之控制線（Ci)相連接）經由第一多工器（Mtixl)而與第一電流測定單元（21)相連接， -其它二條位元線（BLi)(其經由其記憶電晶體（T)而與第一次所提及之二條位元線相連之相同二條控制線（Ci)相連接）經由第二多工器（Μιιχ2)而與第二電流測定單元（22) 相連接， -多工器（Muxi)具有二種操作狀態，其中這些多工器可分別使這些與其相連接之位元線（BLi)中之一與各別之電流測定單元（21，22)相連接。 4. 如申請專利範圍第1或第2項之積體記憶體，其中具有電流測定單元（2)，其是與每一條位元線（BLi)相連接，以便在讀出過程中在控制線（Ci)和位元線（BLi)之間測定此種流經記憶電晶體（T)之電流。 5. 如申請專利範圍第2項之積體記憶體，其中 -具有二個多工器（Muxi)和二個電流測定單元（21，22)， -二條位元線（BLi)(其經由其記憶電晶體（T)而與二條不同之控制線（Ci)相連接）經由第一多工器（Muxi)而與第一電流測定單元（21)相連接， -2- 526493 六、申請專利範圍 -另二條位元線（BLi)(其經由其記憶電晶體（τ)而與第一次所提及之二條位元線相連之相同二條控制線（c i)相連接）經由第二多工器（Mux2)而與第二電流測定單元（22)相連接， -多工器（Muxi)具有二種操作狀態，其中這些多工器可分別使這些與其相連接之位元線（BLi)中之~與各別之電流測定單元（21，22)相連接。