JP2004178798A - データ処理機能を有する半導体記憶装置 - Google Patents
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Abstract
【解決手段】 ワード線WLにメモリセル11〜15及び2が接続される。情報用メモリセル10〜15がビット線bit1〜5を経てセンスアンプSA1〜5の一方の入力端子に入力される。他のメモリセル2には、情報読み出しの基準電位に相当する基準情報が記憶され、この基準情報はビット線bit7を経て前記センスアンプSA1〜5の各他方の入力端子に共通して入力される。従って、各情報用メモリセル11〜15に記憶された信号電荷の電位が、リーク電流に起因して低下しても、これに合せて、基準電位の情報を記憶するメモリセル2に記憶された信号電荷の電位もリーク電流により低下するので、その両者間の電位差がセンス限界に達するまでの時間が延び、データ保持時間を長く保持できる。
【選択図】 図1
Description
Cs(Vcs- Vplate)+ Vpre * CB =Cs(Vr'- Vplate) +Vr' *CB
となる。ここで、Vplate はセルプレート電位、CB はビット線及び相補のビット線の容量、Vr'はメモリセルから電荷を読み出した後の確定したビット線の電位である。
Delta -V =Vr' -Vpre =a *( Vcs- Vpre)
a=Cs/ (Cs+CB)
となる。
Delta -V=a *( Vdd -Vpre)= 0.2 * ( 3.3 - 1.65)= 330mV
の電圧が発生し、また、“0”のデータを書き込んで読み出した場合には、
Delta -V =a *( 0 - Vpre)= 0.2 * ( 0 -1.65) = -330mVの電圧が発生する。尚、ここでは、a=0.2、Vdd=3.3 V、Vpre =Vdd/2とした。
a* ( Vcs1L−Vpre)=Vsaから、
0.2 * ( Vcs1L −1.65 )= 0.05 となり、
Vcs1L =1.9 Vで誤動作が始まることになる。この限界に達するまでの時間がデータ保持時間の実力値である。この関係を図24に示す。
以下、本発明の第1の実施の形態を図1に基いて説明する。
前記第1の実施の形態の変形例を図2に示す。
図4及び図5は本発明の第2の実施の形態を示す。
ビット線bit1、bit2は、NMOS制御トランジスタN11、N21により、電源電圧Vddから、その閾値電圧Vtnだけ低下した電圧Vdd- Vtnまでプリチャージされる。一方、グローバルビット線Gbit1、Gbit2は、接地電圧よりも閾値電圧Vtpだけ高い電圧Vss+ Vtpにプリチャージされる。尚、このプリチャージレベルは、異なる値、例えば接地電圧Vssであっても、本質的には変わりはない。同様に、各プリアンプ部60、61のノードN1、N2は、接地電圧Vssに、センスアンプSAの2つの差動入力端子ノードNsig 、Nref は共に電源電圧Vddに、センスアンプSAの一対のノードNsenA、NsenBは接地電圧Vssに、各々設定される。
ワード線WLが活性化され、第1のメモリセル群50の情報セルMCに蓄えられた記憶データがビット線bit1に、第2のメモリセル群51の基準セル2に蓄えられた基準情報データがビット線bit2に読み出される。これにより、ビット線bit1の電位が、記憶データの“1”又は“0”に応じて図6に示すように変化する。同時に、ビット線bit2の電位が、基準電位に相当する電位だけ変化する。
各ローカルプローブPRBa、PRBbの読み出し制御トランジスタN13、N23が導通して、対応するビット線bit1、bit2の電位に応じて各グローバルビット線Gbit1、Gbit2の電位が変化する。従って、情報セルMC及び基準セル2に各々蓄えられた記憶情報及び基準情報が、各々、グローバルビット線Gbit1、Gbit2に読み出される。
各プリアンプ部60、61のPMOS型トランジスタp13、p23が導通して、読み出された基準電位情報及び記憶情報がノードNSig 、Nref を介して、センスアンプSAに入力され、データの判定の準備がされる。尚、本実施の形態で、プリアンプ部60、61を配置した理由は、センスアンプSAの基準情報の入力側が複数個のセンスアンプSAで共通であって、その入力側の負荷が大きいからである。
センスアンプSAによりセンスされ、そのセンスされた内部ラッチに保持される。
(データの再書き込み)
再書き込み回路RST1により、蓄積情報データが第1のメモリセル群50の情報セルに、また同時に、基準書き込み回路STRにより、基準データが大2のメモリセル群51の基準セル2に書き込まれる。
次に、第3の実施の形態を図8及び図9に基いて説明する。本実施の形態は、前記第2の実施の形態を更に改良された実施の形態である。
VCALA -Vtn(data)- Vtp(data)
となり、基準側では
VCALA -Vtn(ref)-Vtp(ref) となる(尚、Vtp(data)、Vtp (Ref) <0) 。
-[Vtn(data)- Vtn (ref] - [Vtp(data)- Vtp(ref)]
だけずれが生じ、これが、全体の動作マージンを低下させる。この差は前記校正用コンデンサCCAL1、Ccal2に記憶される。従って、前記ばらつきを吸収し、補償して、センスアンプSAの動作マージンを所期通り確保できる。
続いて、本発明の第4の実施の形態を説明する。本実施の形態は、動作時のノイズを一層低減して、動作マージンを拡大するものである。本実施の形態では、いわゆるアレイノイズと呼ばれるノイズ因子を最小限にするものである。
次に、本発明の第5の実施の形態を説明する。本実施の形態は、本発明のDRAMに使用する冗長方式の構成である。
前記第5の実施の形態では、メモリセルの容量膜の破壊、非破壊により情報を記憶するので、非常に大きなビット幅、例えば256〜2048ビット幅のメモリコアを形成でき、従って、多数本のデータバスを用いて論理回路とデータの授受を行うことができる。本実施の形態は、この特性を用いた一応用例である。
次に、本発明の第7の実施の形態を説明する。
次に、本発明の第8の実施の形態を説明する。本実施の形態は、以上で説明した本発明の半導体集積回路を実装する際に用いる技術に関する。
次に、本発明の第9の実施の形態を説明する。
続けて、第10の実施の形態を説明する。本実施の形態は、前記図25に示したデータ処理機能を有するメモリを更に改良したものである。
フェイズ1)
一方の処理部:データ処理、他方の処理部:処理仕様情報のロード
フェイズ2)
一方の処理部:処理仕様情報のロード、他方の処理部:データ処理
という2つのフェイズを交互に繰り返すことが可能である。
次に、第11の実施の形態を説明する。
11〜15 情報メモリセル
WL ワード線
bit1〜bit5 ビット線
SA1〜SA5 センスアンプ
54 中間値生成回路
PRB1、PRB2 ローカルプローブ
56 レジスタSRAM
Gbit1〜Gbit1 グローバルビット線
60、61 プリアンプ部
Ccal1、Ccal2 校正用コンデンサ
CW ビット線書き込みスイッチ
CL1、CL2 トランジスタスイッチ
M1 フローティング配線
71 冗長回路
74 シリアル転送回路
75 可変コーディング域
76 固定コーディング域
80 メモリコア
81 レジスタ群
85a、85b ダイナミック・コンフィグアブル
・ロジック
86 多目的レジスタ
90 単位ロジック
91 チャンネル配線部
92 プログラマブルスイッチ素子
92a 接続用MOSFET
c コンデンサ
92b ロード用MOSFET
92c セルフブート用MOSFET
102 記憶ノード
103 誘電体膜
104 プレート電極
A 第1のメモリアレイ
B 第2のメモリアレイ
130、130´ データ処理部
150 スイッチングマトリックスS列
PL プログラマブルロジック
149 第1のワード線群
151 第1のメモリセル群
152 第2のワード線群
153 第2のメモリセル群
154 第3のワード線群
155 第3のメモリセル群
160 超多ビットデータバス
180 超多ビットレジスタ
179、181 メモリバス
MM 共有メモリ
(データ処理機能を有する半導体デバイス)
Claims (6)
- 複数のデータが格納された第1の領域と、
データを格納可能な第2の領域と、
前記第1の領域の複数のデータを読み出し、これ等のデータを一括して処理して、その処理結果を前記第2の領域に書き込むデータ処理部と
を備えたことを特徴とするデータ処理機能を有する半導体記憶装置。 - 複数本のワード線に接続された複数個のメモリセルを有する第1のメモリアレイと、
複数本のワード線に接続された複数個のメモリセルを有する第2のメモリアレイと、
前記第1のメモリアレイから、所定本のワード線に接続されたメモリセルに記憶されたデータを読み出し、これ等のデータを一括して処理し、その処理結果を前記第2のメモリアレイの所定本のワード線に接続されたメモリセルに書き込むデータ処理部と
を備えたことを特徴とするデータ処理機能を有する半導体記憶装置。 - データ処理部は、読み出したデータを圧縮処理するものである
ことを特徴とする請求項1又は請求項2記載のデータ処理機能を有する半導体記憶装置。 - データ処理部は、読み出したデータを伸長処理するものである
ことを特徴とする請求項1又は請求項2記載のデータ処理機能を有する半導体記憶装置。 - ダイナミックに構成を変更できる1個又は複数個のデータ処理部と、
第1のワード線群に接続され、前記データ処理部のデータ処理仕様情報を格納する第1のメモリセル群と、
第2のワード線群に接続され、処理すべきデータ群を貯えた第2のメモリセル群と、
第3のワード線群に接続され、処理結果を格納する第3のメモリセル群とを備え、
前記データ処理部は、
前記処理すべきデータ群及び前記処理仕様情報を読み込み、前記処理すべきデータ群を前記処理仕様情報に基づいて処理し、その処理結果を前記第3のメモリセル群へ格納する
ことを特徴とするデータ処理機能を有する半導体記憶装置。 - 前記データ処理回路は、再プログラム可能なリコンフィギュアブルロジックを備えること
を特徴とする請求項5記載のデータ処理機能を有する半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004016776A JP2004178798A (ja) | 1996-11-19 | 2004-01-26 | データ処理機能を有する半導体記憶装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30828096 | 1996-11-19 | ||
JP2004016776A JP2004178798A (ja) | 1996-11-19 | 2004-01-26 | データ処理機能を有する半導体記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP16763097A Division JP3602939B2 (ja) | 1996-11-19 | 1997-06-24 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004178798A true JP2004178798A (ja) | 2004-06-24 |
Family
ID=32715351
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2004016776A Withdrawn JP2004178798A (ja) | 1996-11-19 | 2004-01-26 | データ処理機能を有する半導体記憶装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012134238A (ja) * | 2010-12-20 | 2012-07-12 | Elpida Memory Inc | 半導体装置及び半導体装置を用いたデータ処理システム |
-
2004
- 2004-01-26 JP JP2004016776A patent/JP2004178798A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2012134238A (ja) * | 2010-12-20 | 2012-07-12 | Elpida Memory Inc | 半導体装置及び半導体装置を用いたデータ処理システム |
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