JP2838196B2 - 単一トランジスタ型強誘電体メモリへのデータ書込み方法 - Google Patents

単一トランジスタ型強誘電体メモリへのデータ書込み方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、単一トランジス
タ型強誘電体メモリへのデータ書込み方法に関するもの
である。
【０００２】
【従来の技術】強誘電体を用いた不揮発性メモリは、１
セルあたり通常のＭＯＳトランジスタと強誘電体キャパ
シタを用いた２素子／セル構造が一般的であるが、蓄え
た情報を読出す時に情報（データ）が破壊されてしまう
（破壊読出し）という欠点がある。また、浮遊ゲート構
造のＦＥＴを用いたＥＥＰＲＯＭでは１セル当り２個の
トランジスタを必要としているに対し、フラッシュメモ
リは１セル当り浮遊ゲート構造のＦＥＴ１個を用いた単
一トランジスタ型の不揮発性メモリである。しかし、浮
遊ゲート構造のＦＥＴを用いた場合には、データの書込
みを計算機の通常動作の時間内で行うことはできず、さ
らにフラッシュメモリではセル毎すなわちビット毎の消
去が不可能である。
【０００３】フラッシュメモリは上述の欠点は有するも
のの１素子／セルであるから面積有効率はよい。本発明
で対象とするメモリもこの単一トランジスタ型の不揮発
性メモリを目指したものであり、後に詳細に説明される
単一トランジスタ型強誘電体メモリである。これと前者
との本質的な違いは、フラッシュメモリの１セル毎の浮
遊ゲート型ＦＥＴでは書き込む前に情報を消去しておく
必要があるのに対し、本発明に係る強誘電体型ＦＥＴで
は消去動作を必要としないという点である。すなわち、
強誘電体膜の分極の飽和現象を用いると、浮遊ゲート型
ＦＥＴのように浮遊ゲートに電荷を注入し過ぎたり、電
荷を引き抜き過ぎたりする問題が生じないという利点が
ある。
【０００４】
【発明が解決しようとする課題】このように本発明で対
象とする単一トランジスタ型強誘電体メモリは、ＤＲＡ
Ｍや現在研究されている容量型ＦＲＡＭ(Ferroelectric
RAM) とは異なり、セル中に容量を含まないためスケー
リグ規則に従ってメモリ素子の微細化が可能であり、さ
らに後に説明する本発明の対象とする単一トランジスタ
型強誘電体メモリは電極取り出し用の孔が不要なため高
密度化に有利であり、不揮発性という特徴と併せて将来
の高集積、低消費電力メモリの本命になるものと期待さ
れる。
【０００５】しかしながら、本構成のメモリは３層構造
のうち最下層の単結晶半導体薄膜および最上層の導電性
電極は完全にストライプ状に分離されているが、着目す
るセルに周縁回路から書込み電圧を印加する際に、上下
のストライプに沿った他のセルにも書込み電圧の影響が
及ぶために、書込み時のセル間の相互干渉が大きいとい
う課題を提供するものである。
【０００６】そこで本発明の目的は、メモリとして不揮
発性、高集積化性、低消費電力という利点を有する本発
明に係る単一トランジスタ型強誘電体メモリの、書込み
時のセル間の干渉を効果的に抑制できるデータ書込み方
法を提供せんとするものである。
【０００７】
【課題を解決するための手段】この目的を達成するた
め、本発明の単一トランジスタ型強誘電体メモリへのデ
ータ書込み方法は、絶縁物基板上列方向に互いに平行な
複数のストライプ状ｐｎｐあるいはｎｐｎ構造の単結晶
半導体薄膜を形成し、その上に少なくともこれら半導体
ストライプ構造を覆うように強誘電体薄膜を堆積させ、
さらにその上に前記複数のストライプ状半導体薄膜とほ
ぼ直角の行方向に互いに平行な複数のストライプ状導電
性電極を被覆して、半導体ストライプとストライプ状導
電性電極との交点に形成されるトランジスタを各々１つ
の記憶セルとする単一トランジスタ型強誘電体メモリへ
のデータ書込みにあたり、Ｖを書込み電圧、ストライプ
状導電性電極を行電極、半導体ストライプを列電極とす
る時、その書込み方法がＶ／３則による第１の手順とそ
れに引続く第２の手順とを含み、前記第１の手順で着目
セルの行電極に＋Ｖ、列電極に零の電圧が印加されると
ともに他の行電極に＋Ｖ／３、他の列電極に＋（２／
３）Ｖの電圧が印加される時には、前記第２の手順で着
目セルの行電極には零、列電極に＋Ｖ／３の電圧が印加
されるとともに他の行電極に＋Ｖ／３、他の列電極に零
の電圧が印加され、前記第１の手順で着目セルの行電極
に−Ｖ、列電極に零の電圧が印加されるとともに他の行
電極に−Ｖ／３、他の列電極に−（２／３）Ｖの電圧が
印加される時には、前記第２の手順で着目セルの行電極
に零、列電極に−Ｖ／３の電圧が印加されるとともに他
の行電極に−Ｖ／３、他の列電極に零の電圧が印加され
ることからなる。
【０００８】
【発明の実施の形態】本発明方法を適用することによ
り、単一トランジスタ型強誘電体メモリへのデータ書込
みがセル間干渉を効果的に抑制して実施できるので、こ
のメモリの利点をさらに有効に活用することができる。
【０００９】以下本発明の実施の形態を添附図面を参照
して詳細に説明する。図１は本発明方法が適用される単
一トランジスタ型強誘電体メモリ構造の断面図（ａ）お
よびその平面図（ｂ）を示す。図１において、絶縁体基
板１上列方向に、横方向がｎｐｎ順次の構造をもった複
数の単結晶半導体薄膜２、例えばシリコン単結晶薄膜が
互いに平行にストライプ状に形成され、その上に少なく
ともこれら半導体ストライプ構造を覆うように強誘電体
薄膜３が堆積されている。そしてさらにその上に前記複
数のストライプ状半導体薄膜２とほぼ直角の行方向に互
いに平行な複数のストライプ状導電性電極例えば金属電
極が被覆されている。半導体ストライプと導電性電極と
の交点に形成されるトランジスタでは、両側のｎ領域が
ソース、およびドレインに、中間のｐ領域がチャネルに
なる。また、ソースおよびドレイン領域が半導体ストラ
イプとしてつながっていることにより、列内のトランジ
スタはすべて並列接続されている（図５）。
【００１０】この構成の構造は単一トランジスタ型強誘
電体メモリと称せられ、特公平７−３１７０５号「自己
学習型積和演算回路素子及び回路」などにより公知であ
り、強誘電体薄膜３をゲート絶縁膜に用いた電界効果型
トランジスタを形成している。この構造を用いると例え
ばワード線、すなわち最上層に形成したストライプ状導
電性電極４に正、シリコンストライプに負の電圧を加え
たり、あるいは請求項１記載の第１の手順に従って電圧
を加えると、交点の位置にある強誘電体薄膜にのみ大き
な電位差を与えることができてデータの選択書込みが可
能となる。これはこの大きな電位差の強誘電体薄膜への
印加により、電位差をとり去っても残留分極に対応する
電荷が半導体表面に残ってデータが書込み状態になるか
らである。
【００１１】選択書込みでストライプ状電極４側に負の
Ｖ電圧をかけた場合をデータ１に対応させ、反対の極性
の場合をデータ０に対応させれば、ディジタルデータの
書込みが可能となる。またデータの読取りには、メモリ
の選択セルに対応する強誘電体薄膜上のストライプ状導
電性薄膜をゲート電極とし、前記Ｖ電圧に比しかなり低
い電圧を印加し、その下にあるｎｐｎ半導体単結晶のソ
ース・ドレイン間に周縁回路より電圧を印加し、その時
に流れるドレイン電流を周縁回路から読めばその大きさ
によりデータ０，１を読取ることがてきる。ただし、こ
のような読取り動作を行うことができるのは、０書込み
時にトランジスタのゲートしきい値電圧が十分高く、１
書込み時に十分低くなるようトランジスタの構造および
強誘電体膜の分極を調整した場合である。
【００１２】次に、かかる構造の強誘電体メモリの書込
み時のセル間の干渉を効果的に抑制する正に本発明の特
許請求の範囲に記載した第１の手順とその直後になされ
る第２の手順について図２（ａ），（ｂ）を使用して説
明する。
【００１３】本発明方法における不揮発性メモリへの書
込みの１例は以下のような手順による。選択されたワー
ド線４にＶ、選択されなかったワード線４にＶ／３を与
え、選択されたシリコンストライプ２に０、選択されな
かったシリコンストライプ２に２Ｖ／３を与える。この
結果、図２（ａ）に示すように、選択されたセルのゲー
ト絶縁膜（強誘電体膜）のみにＶの電位差が生じ、他の
すべてのセルのゲート絶縁膜には±Ｖ／３の電位差が生
じるため、この差により選択的な分極制御が可能にな
る。情報の書込みにより、ＦＥＴのしきい値電圧が変化
するから、読出しは適切なゲート電圧を加えて、ドレイ
ン電流の有無を検出すれば良く、読出し時に一旦書込ん
だ情報を失うことはない。以上が第１の手順である。さ
らに、図２（ａ）に示す印加電圧で書込みを行った直後
に、図２（ｂ）に示すような電圧を印加すると、選択さ
れなかったセルの中で書込み時に−Ｖ／３の電圧が印加
されたセルには＋Ｖ／３がが印加されるため、書込み時
のセル間の相互干渉が大幅に低減できる。以上が第２の
手順である。
【００１４】ここで注目すべきことは、書込みのため選
択されたセルが属する行および列の書込みセル以外のセ
ルには、例えば行方向では前記第１の手順でＶ／３の電
圧がかかるも前記第２の手順では零の電圧がかかって、
完全にキャンセルされることなく、また列方向ではＶ／
３の電圧に対しやはり零の電圧がかかって完全にキャン
セルとはならない。しかしかかるセルの数は全セル数が
例えば５００×５００個の場合には、全セル数の約２５
０分の１で確率的には低いし、さらに後に述べる実験結
果から明らかなように、顕著な相互干渉が生じるのは、
Ｖ電圧での書込み後書込み電圧とは逆向きの−Ｖ／３の
干渉電圧を多数受け続けた場合であるため、このメモリ
がランダムアクセス動作を行うことを考えれば全体的に
は問題にはならないというべきであろう。また、前述の
例では書込みを正のＶとしたが、これは負の−Ｖとする
ことも可能で、その場合は第１の手順、第２の手順とも
かける電圧の符号をすべて逆とすればよいということに
なる。
【００１５】上述の第１の手順、第２の手順により書込
み時のセル間の相互干渉が大幅に低減できる様子を実験
的に明らかにしたのが図３である。図３は本発明に係る
強誘電体メモリの１セルと等価の後にのべる実験試料に
＋Ｖのパルスを印加して書込みを行った後、（ａ）正の
干渉パルス（＋Ｖ／３）のみを印加した場合、（ｂ）正
（＋Ｖ／３）と負（−Ｖ／３）のパルスを交互に印加し
た場合、および（ｃ）負のパルス（−Ｖ／３）のみを印
加した場合の強誘電体薄膜の分極変化を測定したもので
ある。図２（ａ），（ｂ）に示した本発明の書き込み方
法は大多数のセルにおいて図３（ｂ）の実験結果に対応
する。従ってこの実験結果は、本発明の書込み方法を用
いれば、選択されて情報を書込まれたセルの強誘電体ゲ
ート絶縁膜は、その後そのセルが選択されず、他のセル
に１０10回の書込み動作が行われた後でも、約８０％の
分極を保持していることを示しており、縦軸の値が５０
％になった時に、書込みデータの０と１との判定が不可
能になることを考えると、本発明は書込み時のセル間の
干渉を効果的に抑制していると結論できる。
【００１６】図３で横軸は印加したパルス回数、縦軸は
分極電荷の変化度（Ｐｒ／Ｐｒｏ，Ｐｒｏは初期値）を
示している。ここに使用された試料は以下に述べるＭＦ
Ｍ（金属・強誘電体膜・金属）キャパシタについてなさ
れた。約２５０ｎｍ厚のＳｒＢｉ2 Ｔａ2 Ｏ9 膜がゾル
・ゲル法によりＰｔ／Ｔｉ／ＳｉＯ2 ／Ｓｉ基板上に堆
積された。基板はＳｉ単結晶バルク上にＳｉＯ2 を形成
しその上に下側電極としてチタン上白金の電極を用い
た。上側の電極としては２００μm φの白金電極を用
い、上記強誘電体被膜ＳｒＢｉ2 Ｔａ2 Ｏ9 は上側白金
電極の形成前後にそれぞれ７５０℃、３０ｍｉｎ．の熱
処理を受けた。この膜の誘電体ヒステリシス曲線は図４
に示す特性を示した。またこの試料に印加された実験用
パルスＶは１．５Ｖｏｌｔで、従ってＶ／３は０．５Ｖ
ｏｌｔ、パルス幅は３μｓであった。
【００１７】以上一実施例について本発明の実施の形態
を説明してきたが、本発明はこの実施例に限定されるこ
となく、特許請求の範囲に記載された発明の要旨内で各
種の変形、変更が可能なことは自明であろう。例えば一
実施例では単結晶半導体薄膜としてシリコン単結晶薄膜
をあげて説明してきたが、他の半導体例えばＧａＡｓ、
ＩｎＳｂなどの単結晶薄膜でもよく、また強誘電体膜と
してＳｒＢｉ2 Ｔａ2Ｏ9 膜をあげて説明してきたが、
これとても他の強誘電体特性を示す薄膜でもよいことは
当然である。
【００１８】
【発明の効果】以上詳細に説明してきたことから明らか
なように、本発明のデータ書込み方法を単一トランジス
タ型強誘電体メモリへ適用することにより、書込み時の
セル間干渉を効果的に抑制することができるので、この
メモリの不揮発性、高集積化性、低消費電力のすぐれた
諸特性と相まって高品質の不揮発性メモリを提供するこ
とができる。
【図面の簡単な説明】
【図１】本発明方法が適用される単一トランジスタ型強
誘電体メモリ構造の断面図（ａ）と平面図（ｂ）。
【図２】本発明方法の第１の手順（ａ）および第２の手
順（ｂ）を説明するための図。
【図３】各種のパルス印加方法による強誘電体薄膜（Ｓ
ｒＢｉ2 Ｔａ2 Ｏ9 ）の分極変化を示す実験例を示す
図。
【図４】図３に使用した強誘電体薄膜（ＳｒＢｉ2 Ｔａ
2 Ｏ9 ）の電圧・分極のヒステリシス特性を示す図。
【図５】本発明方法が適用される単一トランジスタ型強
誘電体メモリの等価回路を示す図。
【符号の説明】
１ 絶縁体基板 ２ ストライプ状ｎｐｎシリコン単結晶薄膜 ３ 強誘電体薄膜 ４ ストライプ状導電性電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 絶縁物基板上列方向に互いに平行な複数
    のストライプ状ｐｎｐあるいはｎｐｎ構造の単結晶半導
    体薄膜を形成し、その上に少なくともこれら半導体スト
    ライプ構造を覆うように強誘電体薄膜を堆積させ、さら
    にその上に前記複数のストライプ状半導体薄膜とほぼ直
    角の行方向に互いに平行な複数のストライプ状導電性電
    極を被覆して、半導体ストライプとストライプ状導電性
    電極との交点に形成されるトランジスタを各々１つの記
    憶セルとする単一トランジスタ型強誘電体メモリへのデ
    ータ書込みにあたり、 Ｖを書込み電圧、ストライプ状導電性電極を行電極、半
    導体ストライプを列電極とする時、その書込み方法がＶ
    ／３則による第１の手順とそれに引続く第２の手順とを
    含み、前記第１の手順で着目セルの行電極に＋Ｖ、列電
    極に零の電圧が印加されるとともに他の行電極に＋Ｖ／
    ３、他の列電極に＋（２／３）Ｖの電圧が印加される時
    には、前記第２の手順で着目セルの行電極には零、列電
    極に＋Ｖ／３の電圧が印加されるとともに他の行電極に
    ＋Ｖ／３、他の列電極に零の電圧が印加され、 前記第１の手順で着目セルの行電極に−Ｖ、列電極に零
    の電圧が印加されるとともに他の行電極に−Ｖ／３、他
    の列電極に−（２／３）Ｖの電圧が印加される時には、
    前記第２の手順で着目セルの行電極に零、列電極に−Ｖ
    ／３の電圧が印加されるとともに他の行電極に−Ｖ／
    ３、他の列電極に零の電圧が印加されることを特徴とす
    る単一トランジスタ型強誘電体メモリへのデータ書込み
    方法。
  2. 【請求項２】 請求項１記載の方法において、前記単結
    晶半導体薄膜がシリコン単結晶薄膜であることを特徴と
    する単一トランジスタ型強誘電体メモリへのデータ書込
    み方法。
  3. 【請求項３】 請求項１または２記載の方法において、
    前記ストライプ状導電性電極がストライプ状金属電極で
    あることを特徴とする単一トランジスタ型強誘電体メモ
    リへのデータ書込み方法。
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