JP4827316B2 - 強誘電体トランジスタ型不揮発性記憶素子の駆動方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 32
- 230000010287 polarization Effects 0.000 claims description 24
- 230000005669 field effect Effects 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000010409 thin film Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 238000007667 floating Methods 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 3
- 150000002739 metals Chemical class 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims 2
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims 1
- 229910052741 iridium Inorganic materials 0.000 claims 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims 1
- 229910000457 iridium oxide Inorganic materials 0.000 claims 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 229910052697 platinum Inorganic materials 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 1
- 239000010408 film Substances 0.000 description 26
- 239000003990 capacitor Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の属する技術分野】
本発明は、強誘電体トランジスタ型不揮発性記憶素子の駆動方法に係わり、特に、半導体基板に複数のウエルを有し、各ウエルには複数の不揮発性記憶セルが設けられ、該不揮発性記憶セルは、電界効果型トランジスタのゲート部に強誘電体素子を含み、ソース、ドレイン間に流れる電流を、該強誘電体素子の強誘電体の残留分極を用いて制御してなる強誘電体トランジスタ型セルである強誘電体トランジスタ型不揮発性記憶素子の駆動方法に係るものである。
【0002】
【従来の技術】
最近開発が進められているFeRAM(Ferroelectric Random Access Memory)の多くはDRAMのキャパシタを強誘電体キャパシタに置き換えた構成をしており(特開平2−113496号公報)、その動作は強誘電体キャパシタの分極が反転するときと反転しないときの電荷量の差を検知することによってなされる。このため、情報を読み出す際に保持していた情報が破壊される、いわゆる破壊読出しとなる。さらにこの方法においては、分極の反転における電荷を電流として取り出して検出するために、キャパシタの面積が小さくなるとともに電流値も小さくなり検出が困難になる。このことは、FeRAMのセル構造がスケーリング則に従わないがゆえに発生する基本的な問題である。また、強誘電体キャパシタから排出される電荷量を比較するために、通常、参照セルを各セルに1対ずつ配置するために、1つのメモリセルを構成するのに2トランジスタ2キャパシタが必要となる。そのため、メモリセル面積が同加工精度のDRAMに比較して2倍以上大きくなる問題がある。
【0003】
一方、強誘電体を電界効果型トランジスタ(FET;Field Effect Transistor)のゲート部に配置する強誘電体トランジスタは、単一のトランジスタでメモリセルを構成することが可能である。この素子は、強誘電体の分極がトランジスタのチャネルの電荷を誘起することによって、ソース、ドレイン間をオン、オフさせるもので、セル面積を比例縮小させてもドレイン電流の変化率は変わらない。これは、強誘電体トランジスタのメモリセルがスケーリング則に従っている(電子情報通信学会誌 77−9 p976、1994)ことを意味し、微細化に際する原理的な限界は存在しない。以上のことは、セル面積を小さくすることに関して有利であるばかりでなく、強誘電体の分極によりFETのオン、オフを維持するため、読み出し動作により情報が破壊されない、いわゆる非破壊読出しすることも可能である。
【0004】
さらに、強誘電体をFETのゲート部分に配置する強誘電体トランジスタには、2つの種類に大別される。
【0005】
その1つはMFIS(Metal-Ferroelectric-Insulator-Semiconductor)構造を持つ強誘電体トランジスタで、強誘電体がその分極によりゲート絶縁膜を介して半導体基板表面に電荷を誘起するものであり、もう1つは、MFMIS(Metal-Ferroelectric-Metal-Insulator-Semiconductor)構造を持つ強誘電体トランジスタで、MFIS構造の強誘電体層と絶縁層との間に金属電極間を挟み込んだものである。
【0006】
このように、強誘電体トランジスタ型不揮発性記憶素子は優れた特徴を持つが、その回路、駆動方法においては、すぐれたものが提案されていない。一般に、強誘電体トランジスタを単純にマトリックス配置した構造をもつメモリセルアレイは、ビットあたり面積を小さくすることができるが、読み出し動作時に非選択セルが保持する残留分極を減じたり、書き込み動作時に非選択セルの情報を破壊、もしくは減極され(残留分極が減衰される)たりする不具合が生じる。
【0007】
強誘電体トランジスタを単純マトリックス配置した従来例、特開平10−064255号公報(発明者 石原宏他、出願人 東京工業大学長)の場合、書込み電圧Vを選択セルに印加するために、−V/3、V/3、2V/3を行、列に印加するが、非選択セルにもV/3の電位が印加されるため、書き込み動作時に非選択セルの情報が破壊、もしくは減極される。
【0008】
一方、この不具合を解決するため、各セルに選択用トランジスタを配置する方法も提案されている。例えば、特開平5−205487号公報(発明者 中村孝、出願人 ローム株式会社)の場合、1セルあたり1個の強誘電体トランジスタと2個の選択用トランジスタ(FET)をもち、書き込み動作時に非選択セルの情報が破壊、もしくは減極される不具合を回避している。しかしながら、この方法では、強誘電体トランジスタを単純マトリックス配置したセルアレイに比べ3倍以上のセル面積となる。
【0009】
【発明が解決しようとする課題】
上記のように、強誘電体トランジスタを用いた不揮発性メモリは、優れた潜在能力を持ちながら、セル面積が小さく、書き込み動作時に非選択セルに悪影響を及ぼさない、優れた素子構造、回路、駆動法は提案されていない。
【0010】
本発明は、このような従来の技術が有する未解決の課題を解決するべく行われたものであり、セル面積をほぼ強誘電体トランジスタ1個分としながら、書き込み動作時に非選択セルに悪影響を及ぼさない、優れた回路構成と駆動方法を提供するものである。
【0011】
【課題を解決するための手段】
本発明の強誘電体トランジスタ型不揮発性記憶素子の駆動方法は、半導体基板に複数のウエルを有し、各ウエルには複数の不揮発性記憶セルが設けられ、該不揮発性記憶セルは、電界効果型トランジスタのゲート部に強誘電体素子を含み、ソース、ドレイン間に流れる電流を、該強誘電体素子の強誘電体の残留分極を用いて制御してなる強誘電体トランジスタ型セルである強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのゲート部に電圧を供給する、複数のゲート配線と、前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのソースに電圧を供給する、複数のソース配線と、前記複数のゲート配線、前記複数のソース配線及び前記複数のウエルのそれぞれが同一の方向に平行に設けられており、同一ウエル内の全ての不揮発性記憶セルにおける強誘電体素子の残留分極を同一方向に分極させ、初期化する初期化動作と、所定の前記ウエルの電位をフローティングにして選択されたウエルの特定の不揮発性記憶セルの電界効果型トランジスタのドレインとゲート間に前記強誘電体の分極を反転させる電位差が生じるように前記ドレインに書き込み電圧を印加するとともに、非選択ウエルにおける全ての不揮発性記憶セルについて、ゲート部とウエルとに該書込み電圧と同一極性の電圧を印加する動作と、を含むことを特徴とする。
【0012】
また本発明の強誘電体トランジスタ型不揮発性記憶素子の駆動方法は、半導体基板に複数のウエルを有し、各ウエルには複数の不揮発性記憶セルが設けられ、該不揮発性記憶セルは、電界効果型トランジスタのゲート部に強誘電体素子を含み、ソース、ドレイン間に流れる電流を、該強誘電体素子の強誘電体の残留分極を用いて制御してなる強誘電体トランジスタ型セルである強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのゲート部に電圧を供給する、複数のゲート配線と、前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのソースに電圧を供給する、複数のソース配線と、前記複数のゲート配線、前記複数のソース配線及び前記複数のウエルのそれぞれが同一の方向に平行に設けられており、所定のウエルの電位をフローティングとすることにより選択ウエルとし、該選択ウエル内の1又は2個以上の不揮発性記憶セルの電界効果型トランジスタのソース、ドレイン間に読み出し用の電位差を生じさせ、前記ソ−ス、ドレイン間のインピーダンスを測定することで読み出しを行うとともに、非選択ウエルにおける全ての不揮発性記憶セルについて、ソース、ドレイン間の導通を防止する保護電圧を印加する動作を、含むことを特徴とする。
【0013】
強誘電体素子の強誘電体としては、ABO3型構造を持つ強誘電体材料(A、Bは金属元素)、A2B2O7型構造を持つ強誘電体材料(A、Bは金属元素)、あるいは層状ペロブスカイト型構造をもつ強誘電体材料を用いることができる。A、Bに相当する金属元素は、例えば、それぞれ「Sr、Bi」「Nb、Ta」が挙げられる。層状ペロブスカイト型構造は、ペロブスカイト格子がBi-Oなどの層状構造の間に挟まれたもののことで、具体的にはSrBi2Ta2O9やこれにNbを添加したものなどがあげられる。
【0014】
本発明の概要を示す図1〜図5をもとにその作用について説明する。
【0015】
図1は本発明における素子構造の一例を示す断面図であり、図1に示すように、半導体基板1に形成した電界効果型トランジスタは、ウエル1内にソース3、ドレイン4を備え、半導体基板上にゲート絶縁膜6を介してゲート部となる強誘電体7とゲート電極8が設けられている。また本発明において必須ではないが、ドレイン4に接してダイオード領域5が形成されている。
【0016】
この電界効果型トランジスタは、ドレイン電圧一定のとき、ゲート電圧とドレイン電流は、図2に示すような特性を示し、ゲート電極8に印加された電圧により強誘電体7内に発生した自発分極がゲート電圧を0にした後にも残留するため(残留分極)、履歴曲線を描く。この特性のために電源を取り去っても記憶が破壊されない、いわゆる不揮発性メモリとして機能する。このような、ゲート部に強誘電体を配置したトランジスタを強誘電体トランジスタと言う。好ましくは、ドレイン側からの逆流電流を防ぐために、ドレイン部分にダイオードを配置することによって、より安定な動作を得ることができる。
【0017】
本発明では、2個以上の強誘電体トランジスタを同一のウエル中に配置し、複数のウエルをもつ構造とする。
【0018】
次に、前記強誘電体薄膜が持つ、より好ましい特性について説明する。前記電界効果型トランジスタがもつゲート絶縁膜6は、設計ルールにもよるが一般に5前後の比誘電率と10nm以下の膜厚を持つ。これに対し、前記強誘電体薄膜は、少なくとも100nm程度の膜厚を持つために、比誘電率は50程度以下となることが望ましい。この理由は、前記ゲート電極8に印加した電圧の少なくとも半分程度の電圧が前記強誘電体にかかる必要があり、このためには前記強誘電体キャパシタの容量が、前記ゲート絶縁膜が持つ容量と同等以下になることが望ましいためである。
【0019】
以下に、上記素子構造における書き込み動作について、図3及び図4を用いて説明する。
【0020】
図3は本発明による不揮発性記憶素子の初期動作を示す回路図であり、図4は本発明による不揮発性記憶素子の書き込み動作を示す回路図である。図3及び図4において、GL1,GL2はゲート配線、W1,W2はウエル、DL1〜DL4はドレイン配線、SL1,SL2はソース配線を示す。
【0021】
本発明における書き込み動作は、ウエルごとに行われ、同一ウエル内の全ての強誘電体トランジスタにおける強誘電体の残留分極を同一方向に分極させる、初期化動作を含む点に特徴の1つがある。一例として、まず、図3に示すように、ウエル内の強誘電体トランジスタ共通のゲート配線GL1とウエルW1との間に強誘電体の分極を反転させるに十分な電圧Viを印加する。すると、同一ウエル内のすべての強誘電体トランジスタにおいて、強誘電体の残留分極が同一方向に分極される(初期化)。この操作によって、すべての強誘電体トランジスタには、「0」が書き込まれたと定義する。この際、他のウエルの強誘電体トランジスタには影響を与えることはない。次に、図4に示すように、「1」の情報を書き込むセルのドレイン配線DL1,DL3に対し、強誘電体の分極を反転させるような電圧Vwを印加する。この操作と同時に、他のウエルには、書き込み電圧が印加されないよう、ゲート配線GL2とウエルW2に保護電圧Vpを印加する。更に、図4を参照すると明らかなように、情報を書き込まないセルのドレイン配線DL2,DL4の電位及びソース配線SL1の電位をフローティングとする。この一連の操作によって、所望のウエルに所望の情報を、他のウエルに影響を与えることなく、書き込むことができる。
【0022】
また、各強誘電体トランジスタのドレイン部分に、ダイオードを配置することによって、書き込み操作の際、他のウエルに与える影響をさらに少なくすることができる(図3、図4は、ダイオードを配置した場合について表記してある)。
【0023】
次に、一例として、読み出し動作について図5を用いて説明する。図5において図3及び図4と同一構成部材については同一符号を付する。読み出したいウエル内の強誘電体トランジスタ共通のゲート配線GL1の電位を0Vまたは接地とし、ドレイン配線DL1,DL2,DL3,DL4すべてに1V程度の読み出し電圧Vrを印加し、強誘電体トランジスタのインピーダンスを計測することによって、記憶されていた情報が「0」か「1」かを判断する。この時、図5を参照すれば明らかなように、ゲート配線GL2とウエルW1,W2とソース配線SL1の電位は例えば0Vまたは接地である。このようにして、同一ウエル内のトランジスタすべてを同一クロック内に読み出すことができる。もちろん、個別の強誘電体トランジスタの情報を読み出すことも可能である。この読み出し操作の際、読み出したいウエル以外のウエルについて、ソース配線SL2に保護電圧Vrを印加し、所望のウエルにおける読み出し操作を妨げないようにする。同様の効果は、ウエル配線WL2に保護電圧Vrを印加することによっても得ることができる。
【0024】
本発明における駆動方法では、FRAMとは異なり、読み出し操作を行っても、記憶情報を破壊することはない(非破壊読出し)。
【0025】
このように、本発明によれば、書き込み動作時に選択セル以外の情報を破壊することなく、情報を書き込むことができ、さらに、ほぼ1個の強誘電体トランジスタのみで1セルを構成することができるため、安定な動作と小さなセル面積を実現することができる。
【0026】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。
【0027】
図6は本発明の一実施例における不揮発性記憶素子構造を示す断面図、図7は本発明の一実施例における素子配置を示す平面図である。図6及び図7において、10はn型シリコン単結晶基板、11はp-ウエル、12はp-ウエル内に設けられたn+ソース、13はp-ウエル内に設けられたn+ドレイン、14はn+ドレイン13に接して設けられたp+ダイオード領域、15はゲート絶縁膜となるシリコン窒化膜、16は強誘電体キャパシタの下部電極となるPt/Ti積層膜、17はSrBi2Ta2O9強誘電体薄膜、18は強誘電体キャパシタの上部電極となるPt膜、19はAl/Tiソース配線、20はPt/Tiゲート配線、21はAl/Tiドレイン配線、22はシリコン酸化膜、23はフィールド酸化膜である。
【0028】
次に上記不揮発性記憶素子の製造方法について図6及び図7を参照して説明する。
【0029】
まず、n型シリコン単結晶基板10表面に熱酸化法によってフィールド酸化膜23を形成、加工した後、フィールド酸化膜23の開口部にp-型ウエル11を形成した。次にゲート絶縁膜としてシリコン窒化膜15を形成、加工した後、イオン注入により、n+型のソース領域12、ドレイン領域13をそれぞれ形成した。また、ドレイン領域13の一部に、p+型のダイオード領域14を形成した。
【0030】
次に、シリコン窒化膜15をマスクとして、熱酸化法によって酸化膜22を形成した。強誘電体キャパシタの下部電極としてPt/Ti積層膜16、強誘電体としてSrBi2Ta2O9強誘電体薄膜17、強誘電体キャパシタの上部電極としてPt薄膜18を形成した。膜厚は、それぞれ、150nm,200nm,150nmとした。これを、Pt薄膜18、強誘電体薄膜17、Pt/Ti薄膜16の順にドライエッチングによって加工した。ゲート長10μm、ゲート幅100μm、強誘電体キャパシタの有効面積を10μm×10μmとなるよう、上部電極Pt薄膜18を10μm×20μmの大きさになるように加工した。この結果、図7に示すような、2つのウエルにそれぞれ4個の強誘電体トランジスタが配置されたデバイスを得ることができた。
【0031】
以下、上記不揮発性記憶素子の動作について説明する。まず、書き込み動作を行なってみた。ウエル内の強誘電体トランジスタ共通のゲート配線GL1に+5Vを印加し、ウエルW1を接地して、強誘電体の分極を一方向にそろえる操作を行なった(初期化)。この操作によって、すべての強誘電体トランジスタには、「0」が書き込まれたと定義する。次に、「1」の情報を書き込むセルのドレイン配線DL1,DL3に対し、強誘電体の分極を反転させるような電圧+5Vを印加し、同時にゲート配線GL1を接地した。この操作と同時に、他のウエルには、書き込み電圧が印加されないよう、ゲート配線GL2とウエルW2に保護電圧+5Vを印加した。この一連の操作によって、所望のウエルに所望の情報を、他のウエルに影響を与えることなく、書き込むことができる。
【0032】
次に、読み出し動作について行なった。読み出したいウエル内の強誘電体トランジスタ共通のゲート配線GL1を0Vとし、ソース配線SL1を接地した後、ドレイン配線DL1,DL2,DL3,DL4すべてに1Vの読み出し電圧を印加し、その時流れる電流を測定した。その結果、ドレイン配線DL1,DL3に流れる電流(ドレイン電流)は、ドレイン配線DL2,DL4に流れる電流に比べ、2桁小さかった。
【0033】
また、この操作で書き込まなかったウエル中のトランジスタの記憶情報には影響を与えなかったことも判った。
【0034】
この結果、本実施例の不揮発性記憶素子、駆動方法によって、安定に読み書き動作を行なうことができることが判った。
【0035】
【発明の効果】
以上説明したように、本発明によれば、書き込み・読み出し動作時に選択セル以外の情報を破壊することなく、情報の書き込み、読み出しを行うことができ、さらに、ほぼ1個の強誘電体トランジスタのみで1セルを構成することができるため、安定な動作と小さなセル面積を実現することができる。
【図面の簡単な説明】
【図1】本発明における素子構造の一例を示す断面図である。
【図2】強誘電体トランジスタの電気特性(ゲート電圧−ドレイン電流)を示す図である。
【図3】本発明の駆動方法における初期化動作を示す図である。
【図4】本発明の駆動方法における書き込み動作を示す図である。
【図5】本発明の駆動方法における読み出し動作を示す図である。
【図6】実施例1における素子構造を示す図である。
【図7】実施例1における素子配置を示す図である。
【符号の説明】
1 半導体基板
2 ウエル
3 ソース
4 ドレイン
5 ダイオード領域
6 ゲート絶縁膜
7 強誘電体
8 ゲート電極
9 素子分離領域
10 n型シリコン単結晶基板
11 p-ウエル
12 n+ソース
13 n+ドレイン
14 p+ダイオード領域
15 シリコン窒化膜
16 Pt/Ti積層膜
17 SrBi2Ta2O9強誘電体薄膜
18 Pt膜
19 Al/Tiソース配線
20 Pt/Tiゲート配線
21 Al/Tiドレイン配線
22 シリコン酸化膜
23 フィールド酸化膜
Claims (8)
- 半導体基板に複数のウエルを有し、各ウエルには複数の不揮発性記憶セルが設けられ、該不揮発性記憶セルは、電界効果型トランジスタのゲート部に強誘電体素子を含み、ソース、ドレイン間に流れる電流を、該強誘電体素子の強誘電体の残留分極を用いて制御してなる強誘電体トランジスタ型セルである強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、
前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのゲート部に電圧を供給する、複数のゲート配線と、
前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのソースに電圧を供給する、複数のソース配線と、
前記複数のゲート配線、前記複数のソース配線及び前記複数のウエルのそれぞれが同一の方向に平行に設けられており、
同一ウエル内の全ての不揮発性記憶セルにおける強誘電体素子の残留分極を同一方向に分極させ、初期化する初期化動作と、
所定の前記ウエルの電位をフローティングにして選択されたウエルの特定の不揮発性記憶セルの電界効果型トランジスタのドレインとゲート間に前記強誘電体の分極を反転させる電位差が生じるように前記ドレインに書き込み電圧を印加するとともに、非選択ウエルにおける全ての不揮発性記憶セルについて、ゲート部とウエルとに該書込み電圧と同一極性の電圧を印加する動作と、
を含むことを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。 - 半導体基板に複数のウエルを有し、各ウエルには複数の不揮発性記憶セルが設けられ、該不揮発性記憶セルは、電界効果型トランジスタのゲート部に強誘電体素子を含み、ソース、ドレイン間に流れる電流を、該強誘電体素子の強誘電体の残留分極を用いて制御してなる強誘電体トランジスタ型セルである強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、
前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのゲート部に電圧を供給する、複数のゲート配線と、
前記各ウエルに設けられた複数の電界効果型トランジスタのそれぞれのソースに電圧を供給する、複数のソース配線と、
前記複数のゲート配線、前記複数のソース配線及び前記複数のウエルのそれぞれが同一の方向に平行に設けられており、
所定のウエルの電位をフローティングとすることにより選択ウエルとし、該選択ウエル内の1又は2個以上の不揮発性記憶セルの電界効果型トランジスタのソース、ドレイン間に読み出し用の電位差を生じさせ、前記ソ−ス、ドレイン間のインピーダンスを測定することで読み出しを行うとともに、非選択ウエルにおける全ての不揮発性記憶セルについて、ソース、ドレイン間の導通を防止する保護電圧を印加する動作を、含むことを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。 - 請求項1又は請求項2に記載の強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記電界効果型トランジスタのドレイン又はソースに整流素子を直列に接続したことを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
- 請求項1又は請求項2に記載の強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記半導体基板として単結晶シリコン基板を用いたことを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
- 請求項1又は請求項2に記載の強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記強誘電体素子の強誘電体としてABO 3 型構造を持つ強誘電体材料(A、Bは金属元素)、A 2 B 2 O 7 型構造を持つ強誘電体材料(A、Bは金属元素)、あるいは層状ペロブスカイト型構造をもつ強誘電体材料を用いることを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
- 請求項1又は請求項2に記載の強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記強誘電体素子の強誘電体として、Sr 2 Nb 2 O 7 、あるいはSr2Ta2O7、あるいはSr 2 (NbTa) 2 O 7 、あるいはSrBi 2 Ta 2 O 9 を主体とする材料を用いることを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
- 請求項1又は請求項2に記載の強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記強誘電体素子の強誘電体として、比誘電率が50以下の材料を使用することを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
- 請求項1又は請求項2に記載の強誘電体トランジスタ型不揮発性記憶素子の駆動方法において、前記強誘電体素子は強誘電体を電極間に配置して構成され、該電極は白金、イリジウム、酸化イリジウム、又は導電性多結晶シリコンを主体とする薄膜またはこれらを2種以上積層した構造からなることを特徴とする強誘電体トランジスタ型不揮発性記憶素子の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001129904A JP4827316B2 (ja) | 2001-04-26 | 2001-04-26 | 強誘電体トランジスタ型不揮発性記憶素子の駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001129904A JP4827316B2 (ja) | 2001-04-26 | 2001-04-26 | 強誘電体トランジスタ型不揮発性記憶素子の駆動方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2002324394A JP2002324394A (ja) | 2002-11-08 |
JP2002324394A5 JP2002324394A5 (ja) | 2008-06-19 |
JP4827316B2 true JP4827316B2 (ja) | 2011-11-30 |
Family
ID=18978366
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001129904A Expired - Fee Related JP4827316B2 (ja) | 2001-04-26 | 2001-04-26 | 強誘電体トランジスタ型不揮発性記憶素子の駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4827316B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100744529B1 (ko) * | 2002-12-13 | 2007-08-01 | 한국전자통신연구원 | 비휘발성 강유전체 메모리 셀, 그것의 레이아웃 및 그것의어레이 구조 |
WO2006080064A1 (ja) * | 2005-01-27 | 2006-08-03 | Spansion Llc | 半導体装置及びその製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1031989B1 (en) * | 1997-11-14 | 2006-02-08 | Rohm Co., Ltd. | Semiconductor memory and method for accessing semiconductor memory |
JP3878370B2 (ja) * | 1999-10-13 | 2007-02-07 | ローム株式会社 | 不揮発性メモリおよびその駆動方法 |
-
2001
- 2001-04-26 JP JP2001129904A patent/JP4827316B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002324394A (ja) | 2002-11-08 |
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