JP3144598B2 - 半導体装置、その製造方法、および使用方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関する
ものであり、特にその集積度向上に関するものである。

【０００２】

【従来の技術】不揮発性メモリとしては、強誘電体トラ
ンジスタを用いたもの、強誘電体コンデンサを用いたも
の、Ｅ²ＰＲＯＭ等が知られている。

【０００３】［強誘電体トランジスタを用いた不揮発性
メモリ41の構造］特開平2-64993公報に開示されている
強誘電体トランジスタを用いた不揮発性メモリ４１を図
１４に示す。不揮発性メモリ４１は、Ｐ型の基板１２１
の表面の一部にＮ型のウェル領域１２２が形成されてい
る。ウェル領域１２２上の所定領域には、強誘電体材料
からなる強誘電体膜１２３を有している。強誘電体膜１
２３上には、導電性の材料からなるゲート電極１２４が
形成されている。ウェル領域１２２中のゲート膜１２３
下の両側部分に高濃度のＰ型の不純物拡散層からなるソ
ース領域１２５およびドレイン領域１２６が形成されて
いる。なお、ウェル領域１２２の電極領域（高濃度のＮ
型の不純物拡散層）１２７とソース領域１２５とは接続
されている。

【０００４】［不揮発性メモリ４１の動作原理］次に、
強誘電体ゲート膜１２３を有する不揮発性メモリ４１の
動作原理を図１３の強誘電体物質のＥ−Ｐヒステリシス
ループを参照しつつ説明する。同図において、縦軸は分
極Ｐを示し、横軸は電界Ｅを示す。

【０００５】図１４に示す不揮発性メモリ４１に書込む
場合、ゲート電極１２４に接地電位を与え、かつＮウェ
ル１２２に抗電圧より十分大きなプログラム電圧を印加
する。抗電圧とは、強誘電体物質の残留分極を取り除く
のに必要な電界Ｅｃを得る為の電圧をいう。この時、ゲ
ート電極１２４とＮウェル１２２間に発生する電界によ
って、強誘電体膜１２３は発生した電界の方向とほぼ同
じ方向に分極する（図１３のＲ１参照）。すなわち、強
誘電体膜１２３は、図１４Ｃに示すように、ゲート電極
１２４側がプラスに、Ｎウェル１２２側がマイナスに分
極する。

【０００６】このような分極状態により、ゲート電極１
２４下部の半導体表面に反転層電荷および空乏層電荷か
らなる正電荷が誘起される。残留分極が十分に大きけれ
ば、反転層が形成され、ソース領域１２５とドレイン領
域１２６とは電気的に導通する（以下オン状態とい
う）。この状態を、以下書込状態という。なお、プログ
ラム電圧が遮断されても、分極状態はほぼそのままの状
態である（図１３のＳ１）。一方、消去させる場合、書
込時とは反対に、Ｎウェル１２２に接地電位を与え、か
つゲート電極１２４に抗電圧より十分大きなプログラム
電圧を印加する。この時、ゲート電極１２４とＮウェル
１２２間に書込時とは反対方向の電界が発生する。従っ
て、この電界によって強誘電体膜１２３の分極状態が反
転する（図１３のＰ１）。すなわち、強誘電体膜１２３
は、図１４Ｂに示すように、ゲート電極１２４側がマイ
ナスに、Ｎウェル１２２側がプラスに分極する（図１３
のＱ１）。

【０００７】したがって、ゲート電極１２４下部の反転
層は消滅し、負電荷が蓄積層として形成され、ソース領
域１２５とドレイン領域１２６とは電気的に絶縁される
（以下オフ状態という）。この状態を、非書込状態とい
う。なお、プログラム電圧が遮断されても、反転した分
極状態はほぼそのままの状態である。

【０００８】つぎに、不揮発性メモリ４１の読み出し動
作を説明する。強誘電体膜１２３が書込状態であれば、
チャネル形成領域１３０はオン状態であり、ドレイン１
２５の電位をソース１２６の電位より高くすることによ
り、ドレイン１２５とソース１２６間に電流が流れる。

【０００９】これに対し、強誘電体膜１２３が非書込状
態であれば、チャネル形成領域１３０はオフ状態であ
る。したがって、ドレイン１２５の電位をソース１２６
の電位より高くしても、ドレイン１２５とソース１２６
間に電流が流れない。

【００１０】このように、不揮発性メモリ４１は、一旦
書き込み状態とすれば、たとえゲート電極１２４への電
圧供給を中止しても、書き込み状態は維持される。ま
た、書き込まれているか否かは、ソース１２６とドレイ
ン１２５の間に電流が流れるか否かによって判断するこ
とができる。

【００１１】［ＳＲＡＭとしての不揮発性メモリ４１の
動作］不揮発性メモリ４１は、ＳＲＡＭ（スタティック
ＲＡＭ）として使用される。不揮発性メモリ４１を複数
組合わせた回路の等価回路１５を図１５に示す。同図に
示すように、不揮発性メモリ４１は、左右に一つずつの
選択トランジスタを設けて使用される。書き込み又は読
み出しを希望するメモリ（以下選択セルという）以外の
メモリに書き込み又は読み出しをしてしまうことを防止
する為である。書き込みは、次のようにして行なわれ
る。第１のワード線ＷＬ１をＶｃｃ電位にしてトランジ
スタＴ１をオンにし、第２のワード線ＷＬ２をＶｓｓ電
位（接地電位）にしてトランジスタＴ２をオフにする。
また、不揮発性メモリ４１のゲート電極をＶｃｃ／２電
位にする。さらに、ビット線ＢＬからのデータを不揮発
性メモリ４１のソース・基板に印加する。これにより、
不揮発性メモリ４１はゲート・基板間にＶｃｃ／２電位
が印加されて強誘電体膜１２３（図１４参照）が所定の
分極状態になり、データの書込みが可能になる。

【００１２】一方、読出し動作に際しては、第２のワー
ド線ＷＬ２をＶｃｃ電位にしてトランジスタＴ２をオン
にしておき、第１のワード線ＷＬ１をＶｃｃ電位にして
トランジスタＴ１をオンにする。ここで、あらかじめプ
リチャージ回路ＰＲによりビット線ＢＬ…をＶｃｃ／２
以上の電位にプリチャージしておく。これにより、不揮
発性メモリ４１が書込み状態であれば電流が流れ、この
不揮発性メモリ４１が接続されているビット線ＢＬの電
位が下がる。これに対して、不揮発性メモリ４１が非書
込み状態であれば電流が流れないので、この不揮発性メ
モリ４１が接続されているビット線ＢＬの電位は変わら
ない。このように、不揮発性メモリ４１が書込み状態か
非書込み状態かで、ビット線ＢＬの電位が変化する。こ
の電位変化を対応するセンスアンプＳＡにより検出・増
幅することでデータの読出しが可能になる。

【００１３】このように、強誘電体膜を用いた不揮発性
メモリ４１においては、複数組合わせて使用する場合、
誤読み出しおよび誤書込を防止するため２種類のトラン
ジスタＴ１，Ｔ２を設けている。

【００１４】［強誘電体コンデンサを用いた不揮発性メ
モリ３０の構造・動作］強誘電体コンデンサを用いた不
揮発性メモリ３０を図１６を用いて説明する。不揮発性
メモリ３０は、スイッチングトランジスタ３１と強誘電
体コンデンサ３２を組合わせたものを１ユニットとして
構成されている。強誘電体コンデンサ３２は、強誘電体
を電極の間に挟んだコンデンサである。

【００１５】不揮発性メモリ３０の書き込み、および読
み出し動作原理を図１３の強誘電体のＥ−Ｐヒステリシ
スループを参照しつつ説明する。

【００１６】不揮発性メモリ３０に「１」を書込む場
合、強誘電体コンデンサ３２の両電極間に、抗電圧以上
の負の電圧を印加する。負の電圧とは、この例において
は端子３４側を正、端子３５側を負とする。このような
負の電圧が印加されると、発生する電界によって強誘電
体は発生した電界の方向とほぼ同じ方向に分極する（図
１３のＰ１）。この分極状態によって、不揮発性メモリ
３０に「１」が書込状態となる。なお、プログラム電圧
が遮断されても、分極状態はほぼそのままの状態である
（図１３のＱ１）。

【００１７】一方、不揮発性メモリ３０に「０」を書込
む場合、強誘電体コンデンサ３２の両電極間に、抗電圧
以上の正の電圧を印加する。正の電圧とは、この例にお
いては端子３４側を負、端子３５側を正とする。このよ
うな正のパルス電圧が印加されると、発生する電界によ
って、強誘電体は発生した電界の方向とほぼ同じ方向に
分極する（図１３のＲ１）。このような分極状態によっ
て、不揮発性メモリ３０に「０」が書込状態となる。な
お、プログラム電圧が遮断されても、分極状態はほぼそ
のままの状態である（図１３のＳ１）。

【００１８】読み出す場合には、強誘電体コンデンサ３
２の両端子間に正の電圧を印加し、蓄積電荷量の変化を
検出する。かりに、強誘電体コンデンサ３２に「１」が
書込まれていると、強誘電体の分極状態は、Ｓ１からＰ
１を経由してＱ１の位置まで変化する。すなわち、この
ような電圧の印加の前後で、強誘電体コンデンサ３２の
電荷蓄積量の変化は、Ｓ１とＱ１の差の分だけ生ずるこ
ととなる。

【００１９】一方、強誘電体コンデンサ３２に「０」が
書込まれていると、強誘電体の分極状態はＱ１である。
したがって、上記のような電圧の印加の前後で、強誘電
体コンデンサ３２の電荷蓄積量はほとんど変化しない。
このような電荷蓄積量の変化の差を利用して、不揮発性
メモリ３０に「１」が書込まれているか、「０」が書込
まれているかを区別することができる。

【００２０】このように、不揮発性メモリ３０は、一旦
書き込み状態とすれば、たとえ強誘電体コンデンサ３２
に電圧の供給を中止しても、書き込み状態は維持され
る。また、書き込まれているデータ値は、強誘電体コン
デンサ３２に正の電圧を印加し、蓄積電荷量の変化を検
出することによって判断することができる。

【００２１】［Ｅ²ＰＲＯＭメモリセル50の構造・動
作］つぎに、他の従来例として、Ｅ²ＰＲＯＭメモリセ
ル50を、図１７を用いて説明する。不揮発性メモリ５０
は、基板内に設けられたｐ形シリコンウエル２内にｎ⁺
形ドレイン１０２及びｎ⁺形ソース１０１が設けられて
いる。また、ｐ形シリコンウエル２上にシリコン酸化膜
１０８が設けられている。さらに、シリコン酸化膜１０
８上に導電体で構成されたフローティングゲート１１
２、シリコン酸化膜１１３、制御電極１１４が順に設け
られている。また、ドレイン１０２とフローティングゲ
ート１１２に挟まれたシリコン酸化膜１０８の一部１０
８ａは、薄膜に（厚さ１０ｎｍ程度）に形成されてい
る。

【００２２】上記の不揮発性メモリ５０に対する情報の
書込および消去について説明する。情報”１”を書込む
場合、制御電極１１４に２０Ｖ程度の高電圧を印加し、
かつドレイン１０２に接地電位を与える。制御電極１１
４とドレイン１０２間に発生する電界によって、ドレイ
ン１０２のいくつかの電子は、シリコン酸化膜の薄膜部
１０８ａをＦ−Ｎトンネリングしてフローティングゲー
ト１１２内に流入する。このように電子が相当数流入す
ることによって、制御電極１１４下部には反転層が形成
され、チャネル形成領域１１６にチャネルが形成される
（以下オン状態という）。この状態を、書込状態とい
う。

【００２３】一方、不揮発性メモリ５０に情報”０”を
記憶させる場合、フローティングゲート１１２に流入し
た電子をドレイン１０２に戻してやればよい。制御電極
１１４とドレイン１０２間に情報の書込時とは反対方向
の２０Ｖ程度の電圧を印加する。これにより、書込時と
は反対方向の電界が発生し、Ｆ−Ｎ（Fowler-Nordheim)
トンネリングにより電子がドレイン１０２に注入され
る。このような電子の流入によって、制御電極１１４下
部の反転層が消滅し、チャネル形成領域１１６のチャネ
ルがカットされる（以下オフ状態という）。この状態
を、非書込状態という。

【００２４】次に、不揮発性メモリ５０における情報の
読み出し動作を説明する。もし、書込状態であれば、制
御電極１１４下部には反転層が形成され、チャネル形成
領域１１６にチャネルが形成されている。したがって、
ドレイン１０２の電位をソース１０１の電位より高くす
ることにより、ドレイン１０２とソース１０１間に電流
が流れる。

【００２５】これに対し、非書込状態であれば、制御電
極１１４下部の反転層が消滅し、チャネル形成領域１１
６のチャネルがカットされている。したがって、ドレイ
ン１０２の電位をソース１０１の電位より高くしても、
ドレイン１０２とソース１０１間に電流が流れない。

【００２６】

【発明が解決しようとする課題】しかしながら、上記の
ような不揮発性メモリ３０、４１、５０においては、次の
ような問題があった。

【００２７】図１６に示す不揮発性メモリ３０において
は、強誘電体コンデンサ３２に正の電圧を印加し、蓄積
電荷量の変化を検出することにより、読み出しを行な
う。すなわち、いわゆる破壊読み出しで読み出しを行な
う。したがって、強誘電体コンデンサ３２に「１」が書
込まれていた場合、読み取り後、再度「０」を書込む必
要があり、動作が複雑となる。

【００２８】また、図１７に示す不揮発性メモリ５０に
おいては、シリコン酸化膜の薄膜部１０８ａから電子を
Ｆ−Ｎトンネリングさせることにより、書込を行う。し
かし、書込には相当数の電子を移動させる必要があり、
狭い領域である薄膜部１０８ａを通路として、相当数の
電子を移動させるには、時間がかかる。したがって、書
込速度が低速である（消去時も同様である）。さらに、
Ｆ−Ｎトンネリングさせる際に、電界ストレスによる疲
労により、薄膜部１０８ａが損傷し、書き換え可能な回
数を制限する。

【００２９】また、図１４に示す不揮発性メモリ４１に
おいては、誤書込、誤読み出し防止のため、１セルにつ
き２つの選択トランジスタが必要であった。したがっ
て、セル面積の縮小化に限界があった。

【００３０】この発明は、上記のような問題点を解決
し、非破壊読み出しが可能な為読み取り後再書込が不要
で、書込動作が高速かつ書き換え可能な回数も多く、さ
らにセル面積を縮小することができ、集積度を向上させ
た強誘電体不揮発性メモリを提供することを目的とす
る。

【００３１】

【課題を解決するための手段】請求項１にかかる半導体
装置は、第１領域、第１領域に隣接して順次形成された
第１，第２，第３の電路形成可能領域、 第３の電路形
成可能領域に隣接して形成された第２領域、少なくとも
第２の電路形成可能領域を覆う強誘電体膜、強誘電体膜
上に設けられた分極用制御電極、第３の電路形成可能領
域上に設けられた電路形成用制御電極であって、分極用
制御電極の一部を覆うとともに分極用制御電極と絶縁し
て設けられた電路形成用制御電極、第１の電路形成可能
領域上に、分極用制御電極の側壁に隣接して設けられ、
第１領域に読み出し電圧が印加された場合には、前記読
み出し電圧印加により生じた空乏層が前記第２の電路形
成可能領域に生じる空乏層とつながり、かつ、前記第２
領域に書き込み禁止電圧が印加された場合には、前記第
１領域に生じている空乏層が第２の電路形成可能領域に
生じる空乏層とつながらない程度の幅を有する誘電性側
壁、分極用制御電極と絶縁状態で誘電性側壁を覆う第１
領域用の電極、を備えたことを特徴とする。

【００３２】請求項２にかかる半導体装置は、第１領
域、第１領域に隣接して順次形成された第１，第２，第
３の電路形成可能領域、第３の電路形成可能領域に隣接
して形成された第２領域、第３の電路形成可能領域上に
設けられた電路形成用制御電極、少なくとも第２の電路
形成可能領域を覆うとともに、電路形成用制御電極と絶
縁状態で、電路形成用制御電極の一部を覆う強誘電体
膜、強誘電体膜上に設けられており、少なくとも第２の
電路形成可能領域を覆うとともに、電路形成用制御電極
の一部を覆う分極用制御電極、第１の電路形成可能領域
上に、分極用制御電極の側壁に隣接して設けられ、第１
領域に読み出し電圧が印加された場合には、前記読み出
し電圧印加により生じた空乏層が前記第２の電路形成可
能領域に生じる空乏層とつながり、かつ、前記第２領域
に書き込み禁止電圧が印加された場合には、前記第１領
域に生じている空乏層が第２の電路形成可能領域に生じ
る空乏層とつながらない程度の幅を有する誘電性側壁、
分極用制御電極と絶縁状態で誘電性側壁を覆う第１領域
用の電極、を備えたことを特徴とする。

【００３３】請求項３にかかる半導体装置は、誘電性側
壁は、基板表面を酸化処理することにより形成されるシ
リコン酸化膜よりも比誘電率の高い物質により構成され
ていることを特徴とする。

【００３４】請求項４にかかる半導体装置は、電路形成
可能領域と強誘電体膜の間に絶縁膜を備えていることを
特徴とする。

【００３５】請求項５にかかる半導体装置は、電路形成
可能領域と強誘電体膜の間に設けている絶縁膜が基板表
面を酸化処理することにより形成されるシリコン酸化膜
よりも比誘電率の高い物質により構成されていることを
特徴とする。

【００３６】請求項６にかかる半導体装置の製造方法
は、半導体基板上に強誘電体膜および分極用制御電極を
形成する工程、分極用制御電極の片側側壁に第１領域に
読み出し電圧が印加された場合には、前記読み出し電圧
印加により生じた空乏層が前記第２の電路形成可能領域
に生じる空乏層とつながり、かつ、前記第２領域に書き
込み禁止電圧が印加された場合には、前記第１領域に生
じている空乏層が第２の電路形成可能領域に生じる空乏
層とつながらない程度の幅を有する誘電性側壁を形成す
る工程、分極用制御電極をはさんで誘電性側壁と対抗す
る側の半導体基板上に、分極用制御電極の一部を覆うと
ともに分極用制御電極と絶縁して電路形成用制御電極を
形成する工程、前記半導体基板内に第１領域、および第
２領域を形成する工程、分極用制御電極と絶縁状態で誘
電性側壁を覆う第１領域用の電極を形成する工程、を備
えている。

【００３７】請求項７にかかる半導体装置の製造方法
は、半導体基板上に電路形成用制御電極を形成する工
程、半導体基板および電路形成用制御電極を覆う強誘電
体膜を形成する工程、前記強誘電体膜上に、電路形成用
制御電極と絶縁状態で、電路形成用制御電極の一部を覆
うように分極用制御電極を形成する工程、前記強誘電体
膜と分極用制御電極の側壁に第１領域に読み出し電圧が
印加された場合には、前記読み出し電圧印加により生じ
た空乏層が前記第２の電路形成可能領域に生じる空乏層
とつながり、かつ、前記第２領域に書き込み禁止電圧が
印加された場合には、前記第１領域に生じている空乏層
が第２の電路形成可能領域に生じる空乏層とつながらな
い程度の幅を有する誘電性側壁を形成する工程、前記半
導体基板内に第１領域、および第２領域を形成する工
程、分極用制御電極と絶縁状態で誘電性側壁を覆う第１
領域用の電極を形成する工程、を備えている。

【００３８】請求項８にかかる半導体装置の製造方法
は、前記誘電性側壁は基板表面を酸化処理することによ
り形成されるシリコン酸化膜よりも比誘電率の高い物質
により構成されていることを特徴とする。

【００３９】請求項９にかかる半導体装置の製造方法
は、電路形成可能領域と強誘電体膜の間に絶縁膜を形成
する工程を備えたことを特徴とする。

【００４０】請求項１０にかかる半導体装置の製造方法
においては、電路形成可能領域と強誘電体膜の間に設け
ている絶縁膜が基板表面を酸化処理することにより形成
されるシリコン酸化膜よりも比誘電率の高い物質により
構成されていることを特徴とする。

【００４１】請求項１１にかかる半導体装置の使用方法
は、ソース、ソースに隣接して順次形成された第１，第
２，第３の電路形成可能領域、第３の電路形成可能領域
に隣接して形成されたドレイン、少なくとも第２の電路
形成可能領域を覆う強誘電体膜、強誘電体膜上に設けら
れた分極用制御電極、第３の電路形成可能領域上に設け
られた電路形成用制御電極であって、分極用制御電極の
一部を覆うとともに分極用制御電極と絶縁して設けられ
た電路形成用制御電極、第１の電路形成可能領域上に、
分極用制御電極の側壁に隣接して設けられ、第１領域に
読み出し電圧が印加された場合には、前記読み出し電圧
印加により生じた空乏層が前記第２の電路形成可能領域
に生じる空乏層とつながり、かつ、前記第２領域に書き
込み禁止電圧が印加された場合には、前記第１領域に生
じている空乏層が第２の電路形成可能領域に生じる空乏
層とつながらない程度の幅を有する誘電性側壁、分極用
制御電極と絶縁状態で誘電性側壁を覆う第１領域用の電
極、を備えた不揮発性メモリをマトリックス状に配置
し、同一行に配置された不揮発性メモリのドレインを接
続するドレインラインを各行ごとに設け、同一列に配置
された不揮発性メモリの分極用制御電極を接続するメモ
リゲートラインを各列ごとに設け、同一列に配置された
不揮発性メモリの電路形成用制御電極を接続する選択ゲ
ートラインを各列ごとに設け、全ての不揮発性メモリの
ソースを接続するソースラインを設け、書き込む場合に
は、書き込み予定のメモリのメモリゲートラインに分極
電圧を印加し、書き込み予定のメモリの選択ゲートライ
ンに電路形成電圧を印加するとともに、書き込みを防止
したいメモリのドレインラインに電圧を印加することに
より、書き込みを防止したいメモリの強誘電体膜に分極
電圧を印加しないようにし、読み出す場合には、読み出
し予定のメモリのメモリゲートラインにセンス電圧を印
加し、読み出し予定の選択ゲートラインに電路形成電圧
を印加するとともに、ソースラインに反転電圧を印加
し、読み出し予定のドレインラインに電流が流れるか否
かを読み取ることを特徴とする。

【００４２】請求項１２にかかる半導体装置の使用方法
は、ソース、ソースに隣接して順次形成された第１，第
２，第３の電路形成可能領域、第３の電路形成可能領域
に隣接して形成されたドレイン、第３の電路形成可能領
域上に設けられた電路形成用制御電極、少なくとも第２
の電路形成可能領域を覆うとともに、電路形成用制御電
極の一部を覆う強誘電体膜、強誘電体膜上に設けられた
分極用制御電極、第３の電路形成可能領域上に設けられ
た電路形成用制御電極であって、分極用制御電極と絶縁
して設けられた電路形成用制御電極、強誘電体膜上に設
けられており、少なくとも第２の電路形成可能領域を覆
うとともに、電路形成用制御電極の一部を覆う分極用制
御電極、第１の電路形成可能領域上に、分極用制御電極
の側壁に隣接して設けられ、第１領域に読み出し電圧が
印加された場合には、前記読み出し電圧印加により生じ
た空乏層が前記第２の電路形成可能領域に生じる空乏層
とつながり、かつ、前記第２領域に書き込み禁止電圧が
印加された場合には、前記第１領域に生じている空乏層
が第２の電路形成可能領域に生じる空乏層とつながらな
い程度の幅を有する誘電性側壁、分極用制御電極と絶縁
状態で誘電性側壁を覆うソース電極、を備えた不揮発性
メモリをマトリックス状に配置し、同一行に配置された
不揮発性メモリのドレインを接続するドレインラインを
各行ごとに設け、同一列に配置された不揮発性メモリの
分極用制御電極を接続するメモリゲートラインを各列ご
とに設け、同一列に配置された不揮発性メモリの電路形
成用制御電極を接続する選択ゲートラインを各列ごとに
設け、全ての不揮発性メモリのソースを接続するソース
ラインを設け、書き込む場合には、書き込み予定のメモ
リのメモリゲートラインに分極電圧を印加し、書き込み
予定のメモリの選択ゲートラインに電路形成電圧を印加
するとともに、書き込みを防止したいメモリのドレイン
ラインに電圧を印加することにより、書き込みを防止し
たいメモリの強誘電体膜に分極電圧を印加しないように
し、読み出す場合には、読み出し予定のメモリのメモリ
ゲートラインにセンス電圧を印加し、読み出し予定の選
択ゲートラインに電路形成電圧を印加するとともに、ソ
ースラインに反転電圧を印加し、読み出し予定のドレイ
ンラインに電流が流れるか否かを読み取ることを特徴と
する。

【００４３】請求項１３にかかる半導体装置の使用方法
は、第２の電路形成可能領域に電路を形成するためのし
きい値電圧を強誘電体薄膜の抗電圧より低く設定すると
ともに、前記メモリーゲートラインに印加する分極電圧
は、時間の経過に伴って値が高くなるようになっている
ことを特徴とする。

【００４４】

【作用】請求項１、請求項２、請求項６、請求項７にか
かる半導体装置またはその製造方法においては、電路形
成用制御電極または分極用制御電極は、たがいに絶縁状
態で、一方が他方の一部を覆っている。したがって、分
極用制御電極が形成される領域と電路形成用制御電極が
形成される領域の合計寸法をアライメント許容度および
加工精度により決定される最小寸法より、小さくするこ
とができる。

【００４５】また、第１領域に読み出し電圧が印加され
た場合には、前記読み出し電圧印加により生じた空乏層
が前記第２の電路形成可能領域に生じる空乏層とつなが
り、かつ、前記第２領域に書き込み禁止電圧が印加され
た場合には、前記第１領域に生じている空乏層が第２の
電路形成可能領域に生じる空乏層とつながらない程度の
幅を有する誘電性側壁が、第１の電路形成可能領域上
に、分極用制御電極の側壁の側壁に隣接して設けられて
おり、さらに第１領域用の電極が分極用制御電極と絶縁
状態で誘電性側壁を覆っている。したがって、第１の電
路形成可能領域の領域長の制御が容易である。また、第
１領域に読み出し電圧が印可された場合には、第１の電
路形成可能領域に電路が形成されるが、第１領域に読み
出し電圧が印加されない場合には、読み出し電圧による
空乏層が生じないため、第１の電路形成可能領域に電路
が形成されない。したがって、誘電性側壁下部を、一種
のオフセット領域として利用することができ、１セルに
つき１つの選択トランジスタを設けた半導体装置を構成
することができる。

【００４６】請求項３、請求項８にかかる半導体装置ま
たはその製造方法においては、誘電性側壁は基板表面を
酸化処理することにより形成されるシリコン酸化膜より
も比誘電率の高い物質により構成されている。したがっ
て、第１領域用の電極に反転電圧を印加することによ
り、発生する電界強度を高くすることができる。

【００４７】請求項４、請求項９にかかる半導体装置ま
たはその製造方法においては、電路形成可能領域と強誘
電体膜の間に絶縁膜を設けている。したがって、絶縁膜
の上に強誘電体膜を形成する際の発生する障害から、電
路形成可能領域を保護することができる。

【００４８】請求項５、請求項１０にかかる半導体装置
またはその製造方法においては、電路形成可能領域と強
誘電体膜の間に設けている絶縁膜は基板表面を酸化処理
することにより形成されるシリコン酸化膜よりも比誘電
率の高い物質により構成されている。したがって、分極
用制御電極に電圧を印加した場合に、強誘電体膜の分圧
比を上げることができる。

【００４９】請求項１１、請求項１２の半導体装置の使
用方法においては、書き込む場合には、書き込み予定の
メモリのメモリゲートラインに分極電圧を印加し、書き
込み予定のメモリの選択ゲートラインに電路形成電圧を
印加するとともに、書き込みを防止したいメモリのドレ
インラインに電圧を印加することにより、書き込みを防
止したいメモリの強誘電体膜に分極電圧を印加しないよ
うにし、読み出す場合には、読み出し予定のメモリのメ
モリゲートラインにセンス電圧を印加し、読み出し予定
の選択ゲートラインに電路形成電圧を印加するととも
に、ソースラインに反転電圧を印加し、読み出し予定の
ドレインラインに電流が流れるか否かを読み取る。

【００５０】したがって、前記不揮発性メモリをマトリ
ックス状に接続しても、誤書き込み、誤読み出しを防止
できる。

【００５１】請求項１３の半導体装置の使用方法におい
ては、第２の電路形成可能領域に電路を形成するための
しきい値電圧を強誘電体薄膜の抗電圧より低く設定する
とともに、前記メモリーゲートラインに印加する分極電
圧は、時間の経過に伴って値が高くなるようになってい
る。したがって、非選択セルについて、抗電界に相当す
る電圧が強誘電体膜にかかる前に、分極用制御電極下部
の電路形成可能領域に電路を形成することができる。

【００５２】

【実施例】［強誘電体不揮発性メモリ１の構造］本発明
の一実施例を図面に基づいて説明する。まず、図１に、
本発明の一実施例による強誘電体不揮発性メモリ１を示
す。強誘電体不揮発性メモリ１は、同図に示すように、
Ｐウェル２内に、第１領域であるソース４、および第２
領域であるドレイン３が形成されている。ドレイン３、
ソース４ともｎ⁺層である。ドレイン３、ソース４の間
には、第１の電路形成可能領域であるオフセット領域２
０ａ、第２の電路形成可能領域であるチャネル形成領域
１０ｂ、および第３の電路形成可能領域であるチャネル
形成領域１０ｃが形成されている。

【００５３】チャネル形成領域１０ｂは、比誘電率の高
い物質で構成された絶縁体膜２６で覆われている。本実
施例においては、絶縁体膜２６はＳｒＴｉＯ₃で構成し
た。さらに、絶縁体膜２６は、強誘電体材料であるＰＺ
Ｔからなる強誘電体膜６で覆われている。強誘電体膜６
の上部には、分極用制御電極であるコントロールゲート
電極５が設けられている。

【００５４】チャネル形成領域１０ｃは、絶縁膜８で覆
われている。絶縁膜８の上には電路形成用制御電極であ
る選択ゲート電極９が設けられている。絶縁膜８および
選択ゲート電極９はコントロールゲート電極５の一部も
覆うように形成されている。なお、選択ゲート電極９と
コントロールゲート電極５とは、絶縁膜８によって絶縁
されている。

【００５５】オフセット領域２０ａの上部には、絶縁性
側壁である絶縁性サイドウォール２３が設けられてい
る。絶縁性サイドウォール２３は比誘電率の高い物質で
構成されている。本実施例においては、絶縁性サイドウ
ォール２３をＴａ₂Ｏ₅（五酸化タンタル）で構成した。
なお、絶縁性サイドウォール２３は、比誘電率の高い物
質であればどのようなものであってもよく、例えば、Ｐ
ＺＴやＳｒＴｉＯ₃を用いてもよい。なお、コントロー
ルゲート電極５と絶縁性サイドウォール２３は、同図に
示すように隣接している。コントロールゲート電極５、
絶縁性サイドウォール２３、および選択ゲート電極９
は、シリコン酸化膜７で覆われている。

【００５６】ソース電極２５は、絶縁性サイドウォール
２３を覆っている。なお、シリコン酸化膜７によってコ
ントロールゲート電極５とソース電極２５は絶縁状態で
ある。ソース電極２５、コントロールゲート電極５、お
よび選択ゲート電極９は、保護膜である層間膜２４で覆
われている。層間膜２４上には、アルミニウム膜である
ビットライン２９が設けられており、マトリックス接続
に必要な各ドレイン３を接続する。

【００５７】［強誘電体不揮発性メモリ１の動作原理］
強誘電体不揮発性メモリ１の書き込み、および消去動作
原理を説明する。強誘電体不揮発性メモリ１に書込む場
合、Ｐウェル２に接地電位を与え、かつコントロールゲ
ート電極５に抗電圧より十分大きなプログラム電圧を印
加する。この時、コントロールゲート電極５とＰウェル
２間に発生する電界によって、強誘電体膜６は図２Ｂに
示すように分極する（以下マイナス方向の分極とい
う）。これにより、コントロールゲート電極５下部は空
乏化する。この状態を以下書込み状態という。なお、プ
ログラム電圧が遮断されても、分極状態は、ほぼそのま
まの状態である。

【００５８】一方、消去させる場合には、書込時とは反
対に、コントロールゲート電極５に接地電位を与え、か
つＰウェル２に抗電圧より十分大きなプログラム電圧を
印加する。この時、コントロールゲート電極５とＰウェ
ル２間に、書込時とは反対方向の電界が発生する。従っ
て、この電界によって強誘電体膜６が図２Ｄに示すよう
に分極する（以下プラス方向の分極という）。なお、プ
ログラム電圧が遮断されても、反転した分極状態は維持
される。

【００５９】つぎに、強誘電体不揮発性メモリ１の読み
出し動作を説明する。選択ゲート電極９に、しきい値を
越える電圧を印加する。これにより、選択ゲート電極９
の下部は反転層が形成される。なお、本明細書において
は、電路形成用制御電極下部の電路形成領域に電路を形
成できる電圧を電路形成電圧という。さらに、ソース電
極２５にＰウェル２より高い読み出し電圧を印加する。
なおＰウェル２およびドレイン３には、接地電圧を印加
する。

【００６０】ここで、強誘電体膜６がマイナス方向に分
極していれば（図２Ｂ参照）、コントロールゲート電極
５下部は空乏化する。したがって、ソース４とＰウェル
２間の空乏層、コントロールゲート電極５下部の空乏
層、および選択ゲート電極９下部の空乏層がつながり、
オフセット領域２０ａ,チャネル形成領域１０ｂ,１０ｃ
すべてがオン状態となる。ここで、ソース４の電位はド
レイン３の電位より高いので、ソース４とドレイン３間
に電流が流れる。

【００６１】このように、読み出す際に、ソース４に読
み出し電圧を印加することにより、オフセット領域２０
ａの空乏層が拡大するとともに、この電圧を書き込み状
態の有無を調べる検出電圧として利用することができ
る。

【００６２】これに対し、強誘電体膜６が、プラス方向
に分極していると（図２Ｄ参照）、コントロールゲート
電極５下部は、空乏化しない。したがって、ソース４と
Ｐウェル２間の空乏層と選択ゲート電極９下部の空乏層
がつながらず、ソース４の電位をドレイン３の電位より
高くしても、ソース４とドレイン３間には電流が流れな
い。

【００６３】なお、ソース４とＰウェル２間の空乏層と
コントロールゲート電極５下部の空乏層をつなげること
ができる電圧を読み出し電圧という。

【００６４】読み出し電圧を印加することにより、オフ
セット領域２０ａがオン状態となるのは、以下のとおり
である。強誘電体不揮発性メモリ１においては、ソース
電極２５が絶縁性サイドウォール２３を介して、オフセ
ット領域２０ａを覆っている。ここで、ソース電極２５
に一定の電圧を印加すると、ソース電極２５とＰウェル
２間に電界が発生する。発生した電界により、オフセッ
ト領域２０ａはオン状態となる。

【００６５】このように、強誘電体不揮発性メモリ１
は、一旦書き込み状態とすれば、たとえコントロールゲ
ート電極５に電圧の供給を中止しても、書き込み状態は
維持される。また、書き込まれているか否かは、チャネ
ル形成領域１０ｃをオン状態とするとともに、ソース電
極２５に読み出し電圧を印加することにより、オフセッ
ト領域２０ａをオン状態とし、ソース４とドレイン３の
間に電流が流れるか否かによって判断することができ
る。

【００６６】なお、ソース電極２５に読み出し電圧を印
加することにより、発生する電界の強度は、印加する電
圧値、および絶縁性サイドウォール２３の誘電率に比例
し、ソース電極２５とＰウェル２間の距離に反比例す
る。したがって、絶縁性サイドウォール２３に誘電率の
高いＴａ₂Ｏ₅等を用いることにより、発生する電界を強
くすることができる。これにより、比較的低い電圧であ
っても、オフセット領域２０ａをオン状態とすることが
できるとともに、オフセット領域２０ａのgm（相互コン
ダクタンス）を高くすることができ、そのためさらに高
速に読み出しが可能になるとともに、安定な読み出し動
作を得ることもできる。

【００６７】消去の場合は、Ｐウェル２にコントロール
ゲート電極５より高い電位を印加する。これにより、強
誘電体膜６の分極状態が反転し、書き込み状態を解除で
きる。

【００６８】［マトリックス状に接続された強誘電体不
揮発性メモリ１の動作］上記、強誘電体不揮発性メモリ
１は、マトリックス状に接続されて使用される。強誘電
体不揮発性メモリ１を複数組合わせたマトリックス回路
の等価回路２１を図４Ａに示す。ここで、同図に示すよ
うにマトリックス状に組合わせた場合、行方向、列方向
に各コントロールゲート電極５、選択ゲート電極９、ド
レイン３が各々接続されており、さらに、全てのソース
４が接続されている。したがって、非選択セルに書き込
み、または、読み出しをしてしまうおそれがある。そこ
で、等価回路２１においては、次に述べるようにして、
確実に選択セルと非選択セルを区別できるようにしてい
る。

【００６９】同図Ｂに、セルＣ１１を選択セルとする場
合に、書き込み時および読み出し時に印加する電圧の一
例を示す。まず書き込む場合には、一括消去を行い分極
の向きを非書込状態としておく。つぎに、ワードライン
ＷＬ１ｎ,ＷＬ２ｎ、ビットラインＢＬｎ＋１にＶｃ
ｃ、その他には、０Ｖを印加する。これにより、図２Ａ
に示すように、選択セルＣ１１については、コントロー
ルゲート電極５および選択ゲート電極９に、ソース４お
よびドレイン３の電位よりＶｃｃだけ高い電位が与えら
れる。したがって、コントロールゲート電極５とＰウェ
ル２間に電界が発生し、強誘電体膜６は、マイナス方向
（図２Ｂ参照）に分極する。

【００７０】一方、ワードラインＷＬ１ｎにＶｃｃを印
加することにより、図２Ｃに示すように、非選択セルで
あるセルＣ12の選択ゲート電極９にもＶｃｃが印加され
る。したがって、チャネル形成領域１０ｃはオン状態と
なる。さらにドレイン３にはＶｃｃが印加されているこ
とから、チャネル形成領域１０ｂにＶｃｃが転送され
る。このため、コントロールゲート電極５にＶｃｃが印
加されていても、コントロールゲート電極５とＰウェル
２間に電位差が生じない。したがって、強誘電体膜６は
分極せず、書き込み状態となることはない。

【００７１】なお、書き込みを防止する為、ビットライ
ンＢＬｎ＋１に印加されている書き込み禁止電圧Ｖｃｃ
（図４参照）については、セルＣ１１〜Ｃ１４のオフセ
ット領域２０ａがオフ状態であるので、コントロールゲ
ート電極５下のチャネル形成領域１０ｂにおいても保持
される。

【００７２】読み出しについては、次のようにして行
う。図４Ｂに示すように、ワードラインWL1nにＶｃｃ
（電路形成電圧）、ソースラインSLにＶｃｃ（読み出し
電圧）、その他は０Ｖを印加し、ビットラインＢＬｎに
センスアンプを接続する。

【００７３】選択セルＣ１１については、ソースライン
ＳＬに読み出し電圧としてＶｃｃを印加することによ
り、図３Ａに示すように空乏層が拡大し、オフセット領
域２０ａがオン状態となる。また、ワードラインＷＬ１
ｎにＶｃｃを印加することにより、選択ゲート電極９に
Ｖｃｃが印加され、チャネル形成領域１０ｃはオン状態
となる。ここで、強誘電体膜６がマイナス方向に分極し
ていると（図２Ｂ参照）、チャネル形成領域１０ｂはオ
ン状態となる。すなわち、オフセット領域２０ａ、およ
びチャネル形成領域１０ｂ、１０ｃともオン状態とな
る。したがって、ソースラインＳＬとビットラインＢＬ
ｎに電流が流れ、この電流をセンスアンプで検出するこ
とができる。

【００７４】これに対して、強誘電体膜６がプラス方向
に分極していると（図２Ｄ参照）、図３Ｂに示すように
チャネル形成領域１０ｂがオン状態とならない。したが
って、オフセット領域２０ａ、およびチャネル形成領域
１０ｃがオン状態であっても、ソースラインＳＬとビッ
トラインＢＬｎ間に電流が流れない。

【００７５】非選択セルＣ１２については、オフセット
領域２０ａ、およびチャネル形成領域１０ｂ、１０ｃと
もオン状態であったとしても、センスアンプを接続して
いるのは、ビットラインＢＬｎであるから、誤って読み
出されることはない。なおビットラインＢＬｎ＋１をオ
ープンとしても、同様である。

【００７６】その他の非選択セルＣ１３、Ｃ１４につい
て見てみると、ワードラインＷＬ２ｎに０Ｖが印加され
ていることから、チャネル形成領域１０ｃは、ともにオ
フ状態である。したがって、ソースラインＳＬとビット
ラインＢＬｎ間、ソースラインＳＬとビットラインＢＬ
ｎ＋１間に電流が流れない。

【００７７】このように、強誘電体不揮発性メモリ１を
マトリックス状に接続した場合でも、図４Ｂに示すよう
な電圧を印加することにより、選択セルのみに書き込む
こと、および読み出すことが可能となる。

【００７８】なお、消去の際は、ワードラインＷＬ２
ｎ，ＷＬ２ｎ＋１に−Ｖｃｃを、その他には０Ｖを印加
する。これにより、強誘電体膜６の分極状態が反転し、
一括消去可能となる。

【００７９】以上述べたように、強誘電体不揮発性メモ
リ１は、絶縁性サイドウォール２３を設けたことにより
オフセット領域２０ａを形成する。そして、読み出す際
には、ソース電極２５に読み出し電圧印加することによ
り、空乏層を拡大し、オフセット領域２０ａにチャネル
を形成するとともに、この電圧を書き込み状態の有無を
調べる検出電圧として利用することができる。

【００８０】［強誘電体不揮発性メモリ１の製造方法］
つぎに、強誘電体不揮発性メモリ１の製造方法を説明す
る。まず、素子分離を行うため、ＬＯＣＯＳ法によりフ
ィールド酸化層を図５Ａに示すように形成する。なお、
同図Ｂは、同図ＡのＩ−Ｉにおける断面を示すものであ
る。また、この実施例においては、フィールド酸化層を
６００ｎｍの厚さに形成した。

【００８１】次に、全面にＳｒＴｉＯ₃（チタン酸スト
ロンチウム）からなる絶縁体層５６をスパッタリング法
により形成する。さらに、その上に、ＰＺＴから成る強
誘電体層６６をスパッタリング法により形成した後、熱
処理を行う。なお強誘電体層６６の形成はＭＯＣＶＤ
法，Ｓｏｌ−Ｇｅｌ（ゾルゲル）法等を用いてもよい。
絶縁体層５６の上に強誘電体層６６を形成した状態を同
図Ｃに示す。

【００８２】その後、ポリサイドを堆積し、フォトレジ
ストによるパターンを形成した後、エッチングにより、
不要部分を取り除き、絶縁体膜２６、強誘電体膜６およ
びコントロールゲート電極５を形成する（図５Ｅ）。な
お、同図Ｅは、同図Ｄの線Ｘ−Ｘにおける断面図であ
る。

【００８３】その上に、図６Ａに示すように全面に絶縁
層３３を形成する。本実施例においては、スパッタリン
グ法を用いて、Ｔａ₂Ｏ₅で絶縁層３３を構成した。この
状態から、リアクティブイオンエッチング（ＲＩＥ）を
用いた異方性エッチングにより、同図Ｂに示すように絶
縁性サイドウォール２２、２３が残るようにエッチバッ
クを行う。

【００８４】さらに、同図Ｃに示すように、ソース４と
隣接する部分の絶縁性サイドウォール２３をレジスト２
７によって覆い、エッチングを行ってドレイン３および
選択ゲート電極９と隣接する部分の絶縁性サイドウォー
ル２２を取り除く。レジストを取り除いた後、１５ｎｍ
のシリコン酸化膜を酸化形成する。その上にポリサイド
を堆積し、フォトレジストによるパターンを形成した
後、エッチングにより、不要部分を取り除く。これによ
り、絶縁膜８および選択ゲート電極９が形成される（同
図７Ａ）。その後、イオン注入を行って、熱処理し、ｎ
⁺層を形成する(同図Ｂ）。

【００８５】その後、熱酸化により、２０〜３０ｎｍの
シリコン酸化膜７を形成する。ソース４領域を露出する
ための開口を形成し、その上に、全面にポリサイドをデ
ポジションした後、パターニングしてソース電極２５を
形成する（図１参照）。

【００８６】［強誘電体不揮発性メモリ８１の説明］図
８に、他の実施例である強誘電体不揮発性メモリ８１を
示す。強誘電体不揮発性メモリ８１においては、Ｐウェ
ル２内に、ともにｎ⁺層であるソース４およびドレイン
３が形成されている。ドレイン３、ソース４の間には、
オフセット領域２０ａ、チャネル形成領域１０ｂおよび
チャネル形成領域１０ｃが形成されている。

【００８７】チャネル形成領域１０ｃは、絶縁膜８で覆
われており、絶縁膜８の上には、選択ゲート電極９が設
けられている。チャネル形成領域１０ｂは、比誘電率の
高い物質で構成された絶縁体膜２６で覆われている。絶
縁体膜２６はさらに、選択ゲート電極９の一部も覆って
いる。さらに、絶縁体膜２６は、強誘電体材料であるＰ
ＺＴからなる強誘電体膜６で覆われている。強誘電体膜
６の上部で、かつチャネル形成領域１０ｂおよび選択ゲ
ート電極９の上部には、コントロールゲート電極５が設
けられている。

【００８８】オフセット領域２０ａの上部には、比誘電
率の高い物質で構成された絶縁性サイドウォール２３が
設けられている。本実施例においては、絶縁性サイドウ
ォール２３をＴａ₂Ｏ₅で構成した。なお、絶縁性サイド
ウォール２３は、比誘電率の高い物質であればどのよう
なものであってもよく、例えば、ＰＺＴやＳｒＴｉＯ3
を用いてもよい。なお、コントロールゲート電極５と絶
縁性サイドウォール２３は、同図に示すように隣接して
いる。コントロールゲート電極５、絶縁性サイドウォー
ル２３、および選択ゲート電極９は、シリコン酸化膜７
で覆われている。 ソース電極２５は、絶縁性サイドウ
ォール２３を覆っている。なお、シリコン酸化膜７によ
ってコントロールゲート電極５とソース電極２５は絶縁
状態である。絶縁性サイドウォール２３、コントロール
ゲート電極５、および選択ゲート電極９は、保護膜であ
る層間膜２４で覆われている。層間膜２４上には、アル
ミニウム膜であるビットライン２９が設けられており、
マトリックス接続に必要な各ドレイン３を接続する。

【００８９】強誘電体不揮発性メモリ８１の書き込み、
読み出しおよび消去動作原理は、強誘電体不揮発性メモ
リ１と同様なので説明は省略する。

【００９０】［強誘電体不揮発性メモリ８１の製造方
法］つぎに、強誘電体不揮発性メモリ８１の製造方法を
説明する。強誘電体不揮発性メモリ１の場合と同様、図
９Ａ〜Ｂに示すように、ＬＯＣＯＳ法により素子分離を
行う。

【００９１】次に、同図Ｃに示すように、１５ｎｍのシ
リコン酸化膜８１を酸化形成する。その上にポリサイド
を成膜し、フォトレジストによるパターンを形成した
後、エッチングにより、不要部分を取り除く。これによ
り、絶縁膜８および選択ゲート電極９が形成される（同
図Ｄ、Ｅ）。なお、同図Ｅは、同図Ｄの線Ｘ−Ｘにおけ
る断面図である。

【００９２】つぎに、全面にＳｒＴｉＯ₃（チタン酸ス
トロンチウム）からなる絶縁体層56をスパッタリング法
により形成する。さらに、その上に、ＰＺＴから成る強
誘電体層６６をスパッタリング法により形成した後、熱
処理を数時間行う。なお強誘電体層６６の形成はＭＯＣ
ＶＤ法，Ｓｏｌ−Ｇｅｌ（ゾルゲル）法等を用いてもよ
い。絶縁体層５６の上に強誘電体層６６を形成した状態
を同図Ｆに示す。

【００９３】その後、ポリサイド５７を堆積し（図１０
Ａ）、選択ゲート電極９の一部を覆うように、フォトレ
ジストによるパターンを形成した後、エッチングによ
り、不要部分を取り除き、絶縁体膜２６、強誘電体膜６
およびコントロールゲート電極５を形成する（同図
Ｃ）。なお、同図Ｃは、同図Ｂの線Ｘ−Ｘにおける断面
図である。

【００９４】その上に、同図Ｄ、Ｅに示すように全面に
絶縁層３３を形成する。本実施例においては、スパッタ
リング法を用いて、Ｔａ₂Ｏ₅で絶縁層３３を構成した。
同図Ｅは、同図Ｄの線Ｘ−Ｘにおける断面図である。こ
の状態から、リアクティブイオンエッチング（ＲＩＥ）
を用いた異方性エッチングにより、図１１Ａに示すよう
に絶縁性サイドウォール２２、２３が残るようにエッチ
バックを行う。

【００９５】さらに、同図Ｂに示すように、ソース４と
隣接する部分の絶縁性サイドウォール２３をレジスト２
７によって覆い、エッチングを行ってドレイン３および
選択ゲート電極９と隣接する部分の絶縁性サイドウォー
ル22を取り除く。レジストを取り除いた後、イオン注入
を行って、熱処理し、ｎ⁺層を形成する。熱酸化により
２０〜３０ｎｍのシリコン酸化膜７を形成する(同図
Ｃ）。

【００９６】その後、ソース４領域を露出するための開
口を形成し、その上に、全面にポリサイドを堆積した
後、パターニングしてソース電極24を形成する（図８参
照）。なお、上記各実施例において、絶縁性サイドウォ
ール２３下部のオフセット領域２０ａ（図１、図８参
照）は、一種のスイッチとしての役割を有するため、安
定に作動させる必要がある。ここで、スイッチとしての
特性は、Ｐウェル２、およびソース４の不純物濃度、絶
縁性サイドウォール２３下部のチャネル形成領域１０ｂ
の幅Ｄ、および絶縁性サイドウォール２３の比誘電率等
によって決定される。したがって、基板の不純物濃度お
よび、ソース４に不純物を打込む濃度およびその加速エ
ネルギー、絶縁性サイドウォール２３の比誘電率等を考
慮し、上記幅Ｄを決定すればよい。

【００９７】また、上記エッチバックは、従来の半導体
プロセスでＬＤＤゲート構造を形成する際に用いられる
技術を用いればよい。これにより、絶縁性サイドウォー
ルの幅、すなわちオフセット領域２０ａの幅Ｄ（図７Ｂ
参照）を正確に制御することができる。これにより、絶
縁性サイドウォール２３下部を、一種のオフセット領域
として利用する際、安定的に作動させることができ、信
頼性の高い強誘電体不揮発性メモリを提供することがで
きる。

【００９８】なお、選択ゲート電極９およびコントロー
ルゲート電極５の形成工程において、アライメント許容
度および加工精度により、選択ゲート電極９およびコン
トロールゲート電極５の幅を小さくすることには限界が
ある。しかし、上記各実施例においては、コントロール
ゲート電極５と選択ゲート電極９は、たがいに絶縁状態
で、一方が他方の一部を覆っている。したがって、選択
ゲート電極９およびコントロールゲート電極５が形成さ
れる領域の合計寸法を、小さくすることができる。これ
により、よりセル面積の小さな強誘電体不揮発性メモリ
を提供することができる。

【００９９】また、上記各実施例においては、オフセッ
ト領域２０ａ上に直接、絶縁性サイドウォール２３を形
成しているが、オフセット領域２０ａを絶縁体膜２６、
および強誘電体膜６で覆い、その上に絶縁性サイドウォ
ール２３を形成してもよい。この場合は、絶縁体膜２
６、および強誘電体膜６にコントロールゲート電極５を
形成する際、絶縁性サイドウォール２３形成の分だけ残
してコントロールゲート電極５を形成することとなる。

【０１００】なお、上記各実施例においては、絶縁層３
３をＴａ₂Ｏ₅（五酸化タンタル）で構成した。しかし、
他の比誘電率の高い物質で、かつ異方性エッチングが可
能な物質であればどのようなものであってもよい。ま
た、比誘電率が高くなくとも、異方性エッチングが可能
な絶縁物質であればどのようなものであってもよい。

【０１０１】なお、上記各実施例では、絶縁体層56をス
パッタリング法により形成したが、メタルオルガニック
ＣＶＤ（ＭＯＣＶＤ）法等で行ってもよい。

【０１０２】また、上記各実施例においては、絶縁体層
５６の材質としてＳｒＴｉＯ₃を用いている。しかし、
比誘電率の高い物質であればどのようなものでもよく、
たとえば、ＭｇＡｌ₂Ｏ₄，ＳｒＦ₂，ＴｉＯ₂等を採用し
てもよい。とくに、これらは、後工程において、絶縁体
層５６の上に形成される強誘電体層６６との整合性もよ
いので、より容易に強誘電体層６６を形成することがで
きる。

【０１０３】ところで、強誘電体層６６を形成する際、
熱処理がなされる。もし絶縁体層５６がなければ、この
ような熱処理より、ＰＺＴに含まれるＰｂ等が半導体基
板中へ拡散する等して、界面に表面準位等が生成され
る。これにより、デバイスの動作を妨げるという問題が
発生する。

【０１０４】そこで、上記各実施例においては、強誘電
体層６６と基板表面との間に、絶縁体層５６を形成する
ようにしている。これにより、強誘電体層６６形成の際
に行なう熱処理によりＰＺＴに含まれるＰｂ等が半導体
基板中へ拡散することを防止でき、基板表面を保護する
ことができる。また、絶縁体層５６の方が、基板表面が
酸化処理することにより形成されるシリコン酸化膜より
も、誘電率が高いため、強誘電体膜６の分圧比を上げる
こともできる。

【０１０５】なお、上記各実施例においては、強誘電体
膜６と基板表面との間に、比誘電率の高い絶縁体膜２６
を設けているが、強誘電体層６６形成の際で生ずる障害
から基板表面を保護できる絶縁物質であれば、どのよう
なものであってもよい。さらに、場合によっては基板表
面に強誘電体膜６を直接形成してもよい。

【０１０６】また、上記各実施例においては、強誘電性
物質としてＰＺＴ（チタン酸ジルコン酸鉛）、を使用し
たが、ＰｂＴｉＯ₃、チタン酸バリウム、チタン酸ビス
マス、ＰＬＺＴ等の強誘電性を示す物質であれば、他の
物質を用いてもよい。さらに、ソフトライトの問題を避
けるため活性化電界の大きい物質を用いるとともに、活
性化電界が大きくなるように形成することが望ましい。

【０１０７】ここで、ソフトライトとは、書込時に、非
選択セルのコントロールゲート電極５にプログラム電圧
を印加するたびに、チャネル形成領域１０ｂ上の強誘電
体膜６の分極状態が少しずつ反転することをいう。ソフ
トライトが繰り返されると、分極状態がついには完全に
反転し、そのセルのデータが誤ったデータとなってしま
すおそれがある。

【０１０８】なお、チャネル形成領域１０ｂにチャネル
（反転層）を形成するためのしきい値電圧（Ｖｔｈ）を
強誘電体薄膜の抗電圧より低く設定するとともに、非選
択セルのコントロールゲート電極５に、図８Ｂに示すよ
うな立上がり波形をなだらかにした電圧を与えるように
してもよい。これにより、非選択セルの強誘電体膜６が
誤って書き込み状態となることおよびソフトライトをよ
り完全に防止することができる。

【０１０９】なぜなら、一般的に、強誘電体膜６は抗電
界に相当する電圧以上の電圧を印加した場合に急激に分
極が生じ、抗電界に相当する電圧でなければ、短時間の
間にはほとんど分極は起こらないという性質を有する
（図１３の強誘電体膜のＥ−Ｐヒステリシスループ参
照）。一方、コントロールゲート電極５に前記しきい値
電圧（Ｖｔｈ）以上の電圧を印加すると、すぐにチャネ
ルが形成される。したがって、隣接するチャネル形成領
域１０ｃの反転層を通じて、ドレイン３から速やかに電
子が供給される。これにより、チャネル形成領域１０ｂ
に反転層が形成される。この部分の電位はドレイン電位
に等しい。したがって、実質的に強誘電体膜６に抗電界
に相当する電圧が印加されないこととなるからである。

【０１１０】このように、しきい値電圧を調整し立上が
り波形をなだらかにした電圧を印加することにより、非
選択セルにおいて、強誘電体膜６の分極状態が反転する
際に、チャネル形成領域１０ｂに反転層を形成し、誤書
込およびソフトライトをより確実に防止することができ
る。

【０１１１】なお、上記各実施例においては、Ｎチャネ
ルトランジスタにて説明したが、Ｐチャネルトランジス
タに採用してもよい。

【０１１２】

【発明の効果】請求項１、請求項２、請求項６、請求項
７にかかる半導体装置またはその製造方法においては、
電路形成用制御電極または分極用制御電極は、たがいに
絶縁状態で、一方が他方の一部を覆っている。したがっ
て、分極用制御電極が形成される領域と電路形成用制御
電極が形成される領域の合計寸法をアライメント許容度
および加工精度により決定される最小寸法より、小さく
することができる。

【０１１３】また、第１領域に読み出し電圧が印加され
た場合には、前記読み出し電圧印加により生じた空乏層
が前記第２の電路形成可能領域に生じる空乏層とつなが
り、かつ、前記第２領域に書き込み禁止電圧が印加され
た場合には、前記第１領域に生じている空乏層が第２の
電路形成可能領域に生じる空乏層とつながらない程度の
幅を有する誘電性側壁が、第１の電路形成可能領域上
に、分極用制御電極の側壁の側壁に隣接して設けられて
おり、さらに第１領域用の電極が分極用制御電極と絶縁
状態で誘電性側壁を覆っている。したがって、第１の電
路形成可能領域の領域長の制御が容易である。また、第
１領域に読み出し電圧が印可された場合には、第１の電
路形成可能領域に電路が形成されるが、第１領域に読み
出し電圧が印加されない場合には、読み出し電圧による
空乏層が生じないため、第１の電路形成可能領域に電路
が形成されない。したがって、誘電性側壁下部を、一種
のオフセット領域として利用することができ、１セルに
つき１つの選択トランジスタを設けた半導体装置を構成
することができる。

【０１１４】そのため、読み取り後再書込が不要で、書
込動作が高速かつ書き換え可能な回数も多く、さらにセ
ル面積を縮小することができ、集積度を向上させた半導
体装置を提供することができる。

【０１１５】請求項３、請求項８にかかる半導体装置ま
たはその製造方法においては、誘電性側壁は基板表面を
酸化処理することにより形成されるシリコン酸化膜より
も比誘電率の高い物質により構成されている。したがっ
て、第１領域用の電極に反転電圧を印加することによ
り、発生する電界強度を高くすることができる。これに
より、低い反転電圧で読み出し可能な半導体装置を提供
することができる。

【０１１６】請求項４、請求項９にかかる半導体装置ま
たはその製造方法においては、電路形成可能領域と強誘
電体膜の間に絶縁膜を設けている。したがって、絶縁膜
の上に強誘電体膜を形成する際の発生する障害から、電
路形成可能領域を保護することができる。このため、よ
り信頼度の高い強誘電体不揮発性メモリを提供すること
ができる。

【０１１７】請求項５、請求項１０にかかる半導体装置
またはその製造方法においては、電路形成可能領域と強
誘電体膜の間に設けている絶縁膜は基板表面を酸化処理
することにより形成されるシリコン酸化膜よりも比誘電
率の高い物質により構成されている。したがって、分極
用制御電極に電圧を印加した場合に、強誘電体膜の分圧
比を上げることができる。これにより、比較的低いプロ
グラム電圧であっても、第２の電路形成可能領域に確実
に電路を形成することができる。

【０１１８】請求項１１、請求項１２の半導体装置の使
用方法においては、書き込む場合には、書き込み予定の
メモリのメモリゲートラインに分極電圧を印加し、書き
込み予定のメモリの選択ゲートラインに電路形成電圧を
印加するとともに、書き込みを防止したいメモリのドレ
インラインに電圧を印加することにより、書き込みを防
止したいメモリの強誘電体膜に分極電圧を印加しないよ
うにし、読み出す場合には、読み出し予定のメモリのメ
モリゲートラインにセンス電圧を印加し、読み出し予定
の選択ゲートラインに電路形成電圧を印加するととも
に、ソースラインに反転電圧を印加し、読み出し予定の
ドレインラインに電流が流れるか否かを読み取る。

【０１１９】したがって、前記不揮発性メモリをマトリ
ックス状に接続しても、誤書き込み、誤読み出しを防止
できる。これにより、セル面積を小さくでき、製造が容
易で、製造コストを低くすることができる半導体装置を
提供することができる。

【０１２０】請求項１３の半導体装置の使用方法におい
ては、第２の電路形成可能領域に電路を形成するための
しきい値電圧を強誘電体薄膜の抗電圧より低く設定する
とともに、前記メモリーゲートラインに印加する分極電
圧は、時間の経過に伴って値が高くなるようになってい
る。したがって、非選択セルについて、抗電界に相当す
る電圧が強誘電体膜にかかる前に、分極用制御電極下部
の電路形成可能領域に電路を形成することができる。こ
れにより、非選択セルへの誤書込をより確実に防止する
ことができる。

【図面の簡単な説明】

【図１】強誘電体不揮発性メモリ１を示す構造図であ
る。

【図２】書込時における強誘電体不揮発性メモリ１を示
す図である。Ａ，Ｃは書込状態の空乏層の状態を示す図
である。Ａは選択セル、Ｃは非選択セルを示す。また、
Ｂ，Ｄは強誘電体膜６の分極状態を示す図であり、Ｂが
マイナス方向、Ｄがプラス方向に分極している状態を示
す。

【図３】読み出し時における強誘電体不揮発性メモリ１
の空乏層の状態を示す図である。Ａは書込状態である場
合、Ｂは非書込状態である。

【図４】強誘電体不揮発性メモリ１の使用状態図であ
る。Ａは、マトリックス状に組合わせた等価回路図であ
り、Ｂは、各動作における電圧を表わした一例である。

【図５】強誘電体不揮発性メモリ１の製造工程を示す図
である。

【図６】強誘電体不揮発性メモリ１の製造工程を示す図
である。

【図７】強誘電体不揮発性メモリ１の製造工程を示す図
である。

【図８】強誘電体不揮発性メモリ８１を示す構造図であ
る。

【図９】強誘電体不揮発性メモリ８１の製造工程を示す
図である。

【図１０】強誘電体不揮発性メモリ８１の製造工程を示
す図である。

【図１１】強誘電体不揮発性メモリ８１の製造工程を示
す図である。

【図１２】書込時にコントロールゲート電極５に与える
パルス波形を示す図である。Ａは、方形パルス、Ｂはラ
ンプ形状パルスを示す図である。

【図１３】強誘電体のヒステリシスループを示す図であ
る。

【図１４】従来の不揮発性メモリ４１の図である。

【図１５】従来の不揮発性メモリ４１を複数組合わせた
等価回路を示す図である。

【図１６】従来の不揮発性メモリ３０の等価回路を示す
図である。

【図１７】従来の不揮発性メモリ５０の図である。

【符号の説明】

３・・・ドレイン ４・・・ソース ５・・・コントロールゲート電極 ６・・・強誘電体膜 ９・・・選択ゲート電極 １０ｂ，１０ｃ・・・チャネル形成領域 ２０ａ・・・オフセット領域 ２３・・・絶縁性サイドウォール ２５・・・ソース電極 ２６・・・絶縁体膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/105 H01L 29/788 H01L 29/792

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】第１領域、 第１領域に隣接して順次形成された第１，第２，第３の
   電路形成可能領域、 第３の電路形成可能領域に隣接して形成された第２領
   域、 少なくとも第２の電路形成可能領域を覆う強誘電体膜、 強誘電体膜上に設けられた分極用制御電極、 第３の電路形成可能領域上に設けられた電路形成用制御
   電極であって、分極用制御電極の一部を覆うとともに分
   極用制御電極と絶縁して設けられた電路形成用制御電
   極、 第１の電路形成可能領域上に、分極用制御電極の側壁に
   隣接して設けられ、第１領域に読み出し電圧が印加され
   た場合には、前記読み出し電圧印加により生じた空乏層
   が前記第２の電路形成可能領域に生じる空乏層とつなが
   り、かつ、前記第２領域に書き込み禁止電圧が印加され
   た場合には、前記第１領域に生じている空乏層が第２の
   電路形成可能領域に生じる空乏層とつながらない程度の
   幅を有する誘電性側壁、 分極用制御電極と絶縁状態で誘電性側壁を覆う第１領域
   用の電極、 を備えたことを特徴とする半導体装置。
2. 【請求項２】第１領域、 第１領域に隣接して順次形成された第１，第２，第３の
   電路形成可能領域、 第３の電路形成可能領域に隣接して形成された第２領
   域、 第３の電路形成可能領域上に設けられた電路形成用制御
   電極、 少なくとも第２の電路形成可能領域を覆うとともに、電
   路形成用制御電極の一部を覆う強誘電体膜、 強誘電体膜上に設けられており、少なくとも第２の電路
   形成可能領域を覆うとともに、電路形成用制御電極と絶
   縁状態で、電路形成用制御電極の一部を覆う分極用制御
   電極、 第１の電路形成可能領域上に、分極用制御電極の側壁に
   隣接して設けられ、第１領域に読み出し電圧が印加され
   た場合には、前記読み出し電圧印加により生じた空乏層
   が前記第２の電路形成可能領域に生じる空乏層とつなが
   り、かつ、前記第２領域に書き込み禁止電圧が印加され
   た場合には、前記第１領域に生じている空乏層が第２の
   電路形成可能領域に生じる空乏層とつながらない程度の
   幅を有する誘電性側壁、 分極用制御電極と絶縁状態で誘電性側壁を覆う第１領域
   用の電極、を備えたことを特徴とする半導体装置。
3. 【請求項３】請求項１または請求項２の半導体装置にお
   いて、 誘電性側壁は基板表面を酸化処理することにより形成さ
   れるシリコン酸化膜よりも比誘電率の高い物質により構
   成されていること、 を特徴とする半導体装置。
4. 【請求項４】請求項１または請求項２の半導体装置にお
   いて、 電路形成可能領域と強誘電体膜の間に絶縁膜を備えてい
   ること、 を特徴とする半導体装置。
5. 【請求項５】請求項４の半導体装置において、 電路形成可能領域と強誘電体膜の間に設けている絶縁膜
   が基板表面を酸化処理することにより形成されるシリコ
   ン酸化膜よりも比誘電率の高い物質により構成されてい
   ること、 を特徴とする半導体装置。
6. 【請求項６】半導体基板上に強誘電体膜および分極用制
   御電極を形成する工程、 分極用制御電極の片側側壁に第１領域に読み出し電圧が
   印加された場合には、前記読み出し電圧印加により生じ
   た空乏層が前記第２の電路形成可能領域に生じる空乏層
   とつながり、かつ、前記第２領域に書き込み禁止電圧が
   印加された場合には、前記第１領域に生じている空乏層
   が第２の電路形成可能領域に生じる空乏層とつながらな
   い程度の幅を有する誘電性側壁を形成する工程、 分極用制御電極をはさんで誘電性側壁と対抗する側の半
   導体基板上に、分極用制御電極の一部を覆うとともに分
   極用制御電極と絶縁して電路形成用制御電極を形成する
   工程、 前記半導体基板内に第１領域、および第２領域を形成す
   る工程、 分極用制御電極と絶縁状態で誘電性側壁を覆う第１領域
   用の電極を形成する工程、 を備えた半導体装置の製造方法。
7. 【請求項７】半導体基板上に電路形成用制御電極を形成
   する工程、 半導体基板および電路形成用制御電極を覆う強誘電体膜
   を形成する工程、 前記強誘電体膜上に、電路形成用制御電極と絶縁状態
   で、電路形成用制御電極の一部を覆うように分極用制御
   電極を形成する工程、 前記強誘電体膜と分極用制御電極の側壁に、第１領域に
   読み出し電圧が印加された場合には、前記読み出し電圧
   印加により生じた空乏層が前記第２の電路形成可能領域
   に生じる空乏層とつながり、かつ、前記第２領域に書き
   込み禁止電圧が印加された場合には、前記第１領域に生
   じている空乏層が第２の電路形成可能領域に生じる空乏
   層とつながらない程度の幅を有する誘電性側壁を形成す
   る工程、 前記半導体基板内に第１領域、および第２領域を形成す
   る工程、 分極用制御電極と絶縁状態で誘電性側壁を覆う第１領域
   用の電極を形成する工程、 を備えた半導体装置の製造方法。
8. 【請求項８】請求項６または請求項７の半導体装置の製
   造方法において、 前記誘電性側壁は基板表面を酸化処理することにより形
   成されるシリコン酸化膜よりも比誘電率の高い物質によ
   り構成されていること、 を特徴とする半導体装置の製造方法。
9. 【請求項９】請求項６または請求項７の半導体装置の製
   造方法において、 電路形成可能領域と強誘電体膜の間に絶縁膜を形成する
   工程、 を備えたことを特徴とする半導体装置の製造方法。
10. 【請求項１０】請求項９の半導体装置の製造方法におい
    て、 電路形成可能領域と強誘電体膜の間に設けている絶縁膜
    は基板表面を酸化処理することにより形成されるシリコ
    ン酸化膜よりも比誘電率の高い物質により構成されてい
    ること、 を特徴とする半導体装置の製造方法。
11. 【請求項１１】ソース、 ソースに隣接して順次形成された第１，第２，第３の電
    路形成可能領域、 第３の電路形成可能領域に隣接して形成されたドレイ
    ン、 少なくとも第２の電路形成可能領域を覆う強誘電体膜、 強誘電体膜上に設けられた分極用制御電極、 第３の電路形成可能領域上に設けられた電路形成用制御
    電極であって、分極用制御電極の一部を覆うとともに分
    極用制御電極と絶縁して設けられた電路形成用制御電
    極、 第１の電路形成可能領域上に、分極用制御電極の側壁に
    隣接して設けられ、第１領域に読み出し電圧が印加され
    た場合には、前記読み出し電圧印加により生じた空乏層
    が前記第２の電路形成可能領域に生じる空乏層とつなが
    り、かつ、前記第２領域に書き込み禁止電圧が印加され
    た場合には、前記第１領域に生じている空乏層が第２の
    電路形成可能領域に生じる空乏層とつながらない程度の
    幅を有する誘電性側壁、 分極用制御電極と絶縁状態で誘電性側壁を覆う第１領域
    用の電極、 を備えた不揮発性メモリをマトリックス状に配置し、 同一行に配置された不揮発性メモリのドレインを接続す
    るドレインラインを各行ごとに設け、 同一列に配置された不揮発性メモリの分極用制御電極を
    接続するメモリゲートラインを各列ごとに設け、 同一列に配置された不揮発性メモリの電路形成用制御電
    極を接続する選択ゲートラインを各列ごとに設け、 全ての不揮発性メモリのソースを接続するソースライン
    を設け、 書き込む場合には、書き込み予定のメモリのメモリゲー
    トラインに分極電圧を印加し、書き込み予定のメモリの
    選択ゲートラインに電路形成電圧を印加するとともに、
    書き込みを防止したいメモリのドレインラインに電圧を
    印加することにより、書き込みを防止したいメモリの強
    誘電体膜に分極電圧を印加しないようにし、 読み出す場合には、読み出し予定のメモリのメモリゲー
    トラインにセンス電圧を印加し、読み出し予定の選択ゲ
    ートラインに電路形成電圧を印加するとともに、ソース
    ラインに反転電圧を印加し、読み出し予定のドレインラ
    インに電流が流れるか否かを読み取ることを特徴とする
    半導体装置の使用方法。
12. 【請求項１２】ソース、 ソースに隣接して順次形成された第１，第２，第３の電
    路形成可能領域、 第３の電路形成可能領域に隣接して形成されたドレイ
    ン、 第３の電路形成可能領域上に設けられた電路形成用制御
    電極、 少なくとも第２の電路形成可能領域を覆うとともに、電
    路形成用制御電極の一部を覆う強誘電体膜、 強誘電体膜上に設けられた分極用制御電極、 第３の電路形成可能領域上に設けられた電路形成用制御
    電極であって、分極用制御電極と絶縁して設けられた電
    路形成用制御電極、 強誘電体膜上に設けられており、少なくとも第２の電路
    形成可能領域を覆うとともに、電路形成用制御電極の一
    部を覆う分極用制御電極、 第１の電路形成可能領域上に、分極用制御電極の側壁に
    隣接して設けられ、第１領域に読み出し電圧が印加され
    た場合には、前記読み出し電圧印加により生じた空乏層
    が前記第２の電路形成可能領域に生じる空乏層とつなが
    り、かつ、前記第２領域に書き込み禁止電圧が印加され
    た場合には、前記第１領域に生じている空乏層が第２の
    電路形成可能領域に生じる空乏層とつながらない程度の
    幅を有する誘電性側壁、 分極用制御電極と絶縁状態で誘電性側壁を覆うソース電
    極、 を備えた不揮発性メモリをマトリックス状に配置し、 同一行に配置された不揮発性メモリのドレインを接続す
    るドレインラインを各行ごとに設け、 同一列に配置された不揮発性メモリの分極用制御電極を
    接続するメモリゲートラインを各列ごとに設け、 同一列に配置された不揮発性メモリの電路形成用制御電
    極を接続する選択ゲートラインを各列ごとに設け、 全ての不揮発性メモリのソースを接続するソースライン
    を設け、 書き込む場合には、書き込み予定のメモリのメモリゲー
    トラインに分極電圧を印加し、書き込み予定のメモリの
    選択ゲートラインに電路形成電圧を印加するとともに、
    書き込みを防止したいメモリのドレインラインに電圧を
    印加することにより、書き込みを防止したいメモリの強
    誘電体膜に分極電圧を印加しないようにし、 読み出す場合には、読み出し予定のメモリのメモリゲー
    トラインにセンス電圧を印加し、読み出し予定の選択ゲ
    ートラインに電路形成電圧を印加するとともに、ソース
    ラインに反転電圧を印加し、読み出し予定のドレインラ
    インに電流が流れるか否かを読み取ることを特徴とする
    半導体装置の使用方法。
13. 【請求項１３】請求項１１または請求項１２の半導体装
    置の使用方法において、 第２の電路形成可能領域に電路を形成するためのしきい
    値電圧を強誘電体薄膜の抗電圧より低く設定するととも
    に、 前記メモリーゲートラインに印加する分極電圧は、時間
    の経過に伴って値が高くなるようになっていること、 を特徴とする半導体装置の使用方法。