JP3144597B2

JP3144597B2 - 強誘電体不揮発性メモリの構造および製造方法

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Publication number: JP3144597B2
Application number: JP26133192A
Authority: JP
Inventors: 一博干場
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1992-09-30
Filing date: 1992-09-30
Publication date: 2001-03-12
Anticipated expiration: 2016-03-12
Also published as: JPH06112498A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、強誘電体不揮発性メ
モリに関するものであり、特に集積度向上に関する。

【０００２】

【従来の技術】不揮発性メモリとしては、強誘電体トラ
ンジスタを用いたもの、強誘電体コンデンサを用いたも
の、Ｅ²ＰＲＯＭ等が知られている。

【０００３】［強誘電体トランジスタを用いた不揮発性
メモリ41の構造］特開平2-64993公報に開示されている
強誘電体トランジスタを用いた不揮発性メモリ41を図１
０に示す。不揮発性メモリ41は、Ｐ型の基板１２１の表
面の一部にＮ型のウェル領域１２２が形成されている。
ウェル領域１２２上の所定領域には、強誘電体材料から
なる強誘電体膜１２３を有している。強誘電体膜１２３
上には、導電性の材料からなるゲート電極１２４が形成
されている。ウェル領域１２２中のゲート膜１２３下の
両側部分に高濃度のＰ型の不純物拡散層からなるソース
領域１２５およびドレイン領域１２６が形成されてい
る。なお、ウェル領域１２２の電極領域（高濃度のＮ型
の不純物拡散層）１２７とソース領域１２５とは接続さ
れている。

【０００４】［不揮発性メモリ41の動作原理］次に、強
誘電体ゲート膜１２３を有する不揮発性メモリ41の動作
原理を図９の強誘電体物質のＥ−Ｐヒステリシスループ
を参照しつつ説明する。同図において、縦軸は分極Ｐを
示し、横軸は電界Ｅを示す。

【０００５】図１０に示す不揮発性メモリ41に書込む場
合、ゲート電極１２４に接地電位を与え、かつＮウェル
１２２に抗電圧より十分大きなプログラム電圧を印加す
る。抗電圧とは、強誘電体物質の残留分極を取り除くの
に必要な電界Ｅｃを得る為の電圧をいう。この時、ゲー
ト電極１２４とＮウェル１２２間に発生する電界によっ
て、強誘電体膜１２３は発生した電界の方向とほぼ同じ
方向に分極する（図９のＲ１参照）。すなわち、強誘電
体膜１２３は、図１１Ｃに示すように、ゲート電極１２
４側がプラスに、Ｎウェル１２２側がマイナスに分極す
る。

【０００６】このような分極状態により、ゲート電極１
２４下部の半導体表面に反転層電荷および空乏層電荷か
らなる正電荷が誘起される。残留分極が十分に大きけれ
ば、反転層が形成され、ソース領域１２５とドレイン領
域１２６とは電気的に導通する（以下オン状態とい
う）。この状態を、以下書込状態という。なお、プログ
ラム電圧が遮断されても、分極状態はほぼそのままの状
態である（図９のＳ１）。一方、消去させる場合、書込
時とは反対に、Ｎウェル１２２に接地電位を与え、かつ
ゲート電極１２４に抗電圧より十分大きなプログラム電
圧を印加する。この時、ゲート電極１２４とＮウェル１
２２間に書込時とは反対方向の電界が発生する。従っ
て、この電界によって強誘電体膜１２３の分極状態が反
転する（図９のＰ１）。すなわち、強誘電体膜１２３
は、図１１Ｂに示すように、ゲート電極１２４側がマイ
ナスに、Ｎウェル１２２側がプラスに分極する（図９の
Ｑ１）。したがって、ゲート電極１２４下部の空乏層は
消滅し、負電荷が蓄積層として形成され、ソース領域１
２５とドレイン領域１２６とは電気的に絶縁される（以
下オフ状態という）。この状態を、非書込状態という。
なお、プログラム電圧が遮断されても、分極状態はほぼ
そのままの状態である。

【０００７】つぎに、不揮発性メモリ41の読み出し動作
を説明する。強誘電体膜１２３が書込状態であれば、チ
ャネル形成領域１３０はオン状態であり、ドレイン１２
５の電位をソース１２６の電位より高くすることによ
り、ドレイン１２５とソース１２６間に電流が流れる。

【０００８】これに対し、強誘電体膜１２３が非書込状
態であれば、チャネル形成領域１３０はオフ状態であ
る。したがって、ドレイン１２５の電位をソース１２６
の電位より高くしても、ドレイン１２５とソース１２６
間に電流が流れない。

【０００９】このように、不揮発性メモリ41は、一旦書
き込み状態とすれば、たとえゲート電極１２４への電圧
供給を中止しても、書き込み状態は維持される。また、
書き込まれているか否かは、ソース１２６とドレイン１
２５の間に電流が流れるか否かによって判断することが
できる。

【００１０】［ＳＲＡＭとしての不揮発性メモリ41の動
作］不揮発性メモリ４１は、ＳＲＡＭ（スタティックＲ
ＡＭ）として使用される。不揮発性メモリ４１を複数組
合わせた回路の等価回路１５を図１１に示す。同図に示
すように、不揮発性メモリ41は、左右に一つずつの選択
トランジスタを設けて使用される。書き込み又は読み出
しを希望するメモリ（以下選択セルという）以外のメモ
リに書き込み又は読み出しをしてしまうことを防止する
為である。

【００１１】書き込みは、次のようにして行なわれる。
第１のワード線ＷＬ１をＶｃｃ電位にしてトランジスタ
Ｔ１をオンにし、第２のワード線ＷＬ２をＶｓｓ電位
（接地電位）にしてトランジスタＴ２をオフにする。ま
た、不揮発性メモリ４１のゲート電極をＶｃｃ／２電位
にする。さらに、ビット線ＢＬからのデータを不揮発性
メモリ４１のソース・基板に印加する。これにより、不
揮発性メモリ４１はゲート・基板間にＶｃｃ／２電位が
印加されて強誘電体膜１２３（図１０参照）が所定の分
極状態になり、データの書込みが可能になる。

【００１２】一方、読出し動作に際しては、第２のワー
ド線ＷＬ２をＶｃｃ電位にしてトランジスタＴ２をオン
にしておき、第１のワード線ＷＬ１をＶｃｃ電位にして
トランジスタＴ１をオンにする。ここで、あらかじめプ
リチャージ回路ＰＲによりビット線ＢＬ…をＶｃｃ／２
以上の電位にプリチャージしておく。これにより、不揮
発性メモリ４１が書込み状態であれば電流が流れ、この
不揮発性メモリ４１が接続されているビット線ＢＬの電
位が下がる。これに対して、不揮発性メモリ４１が非書
込み状態であれば電流が流れないので、この不揮発性メ
モリ４１が接続されているビット線ＢＬの電位は変わら
ない。このように、不揮発性メモリ４１が書込み状態か
非書込み状態かで、ビット線ＢＬの電位が変化する。こ
の電位変化を対応するセンスアンプＳＡにより検出・増
幅することでデータの読出しが可能になる。

【００１３】このように、強誘電体膜を用いた不揮発性
メモリ４１においては、複数組合わせて使用する場合、
誤読み出しおよび誤書込を防止するため２種類のトラン
ジスタＴ１，Ｔ２を設けている。

【００１４】［強誘電体コンデンサを用いた不揮発性メ
モリ30の構造・動作］強誘電体コンデンサを用いた不揮
発性メモリ３０を図１２を用いて説明する。不揮発性メ
モリ３０は、スイッチングトランジスタ３１と強誘電体
コンデンサ３２を組合わせたものを１ユニットとして構
成されている。強誘電体コンデンサ３２は、強誘電体を
電極の間に挟んだコンデンサである。

【００１５】不揮発性メモリ３０の書き込み、および読
み出し動作原理を図９の強誘電体のＥ−Ｐヒステリシス
ループを参照しつつ説明する。

【００１６】不揮発性メモリ３０に「１」を書込む場
合、強誘電体コンデンサ３２の両電極間に、抗電圧以上
の負の電圧を印加する。負の電圧とは、この例において
は端子３４側を正、端子３５側を負とする。このような
負の電圧が印加されると、発生する電界によって強誘電
体は発生した電界の方向とほぼ同じ方向に分極する（図
９のＰ１）。この分極状態によって、不揮発性メモリ３
０に「１」が書込状態となる。なお、プログラム電圧が
遮断されても、分極状態はほぼそのままの状態である
（図９のＱ１）。

【００１７】一方、不揮発性メモリ３０に「０」を書込
む場合、強誘電体コンデンサ３２の両電極間に、抗電圧
以上の正の電圧を印加する。正の電圧とは、この例にお
いては端子３４側を負、端子３５側を正とする。このよ
うな正の電圧が印加されると、発生する電界によって、
強誘電体は発生した電界の方向とほぼ同じ方向に分極す
る（図９のＲ１）。このような分極状態によって、不揮
発性メモリ３０に「０」が書込状態となる。なお、プロ
グラム電圧が遮断されても、分極状態はほぼそのままの
状態である（図９のＳ１）。

【００１８】読み出す場合には、強誘電体コンデンサ３
２の両端子間に正の電圧を印加し、蓄積電荷量の変化を
検出する。かりに、強誘電体コンデンサ３２に「１」が
書込まれていると、強誘電体の分極状態は、Ｓ１からＰ
１を経由してＱ１の位置まで変化する。すなわち、この
ような電圧の印加の前後で、強誘電体コンデンサ３２の
電荷蓄積量の変化は、Ｓ１とＱ１の差の分だけ生ずるこ
ととなる。一方、強誘電体コンデンサ３２に「０」が書
込まれていると、強誘電体の分極状態はＱ１である。し
たがって、上記のような電圧の印加の前後で、強誘電体
コンデンサ３２の電荷蓄積量はほとんど変化しない。こ
のような電荷蓄積量の変化の差を利用して、不揮発性メ
モリ３０に「１」が書込まれているか、「０」が書込ま
れているかを区別することができる。

【００１９】このように、不揮発性メモリ３０は、一旦
書き込み状態とすれば、たとえ強誘電体コンデンサ３２
に電圧の供給を中止しても、書き込み状態は維持され
る。また、書き込まれているデータ値は、強誘電体コン
デンサ３２に正の電圧を印加し、蓄積電荷量の変化を検
出することによって判断することができる。

【００２０】［Ｅ²ＰＲＯＭメモリセル５０の構造・動
作］つぎに、他の従来例として、Ｅ²ＰＲＯＭメモリセ
ル５０を、図１０を用いて説明する。不揮発性メモリ５
０は、基板内に設けられたｐ形シリコンウエル２内にｎ
⁺形ドレイン１０２及びｎ⁺形ソース１０１が設けられて
いる。また、ｐ形シリコンウエル２上にシリコン酸化膜
１０８が設けられている。さらに、シリコン酸化膜１０
８上に導電体で構成されたフローティングゲート１１
２、シリコン酸化膜１１３、制御電極１１４が順に設け
られている。また、ドレイン１０２とフローティングゲ
ート１１２に挟まれたシリコン酸化膜１０８の一部１０
８ａは、薄膜に（厚さ１０ｎｍ程度）に形成されてい
る。

【００２１】上記の不揮発性メモリ５０に対する情報の
書込および消去について説明する。情報「１」を書込む
場合、制御電極１１４に２０Ｖ程度の高電圧を印加し、
かつドレイン１０２に接地電位を与える。制御電極１１
４とドレイン１０２間に発生する電界によって、ドレイ
ン１０２のいくつかの電子は、シリコン酸化膜の薄膜部
１０８ａをＦ−Ｎトンネリングしてフローティングゲー
ト１１２内に流入する。このように電子が相当数流入す
ることによって、制御電極１１４下部に反転層が形成さ
れ、チャネル形成領域１１６にチャネルが形成される
（以下オン状態という）。この状態を、書込状態とい
う。

【００２２】一方、不揮発性メモリ５０に情報「０」を
記憶させる場合、フローティングゲート１１２に流入し
た電子をドレイン１０２に戻してやればよい。制御電極
１１４とドレイン１０２間に情報の書込時とは反対方向
の２０Ｖ程度の電圧を印加する。これにより、書込時と
は反対方向の電界が発生し、Ｆ−Ｎ（Fowler-Nordheim)
トンネリングにより電子がドレイン１０２に注入され
る。このような電子の流入によって、制御電極１１４下
部の反転層が消滅し、チャネル形成領域１１６のチャネ
ルがカットされる（以下オフ状態という）。この状態
を、非書込状態という。

【００２３】次に、不揮発性メモリ５０における情報の
読み出し動作を説明する。もし、書込状態であれば、制
御電極１１４下部には反転層が形成され、チャネル形成
領域１１６にチャネルが形成されている。したがって、
ドレイン１０２の電位をソース１０１の電位より高くす
ることにより、ドレイン１０２とソース１０１間に電流
が流れる。

【００２４】これに対し、非書込状態であれば、制御電
極１１４下部の反転層が消滅し、チャネル形成領域１１
６のチャネルがカットされている。したがって、ドレイ
ン１０２の電位をソース１０１の電位より高くしても、
ドレイン１０２とソース１０１間に電流が流れない。

【００２５】

【発明が解決しようとする課題】しかしながら、上記の
ような不揮発性メモリ３０、４１、５０においては、次
のような問題があった。

【００２６】図１２に示す不揮発性メモリ３０において
は、強誘電体コンデンサ３２に正の電圧を印加し、蓄積
電荷量の変化を検出することにより、読み出しを行な
う。すなわち、いわゆる破壊読み出しで読み出しを行な
う。したがって、強誘電体コンデンサ３２に「１」が書
込まれていた場合、読み取り後、再度「０」を書込む必
要があり、動作が複雑となる。

【００２７】また、図１３に示す不揮発性メモリ５０に
おいては、シリコン酸化膜の薄膜部１０８ａから電子を
Ｆ−Ｎトンネリングさせることにより、書込を行う。し
かし、書込には相当数の電子を移動させる必要があり、
狭い領域である薄膜部１０８ａを通路として、相当数の
電子を移動させるには、時間がかかる。したがって、書
込速度が低速である（消去時も同様である）。さらに、
Ｆ−Ｎトンネリングさせる際に、電界ストレスによる疲
労により、薄膜部１０８ａが損傷し、書き換え可能な回
数を制限する。

【００２８】また、図１０に示す不揮発性メモリ４１に
おいては、誤書込、誤読み出し防止のため、１セルにつ
き２つの選択トランジスタが必要であった。したがっ
て、セル面積の縮小化に限界があった。

【００２９】この発明は、上記のような問題点を解決
し、非破壊読み出しが可能な為読み取り後再書込が不要
で、書込動作が高速かつ書き換え可能な回数も多く、さ
らにセル面積を縮小することができ、集積度を向上させ
た強誘電体不揮発性メモリを提供することを目的とす
る。

【００３０】

【課題を解決するための手段】請求項１にかかる強誘電
体不揮発性メモリは、第１領域、第１領域に隣接して順
次形成された第１，第２，第３の電路形成可能領域、第
３の電路形成可能領域に隣接して形成された第２領域、
第３の電路形成可能領域上に設けられた電路形成用制御
電極、少なくとも第２の電路形成可能領域を覆うととも
に、電路形成用制御電極の一部を覆う強誘電体膜、強誘
電体膜上に設けられており、少なくとも第２の電路形成
可能領域を覆うとともに、電路形成用制御電極の一部を
覆う分極用制御電極、第１の電路形成可能領域上に、分
極用制御電極の側壁に隣接して設けられ、第１領域に読
み出し電圧が印加された場合には、前記読み出し電圧印
加により生じた空乏層が前記第２の電路形成可能領域に
生じる空乏層とつながり、かつ、前記第２領域に書き込
み禁止電圧が印加された場合には、前記第１領域に生じ
ている空乏層が第２の電路形成可能領域に生じる空乏層
とつながらない程度の幅を有する絶縁性側壁を備えたこ
とを特徴とする。

【００３１】請求項２にかかる強誘電体不揮発性メモリ
は、電路形成可能領域と強誘電体膜の間に絶縁膜を備え
ていることを特徴とする。

【００３２】請求項３にかかる強誘電体不揮発性メモリ
は、電路形成可能領域と強誘電体膜の間に設けている絶
縁膜に、基板表面を酸化処理することにより形成される
シリコン酸化膜よりも比誘電率の高い物質を用いたこと
を特徴とする。

【００３３】請求項４にかかる強誘電体不揮発性メモリ
の製造方法は、半導体基板上に電路形成用制御電極を形
成する第一の工程、半導体基板および電路形成用制御電
極を覆う強誘電体膜を形成する第二の工程、前記強誘電
体膜上に、電路形成用制御電極の一部を覆うように分極
用制御電極を形成する第三の工程、前記強誘電体膜と分
極用制御電極の側壁に、第１領域に読み出し電圧が印加
された場合には、前記読み出し電圧印加により生じた空
乏層が前記第２の電路形成可能領域に生じる空乏層とつ
ながり、かつ、前記第２領域に書き込み禁止電圧が印加
された場合には、前記第１領域に生じている空乏層が第
２の電路形成可能領域に生じる空乏層とつながらない程
度の幅を有する絶縁性側壁を形成する第四の工程、前記
半導体基板内に第１領域、および第２領域を形成する第
五の工程、を備えたことを特徴とする。

【００３４】請求項５の強誘電体不揮発性メモリの製造
方法は、請求項４の製造方法の第一の工程と第二の工程
の間に、絶縁膜を形成する工程を備えたことを特徴とす
る。請求項６の強誘電体不揮発性メモリの製造方法は、
請求項５の製造方法において前記絶縁膜は基板表面を酸
化処理することにより形成されるシリコン酸化膜よりも
比誘電率の高い物質であることを特徴とする。

【００３５】

【作用】請求項１にかかる強誘電体不揮発性メモリおよ
び請求項４にかかる強誘電体不揮発性メモリの製造方法
においては、第１領域に読み出し電圧が印加された場合
には、前記読み出し電圧印加により生じた空乏層が前記
第２の電路形成可能領域に生じる空乏層とつながり、か
つ、前記第２領域に書き込み禁止電圧が印加された場合
には、前記第１領域に生じている空乏層が第２の電路形
成可能領域に生じる空乏層とつながらない程度の幅を有
する絶縁性側壁が、第１の電路形成可能領域上に、分極
用制御電極の側壁の側壁に隣接して設けられている。こ
のため、第１領域に読み出し電圧が印可された場合に
は、第１の電路形成可能領域に電路が形成されるが、第
１領域に読み出し電圧が印加されない場合には、読み出
し電圧による空乏層が生じないため、第１の電路形成可
能領域に電路が形成されない。したがって、絶縁性側壁
下部を、一種のオフセット領域として利用することがで
き、１セルにつき１つの選択トランジスタを設けるだけ
で強誘電体不揮発性メモリを構成することができる。

【００３６】請求項２にかかる強誘電体不揮発性メモリ
および請求項５にかかる強誘電体不揮発性メモリの製造
方法においては、電路形成可能領域と強誘電体膜の間に
絶縁膜を設けている。したがって、絶縁膜の上に強誘電
体膜を形成する際の発生する障害から、電路形成可能領
域を保護することができる。

【００３７】請求項３にかかる強誘電体不揮発性メモリ
および請求項６にかかる強誘電体不揮発性メモリの製造
方法においては、電路形成可能領域と強誘電体膜の間に
設けている絶縁膜に、基板表面を酸化処理することによ
り形成されるシリコン酸化膜よりも比誘電率の高い物質
を用いている。したがって、分極用制御電極に電圧を印
加した場合に、強誘電体膜の分圧比を上げることができ
る。

【００３８】

【実施例】［強誘電体不揮発性メモリ１の構造］本発明
の一実施例を図面に基づいて説明する。まず、図１に、
本発明の一実施例による強誘電体不揮発性メモリ１を示
す。強誘電体不揮発性メモリ１は、同図に示すように、
Ｐウェル２内に、第１領域であるソース４、および第２
領域であるドレイン３が形成されている。ドレイン３、
ソース４ともｎ⁺層である。ドレイン３、ソース４の間
には、第１の電路形成可能領域であるオフセット領域２
０ａ、第２の電路形成可能領域であるチャネル形成領域
１０ｂ、および第３の電路形成可能領域であるチャネル
形成領域１０ｃが形成されている。

【００３９】チャネル形成領域１０ｃは、絶縁膜８で覆
われており、絶縁膜８の上には、電路形成用制御電極で
ある選択ゲート電極９が設けられている。チャネル形成
領域１０ｂは、比誘電率の高い物質で構成された絶縁体
膜26で覆われている。絶縁体膜２６はさらに、選択ゲー
ト電極９の一部も覆っている。さらに、絶縁体膜２６
は、強誘電体材料であるＰＺＴからなる強誘電体膜６で
覆われている。強誘電体膜６の上部で、かつチャネル形
成領域１０ｂおよび選択ゲート電極９の上部には、分極
用制御電極であるコントロールゲート電極５が設けられ
ている。

【００４０】オフセット領域２０ａの上部には、絶縁性
側壁である絶縁性サイドウォール２３が設けられてい
る。なお、コントロールゲート電極５と絶縁性サイドウ
ォール２３は、同図に示すように隣接している。

【００４１】絶縁性サイドウォール２３、コントロール
ゲート電極５、および選択ゲート電極９は、保護膜であ
る層間膜２４で覆われている。層間膜24上には、アルミ
ニウム膜であるビットライン２９が設けられており、マ
トリックス接続に必要な各ドレイン３を接続する。

【００４２】［強誘電体不揮発性メモリ１の動作原理］
強誘電体不揮発性メモリ１の書き込み、および消去動作
原理を説明する。強誘電体不揮発性メモリ１に書込む場
合、Ｐウェル２に接地電位を与え、かつコントロールゲ
ート電極５に抗電圧より十分大きなプログラム電圧を印
加する。この時、コントロールゲート電極５とＰウェル
２間に発生する電界によって、強誘電体膜６は発生した
電界の方向とほぼ同じ方向に分極する。分極状態によっ
て、コントロールゲート電極５下部は空乏化する。この
状態を以下書込状態という。なお、プログラム電圧が遮
断されても、分極状態は、ほぼそのままの状態である。

【００４３】一方、消去させる場合には、書込時とは反
対に、コントロールゲート電極５に接地電位を与え、か
つＰウェル２に抗電圧より十分大きなプログラム電圧を
印加する。この時、コントロールゲート電極５とＰウェ
ル２間に、書込時とは反対方向の電界が発生する。従っ
て、この電界によって強誘電体膜６の分極状態は反転す
る。プログラム電圧が遮断されても、反転した分極状態
は維持される。

【００４４】つぎに、強誘電体不揮発性メモリ１の読み
出し動作を説明する。選択ゲート電極９に、しきい値を
越える電圧を印加する。これにより、選択ゲート電極９
の下部には反転層が形成される。さらに、ソース４にＰ
ウェル２より高い読み出し電圧を印加する。これによ
り、ソース４とＰウェル２間の空乏層が拡大する。なお
Ｐウェル２およびドレイン３には、接地電圧を印加す
る。

【００４５】ここで、強誘電体膜６が図２Ｂに示すよう
に分極していれば（以下マイナス方向の分極という）、
コントロールゲート電極５下部は空乏化する。したがっ
て、ソース４とＰウェル２間の空乏層、コントロールゲ
ート電極５下部の空乏層、および選択ゲート電極９下部
の空乏層がつながり、オフセット領域２０ａ,チャネル
形成領域１０ｂ,１０ｃすべてがオン状態となる。ここ
で、ソース４の電位はドレイン３の電位より高いので、
ソース４とドレイン３間に電流が流れる。

【００４６】このように、読み出す際に、ソース４に読
み出し電圧を印加することにより、オフセット領域２０
ａの空乏層が拡大するとともに、この電圧を書き込み状
態の有無を調べる検出電圧として利用することができ
る。

【００４７】これに対し、強誘電体膜６が、図２Ｄに示
すように分極していると（以下プラス方向の分極とい
う）、コントロールゲート電極５下部は、空乏化しな
い。したがって、ソース４とＰウェル２間の空乏層と選
択ゲート電極９下部の空乏層がつながらず、ソース４の
電位をドレイン３の電位より高くしても、ソース４とド
レイン３間には電流が流れない。

【００４８】なお、ソース４とＰウェル２間の空乏層と
コントロールゲート電極５下部の空乏層をつなげること
ができる電圧を読み出し電圧という。

【００４９】このように、強誘電体不揮発性メモリ１
は、一旦書き込み状態とすれば、たとえコントロールゲ
ート電極５に電圧の供給を中止しても、書き込み状態は
維持される。また、書き込まれているか否かは、チャネ
ル形成領域１０ｃをオン状態とするとともに、ソース４
に読み出し電圧を印加することにより、オフセット領域
２０ａをオン状態とし、ソース４とドレイン３の間に電
流が流れるか否かによって判断することができる。

【００５０】消去の場合は、Ｐウェル２にコントロール
ゲート電極５より高い電位を印加する。これにより、強
誘電体膜６の分極状態が反転し、書き込み状態を解除で
きる。

【００５１】［マトリックス状に接続された強誘電体不
揮発性メモリ１の動作］上記、強誘電体不揮発性メモリ
１は、マトリックス状に接続されて使用される。強誘電
体不揮発性メモリ１を複数組合わせたマトリックス回路
の等価回路２１を図４Ａに示す。ここで、同図に示すよ
うにマトリックス状に組合わせた場合、行方向、列方向
に各コントロールゲート電極５、選択ゲート電極９、ド
レイン３が各々接続されており、さらに、全てのソース
４が接続されている。したがって、非選択セルに書き込
み、または、読み出しをしてしまうおそれがある。そこ
で、等価回路２１においては、次に述べるようにして、
確実に選択セルと非選択セルを区別できるようにしてい
る。

【００５２】同図Ｂに、セルＣ11を選択セルとする場合
に、書き込み時および読み出し時に印加する電圧の一例
を示す。まず書き込む場合には、一括消去を行い分極の
向きを非書込状態としておく。つぎに、ワードラインＷ
Ｌ１ｎ,ＷＬ２ｎ、ビットラインＢＬｎ＋１にＶｃｃ、
その他には、０Ｖを印加する。これにより、図２Ａに示
すように、選択セルＣ１１については、コントロールゲ
ート電極５および選択ゲート電極９に、ソース４および
ドレイン３の電位よりＶｃｃだけ高い電位が与えられ
る。したがって、コントロールゲート電極５とＰウェル
２間に電界が発生し、強誘電体膜６は、マイナス方向
（図２Ｂ参照）に分極する。

【００５３】一方、ワードラインＷＬ１ｎにＶｃｃを印
加することにより、図２Ｃに示すように、非選択セルで
あるセルＣ１２の選択ゲート電極９にもＶｃｃが印加さ
れる。したがって、チャネル形成領域１０ｃはオン状態
となる。さらにドレイン３にはＶｃｃが印加されている
ことから、チャネル形成領域１０ｂにＶｃｃが転送され
る。このため、コントロールゲート電極５にＶｃｃが印
加されていても、コントロールゲート電極５とＰウェル
２間に電位差が生じない。したがって、強誘電体膜６は
分極せず、書き込み状態となることはない。

【００５４】なお、書き込みを防止する為、ビットライ
ンＢＬｎ＋１に印加されている書き込み禁止電圧Ｖｃｃ
（図４参照）については、セルＣ１１〜Ｃ１４のオフセ
ット領域２０ａがオフ状態であるので、コントロールゲ
ート電極５下のチャネル形成領域１０ｂにおいても保持
される。

【００５５】読み出しについては、次のようにして行
う。図４Ｂに示すように、ワードラインＷＬ１ｎにＶｃ
ｃ、ソースラインＳＬにＶｃｃ（読み出し電圧）、その
他は０Ｖを印加し、ビットラインＢＬｎにセンスアンプ
を接続する。

【００５６】選択セルＣ１１については、ソースライン
ＳＬに読み出し電圧としてＶｃｃを印加することによ
り、図３Ａに示すように空乏層が拡大し、オフセット領
域２０ａがオン状態となる。また、ワードラインＷＬ１
ｎにＶｃｃを印加することにより、選択ゲート９にＶｃ
ｃが印加され、チャネル形成領域１０ｃはオン状態とな
る。ここで、強誘電体膜６がマイナス方向（図２Ｂ参
照）に分極していると、チャネル形成領域１０ｂはオン
状態となる。すなわち、オフセット領域２０ａ、および
チャネル形成領域１０ｂ、１０ｃともオン状態となる。
したがって、ソースラインＳＬとビットラインＢＬｎに
電流が流れ、この電流をセンスアンプで検出することが
できる。

【００５７】これに対して、強誘電体膜６がプラス方向
に分極していると（図２Ｄ参照）、図３Ｂに示すように
チャネル形成領域１０ｂがオン状態とならない。したが
って、オフセット領域２０ａ、およびチャネル形成領域
１０ｃがオン状態であっても、ソースラインＳＬとビッ
トラインＢＬｎ間に電流が流れない。

【００５８】非選択セルＣ１２については、オフセット
領域２０ａ、およびチャネル形成領域１０ｂ、１０ｃと
もオン状態であったとしても、センスアンプを接続して
いるのは、ビットラインＢＬｎであるから、誤って読み
出されることはない。なおビットラインＢＬｎ＋１をオ
ープンとしても、同様である。

【００５９】その他の非選択セルＣ１３、Ｃ１４につい
て見てみると、ワードラインＷＬ２ｎに０Ｖが印加され
ていることから、チャネル形成領域１０ｃは、ともにオ
フ状態である。したがって、ソースラインＳＬとビット
ラインＢＬｎ間、ソースラインＳＬとビットラインＢＬ
ｎ＋１間に電流が流れない。

【００６０】このように、強誘電体不揮発性メモリ１を
マトリックス状に接続した場合でも、図４Ｂに示すよう
な電圧を印加することにより、選択セルのみに書き込む
こと、および読み出すことが可能となる。

【００６１】なお、消去の際は、ワードラインＷＬ２
ｎ，ＷＬ２ｎ＋１に−Ｖｃｃを、その他には０Ｖを印加
する。これにより、強誘電体膜６の分極状態が反転し、
一括消去可能となる。

【００６２】以上述べたように、強誘電体不揮発性メモ
リ１は、絶縁性サイドウォール２３を設けたことにより
オフセット領域２０ａを形成する。そして、読み出す際
には、ソース４に読み出し電圧印加することにより、空
乏層を拡大し、オフセット領域２０ａにチャネルを形成
するとともに、この電圧を書き込み状態の有無を調べる
検出電圧として利用することができる。

【００６３】［強誘電体不揮発性メモリ１の製造方法］
つぎに、強誘電体不揮発性メモリ１の製造方法を説明す
る。まず、素子分離を行うため、ＬＯＣＯＳ法によりフ
ィールド酸化層を図５Ａに示すように形成する。なお、
同図Ｂは、同図ＡのＩ−Ｉにおける断面を示すものであ
る。また、この実施例においては、フィールド酸化層を
６００ｎｍの厚さに形成した。

【００６４】次に、同図Ｃに示すように、１５ｎｍのシ
リコン酸化膜８１を酸化形成する。その上にポリサイド
を成膜し、フォトレジストによるパターンを形成した
後、エッチングにより、不要部分を取り除く。これによ
り、絶縁膜８および選択ゲート電極９が形成される（同
図Ｄ）。なお、同図Ｅは、同図Ｄの線Ｘ−Ｘにおける断
面図である。

【００６５】つぎに、全面にＳｒＴｉＯ₃（チタン酸ス
トロンチウム）からなる絶縁体層５６をスパッタリング
法により形成する。なお、絶縁体層５６の形成はメタル
オルガニックＣＶＤ（ＭＯＣＶＤ）法等で行ってもよ
い。また本実施例においては絶縁体層５６の材質として
ＳｒＴｉＯ₃を用いている。しかし、比誘電率の高い物
質であればどのようなものでもよく、たとえば、ＭｇＡ
ｌ₂Ｏ₄，ＳｒＦ₂，ＴｉＯ₂等を採用してもよい。とく
に、これらは、後工程において、絶縁体層５６の上に形
成される強誘電体層６６との整合性もよいので、より容
易に強誘電体層６６を形成することができる。

【００６６】さらに、その上に、ＰＺＴから成る強誘電
体層６６をスパッタリング法により形成した後、熱処理
を行う。なお強誘電体層６６の形成はＭＯＣＶＤ法，Ｓ
ｏｌ−Ｇｅｌ（ゾルゲル）法等を用いてもよい。絶縁体
層５６の上に強誘電体層66を形成した状態を同図Ｆに示
す。

【００６７】ところで、強誘電体層６６を形成する際、
熱処理がなされる。もし絶縁体層５６がなければ、この
ような熱処理より、ＰＺＴに含まれるＰｂ等が半導体基
板中へ拡散する等して、界面に表面準位等が生成され
る。これにより、デバイスの動作を妨げるという問題が
発生する。

【００６８】そこで、本実施例においては、強誘電体層
６６と基板表面との間に、絶縁体層５６を形成するよう
にしている。これにより、強誘電体層６６形成の際に行
なう熱処理によりＰＺＴに含まれるＰｂ等が半導体基板
中へ拡散することを防止でき、基板表面を保護すること
ができる。また、絶縁体層５６の方が、基板表面が酸化
処理することにより形成されるシリコン酸化膜よりも、
誘電率が高いため、強誘電体膜６の分圧比を上げること
もできる。

【００６９】その後、ポリサイド５７を成膜し（図６
Ａ）、選択ゲート９の一部を覆うように、フォトレジス
トによるパターンを形成した後、エッチングにより、不
要部分を取り除き、絶縁体膜２６、強誘電体膜６および
コントロールゲート電極５を形成する（図６Ｃ）。な
お、同図Ｃは、同図Ｂの線Ｘ−Ｘにおける断面図であ
る。その上に、同図Ｄ、Ｅに示すように全面に絶縁層３
３を形成する。同図Ｅは、同図Ｄの線Ｘ−Ｘにおける断
面図である。なお、本実施例においては、絶縁層３３を
シリコン酸化膜で構成したが、異方性エッチングが可能
な絶縁物質であればどのようなものであってもよい。

【００７０】この状態から、リアクティブイオンエッチ
ング（ＲＩＥ）を用いた異方性エッチングにより、図７
Ａに示すように絶縁性サイドウォール２２、２３が残る
ようにエッチバックを行う。

【００７１】さらに、同図Ｂに示すように、ソース４と
隣接する部分の絶縁性サイドウォール２３をレジスト２
７によって覆い、エッチングを行ってドレイン３および
選択ゲート電極９と隣接する部分の絶縁性サイドウォー
ル２２を取り除く。レジストを取り除いた後、イオン注
入を行って、熱処理し、ｎ⁺層を形成する(同図Ｃ）。な
お、絶縁性サイドウォール２３下部のオフセット領域２
０ａは、一種のスイッチとしての役割を有するため、安
定に作動させる必要がある。ここで、スイッチとしての
特性は、Ｐウェル２、およびソース４の不純物濃度、お
よび絶縁性サイドウォール２３下部のチャネル形成領域
１０ｂの幅Ｄによって決定される。したがって、基板の
不純物濃度および、ソース４に不純物を打込む濃度およ
びその加速エネルギー、さらに熱処理条件等を考慮し、
上記幅Ｄを決定すればよい。

【００７２】上記エッチバックは、従来の半導体プロセ
スでＬＤＤゲート構造を形成する際に用いられる技術を
用いればよい。これにより、絶縁性サイドウォールの幅
Ｄ、すなわちオフセット領域２０ａの幅Ｄ（図７Ｃ参
照）を正確に制御することができる。これにより、絶縁
性サイドウォール２３下部を、一種のオフセット領域と
して利用する際、安定的に作動させることができ、信頼
性の高い強誘電体不揮発性メモリを提供することができ
る。

【００７３】なお、選択ゲート電極９およびコントロー
ルゲート電極５の形成工程において、アライメント許容
度および加工精度により、選択ゲート電極９およびコン
トロールゲート電極５の幅を小さくすることには限界が
ある。しかし、本実施例においては、選択ゲート電極９
の一部をコントロールゲート電極５が覆っている。した
がって、選択ゲート電極９およびコントロールゲート電
極５が形成される領域の合計寸法を、小さくすることが
できる。これにより、よりセル面積の小さな強誘電体不
揮発性メモリを提供することができる。

【００７４】また、オフセット領域２０ａを絶縁体膜２
６、および強誘電体膜６で覆うように形成して、その上
に絶縁性サイドウォール２３を形成してもよい。この場
合は、絶縁体膜２６、および強誘電体膜６上にコントロ
ールゲート電極５を形成する際、絶縁性サイドウォール
２３形成の分だけ残してコントロールゲート電極５を形
成することとなる。

【００７５】なお、本実施例では、強誘電体膜６と基板
表面との間に、比誘電率の高い絶縁体膜２６を設けてい
るが、強誘電体層６６形成の際の熱処理で生ずるＰｂ等
が半導体基板中へ拡散することを防止できる絶縁物質で
あれば、どのようなものであってもよい。さらに、場合
によっては基板表面に強誘電体膜６を直接形成してもよ
い。

【００７６】また、本実施例では、強誘電性物質として
ＰＺＴ（チタン酸ジルコン酸鉛）、を使用したが、Ｐｂ
ＴｉＯ₃、チタン酸バリウム、チタン酸ビスマス、ＰＬ
ＺＴ等の強誘電性を示す物質であれば、他の物質を用い
てもよい。さらに、ソフトライトの問題を避けるため活
性化電界の大きい物質を用いるとともに、活性化電界が
大きくなるように形成することが望ましい。

【００７７】ここで、ソフトライトとは、書込時に、非
選択セルのコントロールゲート電極５にプログラム電圧
を印加するたびに、チャネル形成領域１０ｂ上の強誘電
体膜６の分極状態が少しずつ反転することをいう。ソフ
トライトが繰り返されると、分極状態がついには完全に
反転し、そのセルのデータが誤ったデータとなってしま
すおそれがある。

【００７８】なお、チャネル形成領域１０ｂにチャネル
（反転層）を形成するためのしきい値電圧（Ｖｔｈ）を
強誘電体薄膜の抗電圧より低く設定するとともに、非選
択セルのコントロールゲート電極５に、図８Ｂに示すよ
うな立上がり波形をなだらかにした電圧を与えるように
してもよい。これにより、非選択セルの強誘電体膜６が
誤って書き込み状態となることおよびソフトライトをよ
り完全に防止することができる。

【００７９】なぜなら、一般的に、強誘電体膜６は抗電
界に相当する電圧以上の電圧を印加した場合に急激に分
極が生じ、抗電界に相当する電圧でなければ、短時間の
間にはほとんど分極は起こらないという性質を有する
（図９の強誘電体膜のＥ−Ｐヒステリシスループ参
照）。一方、コントロールゲート電極５に前記しきい値
電圧（Ｖｔｈ）以上の電圧を印加すると、すぐにチャネ
ルが形成される。したがって、隣接するチャネル形成領
域１０ｃの反転層を通じて、ドレイン３から速やかに電
子が供給される。これにより、チャネル形成領域１０ｂ
に反転層が形成される。この部分の電位はドレイン電位
に等しい。したがって、実質的に強誘電体膜６に抗電界
に相当する電圧が印加されないこととなるからである。

【００８０】このように、しきい値電圧を調整し立上が
り波形をなだらかにした電圧を印加することにより、非
選択セルにおいて、強誘電体膜６の分極状態が反転する
際に、チャネル形成領域１０ｂに反転層を形成し、誤書
込およびソフトライトをより確実に防止することができ
る。

【００８１】なお、本実施例においては、Ｎチャネルト
ランジスタにて説明したが、Ｐチャネルトランジスタに
採用してもよい。

【００８２】

【発明の効果】請求項１にかかる強誘電体不揮発性メモ
リおよび請求項４にかかる強誘電体不揮発性メモリの製
造方法においては、強誘電体膜および分極用制御電極
が、少なくとも第２の電路形成可能領域を覆うととも
に、電路形成用制御電極の一部を覆っている。したがっ
て、強誘電体膜および分極用制御電極が形成される領域
と電路形成用制御電極が形成される領域の合計寸法をア
ライメント許容度により決定される最小寸法より、小さ
くすることができる。

【００８３】また、第１領域に読み出し電圧が印加され
た場合には、前記読み出し電圧印加により生じた空乏層
が前記第２の電路形成可能領域に生じる空乏層とつなが
り、かつ、前記第２領域に書き込み禁止電圧が印加され
た場合には、前記第１領域に生じている空乏層が第２の
電路形成可能領域に生じる空乏層とつながらない程度の
幅を有する絶縁性側壁が、第１の電路形成可能領域上
に、分極用制御電極の側壁の側壁に隣接して設けられて
いる。このため、第１領域に読み出し電圧が印可された
場合には、第１の電路形成可能領域に電路が形成される
が、第１領域に読み出し電圧が印加されない場合には、
読み出し電圧による空乏層が生じないため、第１の電路
形成可能領域に電路が形成されない。したがって、絶縁
性側壁下部を、一種のオフセット手段として利用するこ
とができ、１セルにつき１つの選択トランジスタを設け
るだけで不揮発性メモリを構成することができる。

【００８４】そのため、読み取り後再書込が不要で、書
込動作が高速かつ書き換え可能な回数も多く、さらにセ
ル面積を縮小することができ、集積度を向上させた強誘
電体不揮発性メモリを提供することができる。

【００８５】請求項２にかかる強誘電体不揮発性メモリ
および請求項５にかかる強誘電体不揮発性メモリの製造
方法においては、電路形成可能領域と強誘電体膜の間に
絶縁膜を設けている。したがって、絶縁膜の上に強誘電
体膜を形成する際に発生する障害から、電路形成可能領
域を保護することができる。このため、より信頼度の高
い強誘電体不揮発性メモリを提供することができる。

【００８６】請求項３にかかる強誘電体不揮発性メモリ
および請求項６にかかる強誘電体不揮発性メモリの製造
方法においては、電路形成可能領域と強誘電体膜の間に
設けられている絶縁膜に基板表面を酸化処理することに
より形成されるシリコン酸化膜よりも比誘電率の高い物
質を用いている。したがって、強誘電体膜の分圧比を上
げることができる。これにより、比較的低いプログラム
電圧であっても、第２の電路形成可能領域に確実に電路
を形成することができる。

【図面の簡単な説明】

【図１】強誘電体不揮発性メモリ１を示す構造図であ
る。

【図２】書込時における強誘電体不揮発性メモリ１を示
す図である。Ａ，Ｃは書込状態の空乏層の状態を示す図
である。Ａは選択セル、Ｃは非選択セルを示す。また、
Ｂ，Ｄは強誘電体膜６の分極状態を示す図であり、Ｂが
マイナス方向、Ｄがプラス方向に分極している状態を示
す。

【図３】読み出し時における強誘電体不揮発性メモリ１
の空乏層の状態を示す図である。Ａは書込状態である場
合、Ｂは非書込状態である。

【図４】強誘電体不揮発性メモリ１の使用状態図であ
る。Ａは、マトリックス状に組合わせた等価回路図であ
り、Ｂは、各動作における電圧を表わした一例である。

【図５】強誘電体不揮発性メモリ１の製造工程を示す図
である。

【図６】強誘電体不揮発性メモリ１の製造工程を示す図
である。

【図７】強誘電体不揮発性メモリ１の製造工程を示す図
である。

【図８】書込時にコントロールゲート電極５に与えるパ
ルス波形を示す図である。Ａは、方形パルス、Ｂはラン
プ形状パルスを示す図である。

【図９】強誘電体のヒステリシスループを示す図であ
る。

【図１０】従来の不揮発性メモリ４１の図である。

【図１１】従来の不揮発性メモリ41を複数組合わせた等
価回路を示す図である。

【図１２】従来の不揮発性メモリ30の等価回路を示す図
である。

【図１３】従来の不揮発性メモリ50の図である。

【符号の説明】

３・・・ドレイン４・・・ソース５・・・コントロールゲート電極６・・・強誘電体膜９・・・選択ゲート電極１０ｂ,１０ｃ・・・チャネル形成領域２０ａ・・・オフセット領域２３・・・絶縁性サイドウォール２６・・・絶縁体膜

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/105 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】第１領域、第１領域に隣接して順次形成された第１，第２，第３の
電路形成可能領域、第３の電路形成可能領域に隣接して形成された第２領
域、第３の電路形成可能領域上に設けられた電路形成用制御
電極、少なくとも第２の電路形成可能領域を覆うとともに、電
路形成用制御電極の一部を覆う強誘電体膜、強誘電体膜上に設けられており、少なくとも第２の電路
形成可能領域を覆うとともに、電路形成用制御電極の一
部を覆う分極用制御電極、第１の電路形成可能領域上に、分極用制御電極の側壁に
隣接して設けられ、第１領域に読み出し電圧が印加され
た場合には、前記読み出し電圧印加により生じた空乏層
が前記第２の電路形成可能領域に生じる空乏層とつなが
り、かつ、前記第２領域に書き込み禁止電圧が印加され
た場合には、前記第１領域に生じている空乏層が第２の
電路形成可能領域に生じる空乏層とつながらない程度の
幅を有する絶縁性側壁、を備えたことを特徴とする強誘電体不揮発性メモリ。
【請求項２】請求項１の強誘電体不揮発性メモリにおい
て、電路形成可能領域と強誘電体膜の間に絶縁膜を備えてい
ること、を特徴とする強誘電体不揮発性メモリ。
【請求項３】請求項２の強誘電体不揮発性メモリにおい
て、電路形成可能領域と強誘電体膜の間に設けている絶縁膜
に基板表面を酸化処理することにより形成されるシリコ
ン酸化膜よりも比誘電率の高い物質を用いたこと、を特徴とする強誘電体不揮発性メモリ。
【請求項４】半導体基板上に電路形成用制御電極を形成
する第一の工程、半導体基板および電路形成用制御電極を覆う強誘電体膜
を形成する第二の工程、前記強誘電体膜上に、電路形成用制御電極の一部を覆う
ように分極用制御電極を形成する第三の工程、前記強誘電体膜と分極用制御電極の側壁に、第１領域に
読み出し電圧が印加された場合には、前記読み出し電圧
印加により生じた空乏層が前記第２の電路形成可能領域
に生じる空乏層とつながり、かつ、前記第２領域に書き
込み禁止電圧が印加された場合には、前記第１領域に生
じている空乏層が第２の電路形成可能領域に生じる空乏
層とつながらない程度の幅を有する絶縁性側壁を形成す
る第四の工程、前記半導体基板内に第１領域、および第２領域を形成す
る第五の工程、を備えた強誘電体不揮発性メモリの製造方法。
【請求項５】請求項４の強誘電体不揮発性メモリの製造
方法において、前記第一の工程と前記第二の工程の間に、絶縁膜を形成
する工程、を備えた強誘電体不揮発性メモリの製造方法。
【請求項６】請求項５の強誘電体不揮発性メモリの製造
方法において、前記絶縁膜は基板表面を酸化処理することにより形成さ
れるシリコン酸化膜よりも比誘電率の高い物質であるこ
と、を特徴とする強誘電体不揮発性メモリの製造方法。