KR100744529B1 - 비휘발성 강유전체 메모리 셀, 그것의 레이아웃 및 그것의어레이 구조 - Google Patents

비휘발성 강유전체 메모리 셀, 그것의 레이아웃 및 그것의어레이 구조 Download PDF

Info

Publication number
KR100744529B1
KR100744529B1 KR1020020079736A KR20020079736A KR100744529B1 KR 100744529 B1 KR100744529 B1 KR 100744529B1 KR 1020020079736 A KR1020020079736 A KR 1020020079736A KR 20020079736 A KR20020079736 A KR 20020079736A KR 100744529 B1 KR100744529 B1 KR 100744529B1
Authority
KR
South Korea
Prior art keywords
line
signal line
word
ferroelectric
transistor
Prior art date
Application number
KR1020020079736A
Other languages
English (en)
Other versions
KR20040052018A (ko
Inventor
김귀동
윤성민
유인규
유병곤
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020020079736A priority Critical patent/KR100744529B1/ko
Publication of KR20040052018A publication Critical patent/KR20040052018A/ko
Application granted granted Critical
Publication of KR100744529B1 publication Critical patent/KR100744529B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2297—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

쓰기 동작시 신호의 간섭 또는 방해 작용으로 인한 기록된 정보의 상실을 방지하여, 안정된 읽기 및 쓰기 동작을 수행할 수 있는 비휘발성 강유전체 메모리 셀, 그것의 레이아웃 구조 및 그것의 어레이 구조를 개시한다. 개시된 본 발명의 비휘발성 강유전체 메모리 셀은, 워드 라인과 비트 라인은 서로 평행하게 연장되고, 상기 워드 라인 및 비트 라인과 직교하도록 쓰기 신호선 및 읽기 신호선이 서로 평행하게 연장되어, 단위 셀이 한정된다. 상기 쓰기 신호선과 워드 라인 사이에는, 쓰기 신호선의 구동시 워드 라인의 신호를 스위칭하는 모스 트랜지스터가 연결되고, 상기 비트 라인과 읽기 신호선 사이에는 상기 모스 트랜지스터의 출력에 응답하여, 상기 비트 라인의 신호를 읽기 신호선으로 전달하도록 강유전체 트랜지스터가 연결된다. 또한, 상기 강유전체 트랜지스터의 기판에는 일정한 전압을 지속적으로 공급하는 전압원이 연결된다.
비휘발성, 비파괴, 강유전체, 메모리 셀

Description

비휘발성 강유전체 메모리 셀, 그것의 레이아웃 및 그것의 어레이 구조{Non volatile ferroelectric random access memory cell, layout structure of the same and array structure using the same}
도 1은 일반적인 비휘발성 강유전체 메모리 소자를 개략적으로 나타낸 회로도이다.
도 2는 비휘발성 강유전체 메모리 소자의 전하 - 전압 이력 곡선을 나타낸 그래프이다.
도 3은 종래의 강유전체 트랜지스터가 다수개 집적된 종래의 비휘발성 강유전체 메모리 셀 어레이를 개략적으로 나타낸 회로도이다.
도 4는 본 발명에 따른 비휘발성 강유전체 메모리 셀을 개략적으로 나타낸 회로도이다.
도 5는 본 발명의 비휘발성 강유전체 메모리 셀에 인가되는 전압의 타이밍도이다.
도 6은 본 발명에 따른 비휘발성 강유전체 메모리 셀을 반도체 기판에 집적시킨 레이아웃도이다.
도 7은 본 발명에 따른 비휘발성 강유전체 메모리 셀을 다수개 집적시킨 비휘발성 강유전체 메모리 셀 어레이를 개략적으로 도면이다.
(도면의 주요 부분에 대한 부호의 설명)
10 : 워드 라인 20 : 쓰기 신호선
30 : 읽기 신호선 40 : 비트 라인
100 : 모스 트랜지스터 200 : 강유전체 트랜지스터
300 : 전압원
본 발명은 비휘발성 강유전체 메모리 셀에 관한 것으로, 보다 구체적으로는 무작위 읽기와 쓰기에서 메모리 셀간의 간섭을 차단하고 안정된 읽기 및 쓰기 동작을 제공하는 비휘발성 강유전체 메모리 셀, 그것의 레이아웃(layout) 및 그것의 어레이 구조에 관한 것이다.
일반적으로 강유전체 물질은 자발 분극에 의하여 이력 특성을 가지고 있으며, 이러한 이력 특성을 이용하여 강유전체막을 게이트 절연막으로 이용하는 강유전체 트랜지스터를 제작하는 기술이 타다히코(Tadahiko)씨등에 의하여 1994년 및 1995년에 "Japan Journal of Applied physics" 및 김종태씨등에 의하여 1997년에 "Applied Physics Letter"에 각각 발표된 바 있다.
여기서, 도 1 및 도 2를 참조하여, 일반적인 비휘발성 강유전체 메모리 소자 및 그의 이력 특성에 대하여 설명하도록 한다. 도 1은 일반적인 비휘발성 강유전체 메모리 소자를 개략적으로 나타낸 회로도이고, 도 2는 비휘발성 강유전체 메모리 소자의 전하 - 전압 이력 곡선을 나타낸 그래프이다.
먼저, 도 1을 참조하여, 워드 라인(WORD)과 셀렉트 라인(SELECT)이 평행하고, 플레이트 라인(PLATE) 및 비트 라인(BIT) 역시 서로 평행하면서 워드 라인(WORD) 및 셀렉트 라인(SELECT)과는 각각 직교하도록 연장되어, 단위 셀(c)을 한정한다. 단위 셀(c)내에는 강유전체 트랜지스터(MFISFET:metal ferroelectric insulator semiconductor:1)가 배치된다. 이때, 강유전체 트랜지스터(1)의 게이트(2)는 워드 라인(WORD)에 연결되고, 소오스(또는 드레인:3)는 셀렉트 라인(SELECT)과 연결되며, 드레인(또는 소오스:4)은 비트 라인(BIT)과 연결되고, 바디(body) 즉 기판(5)은 플레이트 라인(PLATE)과 연결된다.
이와같은 구성의 강유전체 트랜지스터(1)는 도 2에 도시된 바와 같이, 게이트(2) 및 기판(5)사이에 전압(VBG)을 양의 항복 전압(+Vco) 이상 또는 음의 항복 전압(-Vco) 이하로 스위칭한 후, 0V로 전압을 상승시키거나 하강시키면, 강유전체 박막의 잔류 분극 현상에 의하여 강유전체 트랜지스터의 채널에 상대적으로 각각 "0" 또는 "1"의 논리 정보 판독이 가능한 QPR+ 및 QPR-전하가 유기된다. 이에따라, 전원이 공급되지 않더라도 유기된 전하가 채널에 유지되어, 메모리 동작을 하게 된다. 이때, 강유전체 트랜지스터의 읽기 동작은 소오스(3,또는 드레인)와 드레인(4, 또는 소오스) 사이에 흐르는 전류의 크기를 검출하는 것이며, 쓰기 동작은 게이트(2)와 기판(5) 사이에 입력 정보에 상응하는 펄스 신호를 인가하는 것이다.
이때, 강유전체 트랜지스터(1)는 게이트(2)와 기판(5) 사이에 항복 전압(±VCO) 보다 큰 펄스 신호를 인가하지 않으면 전원이 공급되지 않는 상태가 되고, 읽기 동작을 수행한 후에도 이전 상태에서 기억된 정보를 계속 유지한다. 이에따라, 강유전체 트랜지스터(1) 비휘발성과 비파괴 읽기(NDRO:non destructive read out) 특성을 갖는다.
도 3은 상기한 강유전체 트랜지스터가 다수개 집적된 종래의 비휘발성 강유전체 메모리 셀 어레이를 개략적으로 나타낸 회로도이다. 도 3을 참조하면, 다수의 워드 라인(WORD), 셀렉트 라인(SELECT), 비트 라인(BIT) 및 플레이트 라인(PLATE)이 도 1에서 설명한 바와 같이 매트릭스 형태로 배열되어, 다수의 단위 셀(c)들을 한정한다. 각각의 단위 셀(c)내에는 상술한 바와 같은 강유전체 트랜지스터(1)가 각각 배치된다. 이때, 강유전체 트랜지스터(1)의 각 전극들의 연결은 상기한 도 1과 동일하므로 중복 설명은 배제하도록 한다.
이와같은 비휘발성 강유전체 메모리 셀의 읽기 동작은, 각각의 강유전체 트랜지스터(1)의 게이트(2)와 기판(5)에 일정한 전압(VBG)을 인가한 상태에서, 선택된 비트 라인(BIT)과 셀렉트 라인(SELECT)에 소정 전압을 인가하여, 선택된 셀의 소오스(또는 드레인:3)와 드레인(또는 소오스:4) 사이에 흐르는 전류의 크기를 검출한다. 이때, 선택되지 않은 비트 라인(BIT) 및 셀렉트 라인(SELECT)에 연결되어 있는 강유전체 트랜지스터(1)의 소오스(3) 또는 드레인(4)은 일정 전압으로 고정되지 않은 상태가 된다.
한편, 비휘발성 강유전체 메모리 셀의 쓰기 동작은, 각각의 강유전체 트랜지 스터(1)의 소오스(또는 드레인:3)에 소정의 전압을 인가한 상태에서, 선택된 워드 라인(WORD)과 플레이트 라인(PLATE) 라인에 소정의 전압을 인가한다. 그러면, 해당 셀에 "1" 또는 "0"의 입력 정보에 상응하는 펄스 신호가 게이트(2)와 기판(5) 사이에 인가되어, 강유전체 박막의 이력 특성에 의하여 입력 정보에 상응하는 전하가 채널에 유기되고, 이 상태가 유지된다. 이때, 선택되지 않은 워드 라인(WORD) 또는 플레이트 라인(PLATE)에 연결되어 있는 강유전체 트랜지스터의 게이트(2) 또는 기판(5)은 일정한 전압으로 고정되지 않는 상태가 된다.
그러나, 상기 쓰기 동작시, 선택되지 않은 메모리 셀에서는 그것의 게이트(2) 및/또는 기판 전극(5)에 입력 정보 펄스 신호 또는 잡음 신호등에 의한 방해(disturbance) 또는 간섭 현상이 발생될 수 있고, 이러한 방해 또는 간섭 작용이 반복적으로 계속되는 경우, 전 상태에서 기록된 정보가 상실된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 쓰기 동작시 신호의 간섭 또는 방해 작용으로 인한 기록된 정보의 상실을 방지하여, 안정된 읽기 및 쓰기 동작을 수행할 수 있는 비휘발성 강유전체 메모리 셀을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 비휘발성 강유전체 메모리 셀의 레이아웃 구조를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 상기한 비휘발성 강유전체 메모리 셀이 다수개 집적된 비휘발성 강유전체 메모리 셀 어레이 구조를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 비휘발성 강유전체 메모리 셀은, 워드 라인과 비트 라인은 서로 평행하게 연장되고, 상기 워드 라인 및 비트 라인과 직교하도록 쓰기 신호선 및 읽기 신호선이 서로 평행하게 연장되어, 단위 셀이 한정된다. 상기 쓰기 신호선과 워드 라인 사이에는, 쓰기 신호선의 구동시 워드 라인의 신호를 스위칭하는 모스 트랜지스터가 연결되고, 상기 비트 라인과 읽기 신호선 사이에는 상기 모스 트랜지스터의 출력에 응답하여, 상기 비트 라인의 신호를 읽기 신호선으로 전달하도록 강유전체 트랜지스터가 연결된다. 또한, 상기 강유전체 트랜지스터의 기판에는 일정한 전압을 지속적으로 공급하는 전압원이 연결된다.
상기 모스 트랜지스터의 게이트는 상기 쓰기 신호선과 연결되고, 소오스는 워드 라인과 연결되며, 상기 강유전체 트랜지스터의 게이트는 상기 모스 트랜지스터의 드레인과 공통 접속되고, 상기 소오스는 비트 라인과 연결되며, 드레인은 읽기 신호선과 연결된다.
상기 전압원의 일측은 상기 강유전체 트랜지스터의 기판과 연결되고, 타측은 접지된다.
또한, 본 발명에 따른 비휘발성 강유전체 메모리 셀의 레이아웃 구조는, 일방향으로 워드 라인이 연장되고, 상기 워드 라인과 일정 거리를 두고 평행하게 비트 라인이 연장된다. 상기 워드 라인 및 비트 라인과 각각 직교하면서, 서로 일정 거리를 두고 평행하도록 쓰기 신호선 및 읽기 신호선이 연장되어, 단위 셀 공간을 한정한다. 단위셀 공간에는 소자가 형성될 액티브 영역이 배치되고, 상기 워드 라인과 쓰기 신호선과 인접한 액티브 영역에 모스 트랜지스터가 배치된다. 이때, 모스 트랜지스터의 게이트는 쓰기 신호선과 연결되도록 연장되고, 소오스는 상기 워드 라인과 연결되도록 연장된다. 상기 비트 라인과 읽기 신호선과 인접한 액티브 영역에는 강유전체 트랜지스터가 배치되고, 상기 강유전체 트랜지스터의 게이트는 상기 모스 트랜지스터의 드레인과 연결되도록 연장되고, 소오스는 비트 라인과 연결되도록 연장되며, 드레인은 상기 읽기 신호선과 연결되도록 연장된다. 상기 강유전체 트랜지스터의 액티브 영역에는 일정한 전압이 인가되도록 전압원이 연결된다. 이때, 전압원은 읽기 신호선과 인접 평행하게 연장됨이 바람직하다.
상기 워드 라인과 인접, 평행하게 상기 모스 트랜지스터가 형성되는 액티브 영역에 소정 전압을 공급하는 전원선이 연장될 수 있다.
또한, 본 발명에 따른 비휘발성 강유전체 메모리 셀 어레이는, 다수개의 워드 라인이 일정 등간격을 가지고 평행하게 연장되고, 인접하는 워드 라인 사이에 각각 개재되며, 상기 워드 라인과 평행하게 다수의 비트 라인이 연장된다. 또한, 상기 워드 라인 및 비트 라인과 직교하도록 다수의 쓰기 신호선 및 다수의 읽기 신호선이 일정 간격을 두고 교대로 배치된다. 상기 다수의 워드 라인은 모두 행 번지 지정 블록에 연결되고, 행 번지 지정 블록은 특정 워드 라인을 선택한다. 또한, 다수의 비트 라인은 열 번지 지정 블록에 모두 연결되며, 특정의 비트 라인을 선택한다. 각각의 단위 셀내에는 해당 단위 셀의 읽기 신호선의 구동시 해당 워드 라인의 신호를 스위칭하는 모스 트랜지스터가 연결되고, 각각의 모스 트랜지스터의 출력에 응답하여, 상기 해당 비트 라인의 신호를 해당 읽기 신호선으로 전달하는 강유전체 트랜지스터가 각각의 단위 셀마다 연결된다. 이때, 각각의 단위셀 내에는 강유전체 트랜지스터의 기판에는 일정한 전압을 지속적으로 공급하는 전압원이 연결된다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
도 4는 본 발명에 따른 비휘발성 강유전체 메모리 셀을 개략적으로 나타낸 회로도이고, 도 5는 본 발명의 비휘발성 강유전체 메모리 셀에 인가되는 전압의 타이밍도이다. 또한, 도 6은 본 발명에 따른 비휘발성 강유전체 메모리 셀을 반도체 기판에 집적시킨 레이아웃도이고, 도 7은 본 발명에 따른 비휘발성 강유전체 메모 리 셀을 다수개 집적시킨 비휘발성 강유전체 메모리 셀 어레이를 개략적으로 도면이다.
도 4를 참조하여, 워드 라인(10:word)과 비트 라인(40:bit)은 서로 평행하게 연장되고, 쓰기 신호선(20:WSEL) 및 읽기 신호선(30:RSEL)은 서로 평행하면서 워드 라인(10) 및 비트 라인(40)과 각각 직교하도록 연장되어 단위 셀(C)을 한정한다. 단위 셀(C)내에는 쓰기 신호선(20) 선택시, 워드 라인(10) 신호를 스위칭하는 모스 트랜지스터(100)와, 모스 트랜지스터(100)의 출력 신호에 응답하여 비트 라인(40) 신호를 읽기 신호선(30)으로 출력하는 강유전체 트랜지스터(200)가 각각 위치된다. 또한, 강유전체 트랜지스터(200)의 기판에는 쓰기 및 읽기 동작에서 입력 정보 펄스 신호와 잡음 신호등에 의한 방해 또는 간섭을 방지할 수 있도록 일정 전압을 지속적으로 제공하는 전압원(VR:300)이 연결된다. 즉, 상기 "일정 전압을 지속적으로 제공한다"는 의미는 읽기 모드 및 쓰기 모드와 상관없이 동일한 전압을 계속적으로 인가한다는 것을 의미하고, 이는 당업자에게 자명함은 물론이다.
여기서, 모스 트랜지스터(100)는 그것의 게이트(105)가 쓰기 신호선(20)과 연결되고, 소오스(또는 드레인:115)는 워드 라인(10)과 연결되며, 드레인(또는 소오스:205)은 강유전체 트랜지스터(200)의 게이트와 공통으로 접속된다. 이하, 모스 트랜지스터(100)의 드레인(또는 소오스:205)과 강유전체 트랜지스터(200)의 게이트는 공통 도면 부호를 부여하도록 한다. 한편, 강유전체 트랜지스터(200)의 소오스(또는 드레인:215)는 비트 라인(40)과 연결되고, 드레인(또는 소오스:235)은 읽기 신호선(30)과 연결되며, 기판(245)은 전압원(300)과 연결된다.
이와같은 비휘발성 강유전체 메모리 셀은 각 상태별로 다음과 같은 전압이 인가된다. 즉, 도 5에 도시된 바와 같이, 정상 상태(steady state)에서 워드 라인(10) 및 쓰기 신호선(20)은 오프(off)되고, 읽기 신호선(30) 및 비트 라인(40)은 전압원(300)의 신호 전압(VR)이 인가된다.
한편, 쓰기 동작시, 워드 라인(10)은 "1"을 기록하는 경우, 전압원(300)의 전압(VR) 이상의 전압(V+)을 인가한다음 전압원(300)의 전압(VR)으로 강하시킨다. "0"을 기록할 경우, 전압원(300)의 전압(VR) 이하의 전압(V-)을 인가한다음 전압원(300)의 전압(VR)으로 상승시킨다. 아울러, 상기 쓰기 동작시에는, 쓰기 신호선(20)이 온(on) 상태가 되도록 전압을 소정치만큼 상승시키고, 비트 라인(40) 및 읽기 신호선(30)은 정상 상태와 동일하게 전압원(300)의 전압(VR)을 유지한다.
또한, 읽기 동작시, 워드 라인(10)과 쓰기 신호선(20)은 오프(off)시키고, 비트 라인(40) 및 읽기 신호선(30)은 전압원(300)의 전압(VR) 이상으로 상승시킨다.
이와같은 각 상태의 전압 공급을 참조하여, 상기한 본 발명의 비휘발성 강유전체 메모리 셀의 동작을 설명한다.
먼저, 정상 상태에서, 워드 라인(10) 및 쓰기 신호선(20)이 오프 되고, 비트 라인(40) 및 읽기 신호선(30)에 전압원(300)이 전압(VR)이 인가되면, 모스 트랜지스터(100)가 오프 되어, 강유전체 트랜지스터(200)의 채널 전하는 이전 상태의 값을 유지한다.
다음, 쓰기 동작 상태에서, 쓰기 신호선(20)이 온 되고, 기입될 데이터의 상 태(1 또는 0)에 따라, 워드 라인(10)은 전압 강하 또는 전압 상승된다. 그러면, 강유전체 트랜지스터의 게이트(205)와 기판(245) 사이에 전압원(300)의 전압(VR) 이상(V+) 또는 이하(V-)의 전압이 인가되고, 이에 상응하는 정보 "1" 또는 "0"이 강유전체 트랜지스터(200)의 채널에 기입된다.
읽기 동작 상태에서, 워드 라인(10)과 쓰기 신호선(20)은 오프 되고, 비트 라인(40) 및 읽기 신호선(30)이 온 되어, 강유전체 트랜지스터(200)의 채널에 기억된 정보 "1" 또는 "0"에 상응하여 흐르는 전류가 강유전체 트랜지스터(200)의 드레인과 소오스 양단에 검출된다.
이어서, 상기한 본 발명의 비휘발성 강유전체 메모리 셀의 레이아웃에 대하여 설명한다.
도 6을 참조하여, 워드 라인(10) 및 비트 라인(40)은 일정 거리를 두고 서로 평행하게 배치된다. 쓰기 신호선(20) 및 읽기 신호선(30)은 워드 라인(10) 및 비트 라인(40)과 교차되면서 일정 거리를 두고 평행하게 배치되어, 단위 셀(C)을 한정한다. 단위 셀(C)내에는 소자가 형성될 액티브 영역(AC1,AC2)이 형성되어 있다. 워드 라인(10)과 쓰기 신호선(20)과 인접한 액티브 영역(AC1)내에 모스 트랜지스터(100)가 배치된다. 모스 트랜지스터(100)의 게이트(105)는 쓰기 신호선(20)과 전기적으로 연결되도록 연장되고, 소오스(또는 드레인:115)는 워드 라인(10)과 연결되도록 연장된다. 또한, 쓰기 신호선(20)과 인접 평행하게 전원선(50:Vdd)이 배치될 수 있으며, 전원선(50)은 상기 모스 트랜지스터(100)가 형성되는 액티브 영역(AC1)에 전 원 전압(Vdd)을 공급할 수 있다.
한편, 비트 라인(40) 및 읽기 신호선(30)에 인접한 액티브 영역(AC2)에는 강유전체 트랜지스터(200)가 배치된다. 강유전체 트랜지스터(200)의 게이트(205)는 모스 트랜지스터(100)의 드레인(205)과 연결되도록 연장되고, 소오스(또는 드레인: 215)는 비트 라인(40)과 연결되도록 연장되며, 드레인(또는 소오스:235)은 읽기 신호선(30)과 연결되도록 연장된다. 또한, 읽기 신호선(30)과 인접 평행하도록 전압원(300)이 배치되며, 전압원(300)은 강유전체 트랜지스터(200)가 형성되는 액티브 영역(AC2)과 연결되도록 소정 부분 돌출 연장된다. 이때, 워드 라인(10) 및 비트 라인(40)이 서로 평행하고, 쓰기 신호선(20) 및 읽기 신호선(30)이 서로 평행하게 연장, 배치됨에 따라, 각 신호간의 간섭이 최소화된다. 아울러, 강유전체 트랜지스터(200)가 형성되는 액티브 영역(AC2)에 지속적으로 일정 전압이 인가됨에 따라, 쓰기 동작시 입력 정보 펄스 신호 또는 잡음 신호등에 의한 방해가 한층 더 최소화된다.
도 7은 본 발명의 비휘발성 강유전체 메모리 셀 어레이를 나타낸 회로도로서, 다수의 워드 라인(710: WL0-WLn), 비트 라인(740:BL0-BLn), 쓰기 신호선(720:WSL0-WSLn) 및 읽기 신호선(730:RSL0-RSLn)이 매트릭스 형태로 배열되어, 다수의 단위 셀(C)이 한정된다. 즉, 다수의 워드 라인(710)은 일정 등간격을 가지며 서로 평행하게 배열되고, 인접하는 워드 라인(710) 사이 각각에는 워드 라인(710)과 소정 간격을 가지면서 평행하도록 비트 라인(740)이 연장된다. 워드 라인(710) 및 비트 라인(740)과 직교하도록 쓰기 신호선(720) 및 읽기 신호선(730)이 교대로 일정 간격을 두고 평행하게 배열되어, 단위 셀(C)을 한정한다.
또한, 각각의 워드 라인(710)은 행 번지 지정 블록(650:column address block)에 모두 묶이고, 각각의 비트 라인(740)은 열 번지 지정 블록(660:row address block)에 모두 묶여 있으며, 이들 행 번지 지정 블록(65) 및 열 번지 지정 블록(660)은 각각에 연결된 워드 라인(710) 및 비트 라인(740)을 순차 또는 무작위로 선택한다. 각각의 단위 셀(C)내에는 상기 도 4에서와 같이, 모스 트랜지스터(100) 및 강유전체 트랜지스터(200)가 각각 위치되어, 강유전체 메모리 셀 어레이를 구현할 수 있다.
이때, 도 7에 있어서, 행 번지 지정 블록(650) 및 열 번지 지정 블록(660)에 의하여 선택되지 않은 단위 셀(C)들은, 선택된 워드 라인(710)과 비트 라인(740), 쓰기 신호선(720) 및 읽기 신호선(730)의 위치에 따라 결정된다.
이하의 표는 선택되지 않은 셀의 워드 라인(710)과 비트 라인(740), 쓰기 신호선(720) 및 읽기 신호선(730)의 상태를 표시한 것이다.
<표 1>
워드 라인 쓰기 선택선 읽기 선택선 비트 라인
쓰기 모드 1 오프 오프 VR VR
쓰기 모드 2 오프 온 " "
쓰기 모드 3 온 오프 " "
읽기 모드 1 오프 오프 오프 오프
읽기 모드 2 " " 오프 온
읽기 모드 3 " " 온 오프
상기 <표 1>를 참조하여, 읽기 신호선(730) 및 비트 라인(740)의 신호 크기가 모두 전압원(300)의 전압(VR)이 인가되는 상태에서(쓰기 모드), 워드 라인(710) 및 쓰기 신호선(730)이 모두 온이 아닌 상태, 즉, 쓰기 모드 1 내지 3의 상태인 경 우, 모스 트랜지스터(100)의 드레인(205)에는 전압원(300)의 전압(VR)이 유지되어, 강유전체 트랜지스터(200)에 게이트 전극(205)에 인가되는 전압은 상기 전압원(300)의 전압(VR)이 인가된다. 이에따라, 강유전체 트랜지스터(200)의 게이트 전극(205)의 전압과 강유전체 트랜지스터(200)의 기판(245)에 가해지는 전압이 동일하게 되어, 선택되지 않은 셀에 기록된 정보는 방해나 간섭을 받지 않고 전 상태를 유지한다.
한편, 워드 라인(710) 및 쓰기 신호선(720)이 모두 오프된 상태에서(읽기 모드), 읽기 신호선(730) 및 비트 라인(740)이 모두 온이 아닌 상태, 즉 읽기 모드 1 내지 3의 상태인 경우 역시, 강유전체 트랜지스터(200)의 게이트 전극(205)에 가해지는 전압(VR)이 기판(245)에 가해지는 전압(전압원의 전압:VR)과 동일하게 되어, 선택되지 않은 셀에 기록된 정보는 방해나 간섭을 받지 않고 전 상태를 유지하게 된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 워드 라인, 쓰기 신호선, 읽기 신호선 및 비트 라인을 매트릭스 형태로 배치하여 단위 셀을 한정하고, 단위셀 내에 쓰기 신호선의 동작시 워드 라인 신호를 스위칭하는 모스 트랜지스터와, 모스 트랜지스터의 출력에 따라, 비트 라인의 신호를 읽기 신호선으로 전달시키는 강유전체 트랜지스터를 형성하고, 강유전체 트랜지스터가 형성되는 기판에 고정 전압을 인가한다.
그러면, 읽기 및 쓰기 동작시 해당 셀이 선택되지 않더라도, 강유전체 트랜지스터의 게이트 전극(모스 트랜지스터의 출력)은 항상 기판에 인가되는 고정 전압을 유지하게 된다. 이에따라, 반복적인 읽기 및 쓰기 동작시, 입력 정보 펄스 신호 또는 잡음 신호등에 의한 방해 또는 간섭의 영향을 최소화할 수 있어, 안정된 읽기와 쓰기 동작을 제공한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (6)

  1. 워드 라인;
    상기 워드 라인과 평행하는 비트 라인;
    상기 워드 라인 및 비트 라인과 직교하는 쓰기 신호선;
    상기 쓰기 신호선과 평행하며 상기 워드 라인 및 비트 라인과 직교하여, 단위 셀을 한정하는 읽기 신호선;
    상기 쓰기 신호선의 구동시 워드 라인의 신호를 스위칭하는 모스 트랜지스터;
    상기 모스 트랜지스터의 출력에 응답하여, 상기 비트 라인의 신호를 읽기 신호선으로 전달하는 강유전체 트랜지스터; 및
    상기 강유전체 트랜지스터가 형성되는 기판(액티브 영역)에 지속적으로 고정된 전압을 제공하는 전압원을 포함하며,
    상기 모스 트랜지스터의 게이트는 상기 쓰기 신호선과 연결되고, 상기 모스 트랜지스터의 소오스는 상기 워드 라인과 연결되며,
    상기 강유전체 트랜지스터의 게이트는 상기 모스 트랜지스터의 드레인과 공통 접속되고, 상기 강유전체 트랜지스터의 소오스는 비트 라인과 연결되며, 상기 강유전체 트랜지스터의 드레인은 읽기 신호선과 연결되는 비휘발성 강유전체 메모리 셀.
  2. 삭제
  3. 제 1 항에 있어서, 상기 전압원의 일측은 상기 강유전체 트랜지스터의 기판과 연결되고, 타측은 접지되는 것을 특징으로 하는 비휘발성 강유전체 메모리 셀.
  4. 일방향으로 연장되는 워드 라인;
    상기 워드 라인과 일정 거리를 두고 평행하게 연장되는 비트 라인;
    상기 워드 라인 및 비트 라인과 각각 직교하도록 연장되며, 단위 셀 공간을 한정하도록 일정 거리를 두고 평행하게 연장되는 쓰기 신호선 및 읽기 신호선;
    상기 단위셀 공간에 배치되는 액티브 영역;
    상기 워드 라인과 쓰기 신호선과 인접한 액티브 영역에 형성되며, 상기 쓰기 신호선과 게이트가 연결되고, 상기 워드 라인과 소오스가 연결되는 모스 트랜지스터;
    상기 비트 라인과 읽기 신호선과 인접한 액티브 영역에 형성되며, 상기 모스 트랜지스터의 드레인과 게이트가 연결되고, 상기 비트 라인과 소오스가 연결되며, 상기 읽기 신호선과 드레인이 연결되는 강유전체 트랜지스터; 및
    상기 강유전체 트랜지스터의 액티브 영역과 연결되며, 상기 읽기 신호선과 인접 평행하게 연장되는 전압원을 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 셀의 레이아웃 구조.
  5. 제 4 항에 있어서, 상기 워드 라인과 인접 평행하게 배치되고, 상기 모스 트랜지스터가 형성되는 액티브 영역에 소정 전압을 공급하는 전원선을 더 포함하는 것을 특징으로 하는 비휘발성 강유전체 메모리 셀의 레이아웃 구조.
  6. 일정 등간격을 가지면서 평행하게 연장되는 다수의 워드 라인;
    상기 인접하는 워드 라인 사이에, 상기 워드 라인과 일정 간격을 두고 평행하게 형성되는 다수의 비트 라인;
    상기 다수의 워드 라인 및 상기 다수의 비트 라인과 직교하도록 형성되는 다수의 쓰기 신호선;
    상기 인접하는 쓰기 신호선 사이에, 상기 쓰기 신호선과 일정 간격을 두고 평행하게 형성되며 상기 다수의 워드 라인 및 상기 다수의 비트 라인과 직교하여, 다수의 단위 셀을 한정하는 다수의 읽기 신호선;
    상기 다수의 워드 라인과 모두 연결되며, 특정의 워드 라인을 선택하는 행 번지 지정 블록;
    상기 다수의 비트 라인과 모두 연결되며, 특정의 비트 라인을 선택하는 열 번지 지정 블록;
    상기 각각의 단위 셀내에 배치되며, 상기 해당 단위 셀의 읽기 신호선의 구동시 해당 워드 라인의 신호를 스위칭하는 모스 트랜지스터; 및
    상기 동일 단위셀내에 모스 트랜지스터의 출력에 응답하여, 상기 해당 비트 라인의 신호를 해당 읽기 신호선으로 전달하는 강유전체 트랜지스터를 포함하며,
    상기 각각의 단위셀 내에는 강유전체 트랜지스터의 기판에는 일정한 전압을 지속적으로 공급하는 전압원이 연결되는 것을 특징으로 하는 비휘발성 강유전체 메모리 셀 어레이.
KR1020020079736A 2002-12-13 2002-12-13 비휘발성 강유전체 메모리 셀, 그것의 레이아웃 및 그것의어레이 구조 KR100744529B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020079736A KR100744529B1 (ko) 2002-12-13 2002-12-13 비휘발성 강유전체 메모리 셀, 그것의 레이아웃 및 그것의어레이 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020079736A KR100744529B1 (ko) 2002-12-13 2002-12-13 비휘발성 강유전체 메모리 셀, 그것의 레이아웃 및 그것의어레이 구조

Publications (2)

Publication Number Publication Date
KR20040052018A KR20040052018A (ko) 2004-06-19
KR100744529B1 true KR100744529B1 (ko) 2007-08-01

Family

ID=37345793

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020079736A KR100744529B1 (ko) 2002-12-13 2002-12-13 비휘발성 강유전체 메모리 셀, 그것의 레이아웃 및 그것의어레이 구조

Country Status (1)

Country Link
KR (1) KR100744529B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021180647A1 (de) * 2020-03-10 2021-09-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Widerstandsnetzwerk mit vier kontakten pro speicherzelle

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101783933B1 (ko) 2010-11-23 2017-10-11 한국전자통신연구원 메모리 셀 및 이를 이용한 메모리 장치
KR102291518B1 (ko) 2015-03-20 2021-08-20 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
KR102405521B1 (ko) * 2021-01-06 2022-06-03 연세대학교 산학협력단 강유전체 메모리 장치 및 이의 리드/라이트 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US370056A (en) * 1887-09-20 Permutation-lock
JPH05120866A (ja) * 1991-10-25 1993-05-18 Rohm Co Ltd 半導体記憶素子
KR19990062450A (ko) * 1997-12-09 1999-07-26 아끼구사 나오유끼 강유전체 기억 장치, 플래시 메모리 및 불휘발성 랜덤 액세스메모리
KR20010002725A (ko) * 1999-06-17 2001-01-15 정선종 비휘발성 강유전체 메모리 장치 및 그의 구동 방법
KR20010061102A (ko) * 1999-12-28 2001-07-07 박종섭 강유전체 메모리 소자
US6370056B1 (en) * 2000-03-10 2002-04-09 Symetrix Corporation Ferroelectric memory and method of operating same
JP2002324394A (ja) * 2001-04-26 2002-11-08 Canon Inc 強誘電体トランジスタ型不揮発性記憶素子の駆動方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US370056A (en) * 1887-09-20 Permutation-lock
JPH05120866A (ja) * 1991-10-25 1993-05-18 Rohm Co Ltd 半導体記憶素子
KR19990062450A (ko) * 1997-12-09 1999-07-26 아끼구사 나오유끼 강유전체 기억 장치, 플래시 메모리 및 불휘발성 랜덤 액세스메모리
KR20010002725A (ko) * 1999-06-17 2001-01-15 정선종 비휘발성 강유전체 메모리 장치 및 그의 구동 방법
KR20010061102A (ko) * 1999-12-28 2001-07-07 박종섭 강유전체 메모리 소자
US6370056B1 (en) * 2000-03-10 2002-04-09 Symetrix Corporation Ferroelectric memory and method of operating same
JP2002324394A (ja) * 2001-04-26 2002-11-08 Canon Inc 強誘電体トランジスタ型不揮発性記憶素子の駆動方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021180647A1 (de) * 2020-03-10 2021-09-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Widerstandsnetzwerk mit vier kontakten pro speicherzelle

Also Published As

Publication number Publication date
KR20040052018A (ko) 2004-06-19

Similar Documents

Publication Publication Date Title
US6301145B1 (en) Ferroelectric memory and method for accessing same
US7274593B2 (en) Nonvolatile ferroelectric memory device
US6049477A (en) Ferroelectric memory device in which the channel region has the same conductivity type as the diffusion region
US7728369B2 (en) Nonvolatile ferroelectric memory device
US20050128851A1 (en) Data storage device and refreshing method for use with such device
JP3307928B2 (ja) メモリセル装置およびその作動方法
US20030103372A1 (en) Ferroelectric memory and operating method therefor
JP3617615B2 (ja) 強誘電体記憶装置
US6385076B1 (en) Nonvolatile memory and its driving method
US20070086231A1 (en) Nonvolatile ferroelectric memory device
JP2007018600A (ja) 半導体記憶装置
JP2004288282A (ja) 半導体装置
US9899085B1 (en) Non-volatile FeSRAM cell capable of non-destructive read operations
US7352605B2 (en) Nonvolatile ferroelectric memory device and method thereof
KR100744529B1 (ko) 비휘발성 강유전체 메모리 셀, 그것의 레이아웃 및 그것의어레이 구조
KR100745938B1 (ko) 강유전체 메모리 및 그 동작 방법
US6920059B2 (en) Reducing effects of noise coupling in integrated circuits with memory arrays
JP2509764B2 (ja) ダイナミック型メモリセルおよびダイナミック型メモリ
JP3818975B2 (ja) 信頼性を改善したメモリー集積回路
JP3960030B2 (ja) 強誘電体メモリ
JP2001110192A (ja) 不揮発性メモリおよびその駆動方法
KR100319750B1 (ko) 비휘발성 강유전체 메모리 장치 및 그의 구동 방법
US6990007B2 (en) Semiconductor memory device
KR20000018679A (ko) 강유전체 커패시터를 가지는 불 휘발성 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
E801 Decision on dismissal of amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20051112

Effective date: 20070531

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100701

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee