WO2021180647A1 - Widerstandsnetzwerk mit vier kontakten pro speicherzelle - Google Patents

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WO2021180647A1
WO2021180647A1 PCT/EP2021/055774 EP2021055774W WO2021180647A1 WO 2021180647 A1 WO2021180647 A1 WO 2021180647A1 EP 2021055774 W EP2021055774 W EP 2021055774W WO 2021180647 A1 WO2021180647 A1 WO 2021180647A1
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contacts
memory cells
contact
pair
resistance
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PCT/EP2021/055774
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Maximilian Lederer
Thomas KÄMPFE
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Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V.
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Definitions

  • the invention relates to the field of resistor networks with variable resistances, in particular when used as an analog folding plane of a neural network and / or as an analog matrix multiplier.
  • Resistor networks with variable resistances are known that are used in analog matrix multiplication or as a folding plane in an analog gen neural network. These have memory cells each with only a single pair of contacts, via which both a read operation and a write operation take place.
  • the invention is based on the object of providing a flexible and quickly configurable resistor network.
  • the resistance network comprises at least two memory cells for storing a resistance value each, each having a first contact pair which is set up to provide an electrical resistance corresponding to the stored resistance value in at least one operating mode, with first contacts of the first contact pair of the two Memory cells are directly connected to one another and second contacts of the respective first contact pair of the two memory cells are electrically independent of one another, the memory cells each having a second contact pair which is electrically independent of the first contact pair and which is arranged in such a way that by means of suitable electrical Signals via this second pair of contacts, the stored electrical resistance value of the respective memory cell can be changed reversibly ver.
  • weight values can be set while the resistor network is read out quasi simultaneously, for example with a delay or a time interval of less than a maximum of 100 ps, for example less than 10 ps, advantageously less than 1 ps, particularly advantageous less than 100 ns, preferably less than 10 ns.
  • a “resistor network” should be understood to mean, for example, an interconnection of memory cells for storing electrical resistances, which have at least one input contact group with at least one, for example at least two, advantageously at least four, preferably at least eight input contacts (bit line / bit line), and at least one off output contact group with at least one, for example at least two, advantageously at least four, preferably at least eight output contacts (wordline / wordline).
  • exactly one memory cell is provided for each combination of input and output contacts, which connects them to one another by means of their first contact pair
  • the storage elements it is also possible for the storage elements to be arranged and connected to one another in such a way that they form branched paths between the input contacts and the output contacts, so that at least some of the Memory cells each belong to at least two different, in particular shortest, connection paths between different combinations of input and output contacts.
  • the first contacts of the first contact pair of the two memory cells are connected to a single / common input contact and the second contacts of the first contact pair are connected to different output contacts.
  • a "memory cell for storing a resistance value” is to be understood as an electrical assembly which is suitable for providing an electrical resistance corresponding to the resistance value over the first contact pair as a function of the stored resistance value can, in particular, only be temperature-dependent.
  • an assignment of the resistance parameter to the corresponding resistance is dependent on an electrical signal applied across the second pair of contacts, in particular an electrical voltage Memory state, in particular at least two, advantageously at least three, preferably at least eight, memory states set up to assume any resistance parameter on a quasi-continuous or continuous spectrum.
  • the resistance parameter can be a resistance value, a digital memory value or an analog memory value, depending on the type of memory cell.
  • An analog storage value can be represented, for example, by the value of a physical variable, such as an electrical charge, an electrical polarization and / or a magnetic polarization.
  • the resistor network can basically be composed of memory cells of different types, for example from different electrical assemblies and / or with different possible memory states. All memory cells are advantageously formed of the same type, which in particular simplifies the manufacture of the resistor network and can enable small sizes.
  • At least the two memory cells are preferably set up to store different characteristic resistance values in at least one operating state.
  • the memory cells are advantageously set up to be switched by means of a charge via the second pair of contacts or to be switched between different memory states.
  • a smallest resistance value that can be set / stored in the memory cells is at least 100 W, advantageously at least 1 k ⁇ , particularly advantageously at least 10 k ⁇ .
  • a maximum resistance value that can be set / stored in the memory cell is a maximum of 100 TW, in particular a maximum of 10 TW, advantageously a maximum of 1 TW.
  • two contacts are "directly connected to one another" is to be understood in particular to mean that they are electrically connected to one another, in particular only via conductive material, regardless of an external circuit state and / or an operating mode electrical impedance of a direct connection, preferably independent of frequency, a maximum of 10 3 V / A, advantageously a maximum of 10 2 V / A, preferably a maximum of 20 V / A.
  • an ohmic resistance between the contacts is less than 100%, in particular less than 10%, advantageously less than 1%, of a small th electrical resistance adjustable over the memory cells.
  • a connection between the contacts is free of switching elements that are switched differently depending on the operating state and / or ohmic resistances that are greater than that of a pure connecting line.
  • switching elements it is possible for switching elements to be arranged between the contacts which, however, are fundamentally switched to conductive when the resistor network is in operation, regardless of an operating mode.
  • the contacts are preferably connected to one another directly by means of a metallically conductive material or doped, in particular highly doped, semiconductor material.
  • two contacts are "electrically independent" of one another should in particular be understood to mean that they are electrically separated from one another in at least one operating state (external wiring state).
  • an ohmic resistance between the two contacts greater than 10 3 W is advantageous greater than 10 5 W, preferably greater than 10 7 W. It is possible that a large resistor is arranged between the contacts, for example in order to divert fault currents Material:
  • the two contacts are advantageously not connected directly to one another.
  • the stored characteristic electrical resistance value of the respective memory cell is "reversibly changeable" should be understood, for example, to mean that a characteristic resistance value, in particular by a first electrical signal or a first electrical signal sequence via the second pair of contacts, changes from a first state (a first value) can be set to a second state (a second value) and can be set from the second state back to the first state by means of a second electrical signal or a second electrical signal sequence via the second pair of contacts.
  • resistance characteristics stored in the two memory cells while an input signal to be evaluated, for example a current or a voltage, is sent to the input contacts.
  • voltage is present and an output signal, for example a current or a voltage, is output via the output contacts.
  • output signals are already consistent and / or usable again for less than 1 ps, in particular less than 100 ns, advantageously less than 10 ns, after a disturbance in the resistor network by adapting one of the stored characteristic resistance values.
  • high dynamics and / or adaptability can be achieved as a result.
  • first contacts of the respective second contact pair of the two memory cells are directly connected to one another and second contacts of the respective second contact pair of the two memory cells are independent of one another.
  • the resistor network has at least one selection input group with at least one, for example at least two, advantageously at least four, preferably at least eight selection inputs (source line), and at least one selection output group with at least one, for example at least two, advantageously at least four, preferably at least eight selection outputs (bulk line / main line / return line).
  • selection input group with at least one, for example at least two, advantageously at least four, preferably at least eight selection inputs (source line)
  • at least one selection output group with at least one, for example at least two, advantageously at least four, preferably at least eight selection outputs (bulk line / main line / return line).
  • exactly one memory cell is provided for each combination of selection inputs and selection outputs, which connects them to one another by means of their second contact pair.
  • first contacts of the second contact pair of the two memory cells are connected to a single / common selection input and the second contacts of the second contact pair are connected to different selection outputs.
  • the resistance network has at least one third memory cell for storing a resistance characteristic value, which has a first pair of contacts that are designed to provide an electrical resistance corresponding to the stored resistance characteristic value, with a first contact of the first Contact pairs of the third memory cell is independent of the first contacts of the first contact pair of the two memory cells and a second contact of the first contact pair of the third memory cell is directly connected to the second contact of the first contact pair of one of the two memory cells and is independent of the second contact of the is the first contact pair of the other of the two memory cells.
  • the first contacts of the first contact pair of the two memory cells are connected to a different input contact than the first contact of the first contact pair of the third memory cell and the second contact of the first contact pair of the third memory cell is connected to the same output contact as the second contact of the first Contact pair of one of the two memory cells, but with a different output contact than the second contact of the first contact pair of the other of the two memory cells.
  • the respective first contacts of the second contact pair of the two memory cells are preferably connected to a different selection input than the first contact of the second contact pair of the third memory cell and the second contact of the second contact pair of the third memory cell is connected to the same selection output as the second contact of the second Contact pair of one of the two memory cells, but with a different selection output than the second contact of the second contact pair of the other of the two memory cells.
  • At least one advantageously at least a large part, for example at least 80%, preferably at least 90%, preferably all, of the memory cells, in particular at least the two and for example at least the third memory cell, at least one designed as a ferroelectric field effect transistor Tran has transistor or is formed by this.
  • a ferroelectric field effect transistor is to be understood, for example, as a field effect transistor whose gate insulation to the source-drain channel is formed by a ferroelectric dielectric.
  • the stored values can in particular be held for a long time.
  • At least one of the memory cells may have a field effect transistor and a ferroelectric capacitance, in particular a capacitor with a ferroelectric dielectric, or to be formed by these, the gate contact of the field effect transistor being coupled to the ferroelectric capacitance.
  • At least one of the memory cells can have a charge trap transistor or to be formed by this.
  • the first pair of contacts is connected to a source electrode and a drain electrode of the transistor. It is also possible that the second pair of contacts is connected to a front gate electrode of the transistor and a back gate electrode of the transistor.
  • At least one of the memory cells is designed as a group of resistor structures with a selection unit, in particular a selection transistor, one of the resistance structures being determined by means of the selection unit, which is connected between the first contact pair.
  • these resistance structures can be combined in series and / or parallel connection to form a resulting resistance by suitable connection by means of the selection unit.
  • the proposed memory cells can be used in different manufacturing technologies, such as nanosheet technology (nano-layer transistors), ATM technology (gate-all-around transistor), FinFET technology, FDSOI technology (fully depleted silicon on insulator transistor), high- K-metal gate technology or polysilicon oxynitride gate technology.
  • the memory cells are each set up, depending on a voltage applied across the second pair of contacts, either to provide the electrical resistance corresponding to the stored resistance value across the first pair of contacts (memory cell is activated) or to block it (memory cell is deactivated).
  • a flexible resistor network can be provided.
  • a topology of the resistor network can be changed with little effort without a memory state of the memory cell being lost.
  • the memory cells "block" over the first pair of contacts should be understood to mean, for example, that a resistor is provided between the contacts that is at least as large, in particular at least 10 times as large, advantageously at least 1000 times as large, how a maximum can be provided by the memory cell in an unlocked state through the different possible resistance values.
  • the memory cells are set up to provide the electrical resistance across the first contact pair corresponding to the stored characteristic resistance value when a first voltage is present between the contacts of the second contact pair of the respective memory cell.
  • the memory cells are set up to block between the contacts of the first contact pair when at least one second voltage is present, which is of a smaller magnitude and the same polarity as the first voltage or which is of the opposite polarity of the first voltage and of any amount.
  • the first voltage and the second voltage differ by at least 0.5 V, in particular by at least 1 V.
  • the first voltage and the second voltage differ, in particular at least in their magnitude, from voltages that lead to a change in the stored Resistance value can be used.
  • a reference potential of the contacts of the second contact pair is shifted by a comparison voltage (bias voltage) compared to a reference potential of the contacts of the first contact pair.
  • bias voltage bias voltage
  • At least the two memory cells are each set up to be able to be switched between at least three, in particular at least eight, different memory states by means of suitable electrical signals via the respective second contact pair.
  • the memory cells are set up to assume quasi-continuous resistance characteristic values (memory values).
  • the resistor network has a plurality, for example at least 6, in particular at least 10, advantageously at least 20, preferably at least 60, further memory cells for storing characteristic resistance values, each of which has a first contact pair that is set up in at least one Operating mode to provide an electrical resistance corresponding to the stored resistance value and which are arranged together with the two memory cells in rows and columns of a grid.
  • the grid has at least 2, in particular at least 4, advantageously at least 8, preferably at least 32 lines.
  • the grid has at least 2, in particular at least 4, advantageously at least 8, preferably at least 32, columns. A number of columns is advantageous to be equal to the number of rows in order to enable a high degree of flexibility.
  • each of the lines of the grid is assigned an input contact of the input contact group.
  • each column of the grid is an output contact of the Output contact group assigned.
  • a selection input of the selection input group can be assigned to each column of the grid.
  • a selection output of the selection output group is assigned to each column of the grid.
  • the resistor network advantageously has at least one memory cell for each combination of columns and rows of the grid, which connects the input and output contacts corresponding to the columns and rows by means of their respective first contact pair and / or the selection inputs and selection outputs corresponding to the columns and rows by means of their second pair of contacts.
  • an adaptation of the topology and / or the dimensions of the matrix given by the grid can be achieved, for example one or more whole rows and or or one or more entire columns of memory cells can be excluded from an evaluation (transformation of the input signals into output signals).
  • an integrated circuit in particular an analog folding level of a neural network or an analog matrix multiplier, is proposed which has at least one resistor network according to the invention.
  • Resistor networks according to the invention are particularly suitable for purposes of analog convolution and / or matrix multiplication, in which factors of the matrix and / or weights do not change at all or only slightly between repeated applications.
  • the integrated circuit has at least one analog-digital converter which is set up to convert analog output signals at the output contacts of the resistor network into digital signals / data.
  • the integrated circuit has at least one digital-to-analog converter which is set up to convert digital input signals into analog input signals and to route them to the input contacts of the resistor network.
  • the integrated circuit has at least one further resistor network, with output contacts of the (first) resistor network being connected, in particular directly, to input contacts of the second resistor network, with at least one of the resistor networks in this case deviating from a grid-like configuration in each case.
  • the integrated circuit has a first selection unit which is connected to the first contacts of the respective second contact pair of the memory cells and is designed to assign a subset of the first contacts to a first activation contact as a function of a specification connect and connect a complementary set of the first contacts to a first deactivation contact.
  • the integrated circuit has a second selection unit, which is connected to the second contacts of the respective second contact pair of the memory cells and is designed to connect a subset of the second contacts to a second activation contact and a To connect complementary set of the second contacts to a second deactivation contact.
  • an electrical potential applied to the first activation contact is below an electrical potential applied to the second deactivation contact.
  • an electrical potential applied to the second activation contact can be below an electrical potential applied to the first activation contact.
  • an electrical potential applied to the first deactivation contact below an electrical potential applied to the second activation contact.
  • a potential difference between the activation contacts of the two selection units is selected such that an activation voltage between 0 V and 1 V, in particular by 0.5 V, drops across the contacts of the memory cells connected to the activation contacts.
  • a potential difference between the respective activation contact of the one selection unit and the respective deactivation contact of the other selection unit is selected so that a deactivation voltage between 0.3 V and 1.5 V, in particular between 0.5, across the memory cells connected to these contacts V and 1 V, in particular by 0.75 V drops.
  • a potential difference between the respective deactivation contacts of the two selection units is selected such that a voltage of a maximum of 5 V, in particular a maximum of 4 V, advantageously a maximum of 3 V, preferably a maximum of 2 V, drops across the correspondingly connected memory cells.
  • the potential differences at the activation and deactivation contacts are selected to be higher (for example by up to 15 V) than the target voltages that should ultimately be applied to the memory cells in order to compensate for increased line resistances, in particular through conduction through doped substrates.
  • the first selection unit is set up, at least in a setting operating mode, to connect a subset of the first contacts of the second contact pair of memory cells to a first setting contact.
  • the second selection unit can be set up to connect a subset of the second contacts of the second contact pair of the memory cells to a second set contact, at least in a set operating mode.
  • the setting contacts are identical to the respective activation contact or the respective deactivation contact.
  • the respective set contact is independent of the respective activation contact and the respective deactivation contact.
  • the set contacts are set up to deliver electrical signals for changing the memory states of the memory cells.
  • a “complementary set of the first / second contacts” is intended to mean, for example, the subset of the first / second contacts that are not connected to the first / second activation contact and, for example, are also not connected to the first set contact.
  • the selection unit has at least one group of switching elements which are each configured to connect the selection inputs of the resistor network independently of one another to either the activation contact or the deactivation contact, depending on a control signal.
  • the integrated circuit has at least one temperature sensor that is set up to monitor a temperature of the resistor network, and that the integrated circuit has at least one setting unit that is set up to change stored characteristic resistance values of the memory cells of the resistor network Adjust temperature.
  • electrical resistances corresponding to the stored characteristic resistance values are temperature-dependent.
  • the setting unit is set up, in particular after a temperature change has been detected, to adapt stored resistance characteristics of the storage elements in such a way that a resulting new resistance assigned to the new resistance characteristic corresponds at least essentially to an old resistance prior to the temperature change that corresponds to the old resistance characteristic, that is, in particular, is at least closer to the old resistance than the adjusted resistance corresponding to the old resistance value due to the changed temperature did.
  • the new resistor deviates from the old resistor by a maximum of 10%, advantageously a maximum of 5%, preferably a maximum of 2%.
  • the resulting resistances of the storage cells are kept temperature-independent by changing the stored characteristic resistance values.
  • the integrated circuit is set up to adapt the stored resistance values when a temperature changes in such a way that their relationships to one another are kept at least essentially constant, ie a maximum deviation 10 percent of the original value.
  • the output signal of the word line can also be adapted.
  • a ferroelectric field effect transistor can preferably be used for this.
  • FIG. 1 shows a schematic representation of a section of a resistor network with memory cells
  • FIG. 2 shows an embodiment of a memory cell of a resistor network
  • FIG. 3 shows an alternative embodiment of a memory cell of a resistor network
  • FIG. 5 shows a schematic 3D illustration of an implementation of a resistor network
  • FIG. 6 shows a first sectional illustration through the resistor network along a sectional plane A in FIG. 5;
  • FIG. 7 shows a second sectional illustration through the resistor network along a sectional plane B in FIG. 5;
  • FIG. 8 is a schematic representation of an integrated circuit with a resistor network.
  • FIG. 1 shows a section of a resistor network 100 with a large number of memory cells 200.
  • the section comprises nine memory cells 200 for storing one characteristic resistance value in each case.
  • the memory cells 200 each have a first pair of contacts which are set up to use one of the stored resistance values in at least one operating mode provide appropriate electrical resistance.
  • the memory cells 200 are arranged in a grid.
  • the grid has 32 rows and 32 columns, with networks of any size being possible as an alternative.
  • the grid of the section shown has S rows and S columns.
  • First contacts 104a or 104b or 104c of the first contact pair of memory cells 200a, 200d, 200g or 200b, 200e, 200h or 200c, 200f, 200i, which are arranged in the same row, are each connected to one another.
  • the first contacts 104a, 104b, 104c each form an input contact of an input contact group 105.
  • Second contacts 106a or 106b or 106c of the first contact pair of memory cells 200a, 200d, 200g or 200b, 200e, 200h or 200c, 200f, 200i, which are arranged in the same row, are each electrically independent of one another .
  • the memory cells 200 each have a second pair of contacts that are electrically independent of the first pair of contacts.
  • the second pair of contacts is arranged in such a way that the stored electrical resistance value of the respective memory cell 200 can be reversibly changed by means of suitable electrical signals.
  • First contacts 108a or 108b or 108c of the second contact pair of memory cells 200a, 200d, 200g or 200b, 200e, 200h or 200c, 200f, 200i, which are arranged in the same row, are each connected to one another.
  • the first contacts 108a, 108b, 108c each form a selection input of a selection input group 110.
  • 200i which are arranged in the same row, are each electrically independent of one another.
  • the second contacts 109a, 109b, 109c each form a selection output of a selection output group 120.
  • the first contacts 104a, 104b, 104c each form an output contact of an input contact group 105.
  • Second contacts 106a or 106b or 106c of the first contact pair of memory cells 200a, 200b, 200c, or 200d, 200e, 200f, or 200g, 200h, 200i, which are arranged in the same row, are each connected to one another.
  • the second contacts 106a, 106b, 106c each form an output contact of an output contact group 107.
  • First contacts 108a or 108b or 108c of the second contact pair of memory cells 200a, 200b, 200c or 200d, 200e, 200f or 200g, 200h, 200i, which are arranged in the same column, are each electrically independent of one another .
  • the first contacts 109a, 109b, 109c each form a selection input of a selection input group 110.
  • the memory cells 200 are each set up, depending on a voltage applied across the second pair of contacts, to either provide or block the electrical resistance corresponding to the stored characteristic resistance value via the first pair of contacts.
  • FIG. 200 An electrical diagram of the memory cells 200 of the resistor network 100 is shown in FIG.
  • the memory cells 200 each have a transistor 201 embodied as a ferroelectric field effect transistor (FeFET). Recurring features are provided with identical reference symbols in this figure as well as in the following figures.
  • a back gate electrode of the transistor 201 forms the first contact 108 of the second contact pair of the memory cell 200.
  • a front gate electrode of the transistor 201 forms the second contact 109 of the second contact pair of the memory cell 200.
  • Source and drain electrodes of transistor 201 each form the first and second contacts 104, 106 of the first contact pair.
  • the first pair of contacts 104 and 106 or 104a and 106a is thus connected to a source region or a drain region of the transistor 201, which is part of one of the memory cells 200 and can be designed as a logic transistor or memory transistor.
  • the second pair of contacts 108 and 109 or 108 a and 109 a is accordingly connected to the gate region or the bulk region of this transistor 201.
  • a resistor or a capacitor typically a ferroelectric capacitor, can be connected in series here, as shown below in FIG.
  • the gate area and the bulk area or the gate line or gate line and the bulk line or bulk line are run parallel to one another.
  • the transistor 201 is formed by a charge trap transistor instead of a ferroelectric field effect transistor.
  • the transistor 201 can be designed as a non-volatile transistor or non-volatile memory transistor.
  • FIG. 3 shows an electrical diagram of an alternative embodiment of the memory cells 200.
  • the memory cell 200 has a transistor 201 embodied as a field effect transistor.
  • the memory cell 200 has a ferroelectric capacitance 203 which is electrically arranged or connected in series between the front gate electrode of the transistor 201 and the second contact 109 of the second contact pair.
  • a back gate electrode of the transistor 201 forms the first contact 108 of the second contact pair of the memory cell 200.
  • Source and drain electrodes of the transistor 201 each form the first and second contacts 104, 106 of the first contact pair.
  • the ferroelectric capacitance it is also possible for the ferroelectric capacitance to be arranged between the back gate electrode of the transistor 201 and the first contact of the second contact pair.
  • an upper diagram a) and a middle diagram b) show a family of characteristics of the memory cells 200 formed as ferroelectric field effect transistors.
  • a source-drain current I d is plotted here as a function of a gate-bulk voltage V g for under- different storage states of the memory cell 200.
  • the variable resistance parameter here is the electrical polarization of the ferroelectric material.
  • the source-drain current I d across the memory cell 200 is shown as a function of a number N of pulses carried out.
  • Diagrams a) and b) differ in that the pulses have reversed polarity and so with each additional pulse the resistance parameter and thus the characteristic line change in a different direction.
  • the state of the FeFET can be changed step by step from one extreme state to the other by means of a signal pulse or a signal pulse sequence.
  • the amplitude of this pulse is greater than the reading voltage of the FeFET.
  • This pulse sequence Three exemplary possibilities are the repeated sequence of the same pulses, a repeated sequence when the pulse width changes, and a repeated sequence when the pulse amplitude changes.
  • the activation and deactivation potentials (voltages) in the resistor network can be determined based on the two extreme states, which are each characterized by a rectified polarization along the gate stack.
  • the activation or read voltage of the source lines should be in the range where the difference in the transfer characteristics of the two states is large (i.e. about 0.5 V in the example given in FIG. 4), simultaneously however, this voltage should be selected as low as possible in order to avoid disturbing the state of this memory cell or other memory cells.
  • the deactivation voltage of the bulk or source lines should be selected in a range where the current of both transfer characteristics is low or negligible. At the same time, the voltage should be selected as close as possible to the reading voltage to avoid a disruption of the states by an increased Avoid voltage in areas where both source and bulk lines see the deactivation voltage. It should also be noted that in the case of bulk lines, a large part of the voltage does not fall on the transistor. The deactivation voltage must therefore be selected in such a way that the voltage drop across the transistor is sufficient for the switch-off. If it is not possible to conduct such a high voltage via the bulk lines in the selected technology node, this can be compensated for by a bias voltage, which is placed on the source lines as well as the bulk lines. It should be noted that the bias voltage of the source and bulk lines is different and must be selected so that the voltage that is dropped across the transistor does not change.
  • FIG. 5 shows in a schematic three-dimensional representation the topology of an implementation of a resistor network according to the invention on a semiconductor substrate 202.
  • the semiconductor substrate 202 is divided into columns by flat trenches 231a, 231b and into rows by deep trenches 230a, 230b, 230c.
  • the deep trenches 230a, 230b, 230c are designed as double trenches, so that each row is surrounded by its own pair of deep trenches 230a, 230b, 230c.
  • a memory cell 200a, 200b, 200c, 200d, 200e, 200f is formed in and on the semiconductor substrate 202.
  • the cell areas each have a size of approximately 300 nm by 300 nm.
  • a front gate insulation made of ferroelectric dielectric 210a, 210d is applied to the semiconductor substrate 202 between and partially over two identically doped source / drain areas 204a, 206a and 204d, 296b of the cell area (cf. 6 and 7). Since the source and drain of an FET are technically interchangeable, areas that can function as source or drain areas are referred to as source / drain areas in this description - it is assumed here that an FET has two source / drain areas. Has areas, and that one of these areas is ultimately used as a source and another as a drain.
  • the front gate insulations of the memory cells 200a, 200b, 200c or 200d, 200e, 200f of the same column are each arranged in such a way that front gate electrodes arranged thereon by means of a first straight conductor track a first conductor layer level and vias are contacted.
  • the first conductor track forms together with the front gate electrode and the vias in each case the second contact 109a and 109b of the second contact pair.
  • First source / drain regions 204a of the memory cells 200a, 200b, 200c or 200d, 200e, 200f arranged in the same column are each contacted by a second straight conductor track and vias per column.
  • the second conductor track is parallel to the first conductor track and level in the first conductor layer, or alternatively in a further conductor layer level.
  • Second source / drain regions 206a, 206d of the memory cells 200a, 200d, or 200b, 200e, or 200c, 200f, which are arranged in the same row, are each contacted per row by a third straight conductor track and vias.
  • the third conductor tracks are routed orthogonally skewed to the first conductor tracks in a second conductor layer plane.
  • the third interconnects are orthogonally skewed to the second interconnects.
  • the first, second and third conductor tracks form a cross-bar array.
  • the semiconductor substrate 202 has between the deep trenches 230a, 230b,
  • 230c of a row each have a basic doping 208a, 208b, 208c.
  • the basic doping 208a, 208b, 208c extends under the shallow trenches 231a, 231b.
  • the basic doping 208a, 208b, 208c of a row forms a back-gate contact of the transistor for each memory cell 200a, 200d, or 200b, 200e, or 200c, 200f of the row.
  • the basic doping 208a, 208b, 208c is interrupted by the deep trenches 230a, 230b, 230c, so that the basic doping 208a, 208b, 208c of the different rows are electrically isolated from one another.
  • the deep trenches 230a, 230b, 230c extend somewhat deeper into the semiconductor substrate 202 than the basic doping 208a, 208b, 208c.
  • the semiconductor substrate 202 is undoped in a region between the deep trenches 230a, 230b, 230c of different rows or, alternatively, is doped opposite to the basic doping 208a, 208b, 208c.
  • the deep trenches it is alternatively possible for the deep trenches to extend significantly further into the substrate than the basic doping 208a, 208b, 208c.
  • the basic doping 208a, 208b, 208c of each row is contacted by means of vias via front-side electrodes with fourth conductor tracks in the first or alternatively in the second or alternatively in the further conductor layer plane.
  • the fourth conductor tracks each form the first contact 108a, or 108b, or 108c of the second contact pair of the memory cells 200a, 200d, or 200b, 200e, or 200c, 200f.
  • a first sectional view of the topology of the resistor network along section plane A the basic doping 208a, 208b, 208c at the beginning and at the end of a row is also separated from the rest of the semiconductor substrate 202 by a deep trench 230a, 230b, 230c.
  • the basic doping 208a, 208b, 208c is surrounded all around by the deep trench 230a, 230b, 230c.
  • an additional shallow trench can be provided between a contact area of the back gate contact and a contact area of the first source / drain region 204a. Regardless of the fact that only two memory cells are shown in a row in FIG. 6, any number of memory cells per row can be provided.
  • the basic doping 208a, 208b, 208c extends accordingly far (to the left) without being interrupted by deep trenches.
  • FIG. 1 Another sectional illustration of the topology of the resistor network along the cutting plane B is shown in FIG. 1
  • FIG. 8 shows an integrated circuit 300 according to the invention, in particular an analog convolution plane of a neural network or an analog matrix multiplier, with a resistor network 100 according to the invention.
  • the integrated circuit 300 has a first selection unit 310, each of which is connected to the first contacts 108 of the second contact pair of the memory cells 200 and is designed to provide a subset of the first contacts 108 with a first activity as a function of a specification 342 to connect approximately contact and to connect a complementary set of the first Kon contacts 108 with a first deactivation contact.
  • the integrated circuit 300 has a second selection unit 320 which is connected to the second contacts 109 of the second contact pair of the memory cells 200 and is designed to connect a subset of the second contacts 109 to a second activation contact depending on the specification 342 and a complement of the second Connect contacts 109 to a second deactivation contact.
  • the integrated circuit S00 has an actuating unit S40 which is set up to generate specifications S42 for the selection units S10, S20.
  • the actuating unit S40 is set up to generate electrical signals that are transmitted to certain of the memory cells 200 of the resistor network 100 (for example, to individual or all of them) to second contacts 108, 109 of the memory cells 200 by means of the selection units S10, S20 in order to change a respectively stored characteristic resistance value or memory state of the memory cells 200.
  • the actuating unit 340 is set up to provide different potentials which are passed to the second contact pair of the memory cells 200 by means of the first and second activation and deactivation contacts of the selection units 310, 320.
  • each selection input of the resistor network 100 can be connected to the first activation contact in order to supply an activation potential to the first contacts 108 of the second contact pairs and each selection output of the resistor network 100 can be connected to the second activation contact to provide an activation potential (e.g. a ground potential or to supply a comparison potential (bias)) to the second contacts 109 of the second contact pair, so that all memory cells 200 of the resistance network 100 are active.
  • an input signal 350 input signal
  • an output signal 352 can be taken from all of the output contacts. The states of the storage elements are retained (i.e. they are not lost).
  • the memory cells 200 of selected columns can be deactivated.
  • the associated second contacts 109c of the second contact pair i.e. the third selection output
  • the associated second contacts 109a, 109b of the remaining memory cells 200a, 200b, 200c, and 200d, 200e, 200f are connected to the second activation contact.
  • a third output contact remains (Wordline) independent of the resistance characteristics stored in the memory cells 200 without a signal, since the memory cells 200a, 200b, 200c of the third column block. It is also possible to switch off several columns of the resistor network 100 by placing the corresponding associated bulk lines on the second deactivation potential. The states of the storage elements are retained (i.e. they are not lost).
  • the memory cells 200 of selected rows can be deactivated. If, for example, the memory cells 200c, 200f, 200i of the third row are to be deactivated, the associated first contacts 108c of the respective second contact pair (i.e. the third selection input) are connected to the first deactivation contact and thus to a first deactivation potential by means of the first selection unit 310, while the associated first contacts 108a, 108b of the remaining memory cells 200a, 200d, 200g and 200b, 200e, 200h are connected to the first activation contact.
  • output signals 352 remain at the output contacts (regardless of the characteristic resistance values stored in memory cells 200) regardless of an input signal 350 at the third input contact, since memory cells 200a, 200d, 200g of the third row block . It is also possible to switch off several lines of the resistor network 100 by placing the corresponding associated source lines on the first deactivation potential. The states of the storage elements are retained (i.e. they are not lost).
  • the respective deactivation voltage (deactivation potential) of the source lines or bulk lines can be applied to all lines that are not required.
  • the remaining resistor network can be operated like an independent network independently of the other lines. The states of the switched-off storage elements are retained, i.e. they are not lost.
  • the respective activation voltage is applied to the source or bulk line connected to the storage element. All other lines are connected to the associated deactivation voltages (deactivation potentials).
  • the output signal can be read out on the connected word line and compared with the state that can be assigned to it.
  • the signal for changing the memory status can also be given in the form of a pulse. This makes it possible to change the state of an individual storage element without causing a disturbance of the other storage elements.
  • the integrated circuit 300 has a temperature sensor 344 which is set up to monitor a temperature of the resistor network 100.
  • the setting unit 340 is set up to adapt stored characteristic resistance values of the memory cells 200 of the resistance network 100 to a changed temperature.
  • the setting unit 340 has a cycle counter 346 and a refresh unit 348.
  • the cycle counter 346 monitors how many input signals have been conducted via the input contact group 105 and the resistor network 100.
  • the refresh unit 346 is set up to delete the resistance network 100 after reaching a predetermined / predeterminable number of input signals and to reset the stored values of the memory cells 200 (weight values).
  • the resistor network 100 weights the input signals 350 in accordance with the electrical resistances or weights provided by the memory cells 200 and combines them in accordance with a matrix multiplication to form output signals 352.
  • Weights of the memory cells 200 are set by the setting unit 340 on the basis of external specifications 345.
  • the integrated circuit 300 also has a digital-to-analog converter B51, which is set up to convert digital input signals 350 into analog input signals and to forward them to the input contact group 105.
  • a digital-to-analog converter B51 which is set up to convert digital input signals 350 into analog input signals and to forward them to the input contact group 105.
  • the integrated circuit 300 has an analog-to-digital converter 353 which is set up to convert the analog output signals at the contacts of the output contact group 107 into digital output signals 352.
  • the converters 351, 353 can also be omitted.
  • the first contact pairs are used for reading, i.e. the analog calculation of the vector-matrix multiplication or convolution operation.
  • the second contact pairs are used for writing the resistance values or the weight values.
  • the second contact pairs are used for the targeted deactivation / activation of the respective memory element.

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Abstract

Die Erfindung betrifft ein Widerstandsnetzwerk und einen dieses aufweisenden integrierten Schaltkreis, mit zumindest zwei Speicherzellen (200a, 200d) zur Speicherung jeweils eines Widerstandskennwerts, die jeweils ein erstes Kontaktpaar (104a/106a, 104a/106b) aufweisen, das dazu eingerichtet ist, in zumindest einem Betriebsmodus einen dem gespeicherten Widerstandskennwerts entsprechenden elektrischen Widerstand bereitzustellen, wobei erste Kontakte (104a) des jeweils ersten Kontaktpaars der zwei Speicherzellen (200a, 200d) direkt miteinander verbunden sind und zweite Kontakte (106a, 106b) des jeweils ersten Kontaktpaars (104a/106a, 104a/106b) der zwei Speicherzellen (200a, 200d) voneinander elektrisch unabhängig sind, wobei die Speicherzellen (200a, 200d) jeweils ein zweites Kontaktpaar (108a/109a, 108a/109b) aufweisen, das von dem ersten Kontaktpaar (104a/106a, 104a/106b) elektrisch unabhängig ist und das derart angeordnet ist, dass mittels geeigneter elektrischer Signale über dieses zweite Kontaktpaar (108a/109a, 108a/109b) der gespeicherte elektrische Widerstandskennwert der jeweiligen Speicherzelle (200a, 200d) reversibel veränderbar ist.

Description

WIDERSTANDSNETZWERK MIT VIER KONTAKTEN PRO SPEICHERZELLE
Die Erfindung bezieht sich auf das Gebiet der Widerstandsnetzwerke mit ver änderlichen Widerständen, insbesondere in Verwendung als analoge Faltungs- ebene eines neuronalen Netzes und bzw. oder als analoger Matrixmultiplika tor.
Es sind Widerstandsnetzwerke mit veränderlichen Widerständen bekannt, die bei der analogen Matrixmultiplikation oder als Faltungsebene in einem analo- gen neuronalen Netz eingesetzt werden. Diese weisen Speicherzellen mit je weils nur einem einzelnen Kontaktpaar auf, über das sowohl eine Leseopera tion als auch eine Schreiboperation stattfindet.
Der Erfindung liegt die Aufgabe zugrunde, ein flexibles und schnell konfigurier bares Widerstandsnetzwerk bereitzustellen.
Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Hauptan spruchs gelöst.
Durch die in den Unteransprüchen enthaltenen Merkmale sind vorteilhafte Weiterbildungen und Verbesserungen möglich.
Das erfindungsgemäße Widerstandsnetzwerk umfasst zumindest zwei Spei cherzellen zur Speicherung jeweils eines Widerstandskennwerts, die jeweils ein erstes Kontaktpaar aufweisen, das dazu eingerichtet ist, in zumindest ei nem Betriebsmodus einen dem gespeicherten Widerstandskennwerts ent sprechenden elektrischen Widerstand bereitzustellen, wobei erste Kontakte des jeweils ersten Kontaktpaars der zwei Speicherzellen direkt miteinander verbunden sind und zweite Kontakte des jeweils ersten Kontaktpaars der zwei Speicherzellen voneinander elektrisch unabhängig sind, wobei die Speicherzel len jeweils ein zweites Kontaktpaar aufweisen, das von dem ersten Kontakt paar elektrisch unabhängig ist und das derart angeordnet ist, dass mittels ge eigneter elektrischer Signale über dieses zweite Kontaktpaar der gespeicherte elektrische Widerstandskennwert der jeweiligen Speicherzelle reversibel ver änderbar ist.
Hierdurch kann insbesondere erreicht werden, dass Speicherzellen des Wider standsnetzwerks (Gewichtswerte) unabhängig voneinander gelesen und bzw. oder geschrieben werden können. Weiterhin kann erreicht werden, dass Ge wichtswerte gesetzt werden können, während das Widerstandsnetzwerk quasi gleichzeitig ausgelesen wird, also beispielsweise mit einer Verzögerung bzw. einem zeitlichen Abstand von weniger als maximal 100 ps, beispielsweise weniger als lOps, vorteilhaft weniger als 1 ps, besonders vorteilhaft weniger als 100 ns, vorzugsweise weniger als 10 ns. Unter einem „Widerstandsnetzwerk" soll beispielsweise eine Zusammenschal tung von Speicherzellen zur Speicherung elektrischer Widerstände verstanden werden, die zumindest eine Eingangskontaktgruppe mit zumindest einem, beispielsweise zumindest zwei, vorteilhaft zumindest vier, vorzugsweise zu mindest acht Eingangskontakten (Bitline/Bitleitung), und zumindest eine Aus gangskontaktgruppe mit zumindest einem, beispielsweise zumindest zwei, vorteilhaft zumindest vier, vorzugsweise zumindest acht Ausgangskontakten (Wordline/Wortleitung), aufweist. Beispielsweise ist für jede Kombination von Eingangs- und Ausgangskontakten jeweils genau eine Speicherzelle vorgese hen, die diese mittels ihres ersten Kontaktpaars miteinander verbindet. In al ternativen Ausgestaltungen ist es jedoch auch möglich, dass die Speicherele mente derart angeordnet und miteinander verbunden sind, dass diese ver zweigte Pfade zwischen den Eingangskontakten und den Ausgangskontakten bilden, so dass zumindest ein Teil der Speicherzellen jeweils zu zumindest zwei unterschiedlichen, insbesondere kürzesten, Verbindungspfaden zwischen unterschiedlichen Kombinationen von Eingangs- und Ausgangskontakten zu gehörig sind.
Beispielsweise sind die ersten Kontakte des ersten Kontaktpaars der zwei Speicherzellen mit einem einzelnen/gemeinsamen Eingangskontakt verbun den und die zweiten Kontakte des ersten Kontaktpaars sind mit unterschiedli chen Ausgangskontakten verbunden.
Unter einer „Speicherzelle zur Speicherung eines Widerstandskennwerts" soll im Rahmen dieser Schrift eine elektrische Baugruppe verstanden werden, die dazu geeignet ist, in Abhängigkeit vom gespeicherten Widerstandskennwert einen dem Widerstandskennwert entsprechenden elektrischen Widerstand über dem ersten Kontaktpaar bereitzustellen. Eine Zuordnung des Wider standskennwerts zum entsprechenden Widerstand kann, insbesondere ledig lich, temperaturabhängig sein. Beispielsweise ist eine Zuordnung des Wider standskennwerts zum entsprechenden Widerstand abhängig von einem über dem zweiten Kontaktpaar anliegenden elektrischen Signal, insbesondere einer elektrischen Spannung. Eine, insbesondere weitere, Speicherzelle kann hierbei dazu eingerichtet sein, lediglich einen einzigen Speicherzustand, insbesondere zumindest zwei, vorteilhaft zumindest drei, vorzugsweise zumindest acht, Speicherzustände, annehmen zu können. Beispielsweise ist die Speicherzelle dazu eingerichtet, einen beliebigen Widerstandskennwert auf einem quasi kontinuierlichen oder kontinuierlichen Spektrum anzunehmen. Der Wider standskennwert kann je nach Typ der Speicherzelle ein Widerstandswert, ein digitaler Speicherwert oder ein analoger Speicherwert sein. Ein analoger Spei cherwert kann beispielsweise durch den Wert einer physikalischen Größe, wie z.B. einer elektrischen Ladung, einer elektrischen Polarisation und bzw. oder einer magnetischen Polarisation repräsentiert sein. Das Widerstandsnetzwerk kann grundsätzlich aus Speicherzellen unterschiedlichen Typs, beispielsweise aus unterschiedlichen elektrischen Baugruppen und bzw. oder mit unter schiedlichen möglichen Speicherzuständen, zusammengestellt sein. Vorteil haft sind alle Speicherzellen vom gleichen Typ gebildet, was insbesondere eine Herstellung des Widerstandsnetzwerks vereinfacht und kleine Baugrößen ermöglichen kann.
Vorzugsweise sind zumindest die zwei Speicherzellen dazu eingerichtet, in zu mindest einem Betriebszustand unterschiedliche Widerstandskennwerte zu speichern. Vorteilhaft sind die Speicherzellen eingerichtet, mittels einer La dung über das zweite Kontaktpaar geschaltet oder zwischen unterschiedlichen Speicherzuständen umgeschaltet zu werden.
Insbesondere beträgt ein kleinster in den Speicherzellen einstellbarer/spei cherbarer Widerstandswert zumindest 100 W, vorteilhaft zumindest 1 kQ, be sonders vorteilhaft zumindest 10 kQ. Beispielsweise ist ein größter in der Speicherzelle einstellbarer/speicherbarer Widerstandswert maximal 100 TW, insbesondere maximal 10 TW, vorteilhaft maximal 1 TW.
Darunter, dass zwei Kontakte „direkt miteinander verbunden" sind, soll insbe sondere verstanden werden, dass diese unabhängig von einem externen Be schaltungszustand und bzw. oder einem Betriebsmodus, elektrisch, insbeson dere lediglich über leitfähiges Material, miteinander verbunden sind. Insbe sondere beträgt eine elektrische Impedanz einer direkten Verbindung, vor zugsweise frequenzunabhängig, maximal 103 V/A, vorteilhaft maximal 102 V/A, vorzugsweise maximal 20 V/A, miteinander verbunden sind. Insbe sondere ist ein ohmscher Widerstand zwischen den Kontakten kleiner als 100 %, insbesondere kleiner als 10 %, vorteilhaft kleiner als 1 %, eines kleins- ten über den Speicherzellen einstellbaren elektrischen Widerstands. Insbeson dere ist eine Verbindung zwischen den Kontakten frei von betriebszu standsabhängig unterschiedlich geschalteten Schaltelementen und bzw. oder ohmschen Widerständen, die größer sind als die einer reinen Verbindungslei tung. Beispielsweise ist es möglich, dass zwischen den Kontakten Schaltele mente angeordnet sind, die aber unabhängig von einem Betriebsmodus bei einem Betrieb des Widerstandsnetzwerks grundsätzlich auf leitend geschaltet sind. Vorzugsweise sind die Kontakte unmittelbar mittels metallisch leitendem Material oder dotiertem, insbesondere hochdotiertem, Halbleitermaterial miteinander verbunden.
Darunter, dass zwei Kontakte voneinander „elektrisch unabhängig" sind, soll insbesondere verstanden werden, dass diese in zumindest einem Betriebszu stand (externen Beschaltungszustand) elektrisch voneinander getrennt sind. Insbesondere ist ein ohmscher Widerstand zwischen den zwei Kontakten grö ßer als 103 W, vorteilhaft größer als 105 W, vorzugsweise größer als 107 W. Es ist möglich, dass zwischen den Kontakten ein großer Widerstand angeordnet ist, um beispielsweise Fehlerströme abzuleiten. Vorzugsweise ist zumindest ein Bereich auf einem elektrisch kürzesten Weg zwischen den zwei Kontakten frei von elektrisch leitfähigem Material. Vorteilhaft sind die zwei Kontakte nicht direkt miteinander verbunden.
Darunter, dass der gespeicherte elektrische Widerstandskennwert der jeweili gen Speicherzelle „reversibel veränderbar" ist, soll beispielsweise verstanden werden, dass ein Widerstandskennwert, insbesondere durch ein erstes elekt risches Signal oder eine erste elektrische Signalfolge über dem zweiten Kon taktpaar, von einem ersten Zustand (einem ersten Wert) in einen zweiten Zu stand (einen zweiten Wert) versetzt werden kann und mittels eines zweiten elektrischen Signals, oder einer zweiten elektrischen Signalfolge über dem zweiten Kontaktpaar vom zweiten Zustand zurück in den ersten Zustand ver setzt werden kann.
Beispielsweise ist es möglich, in den zwei Speicherzellen gespeicherte Wider standskennwerte (Gewichte) anzupassen während an den Eingangskontakten ein auszuwertendes Eingangssignal, beispielsweise ein Strom oder eine Span- nung, anliegt und über die Ausgangskontakte ein Ausgangssignal, beispiels weise ein Strom oder eine Spannung, ausgegeben wird. Beispielsweise sind Ausgangssignale bereits weniger als 1 ps, insbesondere weniger als 100 ns, vorteilhaft weniger als 10 ns, nach einer Störung des Widerstandsnetzwerks durch Anpassung eines der gespeicherten Widerstandskennwerte wieder kon sistent und bzw. oder verwertbar. Insbesondere kann hierdurch eine hohe Dy namik und bzw. oder Anpassbarkeit erreicht werden.
Gemäß einer weiteren Ausgestaltung wird vorgeschlagen, dass erste Kontakte des jeweils zweiten Kontaktpaars der zwei Speicherzellen direkt miteinander verbunden sind und zweite Kontakte des jeweils zweiten Kontaktpaars der zwei Speicherzellen voneinander unabhängig sind.
Beispielsweise weist das Widerstandsnetzwerk zumindest eine Auswahlein gangsgruppe, mit zumindest einem, beispielsweise zumindest zwei, vorteilhaft zumindest vier, vorzugsweise zumindest acht Auswahleingängen (Source- line/Quellleitung), und zumindest eine Auswahlausgangsgruppe mit zumin dest einem, beispielsweise zumindest zwei, vorteilhaft zumindest vier, vor zugsweise zumindest acht Auswahlausgängen (Bulkline/Hauptleitung/Rücklei- tung), aufweist. Beispielsweise ist für jede Kombination von Auswahleingän gen und Auswahlausgängen jeweils genau eine Speicherzelle vorgesehen, die diese mittels ihres zweiten Kontaktpaars miteinander verbindet.
Insbesondere sind die ersten Kontakte des zweiten Kontaktpaars der zwei Speicherzellen mit einem einzelnen/gemeinsamen Auswahleingang verbun den und die zweiten Kontakte des zweiten Kontaktpaars sind mit unterschied lichen Auswahlausgängen verbunden.
Es kann beispielsweise eine hohe Unabhängigkeit der Speicherzellen beim Set zen der Widerstandskennwerte erreicht werden.
In einer weiteren Ausgestaltung wird vorgeschlagen, dass das Widerstands netzwerk zumindest eine dritte Speicherzelle zur Speicherung eines Wider standskennwerts aufweist, die ein erstes Kontaktpaar aufweist, das dazu ein gerichtet ist, einen dem gespeicherten Widerstandskennwert entsprechenden elektrischen Widerstand bereitzustellen, wobei ein erster Kontakt des ersten Kontaktpaars der dritten Speicherzelle unabhängig ist von den ersten Kontak ten des ersten Kontaktpaars der zwei Speicherzellen und wobei ein zweiter Kontakt des ersten Kontaktpaars der dritten Speicherzelle direkt mit dem zweiten Kontakt des ersten Kontaktpaars einer der zwei Speicherzellen ver bunden ist und unabhängig von dem zweiten Kontakt des ersten Kontaktpaars der anderen der zwei Speicherzellen ist.
Durch eine größere Anzahl Speicherzellen kann insbesondere eine hohe Flexi bilität beim Einsatz des Widerstandsnetzwerks erreicht werden. Weiterhin können hierdurch mehr Eingangskontakte mit mehr Ausgangskontakten ver bunden werden.
Beispielsweise sind die jeweils ersten Kontakte des ersten Kontaktpaars der zwei Speicherzellen mit einem anderen Eingangskontakt verbunden als der erste Kontakt des ersten Kontaktpaars der dritten Speicherzelle und der zweite Kontakt des ersten Kontaktpaars der dritten Speicherzelle ist mit ei nem gleichen Ausgangskontakt verbunden wie der zweite Kontakt des ersten Kontaktpaars einer der zwei Speicherzellen, aber mit einem anderen Aus gangskontakt als der zweite Kontakt des ersten Kontaktpaars der anderen der zwei Speicherzellen.
Vorzugsweise sind die jeweils ersten Kontakte des zweiten Kontaktpaars der zwei Speicherzellen mit einem anderen Auswahleingang verbunden als der erste Kontakt des zweiten Kontaktpaars der dritten Speicherzelle und der zweite Kontakt des zweiten Kontaktpaars der dritten Speicherzelle ist mit ei nem gleichen Auswahlausgang verbunden wie der zweite Kontakt des zweiten Kontaktpaars einer der zwei Speicherzellen, aber mit einem anderen Auswahl ausgang als der zweite Kontakt des zweiten Kontaktpaars der anderen der zwei Speicherzellen.
Gemäß einer weiteren Ausgestaltung wird vorgeschlagen, dass zumindest eine vorteilhaft zumindest ein Großteil, beispielsweise zumindest 80 %, vor teilhaft zumindest 90 %, vorzugsweise alle, der Speicherzellen, insbesondere zumindest die zwei und beispielsweise zumindest die dritte Speicherzelle, zu mindest einen als ferroelektrischen Feldeffekttransistor ausgebildeten Tran sistor aufweist oder von diesem gebildet ist. Unter einem ferroelektrischen Feldeffekttransistor soll beispielsweise ein Feldeffekttransistor verstanden werden, dessen Gate-Isolation zum Source- Drain Kanal von einem ferroelektrischen Dielektrikum gebildet ist.
Hierdurch kann insbesondere eine lange Haltezeit der gespeicherten Werte erreicht werden.
Alternativ oder zusätzlich ist es möglich, dass zumindest eine der Speicherzel len einen Feldeffekttransistor und eine ferroelektrische Kapazität, insbeson dere einen Kondensator mit ferroelektrischem Dielektrikum, aufweist oder von diesen gebildet ist, wobei der Gate-Kontakt des Feldeffekttransistors mit der ferroelektrischen Kapazität gekoppelt ist.
Alternativ oder zusätzlich ist es möglich, dass zumindest eine der Speicherzel len einen Charge-Trap-Transistor aufweist oder von diesem gebildet ist.
Es kann vorgesehen sein, dass das erste Kontaktpaar mit einer Source-Elekt rode und einer Drain-Elektrode des Transistors verbunden ist. Es ist auch mög lich, dass das zweite Kontaktpaar mit einer Front-Gate-Elektrode des Transis tors und einer Back-Gate-Elektrode des Transistors verbunden ist.
Alternativ oder zusätzlich ist es möglich, dass zumindest eine der Speicherzel len als Gruppe von Widerstandsstrukturen mit einer Auswahleinheit, insbe sondere einem Auswahltransistor ausgebildet ist, wobei mittels der Aus wahleinheit eine der Widerstandsstrukturen bestimmt wird, die zwischen das erste Kontaktpaar geschaltet wird. Diese Widerstandsstrukturen können ge mäß einer Alternative durch geeignete Zuschaltung mittels der Auswahlein heit in Reihen- und bzw. oder Parallelschaltung zu einem resultierenden Wi derstand kombiniert werden.
Die vorgeschlagenen Speicherzellen können hierbei in unterschiedlichen Ferti gungstechnologien, wie Nanosheet-Technologie (Nanoschicht-Transistoren), GAA-Technologie (Gate-all-around-Transistor), FinFET-Technologie, FDSOI- Technologie (fully depleted Silicon on insulatorTransistor), High-K-Metal- Gate-Technologie oder Poly-Siliziumoxynitrid-Gate-Technologie gefertigt sein. In einer weiteren Ausgestaltung wird vorgeschlagen, dass die Speicherzellen jeweils eingerichtet sind, in Abhängigkeit von einer über dem zweiten Kon taktpaar angelegten Spannung über dem ersten Kontaktpaar entweder den dem gespeicherten Widerstandskennwert entsprechenden elektrischen Wi derstand bereitzustellen (Speicherzelle ist aktiviert) oder zu sperren (Speicher zelle ist deaktiviert).
Hierdurch kann insbesondere ein flexibles Widerstandsnetzwerk bereitgestellt werden. Insbesondere kann eine Topologie des Widerstandsnetzwerks mit ge ringem Aufwand verändert werden, ohne dass ein Speicherzustand der Spei cherzelle verloren geht.
Darunter, dass die Speicherzellen über dem ersten Kontaktpaar „sperren", soll beispielsweise verstanden werden, dass zwischen den Kontakten ein Wider stand bereitgestellt wird, der zumindest so groß ist, insbesondere zumindest 10 mal so groß ist, vorteilhaft zumindest 1000 mal so groß ist, wie ein maximal von der Speicherzelle in einem ungesperrten Zustand durch die unterschiedli chen möglichen Widerstandskennwerte bereitgestellt werden kann. Insbeson dere befindet sich die Speicherzelle zwischen den Kontakten in einem nichtlei tenden Zustand befindet.
Insbesondere sind die Speicherzellen eingerichtet, beim Vorliegen einer ers ten Spannung zwischen den Kontakten des zweiten Kontaktpaars der jeweili gen Speicherzelle den dem gespeicherten Widerstandskennwert entsprechen den elektrischen Widerstand über dem ersten Kontaktpaar bereitzustellen. Beispielsweise sind die Speicherzellen eingerichtet, beim Vorliegen zumindest einer zweiten Spannung, die von kleinerem Betrag und gleicher Polarität ist wie die erste Spannung oder die von umgekehrter Polarität der ersten Span nung und beliebigem Betrag ist, zwischen den Kontakten des ersten Kontakt paars zu sperren. Beispielsweise unterscheiden sich die erste Spannung und die zweite Spannung um zumindest 0,5 V, insbesondere um zumindest 1 V. Vorteilhaft unterscheiden sich die erste Spannung und die zweite Spannung, insbesondere zumindest in ihrem Betrag, von Spannungen, die zu einer Verän derung des gespeicherten Widerstandskennwert eingesetzt werden. Weiterhin ist es möglich, dass zumindest bei einem Lesevorgang über das Wi derstandsnetzwerk, also insbesondere einer Bestromung der Eingangskon takte, ein Bezugspotential der Kontakte des zweiten Kontaktpaars gegenüber einem Bezugspotential der Kontakte des ersten Kontaktpaars um eine Ver gleichsspannung (Bias-Spannung) verschoben ist. Hierdurch kann beispiels weise ein zuverlässiger Betrieb von Widerstandsnetzwerken erreicht werden, die in besonders spannungsempfindlichen Technologiebereichen gefertigt wurden.
Vorteilhaft wird weiter vorgeschlagen, dass zumindest die zwei Speicherzellen jeweils eingerichtet sind, mittels geeigneter elektrischer Signale über das je weils zweite Kontaktpaar zwischen zumindest drei, insbesondere zumindest acht, unterschiedlichen Speicherzuständen geschaltet werden zu können. Vor teilhaft sind die Speicherzellen eingerichtet, quasi kontinuierliche Wider standskennwerte (Speicherwerte) anzunehmen.
Es kann insbesondere eine hohe Flexibilität in einer Anwendung des Wider standsnetzwerkes erreicht werden.
Weiterhin wird vorgeschlagen, dass das Widerstandsnetzwerk eine Vielzahl, beispielsweise zumindest 6, insbesondere zumindest 10, vorteilhaft zumindest 20, vorzugsweise zumindest 60, weiterer Speicherzellen zur Speicherung von Widerstandskennwerten aufweist, die jeweils ein erstes Kontaktpaar aufwei sen, das dazu eingerichtet ist, in zumindest einem Betriebsmodus einen dem gespeicherten Widerstandskennwerts entsprechenden elektrischen Wider stand bereitzustellen und die gemeinsam mit den zwei Speicherzellen in Zei len und Spalten eines Rasters angeordnet sind. Beispielsweise weist das Ras ter zumindest 2, insbesondere zumindest 4, vorteilhaft zumindest 8, vorzugs weise zumindest 32 Zeilen auf. Beispielsweise weist das Raster zumindest 2, insbesondere zumindest 4, vorteilhaft zumindest 8, vorzugsweise zumindest 32, Spalten auf. Vorteilhaft ist eine Anzahl der Spalten gleich einer Anzahl der Zeilen, um eine hohe Flexibilität zu ermöglichen. Alternativ unterscheidet sich eine Anzahl der Spalten von einer Anzahl der Zeilen. Insbesondere ist jeder der Zeilen des Rasters ein Eingangskontakt der Eingangskontaktgruppe zuge ordnet. Beispielsweise ist jeder Spalte des Rasters ein Ausgangskontakt der Ausgangskontaktgruppe zugeordnet. Es kann jeder Spalte des Rasters ein Aus wahleingang der Auswahleingangsgruppe zugeordnet sein. Beispielsweise ist jeder Spalte des Rasters ein Auswahlausgang der Auswahlausgangsgrupp zu geordnet. Vorteilhaft weist das Widerstandsnetzwerk für jede Kombination von Spalten und Zeilen des Rasters zumindest eine Speicherzelle auf, die die den Spalten und Zeilen entsprechenden Eingangs- und Ausgangskontakte mit tels deren jeweils erstem Kontaktpaar verbindet und bzw. oder die die den Spalten und Zeilen entsprechenden Auswahleingänge und Auswahlausgänge mittels deren jeweils zweitem Kontaktpaar verbindet.
Insbesondere kann durch geeignete Ansteuerung der Auswahleingänge und bzw. oder Auswahlausgänge, insbesondere Aktivierung und bzw. oder Deakti vierung der Speicherzellen, eine Anpassung derTopologie und bzw. oder der Dimension der durch das Raster gegebenen Matrix erreicht werden, wobei beispielsweise eine oder mehrere ganze Zeilen und bzw. oder eine oder meh rere ganze Spalten von Speicherzellen von einer Auswertung (Transformation der Eingangssignale in Ausgangssignale) ausgeschlossen werden.
In weiteren Ausgestaltungen ist es möglich, dass zumindest ein Teil der Ras terpositionen (Kombinationen von Spalten und Zeilen) frei ist von Speicherzel len.
Hierdurch kann beispielsweise erreicht werden, dass komplexe und bzw. oder umfangreiche Operationen mit dem Widerstandsnetzwerk ausgeführt werden können.
Weiterhin wird ein integrierter Schaltkreis, insbesondere eine analoge Fal tungsebene eines neuronalen Netzes oder ein analoger Matrixmultiplikator, vorgeschlagen, der zumindest ein erfindungsgemäßes Widerstandsnetzwerk aufweist.
Erfindungsgemäße Widerstandsnetzwerke sind besonders für Zwecke der analogen Faltung und bzw. oder Matrixmultiplikation geeignet, bei denen sich Faktoren der Matrix und bzw. oder Gewichte zwischen wiederholten Anwen dungen gar nicht oder nur wenig ändern. Insbesondere kann viel digitale Re chenleistung gespart werden. Beispielsweise weist der integrierte Schaltkreis zumindest einen Analog-Digi- tal-Wandler auf, der eingerichtet ist, analoge Ausgangssignale an den Aus gangskontakten des Widerstandsnetzwerks in digitale Signale/Daten umzu wandeln. Beispielsweise weist der integrierte Schaltkreis zumindest einen Di gital-Analog-Wandler auf, der eingerichtet ist, digitale Eingangssignale in ana loge Eingangssignale umzuwandeln und diese an die Eingangskontakte des Widerstandsnetzwerks zu leiten.
Beispielsweise weist der integrierte Schaltkreis zumindest ein weiteres Wider standsnetzwerk auf, wobei Ausgangskontakte des (ersten) Widerstandsnetz werks, insbesondere direkt, mit Eingangskontakten des zweiten Widerstands netzwerks verbunden sind, wobei hierbei zumindest eines der Widerstands netzwerke von einer rasterförmigen Ausgestaltung, bei der jeweils abweicht.
Vorteilhaft wird vorgeschlagen, dass der integrierte Schaltkreis eine erste Aus wahleinheit aufweist, die mit den ersten Kontakten des jeweils zweiten Kon taktpaars der Speicherzellen verbunden ist und dazu ausgebildet ist, in Abhän gigkeit von einer Vorgabe eine Teilmenge der ersten Kontakte mit einem ers ten Aktivierungskontakt zu verbinden und eine Komplementärmenge der ers ten Kontakte mit einem ersten Deaktivierungskontakt zu verbinden.
Beispielsweise wird vorgeschlagen, dass der integrierte Schaltkreis eine zweite Auswahleinheit aufweist, die mit den zweiten Kontakten des jeweils zweiten Kontaktpaars der Speicherzellen verbunden ist und dazu ausgebildet ist, in Ab hängigkeit von einer Vorgabe eine Teilmenge der zweiten Kontakte mit einem zweiten Aktivierungskontakt zu verbinden und eine Komplementärmenge der zweiten Kontakte mit einem zweiten Deaktivierungskontakt zu verbinden.
Beispielsweise liegt zumindest in einem Auswahlbetriebsmodus ein am ersten Aktivierungskontakt anliegendes elektrisches Potential unter einem am zwei ten Deaktivierungskontakt anliegenden elektrischen Potential. Es kann zumin dest in einem Auswahlbetriebsmodus ein am zweiten Aktivierungskontakt an liegendes elektrisches Potential unterhalb eines am ersten Aktivierungskon takt anliegenden elektrischen Potentials liegen. Insbesondere liegt zumindest in einem Auswahlbetriebsmodus ein am ersten Deaktivierungskontakt anlie gendes elektrisches Potential unterhalb eines am zweiten Aktivierungskontakt anliegenden elektrischen Potentials. Je nach technischer/strukturellen Umset zung (insbesondere Dotierung) der Speicherzellen ist es möglich, dass die Rei henfolge der Potentiale der Aktivierungs- und Deaktivierungskontakte umge kehrt ist. Insbesondere ist eine Potentialdifferenz zwischen den Aktivierungs kontakten der beiden Auswahleinheiten so gewählt, dass über den Kontakten der mit den Aktivierungskontakten verbundenen Speicherzellen eine Aktivie rungsspannung zwischen 0 V und 1 V, insbesondere um 0,5 V abfällt. Insbe sondere ist eine Potentialdifferenz zwischen dem jeweiligen Aktivierungskon takt der einen Auswahleinheit und dem jeweiligen Deaktivierungskontakt der anderen Auswahleinheit so gewählt, dass über der mit diesen Kontakten ver bundenen Speicherzellen eine Deaktivierungsspannung zwischen 0,3 V und 1,5 V, insbesondere zwischen 0,5 V und 1 V, insbesondere um 0,75 V abfällt. Insbesondere ist eine Potentialdifferenz zwischen den jeweiligen Deaktivie rungskontakten der zwei Auswahleinheiten so gewählt, dass eine über den entsprechend verbundenen Speicherzellen eine Spannung von maximal 5 V, insbesondere maximal 4 V, vorteilhaft maximal 3 V, vorzugsweise maximal 2 V abfällt. Insbesondere sind die Potentialdifferenzen an den Aktivierungs- bzw. Deaktivierungskontakten höher gewählt (beispielsweise um bis zu 15 V), als die Zielspannungen, die letztendlich an den Speicherzellen anliegen sollen, um erhöhte Leitungswiderstände, insbesondere durch Leitung durch dotierte Sub strate, auszugleichen.
Beispielsweise ist die erste Auswahleinheit eingerichtet, zumindest in einem Setzbetriebsmodus, eine Teilmenge der ersten Kontakte des zweiten Kontakt paars der Speicherzellen mit einem ersten Setzkontakt zu verbinden. Die zweite Auswahleinheit kann eingerichtet sein, zumindest in einem Setzbe triebsmodus, eine Teilmenge der zweiten Kontakte des zweiten Kontaktpaars der Speicherzellen mit einem zweiten Setzkontakt zu verbinden. Insbesondere sind die Setzkontakte identisch zum jeweiligen Aktivierungskontakt oder zum jeweiligen Deaktivierungskontakt. Alternativ ist es möglich, dass der jeweilige Setzkontakt unabhängig ist vom jeweiligen Aktivierungskontakt und dem je weiligen Deaktivierungskontakt. Insbesondere sind die Setzkontakte einge richtet, elektrische Signale zur Veränderung der Speicherzustände der Spei cherzellen zu liefern. Unter einer „Komplementärmenge der ersten/zweiten Kontakte" soll hierbei beispielsweise die Teilmenge der ersten/zweiten Kontakte verstanden wer den, die nicht mit dem ersten/zweiten Aktivierungskontakt verbunden sind und beispielsweise auch nicht mit dem ersten Setzkontakt verbunden sind.
Insbesondere weist die Auswahleinheit zumindest eine Gruppe von Schaltele menten auf, die jeweils dazu eingerichtet sind, in Abhängigkeit von einem Steuersignal die Auswahleingänge des Widerstandsnetzwerks unabhängig voneinander jeweils entweder mit dem Aktivierungskontakt oder dem Deakti vierungskontakt zu verbinden.
Weiterhin wird vorgeschlagen, dass der integrierte Schaltkreis zumindest ei nen Temperatursensor aufweist, der dazu eingerichtet ist, eine Temperatur des Widerstandsnetzwerks zu überwachen, und dass der integrierte Schalt kreis zumindest eine Stelleinheit aufweist, die eingerichtet ist, gespeicherte Widerstandskennwerte der Speicherzellen des Widerstandsnetzwerks an eine veränderte Temperatur anzupassen. Beispielsweise sind den gespeicherten Widerstandskennwerten entsprechende elektrische Widerstände temperatur abhängig. Beispielsweise ist die Stelleinheit dazu eingerichtet, insbesondere nachdem eine Temperaturänderung detektiert wurde, gespeicherte Wider standskennwerte der Speicherelemente derart anzupassen, dass eine resultie render, dem neuen Widerstandskennwert zugeordneter, neuer Widerstand zumindest im Wesentlichen einem dem alten Widerstandskennwert entspre chenden alten Widerstand vor der Temperaturänderung entspricht, also ins besondere zumindest näher an dem alten Widerstand liegt, als es der durch die veränderte Temperatur dem alten Widerstandskennwert entsprechende verstellte Widerstand getan hat. Insbesondere weicht der neue Widerstand maximal 10%, vorteilhaft maximal 5%, vorzugsweise maximal 2% von dem al ten Widerstand ab. Insbesondere werden resultierende Widerstände der Spei cherzellen durch veränderte gespeicherte Widerstandskennwerte tempera turunabhängig gehalten. Alternativ ist der integrierte Schaltkreis eingerichtet, bei einer Veränderung einer Temperatur, die gespeicherten Widerstands werte derart anzupassen, dass deren Verhältnisse zueinander zumindest im Wesentlichen konstant gehalten werden, d.h. eine Abweichung von maximal 10 Prozent des Ursprungswerts aufweisen. Alternativ kann zusätzlich das Aus gangssignal der Wortleitung angepasst werden. Vorzugsweise kann dafür ein ferroelektrischer Feldeffekttransistor genutzt werden.
Es kann insbesondere eine hohe Temperaturstabilität erreicht werden.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend anhand der Figuren 1 bis 8 näher erläutert. Es zeigen:
Fig. 1 eine schematische Darstellung eines Ausschnitts eines Widerstands netzwerks mit Speicherzellen;
Fig. 2 eine Ausgestaltung einer Speicherzelle eines Widerstandsnetzwerks;
Fig. 3 eine alternative Ausgestaltung einer Speicherzelle eines Widerstands netzwerks;
Fig. 4a)- c) Kennlinien einer Speicherzelle eines Widerstandsnetzwerks;
Fig. 5 eine schematische 3D Darstellung einer Umsetzung eines Widerstands netzwerks;
Fig. 6 eine erste Schnittdarstellung durch das Widerstandsnetzwerk entlang einer Schnittebene A in Figur 5;
Fig. 7 eine zweite Schnittdarstellung durch das Widerstandsnetzwerk entlang einer Schnittebene B in Figur 5; und
Fig. 8 eine schematische Darstellung eines integrierten Schaltkreises mit ei nem Widerstandsnetzwerk.
Figur 1 zeigt einen Ausschnitt eines Widerstandsnetzwerks 100 mit einer Viel zahl von Speicherzellen 200. Der Ausschnitt umfasst neun Speicherzellen 200 zur Speicherung jeweils eines Widerstandskennwerts. Die Speicherzellen 200 weisen jeweils ein erstes Kontaktpaar auf, das dazu eingerichtet ist, in zumin dest einem Betriebsmodus einen dem gespeicherten Widerstandskennwerts entsprechenden elektrischen Widerstand bereitzustellen.
Die Speicherzellen 200 sind in einem Raster angeordnet. Das Raster weist 32 Zeilen und 32 Spalten auf, wobei alternativ beliebig große Netzwerke möglich sind. Das Raster des gezeigten Ausschnitts weist S Zeilen und S Spalten auf.
Erste Kontakte 104a bzw. 104b bzw. 104c des ersten Kontaktpaars der Spei cherzellen 200a, 200d, 200g, bzw. 200b, 200e, 200h, bzw. 200c, 200f, 200i, die in einer gleichen Zeile angeordnet sind, sind jeweils miteinander verbunden. Die ersten Kontakte 104a, 104b, 104c bilden jeweils einen Eingangskontakt ei ner Eingangskontaktgruppe 105.
Zweite Kontakte 106a bzw. 106b bzw. 106c des ersten Kontaktpaars der Spei cherzellen 200a, 200d, 200g, bzw. 200b, 200e, 200h, bzw. 200c, 200f, 200i, die in einer gleichen Zeile angeordnet sind, sind jeweils elektrisch unabhängig voneinander.
Die Speicherzellen 200 weisen jeweils ein zweites Kontaktpaar auf, das von dem ersten Kontaktpaar elektrisch unabhängig ist. Das zweite Kontaktpaar ist derart angeordnet, dass mittels geeigneter elektrischer Signale über dieses der gespeicherte elektrische Widerstandskennwert der jeweiligen Speicher zelle 200 reversibel veränderbar ist.
Erste Kontakte 108a bzw. 108b bzw. 108c des zweiten Kontaktpaars der Spei cherzellen 200a, 200d, 200g, bzw. 200b, 200e, 200h, bzw. 200c, 200f, 200i, die in einer gleichen Zeile angeordnet sind, sind jeweils miteinander verbunden. Die ersten Kontakte 108a, 108b, 108c bilden jeweils einen Auswahleingang ei ner Auswahleingangsgruppe 110.
Zweite Kontakte 109a bzw. 109b bzw. 109c des zweiten Kontaktpaars der Speicherzellen 200a, 200d, 200g, bzw. 200b, 200e, 200h, bzw. 200c, 200f,
200i, die in einer gleichen Zeile angeordnet sind, sind jeweils elektrisch unab hängig voneinander. Die zweiten Kontakte 109a, 109b, 109c bilden jeweils ei nen Auswahlausgang einer Auswahlausgangsgruppe 120. Erste Kontakte 104a bzw. 104b bzw. 104c des ersten Kontaktpaars der Spei cherzellen 200a, 200b, 200c, bzw. 200d, 200e, 200f, bzw. 200g, 200h, 200i, die in einer gleichen Spalte angeordnet sind, sind jeweils elektrisch unabhängig voneinander. Die ersten Kontakte 104a, 104b, 104c bilden jeweils einen Aus gangskontakt einer Eingangskontaktgruppe 105.
Zweite Kontakte 106a bzw. 106b bzw. 106c des ersten Kontaktpaars der Spei cherzellen 200a, 200b, 200c, bzw. 200d, 200e, 200f, bzw. 200g, 200h, 200i, die in einer gleichen Zeile angeordnet sind, sind jeweils miteinander verbunden. Die zweiten Kontakte 106a, 106b, 106c bilden jeweils einen Ausgangskontakt einer Ausgangskontaktgruppe 107.
Erste Kontakte 108a bzw. 108b bzw. 108c des zweiten Kontaktpaars der Spei cherzellen 200a, 200b, 200c, bzw. 200d, 200e, 200f, bzw. 200g, 200h, 200i, die in einer gleichen Spalte angeordnet sind, sind jeweils elektrisch unabhängig voneinander.
Zweite Kontakte 109a bzw. 109b bzw. 109c des zweiten Kontaktpaars der Speicherzellen 200a, 200b, 200c, bzw. 200d, 200e, 200f, bzw. 200g, 200h,
200i, die in einer gleichen Zeile angeordnet sind, sind jeweils miteinander ver bunden. Die ersten Kontakte 109a, 109b, 109c bilden jeweils einen Aus wahleingang einer Auswahleingangsgruppe 110.
Die Speicherzellen 200 sind jeweils eingerichtet, in Abhängigkeit von einer über dem zweiten Kontaktpaar angelegten Spannung, über dem ersten Kon taktpaar entweder den dem gespeicherten Widerstandskennwert entspre chenden elektrischen Widerstand bereitzustellen oder zu sperren.
In Figur 2 ist ein elektrisches Diagramm der Speicherzellen 200 des Wider standsnetzwerks 100 gezeigt. Die Speicherzellen 200 weisen jeweils einen als ferroelektrischen Feldeffekttransistor (FeFET) ausgebildeten Transistor 201 auf. Wiederkehrende Merkmale sind in dieser Figur wie auch in den folgenden Figuren mit identischen Bezugszeichen versehen. Eine Back-Gate-Elektrode des Transistors 201 bildet den ersten Kontakt 108 des zweiten Kontaktpaars der Speicherzelle 200. Eine Front-Gate-Elektrode des Transistors 201 bildet den zweiten Kontakt 109 des zweiten Kontaktpaars der Speicherzelle 200. Source- und Drain-Elektroden des Transistors 201 bilden jeweils den ersten und zweiten Kontakt 104, 106 des ersten Kontaktpaars. Das erste Kontaktpaar 104 und 106 bzw. 104a und 106a ist somit mit einem Source-Bereich bzw. ei nem Drain-Bereich des Transistors 201 verbunden, der Teil einer der Speicher zellen 200 ist und als Logic-Transistor oder Speichertransistor ausgebildet sein kann. Das zweite Kontaktpaar 108 und 109 bzw. 108a und 109 a ist entspre chend mit dem Gate-Bereich bzw. dem Bulk-Bereich dieses Transistors 201 verbunden. Zusätzlich kann hier noch ein Resistor oder ein Kondensator, typi scherweise ein ferroelektrischer Kondensator, in Reihe geschaltet sein, wie nachfolgend in Figur 3 dargestellt. Der Gate-Bereich und der Bulk-Bereich bzw. die Gate-Leitung oder Gateline und die Bulk-Leitung oder Bulkline sind dabei parallel zueinander geführt.
Gemäß einer alternativen Ausgestaltung ist der Transistor 201 von einem Charge-Trap-Transistor gebildet statt von einem ferroelektrischen Feldeffekt transistor. Prinzipiell kann der Transistor 201 als ein nicht-flüchtiger Transistor bzw. nicht-flüchtiger Speichertransistor ausgestaltet sein.
Figur 3 stellt ein elektrisches Diagramm einer alternativen Ausgestaltung der Speicherzellen 200 dar. Die Speicherzelle 200 weist hierbei einen als Feldef fekttransistor ausgebildeten Transistor 201 auf. Weiterhin weist die Speicher zelle 200 eine ferroelektrische Kapazität 203 auf, die elektrisch zwischen der Front-Gate-Elektrode des Transistors 201 und dem zweiten Kontakt 109 des zweiten Kontaktpaars angeordnet bzw. in Reihe geschaltet ist. Eine Back-Gate- Elektrode des Transistors 201 bildet den ersten Kontakt 108 des zweiten Kon taktpaars der Speicherzelle 200. Source- und Drain-Elektroden des Transistors 201 bilden jeweils den ersten und zweiten Kontakt 104, 106 des ersten Kon taktpaars. Alternativ ist es auch möglich, dass die ferroelektrische Kapazität zwischen der Back-Gate-Elektrode des Transistors 201 und dem ersten Kon takt des zweiten Kontaktpaars angeordnet ist.
In Figur 4 ist in einem oberen Diagramm a) und einem mittleren Diagramm b) eine Schar von Kennlinien der als ferroelektrischer Feldeffekttransistoren aus gebildeten Speicherzellen 200 gezeigt. Aufgetragen ist hierbei ein Source- Drain-Strom Id in Abhängigkeit von einer Gate-Bulk-Spannung Vg für unter- schiedliche Speicherzustände der Speicherzelle 200. Die veränderbare Wider standskenngröße ist hierbei die elektrische Polarisierung des ferroelektrischen Materials. Mittels geeigneter elektrischer Signale über das zweite Kontaktpaar kann die Speicherzelle 200 zwischen einer Vielzahl von Werten über ein quasi kontinuierliches Spektrum geschaltet werden. Die Signale zum Verändern des gespeicherten Widerstandskennwerts sind als Impulse oder Puls-Sequenzen ausgebildet. Wie stark sich der Widerstandskennwert durch einen Impuls än dert, hängt insbesondere von der Impulsamplitude, der Impulsdauer und der Impulshäufigkeit ab. Im unteren Diagramm c) ist beispielsweise der Source- Drain-Strom Id über der Speicherzelle 200 in Abhängigkeit von einer Anzahl N durchgeführter Pulse dargestellt. Diagramme a) und b) unterscheiden sich dadurch, dass die Impulse eine umgekehrte Polarität aufweisen und sich so mit (mit jedem weiteren Puls) die Widerstandskenngröße und somit die Kenn linie in eine andere Richtung hin verändert. Durch einen Signalpuls bzw. eine Signalpulssequenz kann der Zustand des FeFETs schrittweise von einem Ext remzustand zum anderen geändert werden. Die Amplitude dieses Pulses ist dabei größer als die Lesespannung des FeFETs. Weiterhin gibt es mehrere Möglichkeiten für diese Pulssequenz. Drei beispielhafte Möglichkeiten sind die wiederholte Abfolge gleicher Pulse, wiederholte Abfolge bei Änderung der Pulsweite sowie wiederholte Abfolge bei Änderung der Pulsamplitude.
Bei der Verwendung eines ferroelektrischen Feldeffekttransistors (FeFET) kann ausgehend von den zwei Extremzuständen, welche sich jeweils durch eine gleichgerichtete Polarisation entlang des Gatestapels auszeichnen, die Aktivierungs- und Deaktivierungspotenziale (Spannungen) im Widerstands netzwerk festgelegt werden. Die Aktivierungs- bzw. Lesespannung der Source- lines (Differenz zwischen dem ersten und zweiten Aktivierungspotential) sollte im Bereich liegen, wo der Unterschied der Transferkennlinien der beiden Zu stände groß ist (also im gegebene Beispiel der Figur 4 etwa 0,5V), Gleichzeitig sollte diese Spannung aber möglichst gering gewählt werden, um eine Störung des Zustandes dieser Speicherzelle bzw. anderer Speicherzellen zu vermeiden.
Die Deaktivierungsspannung der Bulk- bzw. Sourcelines sollte jeweils in einem Bereich gewählt werden, wo der Strom beider Transferkennlinien gering bzw. vernachlässigbar ist. Gleichzeitig sollte die Spannung möglichst nahe der Lese spannung gewählt werden um eine Störung der Zustände durch eine erhöhte Spannung in Bereichen wo sowohl Source- als auch Bulklines die Deaktivie rungsspannung sehen zu vermeiden. Des Weiteren ist zu beachten, dass im Falle der Bulklines ein großer Teil der Spannung nicht auf den Transistor ab fällt. Somit ist die Deaktivierungsspannung so zu wählen, dass die über den Transistor abfallende Spannung ausreichend für das Abschalten ist. Sollte es im ausgewählten Technologieknoten nicht möglich sein eine so hohe Span nung über die Bulklines zu führen, kann durch eine Biasspannung, welche so wohl auf die Sourcelines als auch Bulklines gelegt wird, dies ausgeglichen wer den. Hierbei ist zu beachten, dass die Biasspannung der Source- und Bulklines sich unterscheidet und so zu wählen ist, dass sich die Spannung, welche über den Transistor abfällt, nicht ändert.
Figur 5 zeigt in einer schematischen dreidimensionalen Darstellung die Topo logie einer Umsetzung eines erfindungsgemäßen Widerstandsnetzes auf ei nem Halbleitersubstrat 202. Das Halbleitersubstrat 202 ist hierbei durch fla che Gräben 231a, 231b in Spalten und durch tiefe Gräben 230a, 230b, 230c in Zeilen unterteilt. Die tiefen Gräben 230a, 230b, 230c sind als doppelte Gräben ausgebildet, so dass jede Zeile von einem eigenen Paar tiefen Gräben 230a, 230b, 230c umgeben ist. In jedem Zellbereich der einer Zeilen-und-Spalten- Kombination entspricht, ist im und auf dem Halbleitersubstrat 202 eine Spei cherzelle 200a, 200b, 200c, 200d, 200e, 200f gebildet. Die Zellbereiche weisen hierbei jeweils eine Größe von etwa 300 nm mal 300 nm auf. In jedem Zellbe reich ist eine Front-Gate-Isolierung aus ferroelektrischem Dielektrikum 210a, 210d auf dem Halbleitersubstrat 202 zwischen und teilweise über zwei gleich artig dotierten Source/Drain-Bereichen 204a, 206a bzw. 204d, 296b des Zell bereichs aufgebracht (vgl. Figuren 6 und 7). Da Source und Drain eines FET to pologisch vertauschbar sind, werden in dieser Beschreibung Bereiche die als Source- bzw. Drain-Bereich fungieren können als Source/Drain-Bereiche be zeichnet - es wird hierbei davon ausgegangen, dass ein FET zwei Source/Drain-Bereiche aufweist, und dass jeweils einer dieser Bereiche letzt endlich als Source und ein anderer als Drain dient.
Die Front-Gate-Isolierungen der Speicherzellen 200a, 200b, 200c bzw. 200d, 200e, 200f einer gleichen Spalte sind jeweils so angeordnet, dass darauf ange ordnete Front-Gate-Elektroden mittels einer ersten geradlinigen Leiterbahn in einer ersten Leiterschichtebene und Vias kontaktiert werden. Die erste Leiter bahn bildet zusammen mit der Front-Gate-Elektrode und den Vias jeweils den zweiten Kontakt 109a bzw. 109b des zweiten Kontaktpaars. Erste Source/Drain-Bereiche 204a der in einer gleichen Spalte angeordneten Spei cherzellen 200a, 200b, 200c bzw. 200d, 200e, 200f sind jeweils pro Spalte durch eine zweite geradlinige Leiterbahn und Vias kontaktiert. Die zweite Lei terbahn ist parallel zur ersten Leiterbahn und in der ersten Leiterschicht ebene, oder alternativ in einer weiteren Leiterschichtebene, geführt. Zweite Source/Drain-Bereiche 206a, 206d der in einer gleichen Zeile angeordneten Speicherzellen 200a, 200d, bzw. 200b, 200e, bzw. 200c, 200f sind jeweils pro Zeile durch eine dritte geradlinige Leiterbahn und Vias kontaktiert. Die dritten Leiterbahnen sind orthogonal windschief zu den ersten Leiterbahnen in einer zweiten Leiterschichtebene geführt. Die dritten Leiterbahnen sind orthogonal windschief zu den zweiten Leiterbahnen geführt. Die ersten, zweiten und drit ten Leiterbahnen bilden eine Querbalkenanordnung (Cross-Bar Array).
Das Halbleitersubstrat 202 weist zwischen den tiefen Gräben 230a, 230b,
230c einer Zeile jeweils eine Grunddotierung 208a, 208b, 208c auf. Die Grund dotierung 208a, 208b, 208c erstreckt sich unter den flachen Gräben 231a, 231b hinweg. Die Grunddotierung 208a, 208b, 208c einer Zeile bildet jeweils für jede Speicherzelle 200a, 200d, bzw. 200b, 200e, bzw. 200c, 200f der Zeile einen Back-Gate-Kontakt des Transistors. Die Grunddotierung 208a, 208b, 208c ist durch die tiefen Gräben 230a, 230b, 230c unterbrochen, so dass die Grunddotierungen 208a, 208b, 208c der unterschiedlichen Zeilen elektrisch voneinander isoliert sind. Die tiefen Gräben 230a, 230b, 230c reichen etwas tiefer in das Halbleitersubstrat 202 als die Grunddotierung 208a, 208b, 208c. Zusätzlich ist das Halbleitersubstrat 202 in einem Bereich zwischen den tiefen Gräben 230a, 230b, 230c unterschiedlicher Zeilen undotiert oder alternativ entgegengesetzt zur Grunddotierung 208a, 208b, 208c dotiert. Statt doppel ten Gräben ist es alternativ möglich, dass die tiefen Gräben deutlich weiter in das Substrat reichen als die Grunddotierung 208a, 208b, 208c.
An einem Rand des Rasters ist die Grunddotierung 208a, 208b, 208c jeder Zeile jeweils über vorderseitige Elektroden mit in der ersten oder alternativ in der zweiten oder alternativ der weiteren Leiterschichtebene geführten vierten Leiterbahnen mittels Vias kontaktiert. Die vierten Leiterbahnen bilden jeweils den ersten Kontakt 108a, bzw. 108b, bzw. 108c des zweiten Kontaktpaars der Speicherzellen 200a, 200d, bzw. 200b, 200e, bzw. 200c, 200f.
Wie in Figur 6, einer ersten Schnittdarstellung der Topologie des Widerstands netzwerks entlang Schnittebene A, angedeutet ist die Grunddotierung 208a, 208b, 208c am Anfang und am Ende einer Zeile jeweils ebenfalls durch einen tiefen Graben 230a, 230b, 230c vom übrigen Halbleitersubstrat 202 getrennt. Die Grunddotierung 208a, 208b, 208c ist hierbei umlaufend vom tiefen Gra ben 230a, 230b, 230c umgeben. Weiterhin kann wie in Figur 6 angedeutet ein zusätzlicher flacher Graben zwischen einer Kontaktfläche des Back-Gate Kon takts und einer Kontaktfläche des ersten Source/Drain-Bereichs 204a vorgese hen sein. Unabhängig davon, dass in Figur 6 lediglich zwei Speicherzellen in ei ner Zeile gezeigt sind, kann eine beliebige Anzahl Speicherzellen pro Zeile vor gesehen sein. Die Grunddotierung 208a, 208b, 208c erstreckt sich hierbei ent sprechend weit (nach links) ohne von tiefen Gräben unterbrochen zu werden.
Eine weitere Schnittdarstellung der Topologie des Widerstandsnetzwerks ent lang der Schnittebene B ist in Figur 7 dargestellt.
In Figur 8 ist ein erfindungsgemäßer integrierter Schaltkreis 300, insbesondere eine analoge Faltungsebene eines neuronalen Netzes oder einen analogen Matrixmultiplikator, mit einem erfindungsgemäßen Widerstandsnetzwerk 100 gezeigt.
Der integrierte Schaltkreis 300 weist eine erste Auswahleinheit 310 auf, die je weils mit den ersten Kontakten 108 des zweiten Kontaktpaars der Speicherzel len 200 verbunden ist und dazu ausgebildet ist, in Abhängigkeit von einer Vor gabe 342 eine Teilmenge der ersten Kontakte 108 mit einem ersten Aktivie rungskontakt zu verbinden und eine Komplementärmenge der ersten Kon takte 108 mit einem ersten Deaktivierungskontakt zu verbinden.
Der integrierte Schaltkreis 300 weist eine zweite Auswahleinheit 320 auf, die jeweils mit den zweiten Kontakten 109 des zweiten Kontaktpaars der Spei cherzellen 200 verbunden ist und dazu ausgebildet ist, in Abhängigkeit von der Vorgabe 342 eine Teilmenge der zweiten Kontakte 109 mit einem zweiten Aktivierungskontakt zu verbinden und eine Komplementärmenge der zweiten Kontakte 109 mit einem zweiten Deaktivierungskontakt zu verbinden.
Der integrierte Schaltkreis S00 weist eine Stelleinheit S40 auf, die eingerichtet ist, Vorgaben S42 für die Auswahleinheiten S10, S20 zu generieren. Die Stel leinheit S40 ist eingerichtet, elektrische Signale zu generieren, die mittels der Auswahleinheiten S10, S20 an bestimmte der Speicherzellen 200 des Wider standsnetzwerks 100 (also z.B. an einzelne oder auch an alle) an zweite Kon takte 108, 109 der Speicherzellen 200 übertragen werden, um einen jeweils gespeicherten Widerstandskennwert bzw. Speicherzustand der Speicherzellen 200 zu verändern. Die Stelleinheit 340 ist eingerichtet, unterschiedliche Po tentiale bereitzustellen, die mittels den ersten und zweiten Aktivierungs- und Deaktivierungskontakten der Auswahleinheiten 310, 320 an das zweite Kon taktpaar der Speicherzellen 200 geleitet werden.
Beispielsweise kann jeder Auswahleingang des Widerstandsnetzwerks 100 mit dem ersten Aktivierungskontakt verbunden werden, um ein Aktivierungspo tential an die ersten Kontakte 108 der zweiten Kontaktpaare zu liefern und es kann jeder Auswahlausgang des Widerstandsnetzwerks 100 mit dem zweiten Aktivierungskontakt verbunden werden, um ein Aktivierungspotenzial (z.B. ein Erdpotenzial oder ein Vergleichspotential (Bias)) an die zweiten Kontakte 109 des zweiten Kontaktpaars zu liefern, so dass alle Speicherzellen 200 des Wi derstandsnetzwerks 100 aktiv sind. Wird nun über die Eingangskontakte (Bit- lines) jeweils ein Eingangssignal 350 (Inputsignal) angelegt, kann an allen Aus gangskontakten ein Ausgangssignal 352 entnommen werden. Die Zustände der Speicherelemente bleiben hierbei erhalten (gehen also nicht verloren).
In einer weiteren Betriebsvariante ist es möglich, dass die Speicherzellen 200 ausgewählter Spalten deaktiviert werden. Sollen beispielsweise nur die Spei cherzellen 200g, 200h, 200i der dritten Spalte deaktiviert werden, werden die zugehörigen zweiten Kontakte 109c des zweiten Kontaktpaars (also der dritte Auswahlausgang) mittels der zweiten Auswahleinheit 320 mit dem zweiten Deaktivierungskontakt und so mit einem zweiten Deaktivierungspotenzial ver bunden, während die zugehörigen zweiten Kontakte 109a, 109b der übrigen Speicherzellen 200a, 200b, 200c, und 200d, 200e, 200f mit dem zweiten Akti vierungskontakt verbunden werden. Wird nun an allen Eingangskontakten je weils ein Eingangssignal 350 angelegt, bleibt ein dritter Ausgangskontakt (Wordline) unabhängig von in den Speicherzellen 200 gespeicherten Wider standskennwerten ohne Signal, da die Speicherzellen 200a, 200b, 200c der dritten Spalte sperren. Ebenso ist es möglich mehrere Spalten des Wider standsnetzwerks 100 auszuschalten, indem die entsprechenden zugehörigen Bulklines auf das zweite Deaktivierungspotenzial gelegt werden. Die Zustände der Speicherelemente bleiben hierbei erhalten (gehen also nicht verloren).
Ferner ist es möglich, dass die Speicherzellen 200 ausgewählter Zeilen deakti viert werden. Sollen beispielsweise die Speicherzellen 200c, 200f, 200i der dritten Zeile deaktiviert werden, werden die zugehörigen ersten Kontakte 108c des jeweiligen zweiten Kontaktpaars (also der dritte Auswahleingang) mittels der ersten Auswahleinheit 310 mit dem ersten Deaktivierungskontakt und so mit einem ersten Deaktivierungspotenzial verbunden, während die zu gehörigen ersten Kontakte 108a, 108b der übrigen Speicherzellen 200a, 200d, 200g und 200b, 200e, 200h mit dem ersten Aktivierungskontakt verbunden werden. Werden nun an allen Eingangskontakten Eingangssignale 350 ange legt, bleiben die Ausgangssignale 352 an den Ausgangskontakten (ungeachtet der in den Speicherzellen 200 gespeicherten Widerstandskennwerten) unab hängig von einem Eingangssignal 350 am dritten Eingangskontakt, da die Spei cherzellen 200a, 200d, 200g der dritten Zeile sperren. Ebenso ist es möglich mehrere Zeilen des Widerstandsnetzwerks 100 auszuschalten, indem die ent sprechenden zugehörigen Sourcelines auf das erste Deaktivierungspotenzial gelegt werden. Die Zustände der Speicherelemente bleiben hierbei erhalten (gehen also nicht verloren).
Weiterhin ist es möglich, dass mehrere Zeilen und bzw. oder mehrere Spalten gleichzeitig deaktiviert werden, so dass nur Teilbereiche, bis hin zu einzelnen Speicherzellen 200, des Widerstandsnetzwerks 100 aktiv sind. Auf diese Weise ist es möglich, einzelne Speicherzellen 200 auszulesen. Um einen ausgewähl ten zusammenhängenden Bereich im Widerstandsnetzwerk anzusteuern, kann die jeweilige Deaktivierungsspannung (Deaktivierungspotenzial) der Sourcelines bzw. Bulklines auf alle nicht benötigten Leitungen gelegt werden. Das verbleibende Widerstandsnetzwerk kann unabhängig von den anderen Leitungen wie ein eigenständiges Netzwerk betrieben werden. Die Zustände der ausgeschalteten Speicherelemente bleiben dabei erhalten, gehen also nicht verloren. Zum Auslesen des Zustands einer einzelnen Speicherzelle wird die jeweilige Aktivierungsspannung auf die mit dem Speicherelement verbun dene Source- bzw. Bulkline gelegt. Alle anderen Leitungen werden auf die zu gehörigen Deaktivierungsspannungen (Deaktivierungspotentiale) gelegt.
Durch Anlegen eines Auslese- bzw. Input-Signals an die zugehörige Bitline des Speicherelements (Speicherzelle) kann an der verbundenen Wordline das Out put-Signal ausgelesene werden und mit dem dafür zuordnungsbaren Zustand abgeglichen werden. Im analogen Fall können anstatt der Aktivierungsspan nung der Sourceline auch das Signal zum Verändern des Speicherzustands in Form eines Pulses gegeben werden. Dadurch ist es möglich den Zustand eines einzelnen Speicherelements zu ändern ohne eine Störung der anderen Spei cherelemente hervorzurufen.
Der integrierte Schaltkreis 300 weist einen Temperatursensor 344 auf, der eingerichtet ist, eine Temperatur des Widerstandsnetzwerks 100 zu überwa chen. Die Stelleinheit 340 ist eingerichtet, gespeicherte Widerstandskenn werte der Speicherzellen 200 des Widerstandsnetzwerks 100 an eine verän derte Temperatur anzupassen.
Die Stelleinheit 340 weist einen Zykluszähler 346 und eine Auffrischeinheit 348 auf. Der Zykluszähler 346 überwacht hierbei, wie viele Eingangssignale über die Eingangskontaktgruppe 105 und das Widerstandsnetzwerks 100 ge leitet wurden. Die Auffrischeinheit 346 ist eingerichtet, nach Erreichen einer vorgegebenen/vorgebbaren Anzahl an Eingangssignalen, das Widerstands netzwerk 100 zu löschen und die gespeicherten Werte der Speicherzellen 200 (Gewichtswerte) neu zu setzen.
Das Widerstandsnetzwerk 100 gewichtet die Eingangssignale 350 entspre chend den durch die Speicherzellen 200 bereitgestellten elektrischen Wider ständen bzw. Gewichten und kombiniert sie entsprechende einer Matrixmulti plikation zu Ausgangssignalen 352.
Gewichte der Speicherzellen 200 werden durch die Stelleinheit 340 aufgrund von externen Vorgaben 345 gesetzt.
Weiterhin weist der integrierte Schaltkreis 300 einen Digital-Analog-Wandler B51 auf, der eingerichtet ist, digitale Eingangssignale 350 in analoge Eingangs signale zu wandeln und an die Eingangskontaktgruppe 105 weiterzuleiten.
Weiterhin weist der integrierte Schaltkreis 300 einen Analog-Digital-Wandler 353 auf, der eingerichtet ist, die analogen Ausgangssignale an den Kontakten der Ausgangskontaktgruppe 107 in digitale Ausgangssignale 352 umzuwan deln.
Je nach Anwendungsfall können die Wandler 351, 353 auch weggelassen wer- den.
Lese- und Schreizugriffe werden also komplett voneinander getrennt. Die ers ten Kontaktpaare werden hierbei für das Lesen, sprich die analoge Berech nung der Vektor-Matrix-Multiplikation oder Faltungsoperation verwendet. Die zweiten Kontaktpaare werden für das Schreiben der Widerstandswerte bzw. der Gewichtswerte verwendet. Darüber hinaus werden die zweiten Kontakt paare für das gezielte Deaktivieren/Aktivieren des jeweiligen Speicherele ments verwendet. Das Projekt, das zu dieser Anmeldung geführt hat, wurde von der ECSEL Joint
Undertaking (JU) gemäß Fördervereinbarung No. 826655 gefördert. Die JU er hält Unterstützung aus dem Forschungs- und Innovationsprogramm der Euro päischen Union Horizon 2020 und von Belgien, Frankreich, Deutschland, Nie derlande und der Schweiz.

Claims

1 Patentansprüche
1. Widerstandsnetzwerk mit zumindest zwei Speicherzellen (200a, 200d) zur Speicherung jeweils eines Widerstandskennwerts, die jeweils ein erstes Kontaktpaar (104a/ 106a, 104a/106b) aufweisen, das dazu ein gerichtet ist, in zumindest einem Betriebsmodus einen dem gespei cherten Widerstandskennwert entsprechenden elektrischen Wider stand bereitzustellen, wobei erste Kontakte (104a) des jeweils ersten Kontaktpaars der zwei Speicherzellen (200a, 200d) direkt miteinander verbunden sind und zweite Kontakte (106a, 106b) des jeweils ersten Kontaktpaars (104a/ 106a, 104a/106b) der zwei Speicherzellen (200a, 200d) voneinander elektrisch unabhängig sind, dadurch gekennzeich net, dass die Speicherzellen (200a, 200d) jeweils ein zweites Kontakt paar (108a/109a, 108a/109b) aufweisen, das von dem ersten Kontakt paar (104a/ 106a, 104a/106b) elektrisch unabhängig ist und das derart angeordnet ist, dass mittels geeigneter elektrischer Signale über dieses zweite Kontaktpaar (108a/109a, 108a/109b) der gespeicherte elektri sche Widerstandskennwert der jeweiligen Speicherzelle (200a, 200d) reversibel veränderbar ist.
2. Widerstandsnetzwerk gemäß Anspruch 1, dadurch gekennzeichnet, dass erste Kontakte (108a) des jeweils zweiten Kontaktpaars der zwei Speicherzellen (200a, 200d) direkt miteinander verbunden sind und zweite Kontakte (109a, 109b) des jeweils zweiten Kontaktpaars (108a/109a, 108a/109b) der zwei Speicherzellen (200a, 200d) vonei nander unabhängig sind.
3. Widerstandsnetzwerk gemäß Anspruch 1 oder 2, gekennzeichnet durch zumindest eine dritte Speicherzelle (200b) zur Speicherung eines Widerstandskennwerts, die ein erstes Kontaktpaar (104b, 106a) auf weist, das dazu eingerichtet ist, einen dem gespeicherten Wider standskennwert entsprechenden elektrischen Widerstand bereitzustel- 2 len, wobei ein erster Kontakt (104b) des ersten Kontaktpaars der drit ten Speicherzelle unabhängig ist von den ersten Kontakten (104a) des ersten Kontaktpaars (104a/106a, 104a/106b) der zwei Speicherzellen (200a, 200d) und wobei ein zweiter Kontakt (106a) des ersten Kon taktpaars der dritten Speicherzelle (200b) direkt mit dem zweiten Kon takt (106a) des ersten Kontaktpaars (104a/106a) einer der zwei Spei cherzellen (200a) verbunden ist und unabhängig von dem zweiten Kontakt (106b) des ersten Kontaktpaars der anderen der zwei Spei cherzellen (200b) ist.
4. Widerstandsnetzwerk gemäß Anspruch 1 bis S, dadurch gekennzeich net, dass zumindest eine der Speicherzellen (200) zumindest einen als ferroelektrischen Feldeffekttransistor ausgebildeten Transistor (201) aufweist.
5. Widerstandsnetzwerk nach Anspruch 4, dadurch gekennzeichnet, dass das erste Kontaktpaar (104a/106a, 104a/106b) mit einer Source- Elektrode und einer Drain-Elektrode des Transistors (201) verbunden ist.
6. Widerstandsnetzwerk nach Anspruch 4 oder Anspruch 5, dadurch ge kennzeichnet, dass das zweite Kontaktpaar (108a/109a, 108a/109b) mit einer Front-Gate-Elektrode des Transistors und einer Back-Gate- Elektrode des Transistors (201) verbunden ist.
7. Widerstandsnetzwerk gemäß Anspruch 1 bis 6, dadurch gekennzeich net, dass die Speicherzellen (200) jeweils eingerichtet sind, in Abhän gigkeit von einer über dem zweiten Kontaktpaar (108/109) angelegten Spannung, über dem ersten Kontaktpaar (104/106) entweder den dem gespeicherten Widerstandskennwert entsprechenden elektrischen Widerstand bereitzustellen oder zu sperren.
8. Widerstandsnetzwerk gemäß einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass zumindest die zwei Speicherzellen (200) jeweils eingerichtet sind, mittels geeigneter elektrischer Signale über das je- 3 weils zweite Kontaktpaar (108/109) zwischen zumindest drei unter schiedliche Speicherzuständen geschaltet werden zu können.
9. Widerstandsnetzwerk gemäß einem der Ansprüche 1 bis 8, gekenn zeichnet durch eine Vielzahl weiterer Speicherzellen (200b, 200c, 200e, 200f, 200g, 200h, 200i) zur Speicherung von Widerstandskennwerten, die jeweils ein erstes Kontaktpaar (104/106) aufweisen, das dazu ein gerichtet ist, in zumindest einem Betriebsmodus einen dem gespei cherten Widerstandskennwerts entsprechenden elektrischen Wider stand bereitzustellen und die gemeinsam mit den zwei Speicherzellen (200a, 200d) in Zeilen und Spalten eines Rasters angeordnet sind.
10. Integrierter Schaltkreis, insbesondere analoge Faltungsebene eines neuronalen Netzes oder analoger Matrixmultiplikator, mit zumindest einem Widerstandsnetzwerk (100) gemäß einem der Ansprüche 1 bis 9.
11. Integrierter Schaltkreis gemäß Anspruch 10, gekennzeichnet durch eine erste Auswahleinheit (310), die jeweils mit den ersten Kontakten (108) des zweiten Kontaktpaars (108/109) der Speicherzellen (200) verbunden ist und dazu ausgebildet ist, in Abhängigkeit von einer Vor gabe (342) eine Teilmenge der ersten Kontakte (108) mit einem ersten Aktivierungskontakt zu verbinden und eine Komplementärmenge der ersten Kontakte (108) mit einem ersten Deaktivierungskontakt zu ver binden.
12. Integrierter Schaltkreis gemäß Anspruch 10, gekennzeichnet durch zumindest einen Temperatursensor (344), der eingerichtet ist, eine Temperatur des Widerstandsnetzwerks (100) zu überwachen, und zu mindest eine Stelleinheit (340), die eingerichtet ist, gespeicherte Wi derstandskennwerte der Speicherzellen (200) des Widerstandsnetz werks (200) an eine veränderte Temperatur anzupassen.
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