DE102020203024A1

DE102020203024A1 - Widerstandsnetzwerk

Info

Publication number: DE102020203024A1
Application number: DE102020203024.3A
Authority: DE
Inventors: Maximilian Lederer; Thomas Kämpfe
Original assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Current assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date: 2020-03-10
Filing date: 2020-03-10
Publication date: 2021-09-16
Also published as: WO2021180647A1; US20230108879A1

Abstract

Die Erfindung betrifft ein Widerstandsnetzwerk und einen dieses aufweisenden integrierten Schaltkreis, mit zumindest zwei Speicherzellen (200a, 200d) zur Speicherung jeweils eines Widerstandskennwerts, die jeweils ein erstes Kontaktpaar (104a/106a, 104a/106b) aufweisen, das dazu eingerichtet ist, in zumindest einem Betriebsmodus einen dem gespeicherten Widerstandskennwerts entsprechenden elektrischen Widerstand bereitzustellen, wobei erste Kontakte (104a) des jeweils ersten Kontaktpaars der zwei Speicherzellen (200a, 200d) direkt miteinander verbunden sind und zweite Kontakte (106a, 106b) des jeweils ersten Kontaktpaars (104a/106a, 104a/106b) der zwei Speicherzellen (200a, 200d) voneinander elektrisch unabhängig sind, wobei die Speicherzellen (200a, 200d) jeweils ein zweites Kontaktpaar (108a/109a, 108a/109b) aufweisen, das von dem ersten Kontaktpaar (104a/106a, 104a/106b) elektrisch unabhängig ist und das derart angeordnet ist, dass mittels geeigneter elektrischer Signale über dieses zweite Kontaktpaar (108a/109a, 108a/109b) der gespeicherte elektrische Widerstandskennwert der jeweiligen Speicherzelle (200a, 200d) reversibel veränderbar ist.

Description

Die Erfindung bezieht sich auf das Gebiet der Widerstandsnetzwerke mit veränderlichen Widerständen, insbesondere in Verwendung als analoge Faltungsebene eines neuronalen Netzes und bzw. oder als analoger Matrixmultiplikator.
Es sind Widerstandsnetzwerke mit veränderlichen Widerständen bekannt, die bei der analogen Matrixmultiplikation oder als Faltungsebene in einem analogen neuronalen Netz eingesetzt werden. Diese weisen Speicherzellen mit jeweils nur einem einzelnen Kontaktpaar auf, über das sowohl eine Leseoperation als auch eine Schreiboperation stattfindet.
Der Erfindung liegt die Aufgabe zugrunde, ein flexibles und schnell konfigurierbares Widerstandsnetzwerk bereitzustellen.
Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Hauptanspruchs gelöst.
Durch die in den Unteransprüchen enthaltenen Merkmale sind vorteilhafte Weiterbildungen und Verbesserungen möglich.
Das erfindungsgemäße Widerstandsnetzwerk umfasst zumindest zwei Speicherzellen zur Speicherung jeweils eines Widerstandskennwerts, die jeweils ein erstes Kontaktpaar aufweisen, das dazu eingerichtet ist, in zumindest einem Betriebsmodus einen dem gespeicherten Widerstandskennwerts entsprechenden elektrischen Widerstand bereitzustellen, wobei erste Kontakte des jeweils ersten Kontaktpaars der zwei Speicherzellen direkt miteinander verbunden sind und zweite Kontakte des jeweils ersten Kontaktpaars der zwei Speicherzellen voneinander elektrisch unabhängig sind, wobei die Speicherzellen jeweils ein zweites Kontaktpaar aufweisen, das von dem ersten Kontaktpaar elektrisch unabhängig ist und das derart angeordnet ist, dass mittels geeigneter elektrischer Signale über dieses zweite Kontaktpaar der gespeicherte elektrische Widerstandskennwert der jeweiligen Speicherzelle reversibel veränderbar ist.
Hierdurch kann insbesondere erreicht werden, dass Speicherzellen des Widerstandsnetzwerks (Gewichtswerte) unabhängig voneinander gelesen und bzw. oder geschrieben werden können. Weiterhin kann erreicht werden, dass Gewichtswerte gesetzt werden können, während das Widerstandsnetzwerk quasi gleichzeitig ausgelesen wird, also beispielsweise mit einer Verzögerung bzw. einem zeitlichen Abstand von weniger als maximal 100 µs, beispielsweise weniger als 10µs, vorteilhaft weniger als 1 µs, besonders vorteilhaft weniger als 100 ns, vorzugsweise weniger als 10 ns.
Unter einem „Widerstandsnetzwerk“ soll beispielsweise eine Zusammenschaltung von Speicherzellen zur Speicherung elektrischer Widerstände verstanden werden, die zumindest eine Eingangskontaktgruppe mit zumindest einem, beispielsweise zumindest zwei, vorteilhaft zumindest vier, vorzugsweise zumindest acht Eingangskontakten (Bitline/Bitleitung), und zumindest eine Ausgangskontaktgruppe mit zumindest einem, beispielsweise zumindest zwei, vorteilhaft zumindest vier, vorzugsweise zumindest acht Ausgangskontakten (Wordline/Wortleitung), aufweist. Beispielsweise ist für jede Kombination von Eingangs- und Ausgangskontakten jeweils genau eine Speicherzelle vorgesehen, die diese mittels ihres ersten Kontaktpaars miteinander verbindet. In alternativen Ausgestaltungen ist es jedoch auch möglich, dass die Speicherelemente derart angeordnet und miteinander verbunden sind, dass diese verzweigte Pfade zwischen den Eingangskontakten und den Ausgangskontakten bilden, so dass zumindest ein Teil der Speicherzellen jeweils zu zumindest zwei unterschiedlichen, insbesondere kürzesten, Verbindungspfaden zwischen unterschiedlichen Kombinationen von Eingangs- und Ausgangskontakten zugehörig sind.
Beispielsweise sind die ersten Kontakte des ersten Kontaktpaars der zwei Speicherzellen mit einem einzelnen/gemeinsamen Eingangskontakt verbunden und die zweiten Kontakte des ersten Kontaktpaars sind mit unterschiedlichen Ausgangskontakten verbunden.
Unter einer „Speicherzelle zur Speicherung eines Widerstandskennwerts“ soll im Rahmen dieser Schrift eine elektrische Baugruppe verstanden werden, die dazu geeignet ist, in Abhängigkeit vom gespeicherten Widerstandskennwert einen dem Widerstandskennwert entsprechenden elektrischen Widerstand über dem ersten Kontaktpaar bereitzustellen. Eine Zuordnung des Widerstandskennwerts zum entsprechenden Widerstand kann, insbesondere lediglich, temperaturabhängig sein. Beispielsweise ist eine Zuordnung des Widerstandskennwerts zum entsprechenden Widerstand abhängig von einem über dem zweiten Kontaktpaar anliegenden elektrischen Signal, insbesondere einer elektrischen Spannung. Eine, insbesondere weitere, Speicherzelle kann hierbei dazu eingerichtet sein, lediglich einen einzigen Speicherzustand, insbesondere zumindest zwei, vorteilhaft zumindest drei, vorzugsweise zumindest acht, Speicherzustände, annehmen zu können. Beispielsweise ist die Speicherzelle dazu eingerichtet, einen beliebigen Widerstandskennwert auf einem quasikontinuierlichen oder kontinuierlichen Spektrum anzunehmen. Der Widerstandskennwert kann je nach Typ der Speicherzelle ein Widerstandswert, ein digitaler Speicherwert oder ein analoger Speicherwert sein. Ein analoger Speicherwert kann beispielsweise durch den Wert einer physikalischen Größe, wie z.B. einer elektrischen Ladung, einer elektrischen Polarisation und bzw. oder einer magnetischen Polarisation repräsentiert sein. Das Widerstandsnetzwerk kann grundsätzlich aus Speicherzellen unterschiedlichen Typs, beispielsweise aus unterschiedlichen elektrischen Baugruppen und bzw. oder mit unterschiedlichen möglichen Speicherzuständen, zusammengestellt sein. Vorteilhaft sind alle Speicherzellen vom gleichen Typ gebildet, was insbesondere eine Herstellung des Widerstandsnetzwerks vereinfacht und kleine Baugrößen ermöglichen kann.
Vorzugsweise sind zumindest die zwei Speicherzellen dazu eingerichtet, in zumindest einem Betriebszustand unterschiedliche Widerstandskennwerte zu speichern. Vorteilhaft sind die Speicherzellen eingerichtet, mittels einer Ladung über das zweite Kontaktpaar geschaltet oder zwischen unterschiedlichen Speicherzuständen umgeschaltet zu werden.
Insbesondere beträgt ein kleinster in den Speicherzellen einstellbarer/speicherbarer Widerstandswert zumindest 100 Ω, vorteilhaft zumindest 1 kΩ, besonders vorteilhaft zumindest 10 kΩ. Beispielsweise ist ein größter in der Speicherzelle einstellbarer/speicherbarer Widerstandswert maximal 100 TΩ, insbesondere maximal 10 TΩ, vorteilhaft maximal 1 TΩ.
Darunter, dass zwei Kontakte „direkt miteinander verbunden“ sind, soll insbesondere verstanden werden, dass diese unabhängig von einem externen Beschaltungszustand und bzw. oder einem Betriebsmodus, elektrisch, insbesondere lediglich über leitfähiges Material, miteinander verbunden sind. Insbesondere beträgt eine elektrische Impedanz einer direkten Verbindung, vorzugsweise frequenzunabhängig, maximal 10³ V/A, vorteilhaft maximal 10² V/A, vorzugsweise maximal 20 V/A, miteinander verbunden sind. Insbesondere ist ein ohmscher Widerstand zwischen den Kontakten kleiner als 100 %, insbesondere kleiner als 10 %, vorteilhaft kleiner als 1 %, eines kleinsten über den Speicherzellen einstellbaren elektrischen Widerstands. Insbesondere ist eine Verbindung zwischen den Kontakten frei von betriebszustandsabhängig unterschiedlich geschalteten Schaltelementen und bzw. oder ohmschen Widerständen, die größer sind als die einer reinen Verbindungsleitung. Beispielsweise ist es möglich, dass zwischen den Kontakten Schaltelemente angeordnet sind, die aber unabhängig von einem Betriebsmodus bei einem Betrieb des Widerstandsnetzwerks grundsätzlich auf leitend geschaltet sind. Vorzugsweise sind die Kontakte unmittelbar mittels metallisch leitendem Material oder dotiertem, insbesondere hochdotiertem, Halbleitermaterial miteinander verbunden.
Darunter, dass zwei Kontakte voneinander „elektrisch unabhängig“ sind, soll insbesondere verstanden werden, dass diese in zumindest einem Betriebszustand (externen Beschaltungszustand) elektrisch voneinander getrennt sind. Insbesondere ist ein ohmscher Widerstand zwischen den zwei Kontakten größer als 10³ Ω, vorteilhaft größer als 10⁵ Ω, vorzugsweise größer als 10⁷ Ω. Es ist möglich, dass zwischen den Kontakten ein großer Widerstand angeordnet ist, um beispielsweise Fehlerströme abzuleiten. Vorzugsweise ist zumindest ein Bereich auf einem elektrisch kürzesten Weg zwischen den zwei Kontakten frei von elektrisch leitfähigem Material. Vorteilhaft sind die zwei Kontakte nicht direkt miteinander verbunden.
Darunter, dass der gespeicherte elektrische Widerstandskennwert der jeweiligen Speicherzelle „reversibel veränderbar“ ist, soll beispielsweise verstanden werden, dass ein Widerstandskennwert, insbesondere durch ein erstes elektrisches Signal oder eine erste elektrische Signalfolge über dem zweiten Kontaktpaar, von einem ersten Zustand (einem ersten Wert) in einen zweiten Zustand (einen zweiten Wert) versetzt werden kann und mittels eines zweiten elektrischen Signals, oder einer zweiten elektrischen Signalfolge über dem zweiten Kontaktpaar vom zweiten Zustand zurück in den ersten Zustand versetzt werden kann.
Beispielsweise ist es möglich, in den zwei Speicherzellen gespeicherte Widerstandskennwerte (Gewichte) anzupassen während an den Eingangskontakten ein auszuwertendes Eingangssignal, beispielsweise ein Strom oder eine Spannung, anliegt und über die Ausgangskontakte ein Ausgangssignal, beispielsweise ein Strom oder eine Spannung, ausgegeben wird. Beispielsweise sind Ausgangssignale bereits weniger als 1 µs, insbesondere weniger als 100 ns, vorteilhaft weniger als 10 ns, nach einer Störung des Widerstandsnetzwerks durch Anpassung eines der gespeicherten Widerstandskennwerte wieder konsistent und bzw. oder verwertbar. Insbesondere kann hierdurch eine hohe Dynamik und bzw. oder Anpassbarkeit erreicht werden.
Gemäß einer weiteren Ausgestaltung wird vorgeschlagen, dass erste Kontakte des jeweils zweiten Kontaktpaars der zwei Speicherzellen direkt miteinander verbunden sind und zweite Kontakte des jeweils zweiten Kontaktpaars der zwei Speicherzellen voneinander unabhängig sind.
Beispielsweise weist das Widerstandsnetzwerk zumindest eine Auswahleingangsgruppe, mit zumindest einem, beispielsweise zumindest zwei, vorteilhaft zumindest vier, vorzugsweise zumindest acht Auswahleingängen (Sourceline/Quellleitung), und zumindest eine Auswahlausgangsgruppe mit zumindest einem, beispielsweise zumindest zwei, vorteilhaft zumindest vier, vorzugsweise zumindest acht Auswahlausgängen (Bulkline/Hauptleitung/Rückleitung), aufweist. Beispielsweise ist für jede Kombination von Auswahleingängen und Auswahlausgängen jeweils genau eine Speicherzelle vorgesehen, die diese mittels ihres zweiten Kontaktpaars miteinander verbindet.
Insbesondere sind die ersten Kontakte des zweiten Kontaktpaars der zwei Speicherzellen mit einem einzelnen/gemeinsamen Auswahleingang verbunden und die zweiten Kontakte des zweiten Kontaktpaars sind mit unterschiedlichen Auswahlausgängen verbunden.
Es kann beispielsweise eine hohe Unabhängigkeit der Speicherzellen beim Setzen der Widerstandskennwerte erreicht werden.
In einer weiteren Ausgestaltung wird vorgeschlagen, dass das Widerstandsnetzwerk zumindest eine dritte Speicherzelle zur Speicherung eines Widerstandskennwerts aufweist, die ein erstes Kontaktpaar aufweist, das dazu eingerichtet ist, einen dem gespeicherten Widerstandskennwert entsprechenden elektrischen Widerstand bereitzustellen, wobei ein erster Kontakt des ersten Kontaktpaars der dritten Speicherzelle unabhängig ist von den ersten Kontakten des ersten Kontaktpaars der zwei Speicherzellen und wobei ein zweiter Kontakt des ersten Kontaktpaars der dritten Speicherzelle direkt mit dem zweiten Kontakt des ersten Kontaktpaars einer der zwei Speicherzellen verbunden ist und unabhängig von dem zweiten Kontakt des ersten Kontaktpaars der anderen der zwei Speicherzellen ist.
Durch eine größere Anzahl Speicherzellen kann insbesondere eine hohe Flexibilität beim Einsatz des Widerstandsnetzwerks erreicht werden. Weiterhin können hierdurch mehr Eingangskontakte mit mehr Ausgangskontakten verbunden werden.
Beispielsweise sind die jeweils ersten Kontakte des ersten Kontaktpaars der zwei Speicherzellen mit einem anderen Eingangskontakt verbunden als der erste Kontakt des ersten Kontaktpaars der dritten Speicherzelle und der zweite Kontakt des ersten Kontaktpaars der dritten Speicherzelle ist mit einem gleichen Ausgangskontakt verbunden wie der zweite Kontakt des ersten Kontaktpaars einer der zwei Speicherzellen, aber mit einem anderen Ausgangskontakt als der zweite Kontakt des ersten Kontaktpaars der anderen der zwei Speicherzellen.
Vorzugsweise sind die jeweils ersten Kontakte des zweiten Kontaktpaars der zwei Speicherzellen mit einem anderen Auswahleingang verbunden als der erste Kontakt des zweiten Kontaktpaars der dritten Speicherzelle und der zweite Kontakt des zweiten Kontaktpaars der dritten Speicherzelle ist mit einem gleichen Auswahlausgang verbunden wie der zweite Kontakt des zweiten Kontaktpaars einer der zwei Speicherzellen, aber mit einem anderen Auswahlausgang als der zweite Kontakt des zweiten Kontaktpaars der anderen der zwei Speicherzellen.
Gemäß einer weiteren Ausgestaltung wird vorgeschlagen, dass zumindest eine vorteilhaft zumindest ein Großteil, beispielsweise zumindest 80 %, vorteilhaft zumindest 90 %, vorzugsweise alle, der Speicherzellen, insbesondere zumindest die zwei und beispielsweise zumindest die dritte Speicherzelle, zumindest einen als ferroelektrischen Feldeffekttransistor ausgebildeten Transistor aufweist oder von diesem gebildet ist.
Unter einem ferroelektrischen Feldeffekttransistor soll beispielsweise ein Feldeffekttransistor verstanden werden, dessen Gate-Isolation zum Source-Drain Kanal von einem ferroelektrischen Dielektrikum gebildet ist.
Hierdurch kann insbesondere eine lange Haltezeit der gespeicherten Werte erreicht werden.
Alternativ oder zusätzlich ist es möglich, dass zumindest eine der Speicherzellen einen Feldeffekttransistor und eine ferroelektrische Kapazität, insbesondere einen Kondensator mit ferroelektrischem Dielektrikum, aufweist oder von diesen gebildet ist, wobei der Gate-Kontakt des Feldeffekttransistors mit der ferroelektrischen Kapazität gekoppelt ist.
Alternativ oder zusätzlich ist es möglich, dass zumindest eine der Speicherzellen einen Charge-Trap-Transistor aufweist oder von diesem gebildet ist.
Alternativ oder zusätzlich ist es möglich, dass zumindest eine der Speicherzellen als Gruppe von Widerstandsstrukturen mit einer Auswahleinheit, insbesondere einem Auswahltransistor ausgebildet ist, wobei mittels der Auswahleinheit eine der Widerstandsstrukturen bestimmt wird, die zwischen das erste Kontaktpaar geschaltet wird. Diese Widerstandsstrukturen können gemäß einer Alternative durch geeignete Zuschaltung mittels der Auswahleinheit in Reihen- und bzw. oder Parallelschaltung zu einem resultierenden Widerstand kombiniert werden.
Die vorgeschlagenen Speicherzellen können hierbei in unterschiedlichen Fertigungstechnologien, wie Nanosheet-Technologie (Nanoschicht-Transistoren), GAA-Technologie (Gate-all-around-Transistor), FinFET-Technologie, FDSOI-Technologie (fully depleted silicon on insultor Transistor), High-K-Metal-Gate-Technologie oder Poly-Siliziumoxynitrid-Gate-Technologie gefertigt sein.
In einer weiteren Ausgestaltung wird vorgeschlagen, dass die Speicherzellen jeweils eingerichtet sind, in Abhängigkeit von einer über dem zweiten Kontaktpaar angelegten Spannung über dem ersten Kontaktpaar entweder den dem gespeicherten Widerstandskennwert entsprechenden elektrischen Widerstand bereitzustellen (Speicherzelle ist aktiviert) oder zu sperren (Speicherzelle ist deaktiviert).
Hierdurch kann insbesondere ein flexibles Widerstandsnetzwerk bereitgestellt werden. Insbesondere kann eine Topologie des Widerstandsnetzwerks mit geringem Aufwand verändert werden, ohne dass ein Speicherzustand der Speicherzelle verloren geht.
Darunter, dass die Speicherzellen über dem ersten Kontaktpaar „sperren“, soll beispielsweise verstanden werden, dass zwischen den Kontakten ein Widerstand bereitgestellt wird, der zumindest so groß ist, insbesondere zumindest 10 mal so groß ist, vorteilhaft zumindest 1000 mal so groß ist, wie ein maximal von der Speicherzelle in einem ungesperrten Zustand durch die unterschiedlichen möglichen Widerstandskennwerte bereitgestellt werden kann. Insbesondere befindet sich die Speicherzelle zwischen den Kontakten in einem nichtleitenden Zustand befindet.
Insbesondere sind die Speicherzellen eingerichtet, beim Vorliegen einer ersten Spannung zwischen den Kontakten des zweiten Kontaktpaars der jeweiligen Speicherzelle den dem gespeicherten Widerstandskennwert entsprechenden elektrischen Widerstand über dem ersten Kontaktpaar bereitzustellen. Beispielsweise sind die Speicherzellen eingerichtet, beim Vorliegen zumindest einer zweiten Spannung, die von kleinerem Betrag und gleicher Polarität ist wie die erste Spannung oder die von umgekehrter Polarität der ersten Spannung und beliebigem Betrag ist, zwischen den Kontakten des ersten Kontaktpaars zu sperren. Beispielsweise unterscheiden sich die erste Spannung und die zweite Spannung um zumindest 0,5 V, insbesondere um zumindest 1 V. Vorteilhaft unterscheiden sich die erste Spannung und die zweite Spannung, insbesondere zumindest in ihrem Betrag, von Spannungen, die zu einer Veränderung des gespeicherten Widerstandskennwert eingesetzt werden.
Weiterhin ist es möglich, dass zumindest bei einem Lesevorgang über das Widerstandsnetzwerk, also insbesondere einer Bestromung der Eingangskontakte, ein Bezugspotential der Kontakte des zweiten Kontaktpaars gegenüber einem Bezugspotential der Kontakte des ersten Kontaktpaars um eine Vergleichsspannung (Bias-Spannung) verschoben ist. Hierdurch kann beispielsweise ein zuverlässiger Betrieb von Widerstandsnetzwerken erreicht werden, die in besonders spannungsempfindlichen Technologiebereichen gefertigt wurden.
Vorteilhaft wird weiter vorgeschlagen, dass zumindest die zwei Speicherzellen jeweils eingerichtet sind, mittels geeigneter elektrischer Signale über das jeweils zweite Kontaktpaar zwischen zumindest drei, insbesondere zumindest acht, unterschiedlichen Speicherzuständen geschaltet werden zu können. Vorteilhaft sind die Speicherzellen eingerichtet, quasi kontinuierliche Widerstandskennwerte (Speicherwerte) anzunehmen.
Es kann insbesondere eine hohe Flexibilität in einer Anwendung des Widerstandsnetzwerkes erreicht werden.
Weiterhin wird vorgeschlagen, dass das Widerstandsnetzwerk eine Vielzahl, beispielsweise zumindest 6, insbesondere zumindest 10, vorteilhaft zumindest 20, vorzugsweise zumindest 60, weiterer Speicherzellen zur Speicherung von Widerstandskennwerten aufweist, die jeweils ein erstes Kontaktpaar aufweisen, das dazu eingerichtet ist, in zumindest einem Betriebsmodus einen dem gespeicherten Widerstandskennwerts entsprechenden elektrischen Widerstand bereitzustellen und die gemeinsam mit den zwei Speicherzellen in Zeilen und Spalten eines Rasters angeordnet sind. Beispielsweise weist das Raster zumindest 2, insbesondere zumindest 4, vorteilhaft zumindest 8, vorzugsweise zumindest 32 Zeilen auf. Beispielsweise weist das Raster zumindest 2, insbesondere zumindest 4, vorteilhaft zumindest 8, vorzugsweise zumindest 32, Spalten auf. Vorteilhaft ist eine Anzahl der Spalten gleich einer Anzahl der Zeilen, um eine hohe Flexibilität zu ermöglichen. Alternativ unterscheidet sich eine Anzahl der Spalten von einer Anzahl der Zeilen. Insbesondere ist jeder der Zeilen des Rasters ein Eingangskontakt der Eingangskontaktgruppe zugeordnet. Beispielsweise ist jeder Spalte des Rasters ein Ausgangskontakt der Ausgangskontaktgruppe zugeordnet. Es kann jeder Spalte des Rasters ein Auswahleingang der Auswahleingangsgruppe zugeordnet sein. Beispielsweise ist jeder Spalte des Rasters ein Auswahlausgang der Auswahlausgangsgrupp zugeordnet. Vorteilhaft weist das Widerstandsnetzwerk für jede Kombination von Spalten und Zeilen des Rasters zumindest eine Speicherzelle auf, die die den Spalten und Zeilen entsprechenden Eingangs- und Ausgangskontakte mittels deren jeweils erstem Kontaktpaar verbindet und bzw. oder die die den Spalten und Zeilen entsprechenden Auswahleingänge und Auswahlausgänge mittels deren jeweils zweitem Kontaktpaar verbindet.
Insbesondere kann durch geeignete Ansteuerung der Auswahleingänge und bzw. oder Auswahlausgänge, insbesondere Aktivierung und bzw. oder Deaktivierung der Speicherzellen, eine Anpassung der Topologie und bzw. oder der Dimension der durch das Raster gegebenen Matrix erreicht werden, wobei beispielsweise eine oder mehrere ganze Zeilen und bzw. oder eine oder mehrere ganze Spalten von Speicherzellen von einer Auswertung (Transformation der Eingangssignale in Ausgangssignale) ausgeschlossen werden.
In weiteren Ausgestaltungen ist es möglich, dass zumindest ein Teil der Rasterpositionen (Kombinationen von Spalten und Zeilen) frei ist von Speicherzellen.
Hierdurch kann beispielsweise erreicht werden, dass komplexe und bzw. oder umfangreiche Operationen mit dem Widerstandsnetzwerk ausgeführt werden können.
Weiterhin wird ein integrierter Schaltkreis, insbesondere eine analoge Faltungsebene eines neuronalen Netzes oder ein analoger Matrixmultiplikator, vorgeschlagen, der zumindest ein erfindungsgemäßes Widerstandsnetzwerk aufweist.
Erfindungsgemäße Widerstandsnetzwerke sind besonders für Zwecke der analogen Faltung und bzw. oder Matrixmultiplikation geeignet, bei denen sich Faktoren der Matrix und bzw. oder Gewichte zwischen wiederholten Anwendungen gar nicht oder nur wenig ändern. Insbesondere kann viel digitale Rechenleistung gespart werden.
Beispielsweise weist der integrierte Schaltkreis zumindest einen Analog-Digital-Wandler auf, der eingerichtet ist, analoge Ausgangssignale an den Ausgangskontakten des Widerstandsnetzwerks in digitale Signale/Daten umzuwandeln. Beispielsweise weist der integrierte Schaltkreis zumindest einen Digital-Analog-Wandler auf, der eingerichtet ist, digitale Eingangssignale in analoge Eingangssignale umzuwandeln und diese an die Eingangskontakte des Widerstandsnetzwerks zu leiten.
Beispielsweise weist der integrierte Schaltkreis zumindest ein weiteres Widerstandsnetzwerk auf, wobei Ausgangskontakte des (ersten) Widerstandsnetzwerks, insbesondere direkt, mit Eingangskontakten des zweiten Widerstandsnetzwerks verbunden sind, wobei hierbei zumindest eines der Widerstandsnetzwerke von einer rasterförmigen Ausgestaltung, bei der jeweils abweicht.
Vorteilhaft wird vorgeschlagen, dass der integrierte Schaltkreis eine erste Auswahleinheit aufweist, die mit den ersten Kontakten des jeweils zweiten Kontaktpaars der Speicherzellen verbunden ist und dazu ausgebildet ist, in Abhängigkeit von einer Vorgabe eine Teilmenge der ersten Kontakte mit einem ersten Aktivierungskontakt zu verbinden und eine Komplementärmenge der ersten Kontakte mit einem ersten Deaktivierungskontakt zu verbinden.
Beispielsweise wird vorgeschlagen, dass der integrierte Schaltkreis eine zweite Auswahleinheit aufweist, die mit den zweiten Kontakten des jeweils zweiten Kontaktpaars der Speicherzellen verbunden ist und dazu ausgebildet ist, in Abhängigkeit von einer Vorgabe eine Teilmenge der zweiten Kontakte mit einem zweiten Aktivierungskontakt zu verbinden und eine Komplementärmenge der zweiten Kontakte mit einem zweiten Deaktivierungskontakt zu verbinden.
Beispielsweise liegt zumindest in einem Auswahlbetriebsmodus ein am ersten Aktivierungskontakt anliegendes elektrisches Potential unter einem am zweiten Deaktivierungskontakt anliegenden elektrischen Potential. Es kann zumindest in einem Auswahlbetriebsmodus ein am zweiten Aktivierungskontakt anliegendes elektrisches Potential unterhalb eines am ersten Aktivierungskontakt anliegenden elektrischen Potentials liegen. Insbesondere liegt zumindest in einem Auswahlbetriebsmodus ein am ersten Deaktivierungskontakt anliegendes elektrisches Potential unterhalb eines am zweiten Aktivierungskontakt anliegenden elektrischen Potentials. Je nach technischer/strukturellen Umsetzung (insbesondere Dotierung) der Speicherzellen ist es möglich, dass die Reihenfolge der Potentiale der Aktivierungs- und Deaktivierungskontakte umgekehrt ist. Insbesondere ist eine Potentialdifferenz zwischen den Aktivierungskontakten der beiden Auswahleinheiten so gewählt, dass über den Kontakten der mit den Aktivierungskontakten verbundenen Speicherzellen eine Aktivierungsspannung zwischen 0 V und 1 V, insbesondere um 0,5 V abfällt. Insbesondere ist eine Potentialdifferenz zwischen dem jeweiligen Aktivierungskontakt der einen Auswahleinheit und dem jeweiligen Deaktivierungskontakt der anderen Auswahleinheit so gewählt, dass über der mit diesen Kontakten verbundenen Speicherzellen eine Deaktivierungsspannung zwischen 0,3 V und 1,5 V, insbesondere zwischen 0,5 V und 1 V, insbesondere um 0,75 V abfällt. Insbesondere ist eine Potentialdifferenz zwischen den jeweiligen Deaktivierungskontakten der zwei Auswahleinheiten so gewählt, dass eine über den entsprechend verbundenen Speicherzellen eine Spannung von maximal 5 V, insbesondere maximal 4 V, vorteilhaft maximal 3 V, vorzugsweise maximal 2 V abfällt. Insbesondere sind die Potentialdifferenzen an den Aktivierungs- bzw. Deaktivierungskontakten höher gewählt (beispielsweise um bis zu 15 V), als die Zielspannungen, die letztendlich an den Speicherzellen anliegen sollen, um erhöhte Leitungswiderstände, insbesondere durch Leitung durch dotierte Substrate, auszugleichen.
Beispielsweise ist die erste Auswahleinheit eingerichtet, zumindest in einem Setzbetriebsmodus, eine Teilmenge der ersten Kontakte des zweiten Kontaktpaars der Speicherzellen mit einem ersten Setzkontakt zu verbinden. Die zweite Auswahleinheit kann eingerichtet sein, zumindest in einem Setzbetriebsmodus, eine Teilmenge der zweiten Kontakte des zweiten Kontaktpaars der Speicherzellen mit einem zweiten Setzkontakt zu verbinden. Insbesondere sind die Setzkontakte identisch zum jeweiligen Aktivierungskontakt oder zum jeweiligen Deaktivierungskontakt. Alternativ ist es möglich, dass der jeweilige Setzkontakt unabhängig ist vom jeweiligen Aktivierungskontakt und dem jeweiligen Deaktivierungskontakt. Insbesondere sind die Setzkontakte eingerichtet, elektrische Signale zur Veränderung der Speicherzustände der Speicherzellen zu liefern.
Unter einer „Komplementärmenge der ersten/zweiten Kontakte“ soll hierbei beispielsweise die Teilmenge der ersten/zweiten Kontakte verstanden werden, die nicht mit dem ersten/zweiten Aktivierungskontakt verbunden sind und beispielsweise auch nicht mit dem ersten Setzkontakt verbunden sind.
Insbesondere weist die Auswahleinheit zumindest eine Gruppe von Schaltelementen auf, die jeweils dazu eingerichtet sind, in Abhängigkeit von einem Steuersignal die Auswahleingänge des Widerstandsnetzwerks unabhängig voneinander jeweils entweder mit dem Aktivierungskontakt oder dem Deaktivierungskontakt zu verbinden.
Weiterhin wird vorgeschlagen, dass der integrierte Schaltkreis zumindest einen Temperatursensor aufweist, der dazu eingerichtet ist, eine Temperatur des Widerstandsnetzwerks zu überwachen, und dass der integrierte Schaltkreis zumindest eine Stelleinheit aufweist, die eingerichtet ist, gespeicherte Widerstandskennwerte der Speicherzellen des Widerstandsnetzwerks an eine veränderte Temperatur anzupassen. Beispielsweise sind den gespeicherten Widerstandskennwerten entsprechende elektrische Widerstände temperaturabhängig. Beispielsweise ist die Stelleinheit dazu eingerichtet, insbesondere nachdem eine Temperaturänderung detektiert wurde, gespeicherte Widerstandskennwerte der Speicherelemente derart anzupassen, dass eine resultierender, dem neuen Widerstandskennwert zugeordneter, neuer Widerstand zumindest im Wesentlichen einem dem alten Widerstandskennwert entsprechenden alten Widerstand vor der Temperaturänderung entspricht, also insbesondere zumindest näher an dem alten Widerstand liegt, als es der durch die veränderte Temperatur dem alten Widerstandskennwert entsprechende verstellte Widerstand getan hat. Insbesondere weicht der neue Widerstand maximal 10%, vorteilhaft maximal 5%, vorzugsweise maximal 2% von dem alten Widerstand ab. Insbesondere werden resultierende Widerstände der Speicherzellen durch veränderte gespeicherte Widerstandskennwerte temperaturunabhängig gehalten. Alternativ ist der integrierte Schaltkreis eingerichtet, bei einer Veränderung einer Temperatur, die gespeicherten Widerstandswerte derart anzupassen, dass deren Verhältnisse zueinander zumindest im Wesentlichen konstant gehalten werden, d.h. eine Abweichung von maximal 10 Prozent des Ursprungswerts aufweisen. Alternativ kann zusätzlich das Ausgangssignal der Wortleitung angepasst werden. Vorzugsweise kann dafür ein ferroelektrischer Feldeffekttransistor genutzt werden.
Es kann insbesondere eine hohe Temperaturstabilität erreicht werden.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend anhand der 1 bis 8 näher erläutert. Es zeigen:

1 eine schematische Darstellung eines Ausschnitts eines Widerstandsnetzwerks mit Speicherzellen;
2 eine Ausgestaltung einer Speicherzelle eines Widerstandsnetzwerks;
3 eine alternative Ausgestaltung einer Speicherzelle eines Widerstandsnetzwerks;
4a)- c) Kennlinien einer Speicherzelle eines Widerstandsnetzwerks;
5 eine schematische 3D Darstellung einer Umsetzung eines Widersta ndsnetzwerks;
6 eine erste Schnittdarstellung durch das Widerstandsnetzwerk entlang einer Schnittebene A in 5;
7 eine zweite Schnittdarstellung durch das Widerstandsnetzwerk entlang einer Schnittebene B in 5; und
8 eine schematische Darstellung eines integrierten Schaltkreises mit einem Widerstandsnetzwerk.

1 zeigt einen Ausschnitt eines Widerstandsnetzwerks 100 mit einer Vielzahl von Speicherzellen 200. Der Ausschnitt umfasst neun Speicherzellen 200 zur Speicherung jeweils eines Widerstandskennwerts. Die Speicherzellen 200 weisen jeweils ein erstes Kontaktpaar auf, das dazu eingerichtet ist, in zumindest einem Betriebsmodus einen dem gespeicherten Widerstandskennwerts entsprechenden elektrischen Widerstand bereitzustellen.
Die Speicherzellen 200 sind in einem Raster angeordnet. Das Raster weist 32 Zeilen und 32 Spalten auf, wobei alternativ beliebig große Netzwerke möglich sind. Das Raster des gezeigten Ausschnitts weist 3 Zeilen und 3 Spalten auf.
Erste Kontakte 104a bzw. 104b bzw. 104c des ersten Kontaktpaars der Speicherzellen 200a, 200d, 200g, bzw. 200b, 200e, 200h, bzw. 200c, 200f, 200i, die in einer gleichen Zeile angeordnet sind, sind jeweils miteinander verbunden. Die ersten Kontakte 104a, 104b, 104c bilden jeweils einen Eingangskontakt einer Eingangskontaktgruppe 105.
Zweite Kontakte 106a bzw. 106b bzw. 106c des ersten Kontaktpaars der Speicherzellen 200a, 200d, 200g, bzw. 200b, 200e, 200h, bzw. 200c, 200f, 200i, die in einer gleichen Zeile angeordnet sind, sind jeweils elektrisch unabhängig von einander.
Die Speicherzellen 200 weisen jeweils ein zweites Kontaktpaar auf, das von dem ersten Kontaktpaar elektrisch unabhängig ist. Das zweite Kontaktpaar ist derart angeordnet, dass mittels geeigneter elektrischer Signale über dieses der gespeicherte elektrische Widerstandskennwert der jeweiligen Speicherzelle 200 reversibel veränderbar ist.
Erste Kontakte 108a bzw. 108b bzw. 108c des zweiten Kontaktpaars der Speicherzellen 200a, 200d, 200g, bzw. 200b, 200e, 200h, bzw. 200c, 200f, 200i, die in einer gleichen Zeile angeordnet sind, sind jeweils miteinander verbunden. Die ersten Kontakte 108a, 108b, 108c bilden jeweils einen Auswahleingang einer Auswahleingangsgruppe 110.
Zweite Kontakte 109a bzw. 109b bzw. 109c des zweiten Kontaktpaars der Speicherzellen 200a, 200d, 200g, bzw. 200b, 200e, 200h, bzw. 200c, 200f, 200i, die in einer gleichen Zeile angeordnet sind, sind jeweils elektrisch unabhängig von einander. Die zweiten Kontakte 109a, 109b, 109c bilden jeweils einen Auswahlausgang einer Auswahlausgangsgruppe 120.
Erste Kontakte 104a bzw. 104b bzw. 104c des ersten Kontaktpaars der Speicherzellen 200a, 200b, 200c, bzw. 200d, 200e, 200f, bzw. 200g, 200h, 200i, die in einer gleichen Spalte angeordnet sind, sind jeweils elektrisch unabhängig von einander. Die ersten Kontakte 104a, 104b, 104c bilden jeweils einen Ausgangskontakt einer Eingangskontaktgruppe 105.
Zweite Kontakte 106a bzw. 106b bzw. 106c des ersten Kontaktpaars der Speicherzellen 200a, 200b, 200c, bzw. 200d, 200e, 200f, bzw. 200g, 200h, 200i, die in einer gleichen Zeile angeordnet sind, sind jeweils miteinander verbunden. Die zweiten Kontakte 106a, 106b, 106c bilden jeweils einen Ausgangskontakt einer Ausgangskontaktgruppe 107.
Erste Kontakte 108a bzw. 108b bzw. 108c des zweiten Kontaktpaars der Speicherzellen 200a, 200b, 200c, bzw. 200d, 200e, 200f, bzw. 200g, 200h, 200i, die in einer gleichen Spalte angeordnet sind, sind jeweils elektrisch unabhängig von einander.
Zweite Kontakte 109a bzw. 109b bzw. 109c des zweiten Kontaktpaars der Speicherzellen 200a, 200b, 200c, bzw. 200d, 200e, 200f, bzw. 200g, 200h, 200i, die in einer gleichen Zeile angeordnet sind, sind jeweils miteinander verbunden. Die ersten Kontakte 109a, 109b, 109c bilden jeweils einen Auswahleingang einer Auswahleingangsgruppe 110.
Die Speicherzellen 200 sind jeweils eingerichtet, in Abhängigkeit von einer über dem zweiten Kontaktpaar angelegten Spannung, über dem ersten Kontaktpaar entweder den dem gespeicherten Widerstandskennwert entsprechenden elektrischen Widerstand bereitzustellen oder zu sperren.
In 2 ist ein elektrisches Diagramm der Speicherzellen 200 des Widerstandsnetzwerks 100 gezeigt. Die Speicherzellen 200 weisen jeweils einen als ferroelektrischen Feldeffekttransistor (FeFET) ausgebildeten Transistor 201 auf. Wiederkehrende Merkmale sind in dieser Figur wie auch in den folgenden Figuren mit identischen Bezugszeichen versehen. Eine Back-Gate-Elektrode des Transistors 201 bildet den ersten Kontakt 108 des zweiten Kontaktpaars der Speicherzelle 200. Eine Front-Gate-Elektrode des Transistors 201 bildet den zweiten Kontakt 109 des zweiten Kontaktpaars der Speicherzelle 200. Source- und Drain-Elektroden des Transistors 201 bilden jeweils den ersten und zweiten Kontakt 104, 106 des ersten Kontaktpaars.
Gemäß einer alternativen Ausgestaltung ist der Transistor 201 von einem Charge-Trap-Transistor gebildet statt von einem ferroelektrischen Feldeffekttransistor.
3 stellt ein elektrisches Diagramm einer alternativen Ausgestaltung der Speicherzellen 200 dar. Die Speicherzelle 200 weist hierbei einen als Feldeffekttransistor ausgebildeten Transistor 201 auf. Weiterhin weist die Speicherzelle 200 eine ferroelektrische Kapazität 203 auf, die elektrisch zwischen der Front-Gate-Elektrode des Transistors 201 und dem zweiten Kontakt 109 des zweiten Kontaktpaars angeordnet bzw. in Reihe geschaltet ist. Eine Back-Gate-Elektrode des Transistors 201 bildet den ersten Kontakt 108 des zweiten Kontaktpaars der Speicherzelle 200. Source- und Drain-Elektroden des Transistors 201 bilden jeweils den ersten und zweiten Kontakt 104, 106 des ersten Kontaktpaars. Alternativ ist es auch möglich, dass die ferroelektrische Kapazität zwischen der Back-Gate-Elektrode des Transistors 201 und dem ersten Kontakt des zweiten Kontaktpaars angeordnet ist. In 4 ist in einem oberen Diagramm a) und einem mittleren Diagramm b) eine Schar von Kennlinien der als ferroelektrischer Feldeffekttransistoren ausgebildeten Speicherzellen 200 gezeigt. Aufgetragen ist hierbei ein Source-Drain-Strom I_d in Abhängigkeit von einer Gate-Bulk-Spannung V_g für unterschiedliche Speicherzustände der Speicherzelle 200. Die veränderbare Widerstandskenngröße ist hierbei die elektrische Polarisierung des ferroelektrischen Materials. Mittels geeigneter elektrischer Signale über das zweite Kontaktpaar kann die Speicherzelle 200 zwischen einer Vielzahl von Werten über ein quasi kontinuierliches Spektrum geschaltet werden. Die Signale zum Verändern des gespeicherten Widerstandskennwerts sind als Impulse oder Puls-Sequenzen ausgebildet. Wie stark sich der Widerstandskennwert durch einen Impuls ändert, hängt insbesondere von der Impulsamplitude, der Impulsdauer und der Impulshäufigkeit ab. Im unteren Diagramm c) ist beispielsweise der Source-Drain-Strom I_d über der Speicherzelle 200 in Abhängigkeit von einer Anzahl N durchgeführter Pulse dargestellt. Diagramme a) und b) unterscheiden sich dadurch, dass die Impulse eine umgekehrte Polarität aufweisen und sich somit (mit jedem weiteren Puls) die Widerstandskenngröße und somit die Kennlinie in eine andere Richtung hin verändert. Durch einen Signalpuls bzw. eine Signalpulssequenz kann der Zustand des FeFETs schrittweise von einem Extremzustand zum anderen geändert werden. Die Amplitude dieses Pulses ist dabei größer als die Lesespannung des FeFETs. Weiterhin gibt es mehrere Möglichkeiten für diese Pulssequenz. Drei beispielhafte Möglichkeiten sind die wiederholte Abfolge gleicher Pulse, wiederholte Abfolge bei Änderung der Pulsweite sowie wiederholte Abfolge bei Änderung der Pulsamplitude.
Bei der Verwendung eines ferroelektrischen Feldeffekttransistors (FeFET) kann ausgehend von den zwei Extremzuständen, welche sich jeweils durch eine gleichgerichtete Polarisation entlang des Gatestapels auszeichnen, die Aktivierungs- und Deaktivierungspotenziale (Spannungen) im Widerstandsnetzwerk festgelegt werden. Die Aktivierungs- bzw. Lesespannung der Sourcelines (Differenz zwischen dem ersten und zweiten Aktivierungspotential) sollte im Bereich liegen, wo der Unterschied der Transferkennlinien der beiden Zustände groß ist (also im gegebene Beispiel der 4 etwa 0,5V), Gleichzeitig sollte diese Spannung aber möglichst gering gewählt werden, um eine Störung des Zustandes dieser Speicherzelle bzw. anderer Speicherzellen zu vermeiden.
Die Deaktivierungsspannung der Bulk- bzw. Sourcelines sollte jeweils in einem Bereich gewählt werden, wo der Strom beider Transferkennlinien gering bzw. vernachlässigbar ist. Gleichzeitig sollte die Spannung möglichst nahe der Lesespannung gewählt werden um eine Störung der Zustände durch eine erhöhte Spannung in Bereichen wo sowohl Source- als auch Bulklines die Deaktivierungsspannung sehen zu vermeiden. Des Weiteren ist zu beachten, dass im Falle der Bulklines ein großer Teil der Spannung nicht auf den Transistor abfällt. Somit ist die Deaktivierungsspannung so zu wählen, dass die über den Transistor abfallende Spannung ausreichend für das Abschalten ist. Sollte es im ausgewählten Technologieknoten nicht möglich sein eine so hohe Spannung über die Bulklines zu führen, kann durch eine Biasspannung, welche sowohl auf die Sourcelines als auch Bulklines gelegt wird, dies ausgeglichen werden. Hierbei ist zu beachten, dass die Biasspannung der Source- und Bulklines sich unterscheidet und so zu wählen ist, dass sich die Spannung, welche über den Transistor abfällt, nicht ändert.
5 zeigt in einer schematischen dreidimensionalen Darstellung die Topologie einer Umsetzung eines erfindungsgemäßen Widerstandsnetzes auf einem Halbleitersubstrat 202. Das Halbleitersubstrat 202 ist hierbei durch flache Gräben 231a, 231b in Spalten und durch tiefe Gräben 230a, 230b, 230c in Zeilen unterteilt. Die tiefen Gräben 230a, 230b, 230c sind als doppelte Gräben ausgebildet, so dass jede Zeile von einem eigenen Paar tiefen Gräben 230a, 230b, 230c umgeben ist. In jedem Zellbereich der einer Zeilen-und-Spalten-Kombination entspricht, ist im und auf dem Halbleitersubstrat 202 eine Speicherzelle 200a, 200b, 200c, 200d, 200e, 200f gebildet. Die Zellbereiche weisen hierbei jeweils eine Größe von etwa 300 nm mal 300 nm auf. In jedem Zellbereich ist eine Front-Gate-Isolierung aus ferroelektrischem Dielektrikum 210a, 210d auf dem Halbleitersubstrat 202 zwischen und teilweise über zwei gleichartig dotierten Source/Drain-Bereichen 204a, 206a bzw. 204d, 296b des Zellbereichs aufgebracht (vgl. 6 und 7). Da Source und Drain eines FET topologisch vertauchbar sind, werden in dieser Beschreibung Bereiche die als Source- bzw. Drain-Bereich fungieren können als Source/Drain-Bereiche bezeichnet - es wird hierbei davon ausgegangen, dass ein FET zwei Source/Drain-Bereiche aufweist, und dass jeweils einer dieser Bereiche letztendlich als Source und ein anderer als Drain dient.
Die Front-Gate-Isolierungen der Speicherzellen 200a, 200b, 200c bzw. 200d, 200e, 200f einer gleichen Spalte sind jeweils so angeordnet, dass darauf angeordnete Front-Gate-Elektroden mittels einer ersten geradlinigen Leiterbahn in einer ersten Leiterschichtebene und Vias kontaktiert werden. Die erste Leiterbahn bildet zusammen mit der Front-Gate-Elektrode und den Vias jeweils den zweiten Kontakt 109a bzw. 109b des zweiten Kontaktpaars. Erste Source/Drain-Bereiche 204a der in einer gleichen Spalte angeordneten Speicherzellen 200a, 200b, 200c bzw. 200d, 200e, 200f sind jeweils pro Spalte durch eine zweite geradlinige Leiterbahn und Vias kontaktiert. Die zweite Leiterbahn ist parallel zur ersten Leiterbahn und in der ersten Leiterschichtebene, oder alternativ in einer weiteren Leiterschichtebene, geführt. Zweite Source/Drain-Bereiche 206a, 206d der in einer gleichen Zeile angeordneten Speicherzellen 200a, 200d, bzw. 200b, 200e, bzw. 200c, 200f sind jeweils pro Zeile durch eine dritte geradlinige Leiterbahn und Vias kontaktiert. Die dritten Leiterbahnen sind orthogonal windschief zu den ersten Leiterbahnen in einer zweiten Leiterschichtebene geführt. Die dritten Leiterbahnen sind orthogonal windschief zu den zweiten Leiterbahnen geführt. Die ersten, zweiten und dritten Leiterbahnen bilden eine Querbalkenanordnung (Cross-Bar Array).
Das Halbleitersubstrat 202 weist zwischen den tiefen Gräben 230a, 230b, 230c einer Zeile jeweils eine Grunddotierung 208a, 208b, 208c auf. Die Grunddotierung 208a, 208b, 208c erstreckt sich unter den flachen Gräben 231a, 231b hinweg. Die Grunddotierung 208a, 208b, 208c einer Zeile bildet jeweils für jede Speicherzelle 200a, 200d, bzw. 200b, 200e, bzw. 200c, 200f der Zeile einen Back-Gate-Kontakt des Transistors. Die Grunddotierung 208a, 208b, 208c ist durch die tiefen Gräben 230a, 230b, 230c unterbrochen, so dass die Grunddotierungen 208a, 208b, 208c der unterschiedlichen Zeilen elektrisch voneinander isoliert sind. Die tiefen Gräben 230a, 230b, 230c reichen etwas tiefer in das Halbleitersubstrat 202 als die Grunddotierung 208a, 208b, 208c. Zusätzlich ist das Halbleitersubstrat 202 in einem Bereich zwischen den tiefen Gräben 230a, 230b, 230c unterschiedlicher Zeilen undotiert oder alternativ entgegengesetzt zur Grunddotierung 208a, 208b, 208c dotiert. Statt doppelten Gräben ist es alternativ möglich, dass die tiefen Gräben deutlich weiter in das Substrat reichen als die Grunddotierung 208a, 208b, 208c.
An einem Rand des Rasters ist die Grunddotierung 208a, 208b, 208c jeder Zeile jeweils über vorderseitige Elektroden mit in der ersten oder alternativ in der zweiten oder alternativ der weiteren Leiterschichtebene geführten vierten Leiterbahnen mittels Vias kontaktiert. Die vierten Leiterbahnen bilden jeweils den ersten Kontakt 108a, bzw. 108b, bzw. 108c des zweiten Kontaktpaars der Speicherzellen 200a, 200d, bzw. 200b, 200e, bzw. 200c, 200f.
Wie in 6, einer ersten Schnittdarstellung der Topologie des Widerstandsnetzwerks entlang Schnittebene A, angedeutet ist die Grunddotierung 208a, 208b, 208c am Anfang und am Ende einer Zeile jeweils ebenfalls durch einen tiefen Graben 230a, 230b, 230c vom übrigen Halbleitersubstrat 202 getrennt. Die Grunddotierung 208a, 208b, 208c ist hierbei umlaufend vom tiefen Graben 230a, 230b, 230c umgeben. Weiterhin kann wie in 6 angedeutet ein zusätzlicher flacher Graben zwischen einer Kontaktfläche des Back-Gate Kontakts und einer Kontaktfläche des ersten Source/Drain-Bereichs 204a vorgesehen sein. Unabhängig davon, dass in 6 lediglich zwei Speicherzellen in einer Zeile gezeigt sind, kann eine beliebige Anzahl Speicherzellen pro Zeile vorgesehen sein. Die Grunddotierung 208a, 208b, 208c erstreckt sich hierbei entsprechend weit (nach links) ohne von tiefen Gräben unterbrochen zu werden.
Eine weitere Schnittdarstellung der Topologie des Widerstandsnetzwerks entlang der Schnittebene B ist in 7 dargestellt.
In 8 ist ein erfindungsgemäßer integrierter Schaltkreis 300, insbesondere eine analoge Faltungsebene eines neuronalen Netzes oder einen analogen Matrixmultiplikator, mit einem erfindungsgemäßen Widerstandsnetzwerk 100 gezeigt.
Der integrierte Schaltkreis 300 weist eine erste Auswahleinheit 310 auf, die jeweils mit den ersten Kontakten 108 des zweiten Kontaktpaars der Speicherzellen 200 verbunden ist und dazu ausgebildet ist, in Abhängigkeit von einer Vorgabe 342 eine Teilmenge der ersten Kontakte 108 mit einem ersten Aktivierungskontakt zu verbinden und eine Komplementärmenge der ersten Kontakte 108 mit einem ersten Deaktivierungskontakt zu verbinden.
Der integrierte Schaltkreis 300 weist eine zweite Auswahleinheit 320 auf, die jeweils mit den zweiten Kontakten 109 des zweiten Kontaktpaars der Speicherzellen 200 verbunden ist und dazu ausgebildet ist, in Abhängigkeit von der Vorgabe 342 eine Teilmenge der zweiten Kontakte 109 mit einem zweiten Aktivierungskontakt zu verbinden und eine Komplementärmenge der zweiten Kontakte 109 mit einem zweiten Deaktivierungskontakt zu verbinden.
Der integrierte Schaltkreis 300 weist eine Stelleinheit 340 auf, die eingerichtet ist, Vorgaben 342 für die Auswahleinheiten 310, 320 zu generieren. Die Stelleinheit 340 ist eingerichtet, elektrische Signale zu generieren, die mittels der Auswahleinheiten 310, 320 an bestimmte der Speicherzellen 200 des Widerstandsnetzwerks 100 (also z.B. an einzelne oder auch an alle) an zweite Kontakte 108, 109 der Speicherzellen 200 übertragen werden, um einen jeweils gespeicherten Widerstandskennwert bzw. Speicherzustand der Speicherzellen 200 zu verändern. Die Stelleinheit 340 ist eingerichtet, unterschiedliche Potentiale bereitzustellen, die mittels den ersten und zweiten Aktivierungs- und Deaktivierungskontakten der Auswahleinheiten 310, 320 an das zweite Kontaktpaar der Speicherzellen 200 geleitet werden.
Beispielsweise kann jeder Auswahleingang des Widerstandsnetzwerks 100 mit dem ersten Aktivierungskontakt verbunden werden, um ein Aktivierungspotential an die ersten Kontakte 108 der zweiten Kontaktpaare zu liefern und es kann jeder Auswahlausgang des Widerstandsnetzwerks 100 mit dem zweiten Aktivierungskontakt verbunden werden, um ein Aktivierungspotenzial (z.B. ein Erdpotenzial oder ein Vergleichspotential (Bias)) an die zweiten Kontakte 109 des zweiten Kontaktpaars zu liefern, so dass alle Speicherzellen 200 des Widerstandsnetzwerks 100 aktiv sind. Wird nun über die Eingangskontakte (Bitlines) jeweils ein Eingangssignal 350 (Inputsignal) angelegt, kann an allen Ausgangskontakten ein Ausgangssignal 352 entnommen werden. Die Zustände der Speicherelemente bleiben hierbei erhalten (gehen also nicht verloren).
In einer weiteren Betriebsvariante ist es möglich, dass die Speicherzellen 200 ausgewählter Spalten deaktiviert werden. Sollen beispielsweise nur die Speicherzellen 200g, 200h, 200i der dritten Spalte deaktiviert werden, werden die zugehörigen zweiten Kontakte 109c des zweiten Kontaktpaars (also der dritte Auswahlausgang) mittels der zweiten Auswahleinheit 320 mit dem zweiten Deaktivierungskontakt und so mit einem zweiten Deaktivierungspotenzial verbunden, während die zugehörigen zweiten Kontakte 109a, 109b der übrigen Speicherzellen 200a, 200b, 200c, und 200d, 200e, 200f mit dem zweiten Aktivierungskontakt verbunden werden. Wird nun an allen Eingangskontakten jeweils ein Eingangssignal 350 angelegt, bleibt ein dritter Ausgangskontakt (Wordline) unabhängig von in den Speicherzellen 200 gespeicherten Widerstandskennwerten ohne Signal, da die Speicherzellen 200a, 200b, 200c der dritten Spalte sperren. Ebenso ist es möglich mehrere Spalten des Widerstandsnetzwerks 100 auszuschalten, indem die entsprechenden zugehörigen Bulklines auf das zweite Deaktivierungspotenzial gelegt werden. Die Zustände der Speicherelemente bleiben hierbei erhalten (gehen also nicht verloren).
Ferner ist es möglich, dass die Speicherzellen 200 ausgewählter Zeilen deaktiviert werden. Sollen beispielsweise die Speicherzellen 200c, 200f, 200i der dritten Zeile deaktiviert werden, werden die zugehörigen ersten Kontakte 108c des jeweiligen zweiten Kontaktpaars (also der dritte Auswahleingang) mittels der ersten Auswahleinheit 310 mit dem ersten Deaktivierungskontakt und so mit einem ersten Deaktivierungspotenzial verbunden, während die zugehörigen ersten Kontakte 108a, 108b der übrigen Speicherzellen 200a, 200d, 200g und 200b, 200e, 200h mit dem ersten Aktivierungskontakt verbunden werden. Werden nun an allen Eingangskontakten Eingangssignale 350 angelegt, bleiben die Ausgangssignale 352 an den Ausgangskontakten (ungeachtet der in den Speicherzellen 200 gespeicherten Widerstandskennwerten) unabhängig von einem Eingangssignal 350 am dritten Eingangskontakt, da die Speicherzellen 200a, 200d, 200g der dritten Zeile sperren. Ebenso ist es möglich mehrere Zeilen des Widerstandsnetzwerks 100 auszuschalten, indem die entsprechenden zugehörigen Sourcelines auf das erste Deaktivierungspotenzial gelegt werden. Die Zustände der Speicherelemente bleiben hierbei erhalten (gehen also nicht verloren).
Weiterhin ist es möglich, dass mehrere Zeilen und bzw. oder mehrere Spalten gleichzeitig deaktiviert werden, so dass nur Teilbereiche, bis hin zu einzelnen Speicherzellen 200, des Widerstandsnetzwerks 100 aktiv sind. Auf diese Weise ist es möglich, einzelne Speicherzellen 200 auszulesen. Um einen ausgewählten zusammenhängenden Bereich im Widerstandsnetzwerk anzusteuern, kann die jeweilige Deaktivierungsspannung (Deaktivierungspotenzial) der Sourcelines bzw. Bulklines auf alle nicht benötigten Leitungen gelegt werden. Das verbleibende Widerstandsnetzwerk kann unabhängig von den anderen Leitungen wie ein eigenständiges Netzwerk betrieben werden. Die Zustände der ausgeschalteten Speicherelemente bleiben dabei erhalten, gehen also nicht verloren. Zum Auslesen des Zustands einer einzelnen Speicherzelle wird die jeweilige Aktivierungsspannung auf die mit dem Speicherelement verbundene Source- bzw. Bulkline gelegt. Alle anderen Leitungen werden auf die zugehörigen Deaktivierungsspannungen (Deaktivierungspotentiale) gelegt. Durch Anlegen eines Auslese- bzw. Input-Signals an die zugehörige Bitline des Speicherelements (Speicherzelle) kann an der verbundenen Wordline das Output-Signal ausgelesene werden und mit dem dafür zuordnungsbaren Zustand abgeglichen werden. Im analogen Fall können anstatt der Aktivierungsspannung der Sourceline auch das Signal zum Verändern des Speicherzustands in Form eines Pulses gegeben werden. Dadurch ist es möglich den Zustand eines einzelnen Speicherelements zu ändern ohne eine Störung der anderen Speicherelemente hervorzurufen.
Der integrierte Schaltkreis 300 weist einen Temperatursensor 344 auf, der eingerichtet ist, eine Temperatur des Widerstandsnetzwerks 100 zu überwachen. Die Stelleinheit 340 ist eingerichtet, gespeicherte Widerstandskennwerte der Speicherzellen 200 des Widerstandsnetzwerks 100 an eine veränderte Temperatur anzupassen.
Die Stelleinheit 340 weist einen Zykluszähler 346 und eine Auffrischeinheit 348 auf. Der Zykluszähler 346 überwacht hierbei, wie viele Eingangssignale über die Eingangskontaktgruppe 105 und das Widerstandsnetzwerks 100 geleitet wurden. Die Auffrischeinheit 346 ist eingerichtet, nach Erreichen einer vorgegebenen/vorgebbaren Anzahl an Eingangssignalen, das Widerstandsnetzwerk 100 zu löschen und die gespeicherten Werte der Speicherzellen 200 (Gewichtswerte) neu zu setzen.
Das Widerstandsnetzwerk 100 gewichtet die Eingangssignale 350 entsprechend den durch die Speicherzellen 200 bereitgestellten elektrischen Widerständen bzw. Gewichten und kombiniert sie entsprechende einer Matrixmultiplikation zu Ausgangssignalen 352.
Gewichte der Speicherzellen 200 werden durch die Stelleinheit 340 aufgrund von externen Vorgaben 345 gesetzt.
Weiterhin weist der integrierte Schaltkreis 300 einen Digital-Analog-Wandler 351 auf, der eingerichtet ist, digitale Eingangssignale 350 in analoge Eingangssignale zu wandeln und an die Eingangskontaktgruppe 105 weiterzuleiten.
Weiterhin weist der integrierte Schaltkreis 300 einen Analog-Digital-Wandler 353 auf, der eingerichtet ist, die analogen Ausgangssignale an den Kontakten der Ausgangskontaktgruppe 107 in digitale Ausgangssignale 352 umzuwandeln.
Je nach Anwendungsfall können die Wandler 351, 353 auch weggelassen werden.
Lese- und Schreizugriffe werden also komplett voneinander getrennt. Die ersten Kontaktpaare werden hierbei für das Lesen, sprich die analoge Berechnung der Vektor-Matrix-Multiplikation oder Faltungsoperation verwendet. Die zweiten Kontaktpaare werden für das Schreiben der Widerstandswerte bzw. der Gewichtswerte verwendet. Darüber hinaus werden die zweiten Kontaktpaare für das gezielte Deaktivieren/Aktivieren des jeweiligen Speicherelements verwendet.
Das Projekt, das zu dieser Anmeldung geführt hat, wurde von der ECSEL Joint Undertaking (JU) gemäß Fördervereinbarung No. 826655 gefördert. Die JU erhält Unterstützung aus dem Forschungs- und Innovationsprogramm der Europäischen Union Horizon 2020 und von Belgien, Frankreich, Deutschland, Niederlande und der Schweiz.

Claims

Widerstandsnetzwerk mit zumindest zwei Speicherzellen (200a, 200d) zur Speicherung jeweils eines Widerstandskennwerts, die jeweils ein erstes Kontaktpaar (104a/ 106a, 104a/106b) aufweisen, das dazu eingerichtet ist, in zumindest einem Betriebsmodus einen dem gespeicherten Widerstandskennwert entsprechenden elektrischen Widerstand bereitzustellen, wobei erste Kontakte (104a) des jeweils ersten Kontaktpaars der zwei Speicherzellen (200a, 200d) direkt miteinander verbunden sind und zweite Kontakte (106a, 106b) des jeweils ersten Kontaktpaars (104a/ 106a, 104a/106b) der zwei Speicherzellen (200a, 200d) voneinander elektrisch unabhängig sind, dadurch gekennzeichnet, dass die Speicherzellen (200a, 200d) jeweils ein zweites Kontaktpaar (108a/109a, 108a/109b) aufweisen, das von dem ersten Kontaktpaar (104a/ 106a, 104a/106b) elektrisch unabhängig ist und das derart angeordnet ist, dass mittels geeigneter elektrischer Signale über dieses zweite Kontaktpaar (108a/109a, 108a/109b) der gespeicherte elektrische Widerstandskennwert der jeweiligen Speicherzelle (200a, 200d) reversibel veränderbar ist.
Widerstandsnetzwerk gemäß Anspruch 1, dadurch gekennzeichnet, dass erste Kontakte (108a) des jeweils zweiten Kontaktpaars der zwei Speicherzellen (200a, 200d) direkt miteinander verbunden sind und zweite Kontakte (109a, 109b) des jeweils zweiten Kontaktpaars (108a/109a, 108a/109b) der zwei Speicherzellen (200a, 200d) voneinander unabhängig sind.
Widerstandsnetzwerk gemäß Anspruch 1 oder 2, gekennzeichnet durch zumindest eine dritte Speicherzelle (200b) zur Speicherung eines Widerstandskennwerts, die ein erstes Kontaktpaar (104b, 106a) aufweist, das dazu eingerichtet ist, einen dem gespeicherten Widerstandskennwert entsprechenden elektrischen Widerstand bereitzustellen, wobei ein erster Kontakt (104b) des ersten Kontaktpaars der dritten Speicherzelle unabhängig ist von den ersten Kontakten (104a) des ersten Kontaktpaars (104a/106a, 104a/106b) der zwei Speicherzellen (200a, 200d) und wobei ein zweiter Kontakt (106a) des ersten Kontaktpaars der dritten Speicherzelle (200b) direkt mit dem zweiten Kontakt (106a) des ersten Kontaktpaars (104a/106a) einer der zwei Speicherzellen (200a) verbunden ist und unabhängig von dem zweiten Kontakt (106b) des ersten Kontaktpaars der anderen der zwei Speicherzellen (200b) ist.
Widerstandsnetzwerk gemäß Anspruch 1 bis 3, dadurch gekennzeichnet, dass zumindest eine der Speicherzellen (200) zumindest einen als ferroelektrischen Feldeffekttransistor ausgebildeten Transistor (201) aufweist.
Widerstandsnetzwerk gemäß Anspruch 1 bis 4, dadurch gekennzeichnet, dass die Speicherzellen (200) jeweils eingerichtet sind, in Abhängigkeit von einer über dem zweiten Kontaktpaar (108/109) angelegten Spannung, über dem ersten Kontaktpaar (104/106) entweder den dem gespeicherten Widerstandskennwert entsprechenden elektrischen Widerstand bereitzustellen oder zu sperren.
Widerstandsnetzwerk gemäß einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass zumindest die zwei Speicherzellen (200) jeweils eingerichtet sind, mittels geeigneter elektrischer Signale über das jeweils zweite Kontaktpaar (108/109) zwischen zumindest drei unterschiedliche Speicherzuständen geschaltet werden zu können.
Widerstandsnetzwerk gemäß einem der Ansprüche 1 bis 6, gekennzeichnet durch eine Vielzahl weiterer Speicherzellen (200b, 200c, 200e, 200f, 200g, 200h, 200i) zur Speicherung von Widerstandskennwerten, die jeweils ein erstes Kontaktpaar (104/106) aufweisen, das dazu eingerichtet ist, in zumindest einem Betriebsmodus einen dem gespeicherten Widerstandskennwerts entsprechenden elektrischen Widerstand bereitzustellen und die gemeinsam mit den zwei Speicherzellen (200a, 200d) in Zeilen und Spalten eines Rasters angeordnet sind.
Integrierter Schaltkreis, insbesondere analoge Faltungsebene eines neuronalen Netzes oder analoger Matrixmultiplikator, mit zumindest einem Widerstandsnetzwerk (100) gemäß einem der Ansprüche 1 bis 8.
Integrierter Schaltkreis gemäß Anspruch 8, gekennzeichnet durch eine erste Auswahleinheit (310), die jeweils mit den ersten Kontakten (108) des zweiten Kontaktpaars (108/109) der Speicherzellen (200) verbunden ist und dazu ausgebildet ist, in Abhängigkeit von einer Vorgabe (342) eine Teilmenge der ersten Kontakte (108) mit einem ersten Aktivierungskontakt zu verbinden und eine Komplementärmenge der ersten Kontakte (108) mit einem ersten Deaktivierungskontakt zu verbinden.
Integrierter Schaltkreis gemäß Anspruch 8, gekennzeichnet durch zumindest einen Temperatursensor (344), der eingerichtet ist, eine Temperatur des Widerstandsnetzwerks (100) zu überwachen, und zumindest eine Stelleinheit (340), die eingerichtet ist, gespeicherte Widerstandskennwerte der Speicherzellen (200) des Widerstandsnetzwerks (200) an eine veränderte Temperatur anzupassen.