JP2002324394A - 強誘電体トランジスタ型不揮発性記憶素子の駆動方法 - Google Patents
強誘電体トランジスタ型不揮発性記憶素子の駆動方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000003860 storage Methods 0.000 title abstract description 3
- 230000010287 polarization Effects 0.000 claims abstract description 24
- 230000005669 field effect Effects 0.000 claims abstract description 14
- 239000000126 substance Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000010409 thin film Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims 2
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims 1
- 229910052741 iridium Inorganic materials 0.000 claims 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims 1
- 229910000457 iridium oxide Inorganic materials 0.000 claims 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 229910052697 platinum Inorganic materials 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 1
- 230000001568 sexual effect Effects 0.000 claims 1
- 210000000352 storage cell Anatomy 0.000 abstract 5
- 210000004027 cell Anatomy 0.000 abstract 2
- 239000010408 film Substances 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000001066 destructive effect Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
Abstract
(57)【要約】
【課題】 書き込み・読み出し動作時に選択セル以外の
情報を破壊することなく、情報の書き込み、読み出しを
行う。 【解決手段】 複数のウエルの各ウエルに複数の記憶セ
ルが設けられ、記憶セルは電界効果型トランジスタのゲ
ート部に強誘電体素子を含み、ソース、ドレイン間に流
れる電流を、強誘電体素子の強誘電体の残留分極を用い
て制御してなる強誘電体トランジスタ型セルである不揮
発性記憶素子の駆動方法において、同一ウエル内の全て
の記憶セルにおける強誘電体素子の残留分極を同一方向
に分極させ、初期化する動作と、選択されたウエルの特
定記憶セルの電界効果型トランジスタのドレインにドレ
イン配線ＤＬにより書き込み電圧を印加するとともに、
非選択ウエルにおける全ての記憶セルについて、ゲート
部とウエルとにゲート配線ＧＬ２とＷ２により書込み電
圧と同一極性の電圧を印加する動作と、を含む。
情報を破壊することなく、情報の書き込み、読み出しを
行う。 【解決手段】 複数のウエルの各ウエルに複数の記憶セ
ルが設けられ、記憶セルは電界効果型トランジスタのゲ
ート部に強誘電体素子を含み、ソース、ドレイン間に流
れる電流を、強誘電体素子の強誘電体の残留分極を用い
て制御してなる強誘電体トランジスタ型セルである不揮
発性記憶素子の駆動方法において、同一ウエル内の全て
の記憶セルにおける強誘電体素子の残留分極を同一方向
に分極させ、初期化する動作と、選択されたウエルの特
定記憶セルの電界効果型トランジスタのドレインにドレ
イン配線ＤＬにより書き込み電圧を印加するとともに、
非選択ウエルにおける全ての記憶セルについて、ゲート
部とウエルとにゲート配線ＧＬ２とＷ２により書込み電
圧と同一極性の電圧を印加する動作と、を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体トランジ
スタ型不揮発性記憶素子の駆動方法に係わり、特に、半
導体基板に複数のウエルを有し、各ウエルには複数の不
揮発性記憶セルが設けられ、該不揮発性記憶セルは、電
界効果型トランジスタのゲート部に強誘電体素子を含
み、ソース、ドレイン間に流れる電流を、該強誘電体素
子の強誘電体の残留分極を用いて制御してなる強誘電体
トランジスタ型セルである強誘電体トランジスタ型不揮
発性記憶素子の駆動方法に係るものである。
スタ型不揮発性記憶素子の駆動方法に係わり、特に、半
導体基板に複数のウエルを有し、各ウエルには複数の不
揮発性記憶セルが設けられ、該不揮発性記憶セルは、電
界効果型トランジスタのゲート部に強誘電体素子を含
み、ソース、ドレイン間に流れる電流を、該強誘電体素
子の強誘電体の残留分極を用いて制御してなる強誘電体
トランジスタ型セルである強誘電体トランジスタ型不揮
発性記憶素子の駆動方法に係るものである。
【０００２】
【従来の技術】最近開発が進められているＦｅＲＡＭ
（Ferroelectric Random Access Memory）の多くはＤＲ
ＡＭのキャパシタを強誘電体キャパシタに置き換えた構
成をしており（特開平２−１１３４９６号公報）、その
動作は強誘電体キャパシタの分極が反転するときと反転
しないときの電荷量の差を検知することによってなされ
る。このため、情報を読み出す際に保持していた情報が
破壊される、いわゆる破壊読出しとなる。さらにこの方
法においては、分極の反転における電荷を電流として取
り出して検出するために、キャパシタの面積が小さくな
るとともに電流値も小さくなり検出が困難になる。この
ことは、ＦｅＲＡＭのセル構造がスケーリング則に従わ
ないがゆえに発生する基本的な問題である。また、強誘
電体キャパシタから排出される電荷量を比較するため
に、通常、参照セルを各セルに１対ずつ配置するため
に、１つのメモリセルを構成するのに２トランジスタ２
キャパシタが必要となる。そのため、メモリセル面積が
同加工精度のＤＲＡＭに比較して２倍以上大きくなる問
題がある。
（Ferroelectric Random Access Memory）の多くはＤＲ
ＡＭのキャパシタを強誘電体キャパシタに置き換えた構
成をしており（特開平２−１１３４９６号公報）、その
動作は強誘電体キャパシタの分極が反転するときと反転
しないときの電荷量の差を検知することによってなされ
る。このため、情報を読み出す際に保持していた情報が
破壊される、いわゆる破壊読出しとなる。さらにこの方
法においては、分極の反転における電荷を電流として取
り出して検出するために、キャパシタの面積が小さくな
るとともに電流値も小さくなり検出が困難になる。この
ことは、ＦｅＲＡＭのセル構造がスケーリング則に従わ
ないがゆえに発生する基本的な問題である。また、強誘
電体キャパシタから排出される電荷量を比較するため
に、通常、参照セルを各セルに１対ずつ配置するため
に、１つのメモリセルを構成するのに２トランジスタ２
キャパシタが必要となる。そのため、メモリセル面積が
同加工精度のＤＲＡＭに比較して２倍以上大きくなる問
題がある。
【０００３】一方、強誘電体を電界効果型トランジスタ
（ＦＥＴ；Field Effect Transistor）のゲート部に配
置する強誘電体トランジスタは、単一のトランジスタで
メモリセルを構成することが可能である。この素子は、
強誘電体の分極がトランジスタのチャネルの電荷を誘起
することによって、ソース、ドレイン間をオン、オフさ
せるもので、セル面積を比例縮小させてもドレイン電流
の変化率は変わらない。これは、強誘電体トランジスタ
のメモリセルがスケーリング則に従っている（電子情報
通信学会誌 ７７−９ ｐ９７６、１９９４）ことを意
味し、微細化に際する原理的な限界は存在しない。以上
のことは、セル面積を小さくすることに関して有利であ
るばかりでなく、強誘電体の分極によりＦＥＴのオン、
オフを維持するため、読み出し動作により情報が破壊さ
れない、いわゆる非破壊読出しすることも可能である。
（ＦＥＴ；Field Effect Transistor）のゲート部に配
置する強誘電体トランジスタは、単一のトランジスタで
メモリセルを構成することが可能である。この素子は、
強誘電体の分極がトランジスタのチャネルの電荷を誘起
することによって、ソース、ドレイン間をオン、オフさ
せるもので、セル面積を比例縮小させてもドレイン電流
の変化率は変わらない。これは、強誘電体トランジスタ
のメモリセルがスケーリング則に従っている（電子情報
通信学会誌 ７７−９ ｐ９７６、１９９４）ことを意
味し、微細化に際する原理的な限界は存在しない。以上
のことは、セル面積を小さくすることに関して有利であ
るばかりでなく、強誘電体の分極によりＦＥＴのオン、
オフを維持するため、読み出し動作により情報が破壊さ
れない、いわゆる非破壊読出しすることも可能である。
【０００４】さらに、強誘電体をＦＥＴのゲート部分に
配置する強誘電体トランジスタには、２つの種類に大別
される。
配置する強誘電体トランジスタには、２つの種類に大別
される。
【０００５】その１つはＭＦＩＳ（Metal-Ferroelectri
c-Insulator-Semiconductor）構造を持つ強誘電体トラ
ンジスタで、強誘電体がその分極によりゲート絶縁膜を
介して半導体基板表面に電荷を誘起するものであり、も
う１つは、ＭＦＭＩＳ（Metal-Ferroelectric-Metal-In
sulator-Semiconductor）構造を持つ強誘電体トランジ
スタで、ＭＦＩＳ構造の強誘電体層と絶縁層との間に金
属電極間を挟み込んだものである。
c-Insulator-Semiconductor）構造を持つ強誘電体トラ
ンジスタで、強誘電体がその分極によりゲート絶縁膜を
介して半導体基板表面に電荷を誘起するものであり、も
う１つは、ＭＦＭＩＳ（Metal-Ferroelectric-Metal-In
sulator-Semiconductor）構造を持つ強誘電体トランジ
スタで、ＭＦＩＳ構造の強誘電体層と絶縁層との間に金
属電極間を挟み込んだものである。
【０００６】このように、強誘電体トランジスタ型不揮
発性記憶素子は優れた特徴を持つが、その回路、駆動方
法においては、すぐれたものが提案されていない。一般
に、強誘電体トランジスタを単純にマトリックス配置し
た構造をもつメモリセルアレイは、ビットあたり面積を
小さくすることができるが、読み出し動作時に非選択セ
ルが保持する残留分極を減じたり、書き込み動作時に非
選択セルの情報を破壊、もしくは減極され（残留分極が
減衰される）たりする不具合が生じる。
発性記憶素子は優れた特徴を持つが、その回路、駆動方
法においては、すぐれたものが提案されていない。一般
に、強誘電体トランジスタを単純にマトリックス配置し
た構造をもつメモリセルアレイは、ビットあたり面積を
小さくすることができるが、読み出し動作時に非選択セ
ルが保持する残留分極を減じたり、書き込み動作時に非
選択セルの情報を破壊、もしくは減極され（残留分極が
減衰される）たりする不具合が生じる。
【０００７】強誘電体トランジスタを単純マトリックス
配置した従来例、特開平１０−０６４２５５号公報（発
明者 石原宏他、出願人 東京工業大学長）の場合、書
込み電圧Ｖを選択セルに印加するために、−Ｖ／３、Ｖ
／３、２Ｖ／３を行、列に印加するが、非選択セルにも
Ｖ／３の電位が印加されるため、書き込み動作時に非選
択セルの情報が破壊、もしくは減極される。
配置した従来例、特開平１０−０６４２５５号公報（発
明者 石原宏他、出願人 東京工業大学長）の場合、書
込み電圧Ｖを選択セルに印加するために、−Ｖ／３、Ｖ
／３、２Ｖ／３を行、列に印加するが、非選択セルにも
Ｖ／３の電位が印加されるため、書き込み動作時に非選
択セルの情報が破壊、もしくは減極される。
【０００８】一方、この不具合を解決するため、各セル
に選択用トランジスタを配置する方法も提案されてい
る。例えば、特開平５−２０５４８７号公報（発明者
中村孝、出願人 ローム株式会社）の場合、１セルあた
り１個の強誘電体トランジスタと２個の選択用トランジ
スタ（ＦＥＴ）をもち、書き込み動作時に非選択セルの
情報が破壊、もしくは減極される不具合を回避してい
る。しかしながら、この方法では、強誘電体トランジス
タを単純マトリックス配置したセルアレイに比べ３倍以
上のセル面積となる。
に選択用トランジスタを配置する方法も提案されてい
る。例えば、特開平５−２０５４８７号公報（発明者
中村孝、出願人 ローム株式会社）の場合、１セルあた
り１個の強誘電体トランジスタと２個の選択用トランジ
スタ（ＦＥＴ）をもち、書き込み動作時に非選択セルの
情報が破壊、もしくは減極される不具合を回避してい
る。しかしながら、この方法では、強誘電体トランジス
タを単純マトリックス配置したセルアレイに比べ３倍以
上のセル面積となる。
【０００９】
【発明が解決しようとする課題】上記のように、強誘電
体トランジスタを用いた不揮発性メモリは、優れた潜在
能力を持ちながら、セル面積が小さく、書き込み動作時
に非選択セルに悪影響を及ぼさない、優れた素子構造、
回路、駆動法は提案されていない。
体トランジスタを用いた不揮発性メモリは、優れた潜在
能力を持ちながら、セル面積が小さく、書き込み動作時
に非選択セルに悪影響を及ぼさない、優れた素子構造、
回路、駆動法は提案されていない。
【００１０】本発明は、このような従来の技術が有する
未解決の課題を解決するべく行われたものであり、セル
面積をほぼ強誘電体トランジスタ１個分としながら、書
き込み動作時に非選択セルに悪影響を及ぼさない、優れ
た回路構成と駆動方法を提供するものである。
未解決の課題を解決するべく行われたものであり、セル
面積をほぼ強誘電体トランジスタ１個分としながら、書
き込み動作時に非選択セルに悪影響を及ぼさない、優れ
た回路構成と駆動方法を提供するものである。
【００１１】
【課題を解決するための手段および作用】本発明の強誘
電体トランジスタ型不揮発性記憶素子の駆動方法は、半
導体基板に複数のウエルを有し、各ウエルには複数の不
揮発性記憶セルが設けられ、該不揮発性記憶セルは、電
界効果型トランジスタのゲート部に強誘電体素子を含
み、ソース、ドレイン間に流れる電流を、該強誘電体素
子の強誘電体の残留分極を用いて制御してなる強誘電体
トランジスタ型セルである強誘電体トランジスタ型不揮
発性記憶素子の駆動方法において、同一ウエル内の全て
の不揮発性記憶セルにおける強誘電体素子の残留分極を
同一方向に分極させ、初期化する初期化動作と、選択さ
れたウエルの特定の不揮発性記憶セルの電界効果型トラ
ンジスタのドレイン又はソースに書き込み電圧を印加す
るとともに、非選択ウエルにおける全ての不揮発性記憶
セルについて、ゲート部とウエルとに該書込み電圧と同
一極性の電圧を印加する動作と、を含むことを特徴とす
る。
電体トランジスタ型不揮発性記憶素子の駆動方法は、半
導体基板に複数のウエルを有し、各ウエルには複数の不
揮発性記憶セルが設けられ、該不揮発性記憶セルは、電
界効果型トランジスタのゲート部に強誘電体素子を含
み、ソース、ドレイン間に流れる電流を、該強誘電体素
子の強誘電体の残留分極を用いて制御してなる強誘電体
トランジスタ型セルである強誘電体トランジスタ型不揮
発性記憶素子の駆動方法において、同一ウエル内の全て
の不揮発性記憶セルにおける強誘電体素子の残留分極を
同一方向に分極させ、初期化する初期化動作と、選択さ
れたウエルの特定の不揮発性記憶セルの電界効果型トラ
ンジスタのドレイン又はソースに書き込み電圧を印加す
るとともに、非選択ウエルにおける全ての不揮発性記憶
セルについて、ゲート部とウエルとに該書込み電圧と同
一極性の電圧を印加する動作と、を含むことを特徴とす
る。
【００１２】また本発明の強誘電体トランジスタ型不揮
発性記憶素子の駆動方法は、半導体基板に複数のウエル
を有し、各ウエルには複数の不揮発性記憶セルが設けら
れ、該不揮発性記憶セルは、電界効果型トランジスタの
ゲート部に強誘電体素子を含み、ソース、ドレイン間に
流れる電流を、該強誘電体素子の強誘電体の残留分極を
用いて制御してなる強誘電体トランジスタ型セルである
強誘電体トランジスタ型不揮発性記憶素子の駆動方法に
おいて、同一ウエル内の１又は２個以上の不揮発性記憶
セルにおけるソース、ドレイン間のインピーダンスを測
定することで読み出しを行うとともに、非選択ウエルに
おける全ての不揮発性記憶セルについて、ソース、ドレ
イン間の導通を防止する保護電圧を印加する動作を、含
むことを特徴とする。
発性記憶素子の駆動方法は、半導体基板に複数のウエル
を有し、各ウエルには複数の不揮発性記憶セルが設けら
れ、該不揮発性記憶セルは、電界効果型トランジスタの
ゲート部に強誘電体素子を含み、ソース、ドレイン間に
流れる電流を、該強誘電体素子の強誘電体の残留分極を
用いて制御してなる強誘電体トランジスタ型セルである
強誘電体トランジスタ型不揮発性記憶素子の駆動方法に
おいて、同一ウエル内の１又は２個以上の不揮発性記憶
セルにおけるソース、ドレイン間のインピーダンスを測
定することで読み出しを行うとともに、非選択ウエルに
おける全ての不揮発性記憶セルについて、ソース、ドレ
イン間の導通を防止する保護電圧を印加する動作を、含
むことを特徴とする。
【００１３】強誘電体素子の強誘電体としては、ＡＢＯ
3型構造を持つ強誘電体材料（Ａ、Ｂは金属元素）、Ａ2
Ｂ2Ｏ7型構造を持つ強誘電体材料（Ａ、Ｂは金属元
素）、あるいは層状ペロブスカイト型構造をもつ強誘電
体材料を用いることができる。A、Bに相当する金属元素
は、例えば、それぞれ「Sr、Bi」「Nb、Ta」が挙げられ
る。層状ペロブスカイト型構造は、ペロブスカイト格子
がBi-Oなどの層状構造の間に挟まれたもののことで、具
体的にはＳｒＢｉ2Ｔａ2Ｏ9やこれにNbを添加したもの
などがあげられる。
3型構造を持つ強誘電体材料（Ａ、Ｂは金属元素）、Ａ2
Ｂ2Ｏ7型構造を持つ強誘電体材料（Ａ、Ｂは金属元
素）、あるいは層状ペロブスカイト型構造をもつ強誘電
体材料を用いることができる。A、Bに相当する金属元素
は、例えば、それぞれ「Sr、Bi」「Nb、Ta」が挙げられ
る。層状ペロブスカイト型構造は、ペロブスカイト格子
がBi-Oなどの層状構造の間に挟まれたもののことで、具
体的にはＳｒＢｉ2Ｔａ2Ｏ9やこれにNbを添加したもの
などがあげられる。
【００１４】本発明の概要を示す図１〜図５をもとにそ
の作用について説明する。
の作用について説明する。
【００１５】図１は本発明における素子構造の一例を示
す断面図であり、図１に示すように、半導体基板１に形
成した電界効果型トランジスタは、ウエル１内にソース
３、ドレイン４を備え、半導体基板上にゲート絶縁膜６
を介してゲート部となる強誘電体７とゲート電極８が設
けられている。また本発明において必須ではないが、ド
レイン４に接してダイオード領域５が形成されている。
す断面図であり、図１に示すように、半導体基板１に形
成した電界効果型トランジスタは、ウエル１内にソース
３、ドレイン４を備え、半導体基板上にゲート絶縁膜６
を介してゲート部となる強誘電体７とゲート電極８が設
けられている。また本発明において必須ではないが、ド
レイン４に接してダイオード領域５が形成されている。
【００１６】この電界効果型トランジスタは、ドレイン
電圧一定のとき、ゲート電圧とドレイン電流は、図２に
示すような特性を示し、ゲート電極８に印加された電圧
により強誘電体７内に発生した自発分極がゲート電圧を
０にした後にも残留するため（残留分極）、履歴曲線を
描く。この特性のために電源を取り去っても記憶が破壊
されない、いわゆる不揮発性メモリとして機能する。こ
のような、ゲート部に強誘電体を配置したトランジスタ
を強誘電体トランジスタと言う。好ましくは、ドレイン
側からの逆流電流を防ぐために、ドレイン部分にダイオ
ードを配置することによって、より安定な動作を得るこ
とができる。
電圧一定のとき、ゲート電圧とドレイン電流は、図２に
示すような特性を示し、ゲート電極８に印加された電圧
により強誘電体７内に発生した自発分極がゲート電圧を
０にした後にも残留するため（残留分極）、履歴曲線を
描く。この特性のために電源を取り去っても記憶が破壊
されない、いわゆる不揮発性メモリとして機能する。こ
のような、ゲート部に強誘電体を配置したトランジスタ
を強誘電体トランジスタと言う。好ましくは、ドレイン
側からの逆流電流を防ぐために、ドレイン部分にダイオ
ードを配置することによって、より安定な動作を得るこ
とができる。
【００１７】本発明では、２個以上の強誘電体トランジ
スタを同一のウエル中に配置し、複数のウエルをもつ構
造とする。
スタを同一のウエル中に配置し、複数のウエルをもつ構
造とする。
【００１８】次に、前記強誘電体薄膜が持つ、より好ま
しい特性について説明する。前記電界効果型トランジス
タがもつゲート絶縁膜６は、設計ルールにもよるが一般
に５前後の比誘電率と10nm以下の膜厚を持つ。これに対
し、前記強誘電体薄膜は、少なくとも100nm程度の膜厚
を持つために、比誘電率は50程度以下となることが望ま
しい。この理由は、前記ゲート電極８に印加した電圧の
少なくとも半分程度の電圧が前記強誘電体にかかる必要
があり、このためには前記強誘電体キャパシタの容量
が、前記ゲート絶縁膜が持つ容量と同等以下になること
が望ましいためである。
しい特性について説明する。前記電界効果型トランジス
タがもつゲート絶縁膜６は、設計ルールにもよるが一般
に５前後の比誘電率と10nm以下の膜厚を持つ。これに対
し、前記強誘電体薄膜は、少なくとも100nm程度の膜厚
を持つために、比誘電率は50程度以下となることが望ま
しい。この理由は、前記ゲート電極８に印加した電圧の
少なくとも半分程度の電圧が前記強誘電体にかかる必要
があり、このためには前記強誘電体キャパシタの容量
が、前記ゲート絶縁膜が持つ容量と同等以下になること
が望ましいためである。
【００１９】以下に、上記素子構造における書き込み動
作について、図３及び図４を用いて説明する。
作について、図３及び図４を用いて説明する。
【００２０】図３は本発明による不揮発性記憶素子の初
期動作を示す回路図であり、図４は本発明による不揮発
性記憶素子の書き込み動作を示す回路図である。図３及
び図５において、ＧＬ１，ＧＬ２はゲート配線、Ｗ１，
Ｗ２はウエル、ＤＬ１〜ＤＬ４はドレイン配線、ＳＬ
１，ＳＬ２はソース配線を示す。
期動作を示す回路図であり、図４は本発明による不揮発
性記憶素子の書き込み動作を示す回路図である。図３及
び図５において、ＧＬ１，ＧＬ２はゲート配線、Ｗ１，
Ｗ２はウエル、ＤＬ１〜ＤＬ４はドレイン配線、ＳＬ
１，ＳＬ２はソース配線を示す。
【００２１】本発明における書き込み動作は、ウエルご
とに行われ、同一ウエル内の全ての強誘電体トランジス
タにおける強誘電体の残留分極を同一方向に分極させ
る、初期化動作を含む点に特徴の１つがある。一例とし
て、まず、図３に示すように、ウエル内の強誘電体トラ
ンジスタ共通のゲート配線ＧＬ１とウエルＷ１との間に
強誘電体の分極を反転させるに十分な電圧Ｖｉを印加す
る。すると、同一ウエル内のすべての強誘電体トランジ
スタにおいて、強誘電体の残留分極が同一方向に分極さ
れる（初期化）。この操作によって、すべての強誘電体
トランジスタには、「０」が書き込まれたと定義する。
この際、他のウエルの強誘電体トランジスタには影響を
与えることはない。次に、図４に示すように、「１」の
情報を書き込むセルのドレイン配線ＤＬ１，ＤＬ３に対
し、強誘電体の分極を反転させるような電圧Ｖｗを印加
する。この操作と同時に、他のウエルには、書き込み電
圧が印加されないよう、ゲート配線ＧＬ２とウエルＷ２
に保護電圧Ｖｐを印加する。この一連の操作によって、
所望のウエルに所望の情報を、他のウエルに影響を与え
ることなく、書き込むことができる。
とに行われ、同一ウエル内の全ての強誘電体トランジス
タにおける強誘電体の残留分極を同一方向に分極させ
る、初期化動作を含む点に特徴の１つがある。一例とし
て、まず、図３に示すように、ウエル内の強誘電体トラ
ンジスタ共通のゲート配線ＧＬ１とウエルＷ１との間に
強誘電体の分極を反転させるに十分な電圧Ｖｉを印加す
る。すると、同一ウエル内のすべての強誘電体トランジ
スタにおいて、強誘電体の残留分極が同一方向に分極さ
れる（初期化）。この操作によって、すべての強誘電体
トランジスタには、「０」が書き込まれたと定義する。
この際、他のウエルの強誘電体トランジスタには影響を
与えることはない。次に、図４に示すように、「１」の
情報を書き込むセルのドレイン配線ＤＬ１，ＤＬ３に対
し、強誘電体の分極を反転させるような電圧Ｖｗを印加
する。この操作と同時に、他のウエルには、書き込み電
圧が印加されないよう、ゲート配線ＧＬ２とウエルＷ２
に保護電圧Ｖｐを印加する。この一連の操作によって、
所望のウエルに所望の情報を、他のウエルに影響を与え
ることなく、書き込むことができる。
【００２２】また、各強誘電体トランジスタのドレイン
部分に、ダイオードを配置することによって、書き込み
操作の際、他のウエルに与える影響をさらに少なくする
ことができる（図３、図４は、ダイオードを配置した場
合について表記してある）。
部分に、ダイオードを配置することによって、書き込み
操作の際、他のウエルに与える影響をさらに少なくする
ことができる（図３、図４は、ダイオードを配置した場
合について表記してある）。
【００２３】次に、一例として、読み出し動作について
図５を用いて説明する。図５において図３及び図５と同
一構成部材については同一符号を付する。読み出したい
ウエル内の強誘電体トランジスタ共通のゲート配線ＧＬ
１を０Ｖとし、ドレイン配線ＤＬ１，ＤＬ２，ＤＬ３，
ＤＬ４すべてに１Ｖ程度の読み出し電圧Ｖｒを印加し、
強誘電体トランジスタのインピーダンスを計測すること
によって、記憶されていた情報が「０」か「１」かを判
断する。このようにして、同一ウエル内のトランジスタ
すべてを同一クロック内に読み出すことができる。もち
ろん、個別の強誘電体トランジスタの情報を読み出すこ
とも可能である。この読み出し操作の際、読み出したい
ウエル以外のウエルについて、ソース配線ＳＬ２に保護
電圧Ｖｒを印加し、所望のウエルにおける読み出し操作
を妨げないようにする。同様の効果は、ウエル配線ＷＬ
２に保護電圧Ｖｒを印加することによっても得ることが
できる。
図５を用いて説明する。図５において図３及び図５と同
一構成部材については同一符号を付する。読み出したい
ウエル内の強誘電体トランジスタ共通のゲート配線ＧＬ
１を０Ｖとし、ドレイン配線ＤＬ１，ＤＬ２，ＤＬ３，
ＤＬ４すべてに１Ｖ程度の読み出し電圧Ｖｒを印加し、
強誘電体トランジスタのインピーダンスを計測すること
によって、記憶されていた情報が「０」か「１」かを判
断する。このようにして、同一ウエル内のトランジスタ
すべてを同一クロック内に読み出すことができる。もち
ろん、個別の強誘電体トランジスタの情報を読み出すこ
とも可能である。この読み出し操作の際、読み出したい
ウエル以外のウエルについて、ソース配線ＳＬ２に保護
電圧Ｖｒを印加し、所望のウエルにおける読み出し操作
を妨げないようにする。同様の効果は、ウエル配線ＷＬ
２に保護電圧Ｖｒを印加することによっても得ることが
できる。
【００２４】本発明における駆動方法では、ＦＲＡＭと
は異なり、読み出し操作を行っても、記憶情報を破壊す
ることはない（非破壊読出し）。
は異なり、読み出し操作を行っても、記憶情報を破壊す
ることはない（非破壊読出し）。
【００２５】このように、本発明によれば、書き込み動
作時に選択セル以外の情報を破壊することなく、情報を
書き込むことができ、さらに、ほぼ１個の強誘電体トラ
ンジスタのみで１セルを構成することができるため、安
定な動作と小さなセル面積を実現することができる。
作時に選択セル以外の情報を破壊することなく、情報を
書き込むことができ、さらに、ほぼ１個の強誘電体トラ
ンジスタのみで１セルを構成することができるため、安
定な動作と小さなセル面積を実現することができる。
【００２６】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２７】図６は本発明の一実施例における不揮発性
記憶素子構造を示す断面図、図７は本発明の一実施例に
おける素子配置を示す平面図である。図６及び図７にお
いて、１０はｎ型シリコン単結晶基板、１１はｐ-ウエ
ル、１２はｐ-ウエル内に設けられたｎ+ソース、１３は
ｐ-ウエル内に設けられたｎ+ドレイン、１４はｎ+ドレ
イン１３に接して設けられたｐ+ダイオード領域、１５
はゲート絶縁膜となるシリコン窒化膜、１６は強誘電体
キャパシタの下部電極となるＰｔ／Ｔｉ積層膜、１７は
ＳｒＢｉ2Ｔａ2Ｏ9強誘電体薄膜、１８は強誘電体キャ
パシタの上部電極となるＰｔ膜、１９はＡｌ／Ｔｉソー
ス配線、２０はＰｔ／Ｔｉゲート配線、２１はＡｌ／Ｔ
ｉドレイン配線、２２はシリコン酸化膜、２３はフィー
ルド酸化膜である。
記憶素子構造を示す断面図、図７は本発明の一実施例に
おける素子配置を示す平面図である。図６及び図７にお
いて、１０はｎ型シリコン単結晶基板、１１はｐ-ウエ
ル、１２はｐ-ウエル内に設けられたｎ+ソース、１３は
ｐ-ウエル内に設けられたｎ+ドレイン、１４はｎ+ドレ
イン１３に接して設けられたｐ+ダイオード領域、１５
はゲート絶縁膜となるシリコン窒化膜、１６は強誘電体
キャパシタの下部電極となるＰｔ／Ｔｉ積層膜、１７は
ＳｒＢｉ2Ｔａ2Ｏ9強誘電体薄膜、１８は強誘電体キャ
パシタの上部電極となるＰｔ膜、１９はＡｌ／Ｔｉソー
ス配線、２０はＰｔ／Ｔｉゲート配線、２１はＡｌ／Ｔ
ｉドレイン配線、２２はシリコン酸化膜、２３はフィー
ルド酸化膜である。
【００２８】次に上記不揮発性記憶素子の製造方法につ
いて図６及び図７を参照して説明する。
いて図６及び図７を参照して説明する。
【００２９】まず、ｎ型シリコン単結晶基板１０表面に
熱酸化法によってフィールド酸化膜２３を形成、加工し
た後、フィールド酸化膜２３の開口部にｐ-型ウエル１
１を形成した。次にゲート絶縁膜としてシリコン窒化膜
１５を形成、加工した後、イオン注入により、ｎ+型の
ソース領域１２、ドレイン領域１３をそれぞれ形成し
た。また、ドレイン領域１３の一部に、ｐ+型のダイオ
ード領域１４を形成した。
熱酸化法によってフィールド酸化膜２３を形成、加工し
た後、フィールド酸化膜２３の開口部にｐ-型ウエル１
１を形成した。次にゲート絶縁膜としてシリコン窒化膜
１５を形成、加工した後、イオン注入により、ｎ+型の
ソース領域１２、ドレイン領域１３をそれぞれ形成し
た。また、ドレイン領域１３の一部に、ｐ+型のダイオ
ード領域１４を形成した。
【００３０】次に、シリコン窒化膜１５をマスクとし
て、熱酸化法によって酸化膜２２を形成した。強誘電体
キャパシタの下部電極としてＰｔ／Ｔｉ積層膜１６、強
誘電体としてＳｒＢｉ2Ｔａ2Ｏ9強誘電体薄膜１７、強
誘電体キャパシタの上部電極としてＰｔ薄膜１８を形成
した。膜厚は、それぞれ、１５０ｎｍ，２００ｎｍ，１
５０ｎｍとした。これを、Ｐｔ薄膜１８、強誘電体薄膜
１７、Ｐｔ／Ｔｉ薄膜１６の順にドライエッチングによ
って加工した。ゲート長１０μｍ、ゲート幅１００μ
ｍ、強誘電体キャパシタの有効面積を１０μｍ×１０μ
ｍとなるよう、上部電極Ｐｔ薄膜１８を１０μｍ×２０
μｍの大きさになるように加工した。この結果、図７に
示すような、２つのウエルにそれぞれ４個の強誘電体ト
ランジスタが配置されたデバイスを得ることができた。
て、熱酸化法によって酸化膜２２を形成した。強誘電体
キャパシタの下部電極としてＰｔ／Ｔｉ積層膜１６、強
誘電体としてＳｒＢｉ2Ｔａ2Ｏ9強誘電体薄膜１７、強
誘電体キャパシタの上部電極としてＰｔ薄膜１８を形成
した。膜厚は、それぞれ、１５０ｎｍ，２００ｎｍ，１
５０ｎｍとした。これを、Ｐｔ薄膜１８、強誘電体薄膜
１７、Ｐｔ／Ｔｉ薄膜１６の順にドライエッチングによ
って加工した。ゲート長１０μｍ、ゲート幅１００μ
ｍ、強誘電体キャパシタの有効面積を１０μｍ×１０μ
ｍとなるよう、上部電極Ｐｔ薄膜１８を１０μｍ×２０
μｍの大きさになるように加工した。この結果、図７に
示すような、２つのウエルにそれぞれ４個の強誘電体ト
ランジスタが配置されたデバイスを得ることができた。
【００３１】以下、上記不揮発性記憶素子の動作につい
て説明する。まず、書き込み動作を行なってみた。ウエ
ル内の強誘電体トランジスタ共通のゲート配線ＧＬ１に
＋５Ｖを印加し、ウエルＷ１を接地して、強誘電体の分
極を一方向にそろえる操作を行なった（初期化）。この
操作によって、すべての強誘電体トランジスタには、
「０」が書き込まれたと定義する。次に、「１」の情報
を書き込むセルのドレイン配線ＤＬ１，ＤＬ３に対し、
強誘電体の分極を反転させるような電圧＋５Ｖを印加
し、同時にゲート配線ＧＬ１を接地した。この操作と同
時に、他のウエルには、書き込み電圧が印加されないよ
う、ゲート配線ＧＬ２とウエルＷ２に保護電圧＋５Ｖを
印加した。この一連の操作によって、所望のウエルに所
望の情報を、他のウエルに影響を与えることなく、書き
込むことができる。
て説明する。まず、書き込み動作を行なってみた。ウエ
ル内の強誘電体トランジスタ共通のゲート配線ＧＬ１に
＋５Ｖを印加し、ウエルＷ１を接地して、強誘電体の分
極を一方向にそろえる操作を行なった（初期化）。この
操作によって、すべての強誘電体トランジスタには、
「０」が書き込まれたと定義する。次に、「１」の情報
を書き込むセルのドレイン配線ＤＬ１，ＤＬ３に対し、
強誘電体の分極を反転させるような電圧＋５Ｖを印加
し、同時にゲート配線ＧＬ１を接地した。この操作と同
時に、他のウエルには、書き込み電圧が印加されないよ
う、ゲート配線ＧＬ２とウエルＷ２に保護電圧＋５Ｖを
印加した。この一連の操作によって、所望のウエルに所
望の情報を、他のウエルに影響を与えることなく、書き
込むことができる。
【００３２】次に、読み出し動作について行なった。読
み出したいウエル内の強誘電体トランジスタ共通のゲー
ト配線ＧＬ１を０Ｖとし、ソース配線ＳＬ１を接地した
後、ドレイン配線ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４すべ
てに１Ｖの読み出し電圧を印加し、その時流れる電流を
測定した。その結果、ドレイン配線ＤＬ１，ＤＬ３に流
れる電流（ドレイン電流）は、ドレイン配線ＤＬ２，Ｄ
Ｌ４に流れる電流に比べ、２桁小さかった。
み出したいウエル内の強誘電体トランジスタ共通のゲー
ト配線ＧＬ１を０Ｖとし、ソース配線ＳＬ１を接地した
後、ドレイン配線ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４すべ
てに１Ｖの読み出し電圧を印加し、その時流れる電流を
測定した。その結果、ドレイン配線ＤＬ１，ＤＬ３に流
れる電流（ドレイン電流）は、ドレイン配線ＤＬ２，Ｄ
Ｌ４に流れる電流に比べ、２桁小さかった。
【００３３】また、この操作で書き込まなかったウエル
中のトランジスタの記憶情報には影響を与えなかったこ
とも判った。
中のトランジスタの記憶情報には影響を与えなかったこ
とも判った。
【００３４】この結果、本実施例の不揮発性記憶素子、
駆動方法によって、安定に読み書き動作を行なうことが
できることが判った。
駆動方法によって、安定に読み書き動作を行なうことが
できることが判った。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
書き込み・読み出し動作時に選択セル以外の情報を破壊
することなく、情報の書き込み、読み出しを行うことが
でき、さらに、ほぼ１個の強誘電体トランジスタのみで
１セルを構成することができるため、安定な動作と小さ
なセル面積を実現することができる。
書き込み・読み出し動作時に選択セル以外の情報を破壊
することなく、情報の書き込み、読み出しを行うことが
でき、さらに、ほぼ１個の強誘電体トランジスタのみで
１セルを構成することができるため、安定な動作と小さ
なセル面積を実現することができる。
【図１】本発明における素子構造の一例を示す断面図で
ある。
ある。
【図２】強誘電体トランジスタの電気特性（ゲート電圧
−ドレイン電流）を示す図である。
−ドレイン電流）を示す図である。
【図３】本発明の駆動方法における初期化動作を示す図
である。
である。
【図４】本発明の駆動方法における書き込み動作を示す
図である。
図である。
【図５】本発明の駆動方法における読み出し動作を示す
図である。
図である。
【図６】実施例１における素子構造を示す図である。
【図７】実施例１における素子配置を示す図である。
１ 半導体基板 ２ ウエル ３ ソース ４ ドレイン ５ ダイオード領域 ６ ゲート絶縁膜 ７ 強誘電体 ８ ゲート電極 ９ 素子分離領域 １０ ｎ型シリコン単結晶基板 １１ ｐ-ウエル １２ ｎ+ソース １３ ｎ+ドレイン １４ ｐ+ダイオード領域 １５ シリコン窒化膜 １６ Ｐｔ／Ｔｉ積層膜 １７ ＳｒＢｉ2Ｔａ2Ｏ9強誘電体薄膜 １８ Ｐｔ膜 １９ Ａｌ／Ｔｉソース配線 ２０ Ｐｔ／Ｔｉゲート配線 ２１ Ａｌ／Ｔｉドレイン配線 ２２ シリコン酸化膜 ２３ フィールド酸化膜
Claims (8)
- 【請求項１】 半導体基板に複数のウエルを有し、各ウ
エルには複数の不揮発性記憶セルが設けられ、該不揮発
性記憶セルは、電界効果型トランジスタのゲート部に強
誘電体素子を含み、ソース、ドレイン間に流れる電流
を、該強誘電体素子の強誘電体の残留分極を用いて制御
してなる強誘電体トランジスタ型セルである強誘電体ト
ランジスタ型不揮発性記憶素子の駆動方法において、 同一ウエル内の全ての不揮発性記憶セルにおける強誘電
体素子の残留分極を同一方向に分極させ、初期化する初
期化動作と、 選択されたウエルの特定の不揮発性記憶セルの電界効果
型トランジスタのドレイン又はソースに書き込み電圧を
印加するとともに、非選択ウエルにおける全ての不揮発
性記憶セルについて、ゲート部とウエルとに該書込み電
圧と同一極性の電圧を印加する動作と、 を含むことを特徴とする強誘電体トランジスタ型不揮発
性記憶素子の駆動方法。 - 【請求項２】 半導体基板に複数のウエルを有し、各ウ
エルには複数の不揮発性記憶セルが設けられ、該不揮発
性記憶セルは、電界効果型トランジスタのゲート部に強
誘電体素子を含み、ソース、ドレイン間に流れる電流
を、該強誘電体素子の強誘電体の残留分極を用いて制御
してなる強誘電体トランジスタ型セルである強誘電体ト
ランジスタ型不揮発性記憶素子の駆動方法において、 同一ウエル内の１又は２個以上の不揮発性記憶セルにお
けるソース、ドレイン間のインピーダンスを測定するこ
とで読み出しを行うとともに、非選択ウエルにおける全
ての不揮発性記憶セルについて、ソース、ドレイン間の
導通を防止する保護電圧を印加する動作を、含むことを
特徴とする強誘電体トランジスタ型不揮発性記憶素子の
駆動方法。 - 【請求項３】 請求項１又は請求項２に記載の強誘電体
トランジスタ型不揮発性記憶素子の駆動方法において、
前記電界効果型トランジスタのドレイン又はソースに整
流素子を直列に接続したことを特徴とする強誘電体トラ
ンジスタ型不揮発性記憶素子の駆動方法。 - 【請求項４】 請求項１又は請求項２に記載の強誘電体
トランジスタ型不揮発性記憶素子の駆動方法において、
前記半導体基板として単結晶シリコン基板を用いたこと
を特徴とする強誘電体トランジスタ型不揮発性記憶素子
の駆動方法。 - 【請求項５】 請求項１又は請求項２に記載の強誘電体
トランジスタ型不揮発性記憶素子の駆動方法において、
前記強誘電体素子の強誘電体としてＡＢＯ3型構造を持
つ強誘電体材料（Ａ、Ｂは金属元素）、Ａ2Ｂ2Ｏ7型構
造を持つ強誘電体材料（Ａ、Ｂは金属元素）、あるいは
層状ペロブスカイト型構造をもつ強誘電体材料を用いる
ことを特徴とする強誘電体トランジスタ型不揮発性記憶
素子の駆動方法。 - 【請求項６】 請求項１又は請求項２に記載の強誘電体
トランジスタ型不揮発性記憶素子の駆動方法において、
前記強誘電体素子の強誘電体として、Ｓｒ2Ｎｂ2Ｏ7、
あるいはＳｒ2Ｔａ2Ｏ7、あるいはＳｒ2（ＮｂＴａ）2
Ｏ7、あるいはＳｒＢｉ2Ｔａ2Ｏ9を主体とする材料を用
いることを特徴とする強誘電体トランジスタ型不揮発性
記憶素子の駆動方法。 - 【請求項７】 請求項１又は請求項２に記載の強誘電体
トランジスタ型不揮発性記憶素子の駆動方法において、
前記強誘電体素子の強誘電体として、比誘電率が５０以
下の材料を使用することを特徴とする強誘電体トランジ
スタ型不揮発性記憶素子の駆動方法。 - 【請求項８】 請求項１又は請求項２に記載の強誘電体
トランジスタ型不揮発性記憶素子の駆動方法において、
前記強誘電体素子は強誘電体を電極間に配置して構成さ
れ、該電極は白金、イリジウム、酸化イリジウム、又は
導電性多結晶シリコンを主体とする薄膜またはこれらを
２種以上積層した構造からなることを特徴とする強誘電
体トランジスタ型不揮発性記憶素子の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001129904A JP4827316B2 (ja) | 2001-04-26 | 2001-04-26 | 強誘電体トランジスタ型不揮発性記憶素子の駆動方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2001129904A JP4827316B2 (ja) | 2001-04-26 | 2001-04-26 | 強誘電体トランジスタ型不揮発性記憶素子の駆動方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002324394A true JP2002324394A (ja) | 2002-11-08 |
| JP2002324394A5 JP2002324394A5 (ja) | 2008-06-19 |
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|---|---|---|---|
| JP2001129904A Expired - Fee Related JP4827316B2 (ja) | 2001-04-26 | 2001-04-26 | 強誘電体トランジスタ型不揮発性記憶素子の駆動方法 |
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|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006080064A1 (ja) * | 2005-01-27 | 2006-08-03 | Spansion Llc | 半導体装置及びその製造方法 |
| KR100744529B1 (ko) * | 2002-12-13 | 2007-08-01 | 한국전자통신연구원 | 비휘발성 강유전체 메모리 셀, 그것의 레이아웃 및 그것의어레이 구조 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999026252A1 (fr) * | 1997-11-14 | 1999-05-27 | Rohm Co., Ltd. | Memoire a semi-conducteurs et methode permettant d'acceder a cette memoire |
| JP2001110192A (ja) * | 1999-10-13 | 2001-04-20 | Rohm Co Ltd | 不揮発性メモリおよびその駆動方法 |
-
2001
- 2001-04-26 JP JP2001129904A patent/JP4827316B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999026252A1 (fr) * | 1997-11-14 | 1999-05-27 | Rohm Co., Ltd. | Memoire a semi-conducteurs et methode permettant d'acceder a cette memoire |
| JP2001110192A (ja) * | 1999-10-13 | 2001-04-20 | Rohm Co Ltd | 不揮発性メモリおよびその駆動方法 |
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| WO2006080064A1 (ja) * | 2005-01-27 | 2006-08-03 | Spansion Llc | 半導体装置及びその製造方法 |
| JP4974880B2 (ja) * | 2005-01-27 | 2012-07-11 | スパンション エルエルシー | 半導体装置及びその製造方法 |
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| RD01 | Notification of change of attorney |
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| RD04 | Notification of resignation of power of attorney |
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| RD01 | Notification of change of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140922 Year of fee payment: 3 |
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