JPH05160410A - 電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置 - Google Patents
電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置Info
- Publication number
- JPH05160410A JPH05160410A JP3320708A JP32070891A JPH05160410A JP H05160410 A JPH05160410 A JP H05160410A JP 3320708 A JP3320708 A JP 3320708A JP 32070891 A JP32070891 A JP 32070891A JP H05160410 A JPH05160410 A JP H05160410A
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric film
- concentration impurity
- silicon carbide
- effect transistor
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【構成】Ｐ型シリコン基板１１の表面に、Ｎ+ 型高濃度
不純物領域１３Ａ，１３Ｂを接続するようにＰ型炭化シ
リコン層１４が形成されている。この炭化シリコン層１
４に強誘電体膜１５およびゲート電極１６が順に積層さ
れている。ソース・ドレイン間のチャネルは、炭化シリ
コン層１４内に形成される。 【効果】炭化シリコンには強誘電体材料中に含まれる金
属や酸素が拡散しにくいので、強誘電体膜１５の形成後
の熱処理の際にも炭化シリコン層１４が侵されることは
なく、良好なＦＥＴ特性を実現できる。
不純物領域１３Ａ，１３Ｂを接続するようにＰ型炭化シ
リコン層１４が形成されている。この炭化シリコン層１
４に強誘電体膜１５およびゲート電極１６が順に積層さ
れている。ソース・ドレイン間のチャネルは、炭化シリ
コン層１４内に形成される。 【効果】炭化シリコンには強誘電体材料中に含まれる金
属や酸素が拡散しにくいので、強誘電体膜１５の形成後
の熱処理の際にも炭化シリコン層１４が侵されることは
なく、良好なＦＥＴ特性を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＥＰＲＯＭ（Electr
ically Erasable/Programable Read Only Memory）のよ
うな不揮発性のメモリにおいて好適に用いられる電界効
果トランジスタおよびその製造方法、ならびにそのトラ
ンジスタを用いた不揮発性記憶素子および不揮発性記憶
装置に関するものである。
ically Erasable/Programable Read Only Memory）のよ
うな不揮発性のメモリにおいて好適に用いられる電界効
果トランジスタおよびその製造方法、ならびにそのトラ
ンジスタを用いた不揮発性記憶素子および不揮発性記憶
装置に関するものである。
【０００２】
【従来の技術】たとえばＰＺＴ（lead(Pb) ZirconateTi
tanate ）のような強誘電体材料に電界を印加すると、
分極方向が電界の方向に整列し、この整列状態は、電界
を取り去った後にも残留することが知られている。すな
わち、強誘電体材料の分極は、電界の印加に対してヒス
テリシス特性を示す。したがって、このようなヒステリ
シス特性を利用して、不揮発性のメモリ素子を構成する
ことが可能である。
tanate ）のような強誘電体材料に電界を印加すると、
分極方向が電界の方向に整列し、この整列状態は、電界
を取り去った後にも残留することが知られている。すな
わち、強誘電体材料の分極は、電界の印加に対してヒス
テリシス特性を示す。したがって、このようなヒステリ
シス特性を利用して、不揮発性のメモリ素子を構成する
ことが可能である。
【０００３】強誘電体材料を用いた記憶素子は、たとえ
ば米国特許第３８３２７００号や、「PbTiO3 Thin Film
Gate Nonvolatile Memory FET (1979 Proceedings of
the2nd Meeting on Ferroelectric Materials and Thei
r Applications F-8 pp239-244)」、さらに「"MFS FET"
-A New Type of Nonvolatile Memory Swich Using PLZT
Film(Proceedings of the 9th Conference on Solid S
tate Devices, Tokyo, 1977; Japanese Journal of App
lied Physics, Volume 17(1978) Supplument17-1,pp209
-214) 」などに記載されている。
ば米国特許第３８３２７００号や、「PbTiO3 Thin Film
Gate Nonvolatile Memory FET (1979 Proceedings of
the2nd Meeting on Ferroelectric Materials and Thei
r Applications F-8 pp239-244)」、さらに「"MFS FET"
-A New Type of Nonvolatile Memory Swich Using PLZT
Film(Proceedings of the 9th Conference on Solid S
tate Devices, Tokyo, 1977; Japanese Journal of App
lied Physics, Volume 17(1978) Supplument17-1,pp209
-214) 」などに記載されている。
【０００４】すなわち、図７に示すように、ソース・ド
レイン領域となるＮ+ 型高濃度不純物領域１を形成した
Ｐ型シリコン基板２の表面に、強誘電体膜３をゲート絶
縁膜として形成し、この強誘電体膜１上にゲート電極４
が形成されて、電界効果トランジスタが構成される。そ
して、たとえば基板２を接地して、ゲート電極４に正の
書込電圧ＶP を印加すると、強誘電体膜３内では、図７
(a) に示す分極が生じ、このためのＰ型シリコン基板２
の表面には小数キャリアの電子が引き寄せられてチャネ
ル５が形成され、ソース・ドレイン間が導通状態とな
る。強誘電体膜３の分極は書込電圧ＶP を除去した後も
保持されるから、書込電圧ＶP を取り除いた後でもチャ
ネル５が形成された状態のままである。
レイン領域となるＮ+ 型高濃度不純物領域１を形成した
Ｐ型シリコン基板２の表面に、強誘電体膜３をゲート絶
縁膜として形成し、この強誘電体膜１上にゲート電極４
が形成されて、電界効果トランジスタが構成される。そ
して、たとえば基板２を接地して、ゲート電極４に正の
書込電圧ＶP を印加すると、強誘電体膜３内では、図７
(a) に示す分極が生じ、このためのＰ型シリコン基板２
の表面には小数キャリアの電子が引き寄せられてチャネ
ル５が形成され、ソース・ドレイン間が導通状態とな
る。強誘電体膜３の分極は書込電圧ＶP を除去した後も
保持されるから、書込電圧ＶP を取り除いた後でもチャ
ネル５が形成された状態のままである。
【０００５】一方、負の消去電圧−ＶE をゲート電極４
に印加すると、強誘電体膜３では、図７(b) に示すよう
に、書込電圧ＶP の印加時とは逆方向の分極が生じる。
これによりチャネルは消失し、ソース・ドレイン間は遮
断状態となる。この状態は、消去電圧−ＶE を取り除い
た後にも維持される。このようにして、チャネル５の有
無により書込状態と消去状態との２つの状態を設定する
ことができ、情報の記憶が達成される。すなわち、トラ
ンジスタが導通状態であるか遮断状態であるかを調べる
ことにより、記憶情報を読み出すことができる。
に印加すると、強誘電体膜３では、図７(b) に示すよう
に、書込電圧ＶP の印加時とは逆方向の分極が生じる。
これによりチャネルは消失し、ソース・ドレイン間は遮
断状態となる。この状態は、消去電圧−ＶE を取り除い
た後にも維持される。このようにして、チャネル５の有
無により書込状態と消去状態との２つの状態を設定する
ことができ、情報の記憶が達成される。すなわち、トラ
ンジスタが導通状態であるか遮断状態であるかを調べる
ことにより、記憶情報を読み出すことができる。
【０００６】
【発明が解決しようとする課題】上述のトランジスタで
は、強誘電体膜３がＰ型シリコン基板２の表面に直接形
成されている。このため、素子形成時の拡散工程や薄膜
形成工程などでの熱処理時に強誘電体膜３中のＰｂなど
の金属がシリコン基板２に拡散したり、強誘電体膜形成
時にシリコン基板２の表面が酸化されたりする。このた
め、電界効果トランジスタとしての特性が劣化すること
になるという問題がある。
は、強誘電体膜３がＰ型シリコン基板２の表面に直接形
成されている。このため、素子形成時の拡散工程や薄膜
形成工程などでの熱処理時に強誘電体膜３中のＰｂなど
の金属がシリコン基板２に拡散したり、強誘電体膜形成
時にシリコン基板２の表面が酸化されたりする。このた
め、電界効果トランジスタとしての特性が劣化すること
になるという問題がある。
【０００７】この問題を解決するために、シリコン基板
の表面にまず酸化シリコン膜を形成し、この酸化シリコ
ン膜上に強誘電体膜を堆積させる技術が提案されてい
る。この提案に係わる技術では、ゲート近傍では等価的
に図８に示す回路が構成されることになる。すなわち、
ゲート電極とシリコン基板のチャネル領域との間に、強
誘電体膜に対応した容量Ｃ１と、酸化シリコン膜に対応
した容量Ｃ２とが直列接続されたときと等価な状態とな
る。
の表面にまず酸化シリコン膜を形成し、この酸化シリコ
ン膜上に強誘電体膜を堆積させる技術が提案されてい
る。この提案に係わる技術では、ゲート近傍では等価的
に図８に示す回路が構成されることになる。すなわち、
ゲート電極とシリコン基板のチャネル領域との間に、強
誘電体膜に対応した容量Ｃ１と、酸化シリコン膜に対応
した容量Ｃ２とが直列接続されたときと等価な状態とな
る。
【０００８】ところが、強誘電体膜の誘電率は酸化シリ
コン膜の１００〜１０００倍程度であるため、容量Ｃ１
は容量Ｃ２よりもはるかに大きくなる。したがって、ゲ
ート電極に印加した電圧の大半は、容量Ｃ２に対応する
酸化シリコン膜に印加されることになる。このため、強
誘電体膜に所望の分極状態を達成させるための電圧を印
加しようとすると、ゲート電極とシリコン基板との間に
極めて高い電圧を印加することが必要となり、実際の素
子への応用は困難である。
コン膜の１００〜１０００倍程度であるため、容量Ｃ１
は容量Ｃ２よりもはるかに大きくなる。したがって、ゲ
ート電極に印加した電圧の大半は、容量Ｃ２に対応する
酸化シリコン膜に印加されることになる。このため、強
誘電体膜に所望の分極状態を達成させるための電圧を印
加しようとすると、ゲート電極とシリコン基板との間に
極めて高い電圧を印加することが必要となり、実際の素
子への応用は困難である。
【０００９】一方、炭化シリコン結晶は金属や酸素の拡
散が生じにくく、したがって炭化シリコン基板の表面に
強誘電体膜を形成して記憶素子を作成することが考えら
れる。ところが、炭化シリコン基板では、金属や酸素の
拡散が生じにくいのと同様に、不純物を拡散させること
も困難であり、このため不純物拡散による導電形式の制
御が困難であるという問題がある。すなわち、炭化シリ
コン基板を用いると、ソース・ドレインとなる高濃度不
純物領域の形成が困難になる。
散が生じにくく、したがって炭化シリコン基板の表面に
強誘電体膜を形成して記憶素子を作成することが考えら
れる。ところが、炭化シリコン基板では、金属や酸素の
拡散が生じにくいのと同様に、不純物を拡散させること
も困難であり、このため不純物拡散による導電形式の制
御が困難であるという問題がある。すなわち、炭化シリ
コン基板を用いると、ソース・ドレインとなる高濃度不
純物領域の形成が困難になる。
【００１０】このように、強誘電体膜の記憶装置への適
用には、大きな障害があり、強誘電体膜を用いた記憶装
置は未だ実用化されていないのが現状である。そこで、
本発明の目的は、上述の技術的課題を解決し、強誘電体
膜を用いた良好な電界効果トランジスタを提供するとと
もに、この電界効果トランジスタを用いて実用化の可能
な不揮発性記憶素子および不揮発性記憶装置を提供する
ことである。
用には、大きな障害があり、強誘電体膜を用いた記憶装
置は未だ実用化されていないのが現状である。そこで、
本発明の目的は、上述の技術的課題を解決し、強誘電体
膜を用いた良好な電界効果トランジスタを提供するとと
もに、この電界効果トランジスタを用いて実用化の可能
な不揮発性記憶素子および不揮発性記憶装置を提供する
ことである。
【００１１】また、本発明の他の目的は、上記電界効果
トランジスタの製造方法を提供することである。
トランジスタの製造方法を提供することである。
【００１２】
【課題を解決するための手段および作用】上記の目的を
達成するための本発明の電界効果トランジスタは、ソー
ス・ドレイン領域となる或る導電形式の高濃度不純物領
域を間隔を開けて形成した半導体基板と、上記高濃度不
純物領域の間を接続するように上記半導体基板表面に形
成された上記高濃度不純物領域とは逆の導電形式の炭化
シリコン層と、この炭化シリコン層に積層して形成した
強誘電体膜と、この強誘電体膜上に形成したゲート電極
とを含むものである。
達成するための本発明の電界効果トランジスタは、ソー
ス・ドレイン領域となる或る導電形式の高濃度不純物領
域を間隔を開けて形成した半導体基板と、上記高濃度不
純物領域の間を接続するように上記半導体基板表面に形
成された上記高濃度不純物領域とは逆の導電形式の炭化
シリコン層と、この炭化シリコン層に積層して形成した
強誘電体膜と、この強誘電体膜上に形成したゲート電極
とを含むものである。
【００１３】このような電界効果トランジスタは、ソー
ス・ドレイン領域となる或る導電形式の高濃度不純物領
域を形成すべき半導体基板の表面に、上記高濃度不純物
領域を形成すべき領域の間を接続するように上記高濃度
不純物領域とは逆の導電形式の炭化シリコン層を形成
し、上記高濃度不純物領域を形成し、上記炭化シリコン
層上に強誘電体膜を形成し、この強誘電体膜上にゲート
電極を形成し、上記高濃度不純物領域に電気的に接続さ
れるようにソース・ドレイン電極を形成することによっ
て製造することができる。
ス・ドレイン領域となる或る導電形式の高濃度不純物領
域を形成すべき半導体基板の表面に、上記高濃度不純物
領域を形成すべき領域の間を接続するように上記高濃度
不純物領域とは逆の導電形式の炭化シリコン層を形成
し、上記高濃度不純物領域を形成し、上記炭化シリコン
層上に強誘電体膜を形成し、この強誘電体膜上にゲート
電極を形成し、上記高濃度不純物領域に電気的に接続さ
れるようにソース・ドレイン電極を形成することによっ
て製造することができる。
【００１４】上述のような構成によれば、半導体基板上
に形成した炭化シリコン層上に強誘電体膜が形成される
ので、強誘電体膜中の金属や酸素が炭化シリコン層中に
拡散することはなく、炭化シリコン層の表面近傍の領域
をチャネル領域として用いて良好なＦＥＴ特性を得るこ
とができる。しかも、半導体基板として不純物の拡散に
よる導電形式の制御が容易なシリコン基板などを適用す
れば、ソース・ドレイン領域となる高濃度不純物領域を
容易に形成することができるので、素子の製造が困難と
なることもない。炭化シリコン層はチャネル領域を構成
することになるが、チャネル領域では不純物濃度を高く
する必要がないから、この炭化シリコン層の導電形式の
制御が困難になることはない。
に形成した炭化シリコン層上に強誘電体膜が形成される
ので、強誘電体膜中の金属や酸素が炭化シリコン層中に
拡散することはなく、炭化シリコン層の表面近傍の領域
をチャネル領域として用いて良好なＦＥＴ特性を得るこ
とができる。しかも、半導体基板として不純物の拡散に
よる導電形式の制御が容易なシリコン基板などを適用す
れば、ソース・ドレイン領域となる高濃度不純物領域を
容易に形成することができるので、素子の製造が困難と
なることもない。炭化シリコン層はチャネル領域を構成
することになるが、チャネル領域では不純物濃度を高く
する必要がないから、この炭化シリコン層の導電形式の
制御が困難になることはない。
【００１５】なお、上記の構成の電界効果トランジスタ
では、強誘電体膜の分極方向に応じて、炭化シリコン層
の表面にチャネルを生じさせるための閾値を二種類に設
定できるから、２種類の閾値を有する電界効果トランジ
スタが実現されることになる。換言すれば、２つの安定
状態を有する電界効果トランジスタが実現される。ま
た、本発明の不揮発性記憶素子は、上記の電界効果トラ
ジスタと、上記ゲート電極と半導体基板との間に所定方
向の電界を印加して、上記強誘電体膜の分極方向を或る
方向に整列させて情報の書込を行う手段と、上記ゲート
電極と半導体基板との間に上記所定方向とは逆の方向の
電界を印加して、上記強誘電体膜の分極方向を反転させ
て情報の消去を行う手段と、上記電界効果トランジスタ
の閾値の高低を調べることで情報の読出を行う手段とを
含むものである。
では、強誘電体膜の分極方向に応じて、炭化シリコン層
の表面にチャネルを生じさせるための閾値を二種類に設
定できるから、２種類の閾値を有する電界効果トランジ
スタが実現されることになる。換言すれば、２つの安定
状態を有する電界効果トランジスタが実現される。ま
た、本発明の不揮発性記憶素子は、上記の電界効果トラ
ジスタと、上記ゲート電極と半導体基板との間に所定方
向の電界を印加して、上記強誘電体膜の分極方向を或る
方向に整列させて情報の書込を行う手段と、上記ゲート
電極と半導体基板との間に上記所定方向とは逆の方向の
電界を印加して、上記強誘電体膜の分極方向を反転させ
て情報の消去を行う手段と、上記電界効果トランジスタ
の閾値の高低を調べることで情報の読出を行う手段とを
含むものである。
【００１６】この構成によって、強誘電体膜への電界の
印加により、強誘電体膜中の分極の方向を反転させるこ
とで情報の書込と消去とが達成できる。また、強誘電体
膜中の分極の方向に応じて、炭化シリコン層の表面にチ
ャネルを形成させるための閾値が変化するから、この閾
値の高低を調べることにより情報の読出が達成できるこ
とになる。
印加により、強誘電体膜中の分極の方向を反転させるこ
とで情報の書込と消去とが達成できる。また、強誘電体
膜中の分極の方向に応じて、炭化シリコン層の表面にチ
ャネルを形成させるための閾値が変化するから、この閾
値の高低を調べることにより情報の読出が達成できるこ
とになる。
【００１７】なお、強誘電体膜は、ＰＺＴで構成される
ことが好ましい。これは、ＰＺＴと炭化シリコンの格子
定数が極めて近似しているからであり、ＰＺＴからなる
強誘電体膜と炭化シリコン層との組合せを採用すること
により、良好なヒステリシス特性を有する強誘電体膜の
形成が可能となり、記憶性能を向上することができる。
すなわち、低電圧・低電力の印加により、強誘電体膜に
おける分極を反転させることができる。
ことが好ましい。これは、ＰＺＴと炭化シリコンの格子
定数が極めて近似しているからであり、ＰＺＴからなる
強誘電体膜と炭化シリコン層との組合せを採用すること
により、良好なヒステリシス特性を有する強誘電体膜の
形成が可能となり、記憶性能を向上することができる。
すなわち、低電圧・低電力の印加により、強誘電体膜に
おける分極を反転させることができる。
【００１８】また、大容量の不揮発性記憶装置は、アレ
イ状に配置され、上記の電界効果トランジスタをそれぞ
れ有するメモリセルと、任意のメモリセルを選択する手
段と、選択されたメモリセルの上記ゲート電極と半導体
基板との間に所定方向の電界を印加して、上記強誘電体
膜の分極方向を或る方向に整列させて情報の書込を行う
手段と、選択されたメモリセルの上記ゲート電極と半導
体基板との間に上記所定方向とは逆の方向の電界を印加
して、上記強誘電体膜の分極方向を逆の方向に整列させ
て情報の消去を行う手段と、選択されたメモリセルの上
記電界効果トランジスタの閾値の高低を調べることで情
報の読出を行う手段とを備えることによって構成するこ
とができる。
イ状に配置され、上記の電界効果トランジスタをそれぞ
れ有するメモリセルと、任意のメモリセルを選択する手
段と、選択されたメモリセルの上記ゲート電極と半導体
基板との間に所定方向の電界を印加して、上記強誘電体
膜の分極方向を或る方向に整列させて情報の書込を行う
手段と、選択されたメモリセルの上記ゲート電極と半導
体基板との間に上記所定方向とは逆の方向の電界を印加
して、上記強誘電体膜の分極方向を逆の方向に整列させ
て情報の消去を行う手段と、選択されたメモリセルの上
記電界効果トランジスタの閾値の高低を調べることで情
報の読出を行う手段とを備えることによって構成するこ
とができる。
【００１９】
【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図１は、本発明の一実施例の不
揮発性記憶装置の一部の断面図であり、メモリトランジ
スタとして用いられる電界効果トランジスタの構成が示
されている。Ｐ型シリコン基板１１には、フィールド酸
化膜１２で分離された素子形成領域が形成されており、
この素子形成領域にソース・ドレイン領域となる高濃度
不純物領域１３Ａ，１３Ｂ（総称するときには、「高濃
度不純物領域１３」という。）が所定の間隔を開けて形
成されている。基板１１の表面には、高濃度不純物領域
１３Ａ，１３Ｂの間を接続するように、Ｐ型の炭化シリ
コン層１４が形成され、この炭化シリコン層１４上に、
ＰＺＴなどからなる強誘電体膜１５およびポリシリコン
からなるゲート電極１６が順に積層されている。
照して詳細に説明する。図１は、本発明の一実施例の不
揮発性記憶装置の一部の断面図であり、メモリトランジ
スタとして用いられる電界効果トランジスタの構成が示
されている。Ｐ型シリコン基板１１には、フィールド酸
化膜１２で分離された素子形成領域が形成されており、
この素子形成領域にソース・ドレイン領域となる高濃度
不純物領域１３Ａ，１３Ｂ（総称するときには、「高濃
度不純物領域１３」という。）が所定の間隔を開けて形
成されている。基板１１の表面には、高濃度不純物領域
１３Ａ，１３Ｂの間を接続するように、Ｐ型の炭化シリ
コン層１４が形成され、この炭化シリコン層１４上に、
ＰＺＴなどからなる強誘電体膜１５およびポリシリコン
からなるゲート電極１６が順に積層されている。
【００２０】高濃度不純物領域１３の表面から炭化シリ
コン層１４の縁部に至る領域には、Ｎ+ 型のポリシリコ
ン膜１７Ａ，１７Ｂ（総称するときには、「ポリシリコ
ン膜１７」という。）が形成されており、さらにポリシ
リコン膜１７と強誘電体膜１５との接触を防ぐための酸
化シリコン膜１８が形成されている。ゲート電極１６な
どを覆うように、酸化シリコン膜１９が形成されてい
る。この酸化シリコン膜１９において、高濃度不純物領
域１３Ａ，１３Ｂの上部に対応する位置には、コンタク
ト孔２０Ａ，２０Ｂが形成されており、このコンタクト
孔２０Ａ，２０Ｂにソース・ドレイン電極となる金属２
１Ａ，２１Ｂが堆積させられている。金属２１Ａ，２１
ＢとＮ+ 型の高濃度不純物領域１３Ａ，１３Ｂとは、Ｎ
型のポリシリコン膜１７Ａ，１７Ｂを介して接続されて
おり、これにより良好なオーミック接触が形成されてい
る。なお、２２はパッシベーション膜である。
コン層１４の縁部に至る領域には、Ｎ+ 型のポリシリコ
ン膜１７Ａ，１７Ｂ（総称するときには、「ポリシリコ
ン膜１７」という。）が形成されており、さらにポリシ
リコン膜１７と強誘電体膜１５との接触を防ぐための酸
化シリコン膜１８が形成されている。ゲート電極１６な
どを覆うように、酸化シリコン膜１９が形成されてい
る。この酸化シリコン膜１９において、高濃度不純物領
域１３Ａ，１３Ｂの上部に対応する位置には、コンタク
ト孔２０Ａ，２０Ｂが形成されており、このコンタクト
孔２０Ａ，２０Ｂにソース・ドレイン電極となる金属２
１Ａ，２１Ｂが堆積させられている。金属２１Ａ，２１
ＢとＮ+ 型の高濃度不純物領域１３Ａ，１３Ｂとは、Ｎ
型のポリシリコン膜１７Ａ，１７Ｂを介して接続されて
おり、これにより良好なオーミック接触が形成されてい
る。なお、２２はパッシベーション膜である。
【００２１】図２は、強誘電体膜に電界を印加したとき
における分極の変化を示す図である。強誘電体膜に印加
する電界を増加していくと、電界方向の分極Ｐが増大し
ていき、状態Ｃの飽和状態となる。次に電界を減少させ
ていくと、分極Ｐは減少するが、電界を零にしても分極
Ｐが残留して、状態Ｄとなる。さらに、逆方向の電界を
印加していくことにより分極Ｐは減少していき、或る負
の電界を印加した状態Ｅで分極Ｐは零になる。さらに、
逆方向の電界を増大していくと、分極Ｐは逆方向に増大
していき、状態Ｆの飽和状態となる。この状態から、負
の電界を減少させていくと、電界を零にしても分極Ｐが
残留して、状態Ａとなる。この状態から、正の電界を増
大していくことにより、状態Ｂを経て上記の飽和状態Ｃ
に至る。
における分極の変化を示す図である。強誘電体膜に印加
する電界を増加していくと、電界方向の分極Ｐが増大し
ていき、状態Ｃの飽和状態となる。次に電界を減少させ
ていくと、分極Ｐは減少するが、電界を零にしても分極
Ｐが残留して、状態Ｄとなる。さらに、逆方向の電界を
印加していくことにより分極Ｐは減少していき、或る負
の電界を印加した状態Ｅで分極Ｐは零になる。さらに、
逆方向の電界を増大していくと、分極Ｐは逆方向に増大
していき、状態Ｆの飽和状態となる。この状態から、負
の電界を減少させていくと、電界を零にしても分極Ｐが
残留して、状態Ａとなる。この状態から、正の電界を増
大していくことにより、状態Ｂを経て上記の飽和状態Ｃ
に至る。
【００２２】このように、強誘電体膜２の分極Ｐは電界
に対してヒステリシス特性を示し、本実施例の記憶装置
では、このヒステリシス特性を利用して、記憶動作が達
成される。図３は、図１に示されたトランジスタの原理
的な構成を示す概念図である。また、次に示す表１に
は、情報の書込、消去および読出時における動作がまと
めて示されている。以下では、図３および表１を参照し
て、動作を説明する。
に対してヒステリシス特性を示し、本実施例の記憶装置
では、このヒステリシス特性を利用して、記憶動作が達
成される。図３は、図１に示されたトランジスタの原理
的な構成を示す概念図である。また、次に示す表１に
は、情報の書込、消去および読出時における動作がまと
めて示されている。以下では、図３および表１を参照し
て、動作を説明する。
【００２３】
【表１】
【００２４】＜書込動作＞Ｐ型半導体基板１１を接地し
て、ゲート電極１６に正の書込電圧ＶP を印加すると、
図３(a) に示す状態となる。すなわち、強誘電体膜１５
では、ゲート電極１６側が「−」となり、基板１１側が
「＋」となるような分極Ｐが生じて、この誘電体膜１５
は図２の状態Ｃとなる。このときには、炭化シリコン
（ＳｉＣ）層１４において強誘電体膜１５に接触する表
面には、小数キャリアである電子が誘導され、ソース領
域（Ｎ+ 型高濃度不純物領域１７Ａ）とドレイン領域
（Ｎ+ 型高濃度不純物領域１７Ｂ）とを接続するチャネ
ルが形成されることになる。すなわち、この場合に、当
該電界効果トランジスタは導通状態（オン）となる。書
込電圧ＶP を除去した後は、強誘電体膜１５の状態は図
２の状態Ｄとなり、分極Ｐが残留するから、チャネルが
形成されたままの状態に維持される。
て、ゲート電極１６に正の書込電圧ＶP を印加すると、
図３(a) に示す状態となる。すなわち、強誘電体膜１５
では、ゲート電極１６側が「−」となり、基板１１側が
「＋」となるような分極Ｐが生じて、この誘電体膜１５
は図２の状態Ｃとなる。このときには、炭化シリコン
（ＳｉＣ）層１４において強誘電体膜１５に接触する表
面には、小数キャリアである電子が誘導され、ソース領
域（Ｎ+ 型高濃度不純物領域１７Ａ）とドレイン領域
（Ｎ+ 型高濃度不純物領域１７Ｂ）とを接続するチャネ
ルが形成されることになる。すなわち、この場合に、当
該電界効果トランジスタは導通状態（オン）となる。書
込電圧ＶP を除去した後は、強誘電体膜１５の状態は図
２の状態Ｄとなり、分極Ｐが残留するから、チャネルが
形成されたままの状態に維持される。
【００２５】＜消去動作＞ゲート電極１６に負の消去電
圧−ＶE （たとえばＶE ＝ＶP である。）を印加する
と、図３(b)の状態となる。すなわち、強誘電体膜１５
では、ゲート電極１６側が正で、基板１１側が負である
ような分極Ｐが生じ、図２の状態Ｆとなる。このとき、
炭化シリコン層１４の表面には、ホールが誘導されるか
ら、チャネルが消失し、ソース・ドレイン間は遮断状態
となる。消去電圧−ＶE を除去した後には、強誘電体膜
１５の状態と、図２の状態Ａとなり、状態Ｆの場合と等
しい方向の分極Ｐが残留するから、チャネルが消失した
状態に保たれる。
圧−ＶE （たとえばＶE ＝ＶP である。）を印加する
と、図３(b)の状態となる。すなわち、強誘電体膜１５
では、ゲート電極１６側が正で、基板１１側が負である
ような分極Ｐが生じ、図２の状態Ｆとなる。このとき、
炭化シリコン層１４の表面には、ホールが誘導されるか
ら、チャネルが消失し、ソース・ドレイン間は遮断状態
となる。消去電圧−ＶE を除去した後には、強誘電体膜
１５の状態と、図２の状態Ａとなり、状態Ｆの場合と等
しい方向の分極Ｐが残留するから、チャネルが消失した
状態に保たれる。
【００２６】＜読出動作＞記憶情報の読出時には、ゲー
ト電極１６への電圧の印加は行われない。すなわち、上
述のように書込状態ではトランジスタは導通し、消去状
態ではトランジスタは遮断されるのであるから、たとえ
ばドレインに電流を与えたときに、ソース側で電流が検
出されるかどうかを調べることで、記憶情報の読出を達
成できる。
ト電極１６への電圧の印加は行われない。すなわち、上
述のように書込状態ではトランジスタは導通し、消去状
態ではトランジスタは遮断されるのであるから、たとえ
ばドレインに電流を与えたときに、ソース側で電流が検
出されるかどうかを調べることで、記憶情報の読出を達
成できる。
【００２７】上述のように本実施例の記憶装置を構成す
る電界効果トランジスタでは、高濃度不純物領域１３
Ａ，１３Ｂ間を接続するようにシリコン基板１１の表面
に形成した炭化シリコン層１４に強誘電体膜１５を積層
し、炭化シリコン層１４の表面にチャネルを形成させる
ようにしている。炭化シリコンは、シリコンに比較し
て、強誘電体中に含まれる金属や酸素の拡散の割合が、
１／１０〜１／１０００と極めて低いという特性があ
る。このため、素子形成過程における熱処理時にも、強
誘電体膜１５中の金属や酸素が炭化シリコン層１４に拡
散することがない。したがって、炭化シリコン層１４で
チャネルを形成させるようにした上記の電界効果トラン
ジスタでは、良好なＦＥＴ特性を達成することができ
る。
る電界効果トランジスタでは、高濃度不純物領域１３
Ａ，１３Ｂ間を接続するようにシリコン基板１１の表面
に形成した炭化シリコン層１４に強誘電体膜１５を積層
し、炭化シリコン層１４の表面にチャネルを形成させる
ようにしている。炭化シリコンは、シリコンに比較し
て、強誘電体中に含まれる金属や酸素の拡散の割合が、
１／１０〜１／１０００と極めて低いという特性があ
る。このため、素子形成過程における熱処理時にも、強
誘電体膜１５中の金属や酸素が炭化シリコン層１４に拡
散することがない。したがって、炭化シリコン層１４で
チャネルを形成させるようにした上記の電界効果トラン
ジスタでは、良好なＦＥＴ特性を達成することができ
る。
【００２８】一方、シリコンの格子定数は５．４３Åで
あるのに対して、炭化シリコンの格子定数は４．３６Å
である。この炭化シリコンの格子定数は、ＰＺＴの格子
定数（４．０８〜４．１２Å）に極めて近似している。
したがって、強誘電体膜１５をＰＺＴで構成することと
すると、この強誘電体膜の反転分極のヒステリシス特性
が極めて良好になり、良好な記憶動作を達成することが
できる。すなわち、低電圧・低電力で、強誘電体膜１５
の分極を反転させることができる。
あるのに対して、炭化シリコンの格子定数は４．３６Å
である。この炭化シリコンの格子定数は、ＰＺＴの格子
定数（４．０８〜４．１２Å）に極めて近似している。
したがって、強誘電体膜１５をＰＺＴで構成することと
すると、この強誘電体膜の反転分極のヒステリシス特性
が極めて良好になり、良好な記憶動作を達成することが
できる。すなわち、低電圧・低電力で、強誘電体膜１５
の分極を反転させることができる。
【００２９】さらに、本実施例においては、ソース・ド
レイン領域となる高濃度不純物領域１３は、シリコン基
板１１に形成されている。すなわち、炭化シリコン結晶
では不純物拡散による導電形式の制御が困難であるた
め、高濃度不純物領域１３は不純物拡散が容易なシリコ
ン結晶中に形成することとしているのである。このよう
にして、チャネルを炭化シリコン層１４で形成させるよ
うにして良好なＦＥＴ特性を実現しているとともに、高
濃度不純物領域１３はシリコン基板１１中に形成するこ
ととして素子の作成を容易にしている。なお、チャネル
領域となる炭化シリコン層１４は導電形式をＰ型に制御
する必要があるが、チャネル領域では低い不純物濃度で
足りるので、この炭化シリコン層１４の導電形式の制御
が困難となることはない。
レイン領域となる高濃度不純物領域１３は、シリコン基
板１１に形成されている。すなわち、炭化シリコン結晶
では不純物拡散による導電形式の制御が困難であるた
め、高濃度不純物領域１３は不純物拡散が容易なシリコ
ン結晶中に形成することとしているのである。このよう
にして、チャネルを炭化シリコン層１４で形成させるよ
うにして良好なＦＥＴ特性を実現しているとともに、高
濃度不純物領域１３はシリコン基板１１中に形成するこ
ととして素子の作成を容易にしている。なお、チャネル
領域となる炭化シリコン層１４は導電形式をＰ型に制御
する必要があるが、チャネル領域では低い不純物濃度で
足りるので、この炭化シリコン層１４の導電形式の制御
が困難となることはない。
【００３０】図４および図５は、上記の不揮発性記憶装
置の製造方法を工程順に示す断面図である。先ず、図４
(a) に示すように、Ｐ型シリコン基板１１の表面にパッ
ド用の酸化シリコン膜４１（たとえば５００Å）が熱酸
化法により形成され、この酸化シリコン膜４１の表面
に、窒化シリコン膜（Ｓｉ3 Ｎ4 ）４２がパターン形成
される。この窒化シリコン膜４２は、たとえば減圧ＣＶ
Ｄ法により形成され、膜厚はたとえば１５００Åとされ
る。膜形成後のパターニングは、通常のフォトリソグラ
フィ技術およびフォトエッチング技術を適用して行われ
る。
置の製造方法を工程順に示す断面図である。先ず、図４
(a) に示すように、Ｐ型シリコン基板１１の表面にパッ
ド用の酸化シリコン膜４１（たとえば５００Å）が熱酸
化法により形成され、この酸化シリコン膜４１の表面
に、窒化シリコン膜（Ｓｉ3 Ｎ4 ）４２がパターン形成
される。この窒化シリコン膜４２は、たとえば減圧ＣＶ
Ｄ法により形成され、膜厚はたとえば１５００Åとされ
る。膜形成後のパターニングは、通常のフォトリソグラ
フィ技術およびフォトエッチング技術を適用して行われ
る。
【００３１】次に、図４(b) に示すように、窒化シリコ
ン膜４２をマスクとした熱酸化法により、素子分離用の
フィールド酸化膜１２が選択的に形成される。次いで、
図４(c) に示すように、窒化シリコン膜４２が剥離さ
れ、フォトリソグラフィ技術によりチャネル領域の酸化
シリコン膜４１が選択除去される。さらに、酸化シリコ
ン膜４１を除去した基板１１の表面に、炭化シリコンが
選択的に成長させられ、炭化シリコン層１４が形成され
る。この炭化シリコン層１４の膜厚は、たとえば１０ｎ
ｍとされる。なお、炭化シリコンは酸化シリコン膜には
成長しにくいので、基板１１に接触した炭化シリコン層
１４の選択成長は容易に達成できる。
ン膜４２をマスクとした熱酸化法により、素子分離用の
フィールド酸化膜１２が選択的に形成される。次いで、
図４(c) に示すように、窒化シリコン膜４２が剥離さ
れ、フォトリソグラフィ技術によりチャネル領域の酸化
シリコン膜４１が選択除去される。さらに、酸化シリコ
ン膜４１を除去した基板１１の表面に、炭化シリコンが
選択的に成長させられ、炭化シリコン層１４が形成され
る。この炭化シリコン層１４の膜厚は、たとえば１０ｎ
ｍとされる。なお、炭化シリコンは酸化シリコン膜には
成長しにくいので、基板１１に接触した炭化シリコン層
１４の選択成長は容易に達成できる。
【００３２】この状態から、ソース・ドレイン領域の酸
化シリコン膜４１が除去されて、次に、たとえば膜厚１
００ｎｍのポリシリコン膜が減圧ＣＶＤ法により形成さ
れ、リンイオンの注入が行われる。リンイオンの注入の
後には、アニールにより不純物の熱拡散処理が行われ
る。これにより、Ｎ+ 型の高濃度不純物領域１３Ａ，１
３Ｂが基板１１中に形成されるとともに、上記のポリシ
リコン膜もＮ+ 型となる。そして、このポリシリコン膜
をパターニングすることによって、図４(d) に示すよう
に、Ｎ+ 型のポリシリコン膜１７Ａ，１７Ｂが得られ
る。
化シリコン膜４１が除去されて、次に、たとえば膜厚１
００ｎｍのポリシリコン膜が減圧ＣＶＤ法により形成さ
れ、リンイオンの注入が行われる。リンイオンの注入の
後には、アニールにより不純物の熱拡散処理が行われ
る。これにより、Ｎ+ 型の高濃度不純物領域１３Ａ，１
３Ｂが基板１１中に形成されるとともに、上記のポリシ
リコン膜もＮ+ 型となる。そして、このポリシリコン膜
をパターニングすることによって、図４(d) に示すよう
に、Ｎ+ 型のポリシリコン膜１７Ａ，１７Ｂが得られ
る。
【００３３】この状態から、ポリシリコン膜１７の表面
の熱酸化が行われ、膜厚５０ｎｍの酸化シリコン膜１８
が形成され、図５(e) の状態となる。次に、たとえばＰ
ＺＴからなる強誘電体膜１５が形成され、さらに強誘電
体膜１５上にゲート電極となるポリシリコン膜１６が形
成される。そして、これらの膜１５，１６がフォトリソ
グラフィ技術によりパターニングされることにより、図
５(f) に示す状態となる。なお、強誘電体膜１５は、た
とえばスパッタリング法、ＣＶＤ法やＳＯＬ−ＧＥＬ法
により形成することができる。この強誘電体膜１５の膜
厚は、たとえば５００ｎｍとされる。また、ポリシリコ
ン膜１６は、たとえば減圧ＣＶＤ法により形成され、そ
の膜厚はたとえば５００ｎｍとされる。
の熱酸化が行われ、膜厚５０ｎｍの酸化シリコン膜１８
が形成され、図５(e) の状態となる。次に、たとえばＰ
ＺＴからなる強誘電体膜１５が形成され、さらに強誘電
体膜１５上にゲート電極となるポリシリコン膜１６が形
成される。そして、これらの膜１５，１６がフォトリソ
グラフィ技術によりパターニングされることにより、図
５(f) に示す状態となる。なお、強誘電体膜１５は、た
とえばスパッタリング法、ＣＶＤ法やＳＯＬ−ＧＥＬ法
により形成することができる。この強誘電体膜１５の膜
厚は、たとえば５００ｎｍとされる。また、ポリシリコ
ン膜１６は、たとえば減圧ＣＶＤ法により形成され、そ
の膜厚はたとえば５００ｎｍとされる。
【００３４】図５(f) の状態から、次に、酸化シリコン
膜（ＢＰＳＧ）１９が全面に形成され、さらにステップ
カバレージの向上のためにリフロー処理が施される。こ
の酸化シリコン膜１９において高濃度不純物領域１３
Ａ，１３Ｂの上方に対応する位置にはコンタクト孔２０
Ａ，２０Ｂが形成される。このコンタクト孔２０Ａ，２
０Ｂには、ポリシリコン膜１７Ａ，１７Ｂを介してそれ
ぞれ高濃度不純物領域１３Ａ，１３Ｂに電気的に接続さ
れるソース電極およびドレイン電極となる金属２１Ａ，
２１Ｂが形成される。これらの金属２１Ａ，２１Ｂは、
たとえばアルミニウム金属で構成される。この金属２１
Ａ，２１Ｂの形成後には、全面を被覆するように、パッ
シベーション膜２２が形成され、このようにして図５
(g) に示す装置が完成することになる。
膜（ＢＰＳＧ）１９が全面に形成され、さらにステップ
カバレージの向上のためにリフロー処理が施される。こ
の酸化シリコン膜１９において高濃度不純物領域１３
Ａ，１３Ｂの上方に対応する位置にはコンタクト孔２０
Ａ，２０Ｂが形成される。このコンタクト孔２０Ａ，２
０Ｂには、ポリシリコン膜１７Ａ，１７Ｂを介してそれ
ぞれ高濃度不純物領域１３Ａ，１３Ｂに電気的に接続さ
れるソース電極およびドレイン電極となる金属２１Ａ，
２１Ｂが形成される。これらの金属２１Ａ，２１Ｂは、
たとえばアルミニウム金属で構成される。この金属２１
Ａ，２１Ｂの形成後には、全面を被覆するように、パッ
シベーション膜２２が形成され、このようにして図５
(g) に示す装置が完成することになる。
【００３５】図６は、上述の電界効果トランジスタを個
々に有するメモリセルをアレイ状に配置して構成した不
揮発性記憶装置の回路構成を示す電気回路図である。各
メモリセルには、上記の電界効果トランジスタがメモリ
トランジスタＭＴｒとして備えられているほか、各セル
を選択するための選択トランジスタＳＴｒが備えられて
いる。一方方向に整列したメモリセル（ｍ，ｎ）および
（ｍ，ｎ＋１）またはメモリセル（ｍ＋１，ｎ）および
（ｍ＋１，ｎ＋１）では、各選択トランジスタＳＴｒの
ゲートはワードラインＷm またはワードラインＷm+1 に
共通に接続されており、また各メモリトランジスタＭＴ
ｒのゲートは制御ゲートラインＣＧＬm または制御ゲー
トラインＣＧＬm+1 に共通に接続されている。一方、ワ
ードラインＷm ，Ｗm+1 に交差する方向に整列している
メモリセル（ｍ，ｎ）および（ｍ＋１，ｎ）またはメモ
リセル（ｍ，ｎ＋１）および（ｍ＋１，ｎ＋１）では、
各選択トランジスタのドレインはビットラインＢＬn ま
たはＢＬn+1 に共通接続されており、さらにメモリトラ
ンジスタＭＴｒのソースおよび基板はソースラインＳＬ
n またはＳＬn+1 に共通接続されている。
々に有するメモリセルをアレイ状に配置して構成した不
揮発性記憶装置の回路構成を示す電気回路図である。各
メモリセルには、上記の電界効果トランジスタがメモリ
トランジスタＭＴｒとして備えられているほか、各セル
を選択するための選択トランジスタＳＴｒが備えられて
いる。一方方向に整列したメモリセル（ｍ，ｎ）および
（ｍ，ｎ＋１）またはメモリセル（ｍ＋１，ｎ）および
（ｍ＋１，ｎ＋１）では、各選択トランジスタＳＴｒの
ゲートはワードラインＷm またはワードラインＷm+1 に
共通に接続されており、また各メモリトランジスタＭＴ
ｒのゲートは制御ゲートラインＣＧＬm または制御ゲー
トラインＣＧＬm+1 に共通に接続されている。一方、ワ
ードラインＷm ，Ｗm+1 に交差する方向に整列している
メモリセル（ｍ，ｎ）および（ｍ＋１，ｎ）またはメモ
リセル（ｍ，ｎ＋１）および（ｍ＋１，ｎ＋１）では、
各選択トランジスタのドレインはビットラインＢＬn ま
たはＢＬn+1 に共通接続されており、さらにメモリトラ
ンジスタＭＴｒのソースおよび基板はソースラインＳＬ
n またはＳＬn+1 に共通接続されている。
【００３６】次に示す表２には、メモリセル（ｍ，ｎ）
を選択して書込、消去および読出を行う際に、ビットラ
インＢＬn ，ＢＬn+1 、ソースラインＳn ，Ｓn+1 、ゲ
ートラインＷn ，Ｗn+1 および制御ゲートラインＣＧＬ
n ，ＣＧＬn+1 にそれぞれ印加される電圧がまとめて示
されている。以下では、この表２と図６とを参照して、
メモリセル（ｍ，ｎ）に対する情報の書込、消去および
読出の各動作について説明する。なお、表２において、
記号「−」は、当該信号ラインが開放とされるかまたは
任意の電圧が与えられることを表している。
を選択して書込、消去および読出を行う際に、ビットラ
インＢＬn ，ＢＬn+1 、ソースラインＳn ，Ｓn+1 、ゲ
ートラインＷn ，Ｗn+1 および制御ゲートラインＣＧＬ
n ，ＣＧＬn+1 にそれぞれ印加される電圧がまとめて示
されている。以下では、この表２と図６とを参照して、
メモリセル（ｍ，ｎ）に対する情報の書込、消去および
読出の各動作について説明する。なお、表２において、
記号「−」は、当該信号ラインが開放とされるかまたは
任意の電圧が与えられることを表している。
【００３７】
【表２】
【００３８】書込を行うときには、図外のメモリ駆動回
路は、ソースラインＳＬn およびワードラインＷＬm ，
ＷＬm+1 に−１／２・ＶP を与え、制御ゲートラインＣ
ＧＬ m に＋１／２・ＶP を印加する。これにより、メモ
リセル（ｍ，ｎ）では、半導体基板１１とゲート１６と
の間に、ゲート１６側が正となる書込電圧ＶP が印加さ
れる。これにより、強誘電体膜１５における分極方向が
ゲート１６から基板１１に向かう方向に整列して、情報
の書込が達成される。すなわち、この状態では、強誘電
体膜１５の直下のＰ型炭化シリコン層１４の表面に小数
キャリアである電子が誘導され、これによりチャネルが
形成されることになる。この結果、当該メモリトランジ
スタＭＴｒは閾値の低い状態となり、本実施例では、制
御ゲートラインＣＧＬm を接地電位とした状態でも、当
該メモリトランジスタＭＴｒは導通する。
路は、ソースラインＳＬn およびワードラインＷＬm ，
ＷＬm+1 に−１／２・ＶP を与え、制御ゲートラインＣ
ＧＬ m に＋１／２・ＶP を印加する。これにより、メモ
リセル（ｍ，ｎ）では、半導体基板１１とゲート１６と
の間に、ゲート１６側が正となる書込電圧ＶP が印加さ
れる。これにより、強誘電体膜１５における分極方向が
ゲート１６から基板１１に向かう方向に整列して、情報
の書込が達成される。すなわち、この状態では、強誘電
体膜１５の直下のＰ型炭化シリコン層１４の表面に小数
キャリアである電子が誘導され、これによりチャネルが
形成されることになる。この結果、当該メモリトランジ
スタＭＴｒは閾値の低い状態となり、本実施例では、制
御ゲートラインＣＧＬm を接地電位とした状態でも、当
該メモリトランジスタＭＴｒは導通する。
【００３９】なお、上記の書込電圧ＶP は、強誘電体膜
１５の分極方向を反転させることができる最低電圧（図
２のＢ，Ｅ点の電圧）である抗電界に対して、次式の関
係が成立する値に選ばれる。
１５の分極方向を反転させることができる最低電圧（図
２のＢ，Ｅ点の電圧）である抗電界に対して、次式の関
係が成立する値に選ばれる。
【００４０】
【数１】
【００４１】この書込動作時において、メモリセル
（ｍ，ｎ）と制御ゲートラインＣＧＬm を共有するメモ
リセル（ｍ，ｎ＋１）では、ソースラインＳＬn+1 が接
地電位とされる。このため、このセル（ｍ，ｎ＋１）の
メモリトランジスタＭＴｒでは、強誘電体膜１５に書込
電圧ＶP の半分の電圧１／２・ＶP が印加されるに過ぎ
ないので、分極の配列に変化が生じることはなく、この
メモリトランジスタＭＴｒに対する書込は生じない。同
様に、メモリセル（ｍ，ｎ）とソースラインＳＬn を共
有するメモリセル（ｍ＋１，ｎ）では、制御ゲートライ
ンＣＧＬm+1 が接地電位とされるために、書込が生じる
ことはない。メモリセル（ｍ＋１，ｎ＋１）では、制御
ゲートラインＣＧＬm+1 およびソースラインＳＬn+1 が
いずれも接地電位とされるので、書込は生じない。
（ｍ，ｎ）と制御ゲートラインＣＧＬm を共有するメモ
リセル（ｍ，ｎ＋１）では、ソースラインＳＬn+1 が接
地電位とされる。このため、このセル（ｍ，ｎ＋１）の
メモリトランジスタＭＴｒでは、強誘電体膜１５に書込
電圧ＶP の半分の電圧１／２・ＶP が印加されるに過ぎ
ないので、分極の配列に変化が生じることはなく、この
メモリトランジスタＭＴｒに対する書込は生じない。同
様に、メモリセル（ｍ，ｎ）とソースラインＳＬn を共
有するメモリセル（ｍ＋１，ｎ）では、制御ゲートライ
ンＣＧＬm+1 が接地電位とされるために、書込が生じる
ことはない。メモリセル（ｍ＋１，ｎ＋１）では、制御
ゲートラインＣＧＬm+1 およびソースラインＳＬn+1 が
いずれも接地電位とされるので、書込は生じない。
【００４２】消去動作は、書込動作とほぼ同様な動作に
よって達成される。すなわち、消去動作は、選択された
メモリセル（ｍ，ｎ）のメモリトランジスタＭＴｒの強
誘電体膜１５における分極方向を、書込状態のときとは
反対方向に整列させる動作であるから、書込時とは反対
の極性の電圧を制御ゲートラインＣＧＬm およびソース
ラインＳＬn に印加することによって行える。この消去
状態では、当該メモリセル（ｍ，ｎ）のメモリトランジ
スタＭＴｒの閾値は高い状態となり、制御ゲートライン
ＣＧＬを接地電位としたときには、このメモリトランジ
スタＭＴｒは遮断状態となる。
よって達成される。すなわち、消去動作は、選択された
メモリセル（ｍ，ｎ）のメモリトランジスタＭＴｒの強
誘電体膜１５における分極方向を、書込状態のときとは
反対方向に整列させる動作であるから、書込時とは反対
の極性の電圧を制御ゲートラインＣＧＬm およびソース
ラインＳＬn に印加することによって行える。この消去
状態では、当該メモリセル（ｍ，ｎ）のメモリトランジ
スタＭＴｒの閾値は高い状態となり、制御ゲートライン
ＣＧＬを接地電位としたときには、このメモリトランジ
スタＭＴｒは遮断状態となる。
【００４３】情報の読出時には、ソースラインＳＬn ，
ＳＬn+1 および制御ゲートラインＣＧＬm ，ＣＧＬm+1
はいずれも接地電位とされる。したがって、書込状態の
セルのメモリトランジスタＭＴｒは導通するが、消去状
態のメモリセルのメモリトランジスタＭＴｒと遮断状態
となる。この状態で、メモリセル（ｍ，ｎ），（ｍ，ｎ
＋１）に対応したワードラインＷＬm には、選択トラン
ジスタＳＴｒを導通させることができる電圧（たとえば
５Ｖ）が与えられる。また、ビットラインＢＬ n ，ＢＬ
n+1 に所定のセンス電圧Ｓが発生する。そして、このと
きに、ビットラインＢＬn ，ＢＬn+1 の電位の降下が生
じるかどうかが図外の構成によって監視される。
ＳＬn+1 および制御ゲートラインＣＧＬm ，ＣＧＬm+1
はいずれも接地電位とされる。したがって、書込状態の
セルのメモリトランジスタＭＴｒは導通するが、消去状
態のメモリセルのメモリトランジスタＭＴｒと遮断状態
となる。この状態で、メモリセル（ｍ，ｎ），（ｍ，ｎ
＋１）に対応したワードラインＷＬm には、選択トラン
ジスタＳＴｒを導通させることができる電圧（たとえば
５Ｖ）が与えられる。また、ビットラインＢＬ n ，ＢＬ
n+1 に所定のセンス電圧Ｓが発生する。そして、このと
きに、ビットラインＢＬn ，ＢＬn+1 の電位の降下が生
じるかどうかが図外の構成によって監視される。
【００４４】すなわち、メモリセル（ｍ，ｎ）が書込状
態にあれば当該メモリセル（ｍ，ｎ）のメモリトランジ
スタＭＴｒは導通状態であるから、ビットラインＢＬn
の電位がソースラインＳＬn の電位である接地電位に引
かれて降下する。また、メモリセル（ｍ，ｎ）が消去状
態であれば、当該メモリセル（ｍ，ｎ）のメモリトラン
ジスタＭＴｒは遮断状態となっているから、上記の電位
降下が生じない。このため、ビットラインＢＬn の電位
の降下を監視することで、メモリセル（ｍ，ｎ）の記憶
情報の読出が達成されることになる。
態にあれば当該メモリセル（ｍ，ｎ）のメモリトランジ
スタＭＴｒは導通状態であるから、ビットラインＢＬn
の電位がソースラインＳＬn の電位である接地電位に引
かれて降下する。また、メモリセル（ｍ，ｎ）が消去状
態であれば、当該メモリセル（ｍ，ｎ）のメモリトラン
ジスタＭＴｒは遮断状態となっているから、上記の電位
降下が生じない。このため、ビットラインＢＬn の電位
の降下を監視することで、メモリセル（ｍ，ｎ）の記憶
情報の読出が達成されることになる。
【００４５】また、メモリセル（ｍ，ｎ）と共通のワー
ドラインＷＬm に接続されたメモリセル（ｍ，ｎ＋１）
に関しても同様である。すなわち、ビットラインＢ
Ｌn ，ＢＬn+1 の電位を個々に監視するための構成を設
けておくことにより、各ビットラインＢＬn ，ＢＬn+1
に同時にセンス電圧Ｓを発生させることによって、ワー
ドラインＷm に接続された複数のメモリセルからの情報
を並列に読み出すことができる。
ドラインＷＬm に接続されたメモリセル（ｍ，ｎ＋１）
に関しても同様である。すなわち、ビットラインＢ
Ｌn ，ＢＬn+1 の電位を個々に監視するための構成を設
けておくことにより、各ビットラインＢＬn ，ＢＬn+1
に同時にセンス電圧Ｓを発生させることによって、ワー
ドラインＷm に接続された複数のメモリセルからの情報
を並列に読み出すことができる。
【００４６】なお、メモリセル（ｍ，ｎ）と共通のビッ
トラインＢＬn に接続されたメモリセル（ｍ＋１，ｎ）
では、ワードラインＷＬm+1 が接地電位とされるため、
情報の読出が生じることはない。このようにして、アレ
イ状に配置された複数のメモリセルから任意のメモリセ
ルを選択して、情報の書込、消去および読出を行うこと
ができる。このようにして、強誘電体材料の電界に対す
るヒステリシス特性を利用した大容量の電気的に書換可
能なメモリが実現される。
トラインＢＬn に接続されたメモリセル（ｍ＋１，ｎ）
では、ワードラインＷＬm+1 が接地電位とされるため、
情報の読出が生じることはない。このようにして、アレ
イ状に配置された複数のメモリセルから任意のメモリセ
ルを選択して、情報の書込、消去および読出を行うこと
ができる。このようにして、強誘電体材料の電界に対す
るヒステリシス特性を利用した大容量の電気的に書換可
能なメモリが実現される。
【００４７】なお、本発明は上記の実施例に限定される
ものではない。たとえば、上記の実施例では、強誘電体
としてＰＺＴを例に採ったが、たとえばＰＬＺＴ（lead
(Pb)Lanthanum Zirconate Titanate ）や、ＬｉＮｂＯ
3 、ＢａＭｇＦ4 などの他の強誘電体が適用されてもよ
く、この場合にも強誘電体膜中の金属や酸素が炭化シリ
コン層に拡散することがないので、良好なＦＥＴ特性を
得ることができる。
ものではない。たとえば、上記の実施例では、強誘電体
としてＰＺＴを例に採ったが、たとえばＰＬＺＴ（lead
(Pb)Lanthanum Zirconate Titanate ）や、ＬｉＮｂＯ
3 、ＢａＭｇＦ4 などの他の強誘電体が適用されてもよ
く、この場合にも強誘電体膜中の金属や酸素が炭化シリ
コン層に拡散することがないので、良好なＦＥＴ特性を
得ることができる。
【００４８】さらに、上記の実施例では、Ｎチャネルの
電界効果トランジスタを例にとったが、Ｐチャネルのト
ランジスタも同様にして容易に作成され得る。また、上
記の実施例では、トランジスタが導通する状態を書込状
態と定義し、トランジスタが遮断される状態を消去状態
と定義しているが、いずれの状態が書込状態または消去
状態と定義されてもよい。
電界効果トランジスタを例にとったが、Ｐチャネルのト
ランジスタも同様にして容易に作成され得る。また、上
記の実施例では、トランジスタが導通する状態を書込状
態と定義し、トランジスタが遮断される状態を消去状態
と定義しているが、いずれの状態が書込状態または消去
状態と定義されてもよい。
【００４９】その他、本発明の要旨を変更しない範囲で
種々の変更を施すことが可能である。
種々の変更を施すことが可能である。
【００５０】
【発明の効果】以上のように本発明によれば、半導体基
板の表面に炭化シリコン層を形成し、この炭化シリコン
層に強誘電体膜を積層させるとともに、炭化シリコン層
においてチャネルを形成させるようにしている。この炭
化シリコン層には、強誘電体膜からの金属や酸素が極め
て拡散しにくいので、強誘電体膜を用いながら良好なＦ
ＥＴ特性が達成できる。
板の表面に炭化シリコン層を形成し、この炭化シリコン
層に強誘電体膜を積層させるとともに、炭化シリコン層
においてチャネルを形成させるようにしている。この炭
化シリコン層には、強誘電体膜からの金属や酸素が極め
て拡散しにくいので、強誘電体膜を用いながら良好なＦ
ＥＴ特性が達成できる。
【００５１】しかも、半導体基板には不純物拡散による
導電形式の制御が容易なシリコン基板などを適用するこ
とができるから、ソース・ドレイン領域となる高濃度不
純物領域の形成は容易であり、素子の製造が困難になる
こともない。このようにして、強誘電体膜をゲート絶縁
膜に適用した実用化の容易な電界効果トランジスタが実
現される。この結果、上記の電界効果トランジスタを用
いることにより、分極が電界に対してヒステリシス特性
を有するという強誘電体の特性を利用した不揮発性の記
憶素子や記憶装置の実用化への途が拓かれる。
導電形式の制御が容易なシリコン基板などを適用するこ
とができるから、ソース・ドレイン領域となる高濃度不
純物領域の形成は容易であり、素子の製造が困難になる
こともない。このようにして、強誘電体膜をゲート絶縁
膜に適用した実用化の容易な電界効果トランジスタが実
現される。この結果、上記の電界効果トランジスタを用
いることにより、分極が電界に対してヒステリシス特性
を有するという強誘電体の特性を利用した不揮発性の記
憶素子や記憶装置の実用化への途が拓かれる。
【図１】本発明の一実施例の不揮発性記憶装置の一部の
断面図である。
断面図である。
【図２】強誘電体の分極の電界に対するヒステリシス特
性を示す図である。
性を示す図である。
【図３】上記不揮発性記憶装置のメモリトランジスタの
原理的構成を示す概念図である。
原理的構成を示す概念図である。
【図４】上記不揮発性記憶装置の製造工程を工程順に示
す断面図である。
す断面図である。
【図５】上記不揮発性記憶装置の製造工程を工程順に示
す断面図である。
す断面図である。
【図６】メモリセルをアレイ状に配置した上記不揮発性
記憶装置の回路構成を示す電気回路図である。
記憶装置の回路構成を示す電気回路図である。
【図７】先行技術の基本構成を示す概念図である。
【図８】強誘電体膜とシリコン基板との間に酸化シリコ
ン膜を介在させた提案例のゲート近傍の等価回路を示す
電気回路図である。
ン膜を介在させた提案例のゲート近傍の等価回路を示す
電気回路図である。
１１ Ｐ型半導体基板 １３Ａ Ｎ+ 型高濃度不純物領域（ソース領域） １３Ｂ Ｎ+ 型高濃度不純物領域（ドレイン領域） １４ Ｐ型炭化シリコン層 １５ 強誘電体膜 １６ ゲート電極 ２１Ａ 金属（ソース電極） ２１Ｂ 金属（ドレイン電極）
Claims (4)
- 【請求項１】ソース・ドレイン領域となる或る導電形式
の高濃度不純物領域を間隔を開けて形成した半導体基板
と、 上記高濃度不純物領域の間を接続するように上記半導体
基板表面に形成された上記高濃度不純物領域とは逆の導
電形式の炭化シリコン層と、 この炭化シリコン層に積層して形成した強誘電体膜と、 この強誘電体膜上に形成したゲート電極とを含むことを
特徴とする電界効果トランジスタ。 - 【請求項２】ソース・ドレイン領域となる或る導電形式
の高濃度不純物領域を形成すべき半導体基板の表面に、
上記高濃度不純物領域を形成すべき領域の間を接続する
ように上記高濃度不純物領域とは逆の導電形式の炭化シ
リコン層を形成する工程と、 上記高濃度不純物領域を形成する工程と、 上記炭化シリコン層上に強誘電体膜を形成する工程と、 この強誘電体膜上にゲート電極を形成する工程と、 上記高濃度不純物領域に電気的に接続されるようにソー
ス・ドレイン電極を形成する工程とを含むことを特徴と
する電界効果トランジスタの製造方法。 - 【請求項３】上記請求項１記載の電界効果トラジスタ
と、 上記ゲート電極と半導体基板との間に所定方向の電界を
印加して、上記強誘電体膜の分極方向を或る方向に整列
させて情報の書込を行う手段と、 上記ゲート電極と半導体基板との間に上記所定方向とは
逆の方向の電界を印加して、上記強誘電体膜の分極方向
を反転させて情報の消去を行う手段と、 上記電界効果トランジスタの閾値の高低を調べることで
情報の読出を行う手段とを含むことを特徴とする不揮発
性記憶素子。 - 【請求項４】アレイ状に配置され、上記請求項１記載の
電界効果トランジスタをそれぞれ有する複数のメモリセ
ルと、 任意のメモリセルを選択する手段と、 選択されたメモリセルの上記ゲート電極と半導体基板と
の間に所定方向の電界を印加して、上記強誘電体膜の分
極方向を或る方向に整列させて情報の書込を行う手段
と、 選択されたメモリセルの上記ゲート電極と半導体基板と
の間に上記所定方向とは逆の方向の電界を印加して、上
記強誘電体膜の分極方向を逆の方向に整列させて情報の
消去を行う手段と、 選択されたメモリセルの上記電界効果トランジスタの閾
値の高低を調べることで情報の読出を行う手段とを含む
ことを特徴とする不揮発性記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03320708A JP3093011B2 (ja) | 1991-12-04 | 1991-12-04 | 電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置 |
| US07/984,312 US5307305A (en) | 1991-12-04 | 1992-12-01 | Semiconductor device having field effect transistor using ferroelectric film as gate insulation film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03320708A JP3093011B2 (ja) | 1991-12-04 | 1991-12-04 | 電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160410A true JPH05160410A (ja) | 1993-06-25 |
| JP3093011B2 JP3093011B2 (ja) | 2000-10-03 |
Family
ID=18124446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03320708A Expired - Fee Related JP3093011B2 (ja) | 1991-12-04 | 1991-12-04 | 電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093011B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008508725A (ja) * | 2004-07-28 | 2008-03-21 | マイクロン テクノロジー， インク． | メモリデバイス、トランジスタ、メモリセル並びにそれらの製造方法 |
| CN109860118A (zh) * | 2018-12-18 | 2019-06-07 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制备方法 |
-
1991
- 1991-12-04 JP JP03320708A patent/JP3093011B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008508725A (ja) * | 2004-07-28 | 2008-03-21 | マイクロン テクノロジー， インク． | メモリデバイス、トランジスタ、メモリセル並びにそれらの製造方法 |
| US8080837B2 (en) | 2004-07-28 | 2011-12-20 | Micron Technology, Inc. | Memory devices, transistors, and memory cells |
| US8415722B2 (en) | 2004-07-28 | 2013-04-09 | Micron Technology, Inc. | Memory devices and memory cells |
| US8470666B2 (en) | 2004-07-28 | 2013-06-25 | Micron Technology, Inc. | Methods of making random access memory devices, transistors, and memory cells |
| US8703566B2 (en) | 2004-07-28 | 2014-04-22 | Micron Technology, Inc. | Transistors comprising a SiC-containing channel |
| CN109860118A (zh) * | 2018-12-18 | 2019-06-07 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制备方法 |
| CN109860118B (zh) * | 2018-12-18 | 2021-01-15 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3093011B2 (ja) | 2000-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5307305A (en) | Semiconductor device having field effect transistor using ferroelectric film as gate insulation film | |
| US5303182A (en) | Nonvolatile semiconductor memory utilizing a ferroelectric film | |
| JP4775849B2 (ja) | 半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法 | |
| US6714435B1 (en) | Ferroelectric transistor for storing two data bits | |
| JP5190275B2 (ja) | 半導体メモリセル及びそれを用いた半導体メモリアレイ | |
| WO2010097862A1 (ja) | 半導体メモリセル及びその製造方法並びに半導体記憶装置 | |
| US20070158731A1 (en) | Memory Devices Employing Ferroelectric Layer as Information Storage Elements and Methods of Fabricating the Same | |
| KR20010030545A (ko) | 불휘발성 메모리 | |
| JP2010267705A (ja) | 半導体メモリセルおよびその製造方法 | |
| KR100609183B1 (ko) | 강유전성 트랜지스터, 저장 셀 시스템에서 그의 용도 및그의 제조 방법 | |
| JP5081069B2 (ja) | 半導体記憶装置 | |
| WO2010131311A1 (ja) | 半導体メモリセルおよびその製造方法 | |
| US6888736B2 (en) | Ferroelectric transistor for storing two data bits | |
| JP3776318B2 (ja) | 強誘電体トランジスタ及びその製造方法 | |
| JP2008263019A (ja) | 半導体メモリセル及びその製造方法 | |
| JP2003504853A (ja) | 記憶セルアレイ | |
| JP3131340B2 (ja) | 強誘電体記憶素子 | |
| JP4343294B2 (ja) | 非揮発性メモリ装置及びその製造方法 | |
| JP3093011B2 (ja) | 電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置 | |
| JP3095271B2 (ja) | 薄膜電界効果トランジスタおよびその製造方法、ならびにそのトランジスタを用いた不揮発性記憶素子および不揮発性記憶装置 | |
| JP2009283877A (ja) | 半導体記憶装置 | |
| JP4827316B2 (ja) | 強誘電体トランジスタ型不揮発性記憶素子の駆動方法 | |
| JPH07161854A (ja) | 不揮発性メモリ | |
| JP4459335B2 (ja) | 強誘電体トランジスタ型不揮発性記憶素子とその製造方法 | |
| JP4046523B2 (ja) | 強誘電体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |