JP4046523B2 - 強誘電体メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリに関し、特に、強誘電体キャパシタを有する強誘電体メモリに関する。
【０００２】
【従来の技術】
近年、強誘電体メモリは、高速で低消費電力な不揮発性メモリとして注目されている。このため、強誘電体メモリに関する研究開発が精力的に行われている。図１５は、従来の最も一般的に用いられている強誘電体メモリの代表的な回路図であり、図１６は、図１５に対応する断面構造図である。図１５および図１６を参照して、この従来の構造では、半導体基板１０１の表面上の所定領域に素子分離領域１０２が形成されている。素子分離領域１０２によって囲まれた素子形成領域には、所定の間隔を隔てて、ソース領域１０３およびドレイン領域１０４が形成されている。ソース領域１０３とドレイン領域１０４との間に位置するチャネル領域上には、ゲート絶縁膜１０５を介して、ワード線（ＷＬ）を構成するゲート電極１０６が形成されている。ドレイン領域１０４には、ビット線（ＢＬ）１１３が電気的に接続されている。
【０００３】
また、ソース領域１０３には、プラグ電極１０８を介して、下部電極１０９が形成されている。下部電極１０９上には、強誘電体層１１０を介して、プレート線（ＰＬ）を構成する上部電極１１１が形成されている。この下部電極１０９、強誘電体層１１０および上部電極１１１によって、強誘電体キャパシタ１１２が構成されている。また、ソース領域１０３およびドレイン領域１０４と、ゲート絶縁膜１０５と、ゲート電極１０６とによって、トランジスタ１０７が構成されている。このトランジスタ１０７は、メモリセルの選択を行うスイッチとして機能する。また、図１５に示すように、１つのメモリセル１００は、１つのトランジスタ１０７と、１つの強誘電体キャパシタ１１２とによって構成されている。
【０００４】
しかしながら、図１５および図１６に示した従来の強誘電体メモリの構造では、１つのメモリセル１００が、１つのトランジスタ１０７と１つの強誘電体キャパシタ１１２とによって構成されているため、比較的大きなメモリセル面積になるという不都合があった。
【０００５】
そこで、従来、１つのメモリセルを１つの強誘電体キャパシタのみによって構成する単純マトリックス型の強誘電体キャパシタを有する強誘電体メモリが開発されている。
【０００６】
図１７は、従来の単純マトリックス型の強誘電体メモリの回路図であり、図１８は、図１７に対応した断面構造図である。図１７および図１８を参照して、従来の単純マトリックス型の強誘電体メモリでは、ビット線（ＢＬ）２０１上に、強誘電体層２０２が形成されている。そして、その強誘電体層２０２上に、ビット線２０１と交差する方向に、ワード線（ＷＬ）２０３が形成されている。このビット線２０１と強誘電体層２０２とワード線２０３とによって、強誘電体キャパシタ２１０が構成されている。この単純マトリックス型の強誘電体メモリでは、図１７に示すように、１つのメモリセル２００が、１つの強誘電体キャパシタ２１０のみによって構成されている。
【０００７】
図１９は、従来の単純マトリックス型の強誘電体メモリの１／２Ｖｃｃ法による書き込み動作時の電圧の印加方法を説明するための回路図であり、図２０は、従来の単純マトリックス型の強誘電体メモリの１／３Ｖｃｃ法による書き込み動作時の電圧の印加方法を説明するための回路図である。
【０００８】
図１９を参照して、従来の１／２Ｖｃｃ法の場合、選択されたメモリセル（選択セル）を駆動するために、選択セルが繋がるビット線ＢＬ1とワード線ＷＬ1との間にＶｃｃの電圧を加える。すなわち、ワード線ＷＬ1には、電源電圧Ｖｃｃを印加するとともに、ビット線ＢＬ1には、０Ｖを印加する。そして、非選択のメモリセル（非選択セル）の繋がるワード線ＷＬ0およびＷＬ2には、０Ｖを印加し、非選択セルの繋がるビット線ＢＬ0およびＢＬ2には、１／２Ｖｃｃを印加する。これにより、選択セルには、Ｖｃｃの電圧が印加されるとともに、非選択セルには、１／２Ｖｃｃが印加される。
【０００９】
また、図２０を参照して、従来の１／３Ｖｃｃ法の場合、ワード線ＷＬ1には、電源電圧Ｖｃｃを印加するとともに、ビット線ＢＬ1には、０Ｖを印加する。そして、非選択のメモリセル（非選択セル）の繋がるワード線ＷＬ0およびＷＬ2には、１／３Ｖｃｃを印加し、非選択セルの繋がるビット線ＢＬ0およびＢＬ2には、２／３Ｖｃｃを印加する。これにより、選択セルには、Ｖｃｃの電圧が印加されるとともに、非選択セルには、１／３Ｖｃｃが印加される。
【００１０】
上記の場合、選択セルの強誘電体層２０２（図１８参照）に対しては、分極反転が十分飽和し、かつ、非選択セルの強誘電体層に対しては、分極状態がほとんど変化しないことが必要となる。
【００１１】
【発明が解決しようとする課題】
しかしながら、現状では、強誘電体ヒステリシスの角型形状が十分でないため、図２１に示すように、非選択セルに、１／２Ｖｃｃまたは１／３Ｖｃｃが同じ方向に印加され続けると、その情報（電荷量）が失われていくという、いわゆるディスターブが発生する。このようなディスターブが生じると、非選択セルに書き込まれた情報が失われてしまうため、強誘電体メモリとして使用することが困難である。このため、現状では、図１７および図１８に示した単純マトリックス構造の強誘電体メモリの実用化は困難であると考えられている。
【００１２】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、非選択のメモリセルにおけるディスターブ耐性を向上することが可能な強誘電体メモリを提供することである。
【００１３】
この発明のもう１つの目的は、非選択のメモリセルにおけるディスターブ耐性を向上することによって、単純マトリックス型の強誘電体メモリを実用化することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、請求項１による強誘電体メモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置され、強誘電体キャパシタと強誘電体キャパシタに直列に接続された１つの順方向ダイオードとからなるメモリセルとを備え、順方向ダイオードのオン電圧およびブレークダウン電圧をそれぞれＶｔおよびＶｂとした場合に、データの書き込みおよび読み出しの少なくともいずれか一方の時に、非選択セルにＶｂ≦Ｖ≦Ｖｔの範囲の電圧Ｖを印加するとともに、ビット線とワード線とのスタンバイ電圧は、（Ｖｔ＋Ｖｂ）＜スタンバイ電圧＜０の範囲にある。
【００１５】
請求項１では、上記のように、強誘電体キャパシタと、強誘電体キャパシタに直列に接続された１つの順方向ダイオードとからなるメモリセルを設けるとともに、順方向ダイオードのオン電圧およびブレークダウン電圧をそれぞれＶｔおよびＶｂとした場合に、データの書き込みおよび読み出しの少なくともいずれか一方の時に、非選択セルにＶｂ≦Ｖ≦Ｖｔの範囲の電圧Ｖを印加するように構成することによって、ダイオードに電流がほとんど流れない電圧範囲では、ダイオードの抵抗がほとんど無限大になるので、大部分の電圧はダイオードにかかり、強誘電体キャパシタにはほとんど電圧がかからない。したがって、データの書き込み時または読み出し時に、ダイオードに電流がほとんど流れない範囲の電圧を非選択セルに印加すれば、強誘電体キャパシタにほとんど電圧がかからないので、単純マトリックス型の強誘電体メモリにおいて非選択セルのディスターブを回避することができる。その結果、単純マトリックス型の強誘電体メモリにおいて非選択セルのディスターブ耐性を向上することができる。これにより、単純マトリックス型の強誘電体メモリを実用化することができる。また、順方向ダイオードのオン電圧およびブレークダウン電圧をそれぞれＶｔおよびＶｂとした場合に、ビット線とワード線とのスタンバイ電圧は、（Ｖｔ＋Ｖｂ）＜スタンバイ電圧＜０の範囲にある。このように構成すれば、スタンバイ電圧を０Ｖにする場合に比べて、スタンバイ電圧が強誘電体キャパシタとダイオードとで構成されるメモリセルのヒステリシス特性の中心に近くなるので、スタンバイ電圧を０Ｖにする場合に比べて、書き込みまたは読み出しを行わない時の雑音に対する耐性を強くすることができる。この場合、スタンバイ電圧を（Ｖｔ＋Ｖｂ）／２に設定するのが好ましい。このように構成すれば、書き込みまたは読み出しを行わない時の雑音に対する耐性をより強くすることができる。
【００１７】
請求項２による強誘電体メモリは、請求項１または２の構成において、ビット線とワード線とに非対称な電圧パルスを印加することにより、データの書き込みおよび読み出しの少なくともいずれか一方を行う。このように構成すれば、請求項１の強誘電体メモリを用いて、容易に、データの書き込みまたは読み出しを行うことができる。
【００１８】
請求項３による強誘電体メモリは、請求項１または２の構成において、強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段をさらに備え、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、所定のパルス幅を有する低い電圧のパルスを印加する。このように構成すれば、選択されたメモリセルに対しては、書き込みまたは読み出しを行うことができるとともに、非選択のメモリセルに対しては、ほとんど分極反転を生じないようにすることができる。その結果、非選択のメモリセルにおけるディスターブ耐性をより向上することができる。
【００１９】
請求項４による強誘電体メモリは、請求項１〜３のいずれかの構成において、ダイオードは、ｐ型半導体層とｎ型半導体層との接合により形成されるｐ−ｎ接合ダイオードを含む。このように構成すれば、強誘電体層の結晶化のためのアニール（熱処理）によっても特性が劣化しないダイオードを形成することができる。
【００２０】
請求項５による強誘電体メモリは、請求項１〜３のいずれかの構成において、順方向ダイオードは、半導体基板に形成されたｐ型領域およびｎ型領域の接合により形成されるｐ−ｎ接合ダイオードを含む。このように構成すれば、セルサイズを小さくすることができるとともに、強誘電体層の結晶化のためのアニール（熱処理）によっても特性が劣化しないダイオードを形成することができる。
【００２１】
請求項６による強誘電体メモリは、請求項１〜３のいずれかの構成において、順方向ダイオードは、導電層と半導体層との接合により形成されるショットキーダイオードを含む。このように構成すれば、強誘電体層の結晶化のためのアニール（熱処理）によっても特性が劣化しないダイオードを形成することができる。
【００２２】
なお、上記の強誘電体メモリにおいて、ショットキーダイオードを構成する導電層は、金属とシリコンとを含有し、その金属はＩｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つを含むようにしてもよい。また、ショットキーダイオードを構成する導電層は、金属と窒素とシリコンとを含有し、その金属は、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つを含むようにしてもよい。このように構成すれば、熱的に安定なショットキー接合を形成することができる。
【００２３】
また、請求項３の構成において、ｐ型半導体層とｎ型半導体層とは、アモルファス層を含んでいてもよい。このように構成すれば、微細なｐ−ｎ接合ダイオードを均一に作製することができる。
【００２４】
また、請求項６の構成において、ショットキーダイオードを構成する半導体層は、アモルファス層を含んでいてもよい。このように構成すれば、微細なショットキーダイオードを均一に作製することができる。
【００２５】
また、請求項１〜３のいずれかの構成において、順方向ダイオードは、半導体基板に形成されたｐ型領域またはｎ型領域と、ｐ型領域またはｎ型領域上に形成された導電層との接合により形成されるショットキーダイオードを含んでいてもよい。このように構成すれば、セルサイズを小さくすることができるとともに、強誘電体層の結晶化のためのアニール（熱処理）によっても特性が劣化しないダイオードを形成することができる。
【００２６】
なお、以下のような強誘電体メモリの動作方法に向けた発明も考えられる。すなわち、強誘電体メモリの動作方法は、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置され、強誘電体キャパシタと強誘電体キャパシタに直列に接続されたダイオードとを含むメモリセルとを備えた強誘電体メモリの動作方法であって、ビット線とワード線とに非対称な電圧パルスを印加することにより２値データの書き込みまたは読み出しを行う。このように構成すれば、ダイオードに電流がほとんど流れない電圧範囲では、ダイオードの抵抗がほとんど無限大になるので、大部分の電圧はダイオードにかかり、強誘電体キャパシタにはほとんど電圧がかからない。したがって、データの書き込み時または読み出し時に、ダイオードにほとんど電流が流れない範囲の電圧を非選択セルに印加すれば、強誘電体キャパシタにほとんど電圧がかからないので、単純マトリックス型の強誘電体メモリにおいて非選択セルのディスターブを回避することができる。
【００２７】
上記強誘電体メモリの動作方法において、好ましくは、ダイオードのオン電圧およびブレークダウン電圧をそれぞれＶｔおよびＶｂとした場合に、ビット線とワード線とのスタンバイ電圧は、（Ｖｔ＋Ｖｂ）＜スタンバイ電圧＜０の範囲にある。このように構成すれば、スタンバイ電圧を０Ｖにする場合に比べて、スタンバイ電圧が強誘電体キャパシタとダイオードとで構成されるメモリセルのヒステリシス特性の中心に近くなるので、スタンバイ電圧を０Ｖにする場合に比べて、書き込みまたは読み出しを行わない時の雑音に対する耐性を強くすることができる。この場合、スタンバイ電圧を（Ｖｔ＋Ｖｂ）／２に設定するのが好ましい。このように構成すれば、書き込みまたは読み出しを行わない時の雑音に対する耐性をより強くすることができる。
【００２８】
上記強誘電体メモリの動作方法において、好ましくは、強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段をさらに備え、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、所定のパルス幅を有する低い電圧のパルスを印加する。このように構成すれば、選択されたメモリセルに対しては、書き込みまたは読み出しを行うことができるとともに、非選択のメモリセルに対しては、ほとんど分極反転を生じないようにすることができる。その結果、非選択のメモリセルにおけるディスターブ耐性をより向上することができる。
【００２９】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００３０】
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。図２は、図１に示した第１実施形態による強誘電体メモリのメモリセルの構成を説明するための概略図である。
【００３１】
まず、図１および図２を参照して、第１実施形態の単純マトリックス型の強誘電体メモリの全体構成について説明する。この第１実施形態による強誘電体メモリでは、メモリセルアレイ５０は、複数のメモリセル１がマトリックス状に配置されて構成されている（図１では、説明の便宜上、９個のメモリセルのみを示している）。各メモリセル１を構成する強誘電体キャパシタ２の一方の端子は、ビット線ＢＬ0〜ＢＬ2に接続され、強誘電体キャパシタ２の他方の端子は、ダイオード３の一方の端子に接続されている。ダイオード３の他方の端子は、ワード線ＷＬ0〜ＷＬ2に接続されている。すなわち、この第１実施形態では、メモリセル１は、強誘電体キャパシタ２と、強誘電体キャパシタ２に直列に接続された１つのダイオード３とから構成されている。なお、ダイオード３の詳細については後述する。
【００３２】
各ワード線ＷＬ0〜ＷＬ2は、ロウデコーダ３１に接続されている。また、各ビット線ＢＬ0〜ＢＬ2は、カラムデコーダ３２に接続されている。
【００３３】
外部から指定されたロウアドレスおよびカラムアドレスは、アドレスピン３３に入力される。そのロウアドレスおよびカラムアドレスは、アドレスピン３３からアドレスラッチ３４へ転送される。アドレスラッチ３４でラッチされた各アドレスのうち、ロウアドレスは、アドレスバッファ３５を介してロウデコーダ３１へ転送され、カラムアドレスはアドレスバッファ３５を介してカラムデコーダ３２へ転送される。
【００３４】
ロウデコーダ３１は、各ワード線ＷＬ0〜ＷＬ2のうち、アドレスラッチ３４でラッチされたロウアドレスに対応したワード線を選択し、各ワード線の電位を動作モードに対応して制御する。
【００３５】
カラムデコーダ３２は、各ビット線ＢＬ0〜ＢＬ2のうち、アドレスラッチ３４でラッチされたカラムアドレスに対応するビット線を選択し、各ビット線の電位を動作モードの対応して制御する。
【００３６】
また、ロウデコーダ３１およびカラムデコーダ３２は、それぞれ、各ワード線ＷＬ0〜ＷＬ2および各ビット線ＢＬ0〜ＢＬ2に電圧パルスを印加するためのパルス印加回路４１およびパルス印加回路４２を含んでいる。
【００３７】
外部から指定されたデータは、データピン３６に入力される。そのデータは、データピン３６から入力バッファ３７を介してカラムデコーダ３２へ転送される。カラムデコーダ３２は、各ビット線ＢＬ0〜ＢＬ2の電位を、そのデータに対応した電位に制御する。
【００３８】
任意のメモリセル１から読み出されたデータは、各ビット線ＢＬ0〜ＢＬ2からカラムデコーダ３２を介してセンスアンプ３８へ転送される。センスアンプ３８は電圧センスアンプである。センスアンプ３８で判別されたデータは、出力バッファ３９からデータピン３６を介して外部へ出力される。
【００３９】
なお、上記した各回路（３１〜３９、４１、４２）の動作は、制御コア回路４０によって制御される。
【００４０】
ここで、この第１実施形態のメモリセル１を構成するダイオード３は、図２に示すように、正のオン電圧Ｖｔと、オン電圧Ｖｔよりも絶対値の大きい負のブレークダウン電圧Ｖｂとを有する。このメモリセル１の両端における印加電圧Ｖに対する電荷量Ｑは、図３に示すようになる。この場合、電圧（Ｖｔ＋Ｖｂ）／２を中心として、Ｖｂ≦Ｖ≦Ｖｔとなる電圧Ｖにおいて、印加電圧のほとんどはダイオードにかかることになる。すなわち、上記した範囲の電圧Ｖでは、ダイオード３にほとんど電流が流れないので、ダイオード３の抵抗はほとんど無限大になる。このため、印加電圧のほとんどはダイオード３にかかり、強誘電体キャパシタ２にはほとんど電圧がかからない。
【００４１】
図３を参照して、第１実施形態では、（Ｖｔ−Ｖｂ）／２≧１／２Ｖｃｃを満足し、かつ、待機時のスタンバイ電圧を（Ｖｔ＋Ｖｂ）／２とした場合に（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃで十分分極反転する電圧となるように、電源電圧Ｖｃｃを設定する。この場合、（Ｖｔ−Ｖｂ）／２≧１／２Ｖｃｃは、メモリセル１に、（Ｖｔ＋Ｖｂ）／２±１／２Ｖｃｃを印加した場合に、ダイオード３にほとんど電流が流れないような電源電圧Ｖｃｃの条件を示している。
【００４２】
図４は、本発明の第１実施形態による強誘電体メモリの電圧印加方式を説明するための回路図である。図４を参照して、第１実施形態では、選択セルに、（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃまたは（Ｖｔ＋Ｖｂ）／２−Ｖｃｃの電圧パルスを印加するとともに、非選択セルに、（Ｖｔ＋Ｖｂ）／２±１／２Ｖｃｃの電圧パルスを印加する。この選択セルに印加される（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃおよび（Ｖｔ＋Ｖｂ）／２−Ｖｃｃは、０Ｖを中心とすると、非対称な電圧パルスである。また、非選択セルに印加される（Ｖｔ＋Ｖｂ）／２＋１／２Ｖｃｃおよび（Ｖｔ＋Ｖｂ）／２−１／２Ｖｃｃも、０Ｖを中心とすると、非対称な電圧パルスである。このような非対称な電圧パルスを印加すれば、選択セルでは分極反転によりデータの書き込みまたは読み出しを行うことができるとともに、非選択セルの強誘電体キャパシタ２にはほとんど電圧が印加されない。これにより、非選択セルにおけるディスターブを回避することができる。
【００４３】
また、上記した第１実施形態では、待機時に各セルに印加される電圧であるスタンバイ電圧を（Ｖｔ＋Ｖｂ）／２に設定するとともに、選択セルにはスタンバイ電圧に±Ｖｃｃを加えた電圧を印加し、かつ、非選択セルにはスタンバイ電圧に±１／２Ｖｃｃを加えた電圧を印加する。これにより、読み出しまたは書き込みを行わないときに、スタンバイ電圧に対して（Ｖｔ−Ｖｂ）／２までの電圧変動が生じても、ダイオード３にほとんど電流が流れないので、強誘電体キャパシタ２にはほとんど電圧が印加されない。その結果、スタンバイ電圧を０Ｖにする場合に比べて、雑音耐性を高くすることができる。
【００４４】
第１実施形態では、上記のように、強誘電体キャパシタ２と、強誘電体キャパシタ２に直列に接続された１つのダイオード３とを含むメモリセル１を設けることによって、ダイオード３に電流がほとんど流れない電圧範囲では、ダイオード３の抵抗がほとんど無限大になるので、大部分の電圧はダイオード３にかかり、強誘電体キャパシタ２にはほとんど電圧がかからない。したがって、データの書き込み時または読み出し時に、ダイオード３にほとんど電流が流れない範囲の上記した電圧を非選択セルに印加すれば、強誘電体キャパシタ２にほとんど電圧がかからないので、単純マトリックス型の強誘電体メモリにおいて非選択セルのディスターブを回避することができる。その結果、単純マトリックス型の強誘電体メモリを実用化することができる。
【００４５】
図５は、本発明の第１実施形態の変形例による強誘電体メモリの電圧印加方式を説明するための回路図である。図５を参照して、この第１実施形態の変形例では、（Ｖｔ−Ｖｂ）／２≧１／３Ｖｃｃを満足し、かつ、待機時のスタンバイ電圧を（Ｖｔ＋Ｖｂ）／２とした場合に（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃで十分分極反転する電圧となるように、電源電圧Ｖｃｃを設定する。この場合、（Ｖｔ−Ｖｂ）／２≧１／３Ｖｃｃは、メモリセル１に、（Ｖｔ＋Ｖｂ）／２±１／３Ｖｃｃを印加した場合に、ダイオード３にほとんど電流が流れないような電源電圧Ｖｃｃの条件を示している。
【００４６】
そして、第１実施形態の変形例では、図５に示すように、選択セルに、（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃまたは（Ｖｔ＋Ｖｂ）／２−Ｖｃｃの電圧パルスを印加するとともに、非選択セルに、（Ｖｔ＋Ｖｂ）／２±１／３Ｖｃｃの電圧パルスを印加する。この選択セルに印加される（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃおよび（Ｖｔ＋Ｖｂ）／２−Ｖｃｃは、０Ｖを中心とすると、非対称な電圧パルスである。また、非選択セルに印加される（Ｖｔ＋Ｖｂ）／２＋１／３Ｖｃｃおよび（Ｖｔ＋Ｖｂ）／２−１／３Ｖｃｃも、０Ｖを中心とすると、非対称な電圧パルスである。このような非対称な電圧パルスを印加すれば、選択セルでは分極反転によりデータの書き込みまたは読み出しを行うことができるとともに、非選択セルの強誘電体キャパシタ２にはほとんど電圧が印加されない。これにより、非選択セルにおけるディスターブを回避することができる。
【００４７】
なお、上記した第１実施形態の変形例では、第１実施形態と同様、待機時のスタンバイ電圧を（Ｖｔ＋Ｖｂ）／２に設定するともに、選択セルにはスタンバイ電圧に±Ｖｃｃ、非選択セルにはスタンバイ電圧に±１／３Ｖｃｃを印加すればよい。
【００４８】
（第２実施形態）
この第２実施形態では、ダイオード３に電流が流れるような電圧が非選択セルに印加された場合にも、非選択セルのディスターブを抑制する方法について説明する。
【００４９】
すなわち、上記第１実施形態では、非選択セルには、スタンバイ電圧（Ｖｔ＋Ｖｂ）／２を中心として、Ｖｂ≦Ｖ≦Ｖｔとなる電圧Ｖを印加することによって、非選択セルのダイオード３にほとんど電流が流れないので、印加電圧のほとんどがダイオード３にかかる。これに対して、この第２実施形態では、（Ｖｔ−Ｖｂ）／２＜１／２Ｖｃｃを満足し、かつ、（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃで十分分極反転する電圧となるように、電源電圧Ｖｃｃを設定した場合においても、ディスターブを抑制する方法について述べる。この場合の（Ｖｔ−Ｖｂ）／２＜１／２Ｖｃｃは、メモリセル１に、（Ｖｔ＋Ｖｂ）／２±１／２Ｖｃｃを印加した場合に、ダイオード３に電流が流れるような電源電圧Ｖｃｃの条件を示している。
【００５０】
上記のように設定した第２実施形態の電源電圧Ｖｃｃにおいて、図４に示したように、選択セルに、（Ｖｔ＋Ｖｂ）／２±Ｖｃｃ、非選択セルに、（Ｖｔ＋Ｖｂ）／２±１／２Ｖｃｃの電圧パルスを印加する。この場合、選択セルの強誘電体キャパシタ２には、（Ｖｂ−Ｖｔ）／２＋Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−Ｖｃｃの電圧が印加される。また、非選択セルでは、第１実施形態と異なり、ダイオード３に電流が流れるので、非選択セルの強誘電体キャパシタ２には、（Ｖｂ−Ｖｔ）／２＋１／２Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−１／２Ｖｃｃの電圧が印加される。
【００５１】
図６は、強誘電体層としてＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）膜を用いた強誘電体キャパシタにパルスを印加した場合のパルス幅と分極反転電荷量との関係を示した図である。図６から明らかなように、パルス幅が７０ｎｓｅｃ以下では、印加電圧が高い場合（たとえば１．６Ｖ以上）に、分極反転電荷量は、ほぼ飽和して１４μＣ／ｃｍ2〜１５μＣ／ｃｍ2の電荷量になっている。これに対して、パルス幅が７０ｎｓｅｃ以下で印加電圧が低い場合（たとえば０．６Ｖ以下）には、ほとんど分極反転が生じないことがわかる。このように、パルス幅が比較的短い場合には、高電圧では強誘電体層に分極反転が生じるのに対して、低電圧では分極反転がほとんど生じないことがわかる。
【００５２】
この第２実施形態では、上記の特性を利用して、メモリセル１の強誘電体キャパシタ２に（Ｖｂ−Ｖｔ）／２＋Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−Ｖｃｃ程度の高い電圧を印加した場合は、十分な分極反転を生じ、（Ｖｂ−Ｖｔ）／２＋１／２Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−１／２Ｖｃｃ程度の低い電圧を印加した場合には、ほとんど分極反転を生じないようなパルス幅を有するパルスをメモリセル１に印加する。これにより、ダイオード３に電流が流れるような電圧が非選択セルに印加された場合にも、非選択セルのディスターブを抑制することができる。
【００５３】
なお、上記のようなパルスは、図１に示したパルス印加回路４１および４２を用いて印加すればよい。この場合のパルス印加回路４１および４２は、本発明の「パルス印加手段」の一例である。
【００５４】
また、上記した第２実施形態の電源電圧Ｖｃｃにおいて、第２実施形態の変形例として、図５に示したように、選択セルに、（Ｖｔ＋Ｖｂ）／２±Ｖｃｃ、非選択セルに、（Ｖｔ＋Ｖｂ）／２±１／３Ｖｃｃの電圧パルスを印加してもよい。この場合、選択セルの強誘電体キャパシタ２には、（Ｖｂ−Ｖｔ）／２＋Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−Ｖｃｃの電圧が印加される。また、非選択セルの強誘電体キャパシタ２には、（Ｖｂ−Ｖｔ）／２＋１／３Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−１／３Ｖｃｃの電圧が印加される。この第２実施形態の変形例においても、メモリセル１の強誘電体キャパシタ２に（Ｖｂ−Ｖｔ）／２＋Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−Ｖｃｃ程度の高い電圧を印加した場合は、十分な分極反転を生じ、（Ｖｂ−Ｖｔ）／２＋１／３Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−１／３Ｖｃｃ程度の低い電圧を印加した場合には、ほとんど分極反転を生じないようなパルス幅を有するパルスをメモリセル１に印加する。これにより、ダイオード３に電流が流れるような電圧が非選択セルに印加された場合にも、非選択セルのディスターブを抑制することができる。
【００５５】
（第３実施形態）
図７は、本発明の第３実施形態による強誘電体メモリのメモリセルの構造を示した断面図であり、図８は、図７に示した第３実施形態によるメモリセルの構造を９０°回転した方向からみた断面図である。
【００５６】
図７および図８を参照して、この第３実施形態では、メモリセル１（図１参照）を構成する強誘電体キャパシタ２に接続するダイオード３として、シリコン基板に形成されたｐ−ｎ接合ダイオードを用いる。具体的には、図７に示すように、シリコン基板６１の表面上の所定領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法による素子分離膜６２が形成されている。素子分離膜６２の間に位置するシリコン基板６１の表面には、ｎ型領域６３が形成されている。ｎ型領域６３の中にはｐ型領域６４が形成されている。このｐ型領域６４とｎ型領域６３とによって、第３実施形態によるｐ−ｎ接合ダイオードが構成される。
【００５７】
また、全面を覆うように、層間絶縁膜６５が形成されている。層間絶縁膜６５のコンタクトホール６５ａ内には、ｐ型領域６４に電気的に接続するようにプラグ電極６６が形成されている。プラグ電極６６上には、下部電極６７が形成されている。また、下部電極６７上には、ＳＢＴ膜などからなる強誘電体層６８を介して、上部電極６９が形成されている。この下部電極６７と強誘電体層６８と上部電極６９とによって、第３実施形態による強誘電体キャパシタが構成される。
【００５８】
第３実施形態では、上記のように、シリコン基板６１にｐ−ｎ接合ダイオードを形成することによって、セルサイズを小さくすることができるとともに、強誘電体層６８の結晶化のための６００℃以上のアニール（熱処理）に対しても、特性が劣化することのないダイオードを形成することができる。
【００５９】
図９は、図７および図８に示した第３実施形態の変形例によるメモリセルのダイオード部分の構造を示した断面図である。この第３実施形態の変形例では、図９に示すように、２つの電極７１および７２と、電極７１および７２間に配置されたｐ型半導体薄膜７３およびｎ型半導体薄膜７４とによって、ｐ−ｎ接合ダイオードを形成している。この場合、ｐ型半導体薄膜７３およびｎ型半導体薄膜７４は、アモルファス半導体層や多結晶半導体層を用いて形成する。特に、アモルファス半導体層は、結晶粒界がないため、微細構造を作製してもダイオード特性の均一化を図ることができる。アモルファス半導体層としては、たとえばアモルファスシリコンなどを用いる。
【００６０】
（第４実施形態）
図１０は、本発明の第４実施形態による強誘電体メモリのメモリセルの構造を示した断面図であり、図１１は、図１０に示した第４実施形態によるメモリセルの構造を９０°回転した方向からみた断面図である。
【００６１】
図１０および図１１を参照して、この第４実施形態では、メモリセル１（図１参照）を構成する強誘電体キャパシタ２に接続するダイオード３として、シリコン基板８１上に形成したショットキーダイオードを用いる。具体的には、図１０に示すように、シリコン基板８１上の所定領域に、ＳＴＩ法による素子分離膜８２が形成されている。素子分離膜８２間に位置するシリコン基板８１の表面には、ｎ+型領域８３が形成されている。ｎ+型領域８３の中には、ｎ型領域８４が形成されている。ｎ型領域８４上には、導電層８６が形成されている。ｎ型領域８４と導電層８６との界面にショットキー障壁が形成される。これにより、ｎ型領域８４と導電層８６とによって、第４実施形態によるショットキーダイオードが構成される。なお、図１０および図１１に示したｎ+型領域８３およびｎ型領域８４を、それぞれ、ｐ+型領域およびｐ型領域に変更して、ショットキーダイオードを構成するようにしてもよい。
【００６２】
また、導電層８６および素子分離膜８２を覆うように、層間絶縁膜８５が形成されている。層間絶縁膜８５のコンタクトホール８５ａ内には、プラグ電極８７が導電層８６と接続するように形成されている。プラグ電極８７上には、下部電極８８が形成されている。下部電極８８上には、ＳＢＴ膜などからなる強誘電体層８９を介して、上部電極９０が形成されている。下部電極８８と強誘電体層８９と上部電極９０とによって、第４実施形態による強誘電体キャパシタが構成される。
【００６３】
第４実施形態では、図１０および図１１に示したように、シリコン基板８１にショットキーダイオードを形成することによって、セルサイズを小さくすることができる。
【００６４】
図１２は、図１０および図１１に示した第４実施形態の変形例によるメモリセルのダイオード部分を示した断面図である。この第４実施形態の変形例では、図１２に示すように、ｎ型またはｐ型半導体層９３と、導電層９２との接合を用いてショットキーダイオードを形成する。ｎ型またはｐ型半導体層９３の導電層９２とは反対側の面上には、電極９４が形成されている。この場合、ｎ型またはｐ型半導体層９３は、多結晶半導体層やアモルファス半導体層を用いて形成する。特に、アモルファス半導体層は、結晶粒界がないため、微細構造を作製してもダイオード特性の均一化を図ることができる。アモルファス半導体層としては、アモルファスＳｉなどを用いる。
【００６５】
また、ショットキーダイオードに関しては、半導体素子製造工程において、導電層と半導体層との界面での相互拡散によりオーミック特性を示さないように、熱的安定性が必要になる。図１３および図１４は、それぞれ、ＩｒＳｉ／ポリＳｉサンプルおよびＩｒＳｉＮ／ポリＳｉサンプルに対し、８００℃の熱処理を施した後の各組成の深さ方向のプロファイルを示した図である。
【００６６】
図１３および図１４から明らかなように、８００℃の高温処理後においても、ＩｒＳｉ／ポリＳｉ界面およびＩｒＳｉＮ／ポリＳｉ界面において、顕著な相互拡散は見られず、導電層であるＩｒＳｉまたはＩｒＳｉＮと、半導体層であるポリＳｉとの接合が熱的に安定であることがわかる。なお、このような熱的に安定な接合は、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏの少なくともいずれか１つと、シリコンとを含有する導電物、または、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏの少なくともいずれか１つと、シリコンと、窒素とを含有する導電物によっても得ることができる。
【００６７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６８】
たとえば、上記第２〜第４実施形態では、強誘電体層としてＳＢＴ膜を用いた場合について説明したが、本発明はこれに限らず、ＳｒＢｉ2（Ｎｂ，Ｔａ）2Ｏ9（ＳＢＮＴ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3（ＰＬＺＴ）、（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12（ＢＬＴ）、Ｂｉ4Ｔｉ3Ｏ12（ＢＩＴ）またはこれに準ずる強誘電体層を用いることができる。特に、図６に示したように、強誘電体層に高い電圧を印加した場合には十分な分極反転を生じるとともに、低い電圧を印加した場合にはほとんど分極反転を生じないようなパルス幅が存在する分極反転特性を有する全ての強誘電体層を用いることができる。
【００６９】
また、上記実施形態では、待機時に各セルに印加される電圧であるスタンバイ電圧を（Ｖｔ＋Ｖｂ）／２に設定したが、本発明はこれに限らず、スタンバイ電圧は、（Ｖｔ＋Ｖｂ）＜スタンバイ電圧＜０の範囲にあればよい。このように構成すれば、スタンバイ電圧を０Ｖにする場合に比べて、スタンバイ電圧が強誘電体キャパシタのヒステリシス特性の中心に近くなるので、スタンバイ電圧を０Ｖにする場合に比べて、書き込みまたは読み出しを行わない時の雑音に対する耐性を強くすることができる。ただし、スタンバイ電圧は（Ｖｔ＋Ｖｂ）／２に設定するのが最も好ましい。
【００７０】
【発明の効果】
以上のように、本発明によれば、非選択のメモリセルにおけるディスターブ耐性を向上することが可能な強誘電体メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による強誘電体メモリの全体構成を示した回路図である。
【図２】図１に示した第１実施形態による強誘電体メモリのメモリセルの構成を説明するための概略図である。
【図３】本発明の第１実施形態による強誘電体メモリの効果を説明するための図である。
【図４】本発明の第１実施形態による強誘電体メモリの電圧印加方式を説明するための回路図である。
【図５】本発明の第１実施形態の変形例による強誘電体メモリの電圧印加方式を説明するための回路図である。
【図６】強誘電体層の分極反転量に関するパルス応答特性を示した図である。
【図７】本発明の第３実施形態による強誘電体メモリのメモリセルの構造を示した断面図である。
【図８】図７に示した第３実施形態によるメモリセルの構造を９０°回転した方向からみた断面図である。
【図９】図７および図８に示した第３実施形態の変形例によるメモリセルのダイオード部分の構造を示した断面図である。
【図１０】本発明の第４実施形態による強誘電体メモリのメモリセルの構造を示した断面図である。
【図１１】図１０に示した第４実施形態によるメモリセルの構造を９０°回転した方向からみた断面図である。
【図１２】図１０および図１１に示した第４実施形態の変形例によるメモリセルのダイオード部分を示した断面図である。
【図１３】本発明の第４実施形態によるショットキーダイオードの熱的安定性を説明するための相関図である。
【図１４】本発明の第４実施形態によるショットキーダイオードの熱的安定性を説明するための相関図である。
【図１５】従来の最も一般的に用いられている強誘電体メモリの代表的な回路図である。
【図１６】図１５に示した回路図に対応する断面構造図である。
【図１７】従来の単純マトリックス型の強誘電体メモリのメモリセルアレイの回路構成を示した回路図である。
【図１８】図１７に示した従来の単純マトリックス型の強誘電体メモリの断面構造図である。
【図１９】図１７および図１８に示した従来の単純マトリックス型の強誘電体メモリの１／２Ｖｃｃ法による書き込み動作の際の電圧印加状態を説明するための回路図である。
【図２０】図１７および図１８に示した従来の単純マトリックス型の強誘電体メモリの１／３Ｖｃｃ法による書き込み動作の際の電圧印加状態を説明するための回路図である。
【図２１】従来の単純マトリックス型の強誘電体メモリの問題点を説明するための強誘電体ヒステリシス特性を示した図である。
【符号の説明】
１ メモリセル
２ 強誘電体キャパシタ
３ ダイオード
４１、４２ パルス印加回路（パルス印加手段）
５０ メモリセルアレイ
【発明の属する技術分野】
この発明は、強誘電体メモリに関し、特に、強誘電体キャパシタを有する強誘電体メモリに関する。
【０００２】
【従来の技術】
近年、強誘電体メモリは、高速で低消費電力な不揮発性メモリとして注目されている。このため、強誘電体メモリに関する研究開発が精力的に行われている。図１５は、従来の最も一般的に用いられている強誘電体メモリの代表的な回路図であり、図１６は、図１５に対応する断面構造図である。図１５および図１６を参照して、この従来の構造では、半導体基板１０１の表面上の所定領域に素子分離領域１０２が形成されている。素子分離領域１０２によって囲まれた素子形成領域には、所定の間隔を隔てて、ソース領域１０３およびドレイン領域１０４が形成されている。ソース領域１０３とドレイン領域１０４との間に位置するチャネル領域上には、ゲート絶縁膜１０５を介して、ワード線（ＷＬ）を構成するゲート電極１０６が形成されている。ドレイン領域１０４には、ビット線（ＢＬ）１１３が電気的に接続されている。
【０００３】
また、ソース領域１０３には、プラグ電極１０８を介して、下部電極１０９が形成されている。下部電極１０９上には、強誘電体層１１０を介して、プレート線（ＰＬ）を構成する上部電極１１１が形成されている。この下部電極１０９、強誘電体層１１０および上部電極１１１によって、強誘電体キャパシタ１１２が構成されている。また、ソース領域１０３およびドレイン領域１０４と、ゲート絶縁膜１０５と、ゲート電極１０６とによって、トランジスタ１０７が構成されている。このトランジスタ１０７は、メモリセルの選択を行うスイッチとして機能する。また、図１５に示すように、１つのメモリセル１００は、１つのトランジスタ１０７と、１つの強誘電体キャパシタ１１２とによって構成されている。
【０００４】
しかしながら、図１５および図１６に示した従来の強誘電体メモリの構造では、１つのメモリセル１００が、１つのトランジスタ１０７と１つの強誘電体キャパシタ１１２とによって構成されているため、比較的大きなメモリセル面積になるという不都合があった。
【０００５】
そこで、従来、１つのメモリセルを１つの強誘電体キャパシタのみによって構成する単純マトリックス型の強誘電体キャパシタを有する強誘電体メモリが開発されている。
【０００６】
図１７は、従来の単純マトリックス型の強誘電体メモリの回路図であり、図１８は、図１７に対応した断面構造図である。図１７および図１８を参照して、従来の単純マトリックス型の強誘電体メモリでは、ビット線（ＢＬ）２０１上に、強誘電体層２０２が形成されている。そして、その強誘電体層２０２上に、ビット線２０１と交差する方向に、ワード線（ＷＬ）２０３が形成されている。このビット線２０１と強誘電体層２０２とワード線２０３とによって、強誘電体キャパシタ２１０が構成されている。この単純マトリックス型の強誘電体メモリでは、図１７に示すように、１つのメモリセル２００が、１つの強誘電体キャパシタ２１０のみによって構成されている。
【０００７】
図１９は、従来の単純マトリックス型の強誘電体メモリの１／２Ｖｃｃ法による書き込み動作時の電圧の印加方法を説明するための回路図であり、図２０は、従来の単純マトリックス型の強誘電体メモリの１／３Ｖｃｃ法による書き込み動作時の電圧の印加方法を説明するための回路図である。
【０００８】
図１９を参照して、従来の１／２Ｖｃｃ法の場合、選択されたメモリセル（選択セル）を駆動するために、選択セルが繋がるビット線ＢＬ1とワード線ＷＬ1との間にＶｃｃの電圧を加える。すなわち、ワード線ＷＬ1には、電源電圧Ｖｃｃを印加するとともに、ビット線ＢＬ1には、０Ｖを印加する。そして、非選択のメモリセル（非選択セル）の繋がるワード線ＷＬ0およびＷＬ2には、０Ｖを印加し、非選択セルの繋がるビット線ＢＬ0およびＢＬ2には、１／２Ｖｃｃを印加する。これにより、選択セルには、Ｖｃｃの電圧が印加されるとともに、非選択セルには、１／２Ｖｃｃが印加される。
【０００９】
また、図２０を参照して、従来の１／３Ｖｃｃ法の場合、ワード線ＷＬ1には、電源電圧Ｖｃｃを印加するとともに、ビット線ＢＬ1には、０Ｖを印加する。そして、非選択のメモリセル（非選択セル）の繋がるワード線ＷＬ0およびＷＬ2には、１／３Ｖｃｃを印加し、非選択セルの繋がるビット線ＢＬ0およびＢＬ2には、２／３Ｖｃｃを印加する。これにより、選択セルには、Ｖｃｃの電圧が印加されるとともに、非選択セルには、１／３Ｖｃｃが印加される。
【００１０】
上記の場合、選択セルの強誘電体層２０２（図１８参照）に対しては、分極反転が十分飽和し、かつ、非選択セルの強誘電体層に対しては、分極状態がほとんど変化しないことが必要となる。
【００１１】
【発明が解決しようとする課題】
しかしながら、現状では、強誘電体ヒステリシスの角型形状が十分でないため、図２１に示すように、非選択セルに、１／２Ｖｃｃまたは１／３Ｖｃｃが同じ方向に印加され続けると、その情報（電荷量）が失われていくという、いわゆるディスターブが発生する。このようなディスターブが生じると、非選択セルに書き込まれた情報が失われてしまうため、強誘電体メモリとして使用することが困難である。このため、現状では、図１７および図１８に示した単純マトリックス構造の強誘電体メモリの実用化は困難であると考えられている。
【００１２】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、非選択のメモリセルにおけるディスターブ耐性を向上することが可能な強誘電体メモリを提供することである。
【００１３】
この発明のもう１つの目的は、非選択のメモリセルにおけるディスターブ耐性を向上することによって、単純マトリックス型の強誘電体メモリを実用化することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、請求項１による強誘電体メモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置され、強誘電体キャパシタと強誘電体キャパシタに直列に接続された１つの順方向ダイオードとからなるメモリセルとを備え、順方向ダイオードのオン電圧およびブレークダウン電圧をそれぞれＶｔおよびＶｂとした場合に、データの書き込みおよび読み出しの少なくともいずれか一方の時に、非選択セルにＶｂ≦Ｖ≦Ｖｔの範囲の電圧Ｖを印加するとともに、ビット線とワード線とのスタンバイ電圧は、（Ｖｔ＋Ｖｂ）＜スタンバイ電圧＜０の範囲にある。
【００１５】
請求項１では、上記のように、強誘電体キャパシタと、強誘電体キャパシタに直列に接続された１つの順方向ダイオードとからなるメモリセルを設けるとともに、順方向ダイオードのオン電圧およびブレークダウン電圧をそれぞれＶｔおよびＶｂとした場合に、データの書き込みおよび読み出しの少なくともいずれか一方の時に、非選択セルにＶｂ≦Ｖ≦Ｖｔの範囲の電圧Ｖを印加するように構成することによって、ダイオードに電流がほとんど流れない電圧範囲では、ダイオードの抵抗がほとんど無限大になるので、大部分の電圧はダイオードにかかり、強誘電体キャパシタにはほとんど電圧がかからない。したがって、データの書き込み時または読み出し時に、ダイオードに電流がほとんど流れない範囲の電圧を非選択セルに印加すれば、強誘電体キャパシタにほとんど電圧がかからないので、単純マトリックス型の強誘電体メモリにおいて非選択セルのディスターブを回避することができる。その結果、単純マトリックス型の強誘電体メモリにおいて非選択セルのディスターブ耐性を向上することができる。これにより、単純マトリックス型の強誘電体メモリを実用化することができる。また、順方向ダイオードのオン電圧およびブレークダウン電圧をそれぞれＶｔおよびＶｂとした場合に、ビット線とワード線とのスタンバイ電圧は、（Ｖｔ＋Ｖｂ）＜スタンバイ電圧＜０の範囲にある。このように構成すれば、スタンバイ電圧を０Ｖにする場合に比べて、スタンバイ電圧が強誘電体キャパシタとダイオードとで構成されるメモリセルのヒステリシス特性の中心に近くなるので、スタンバイ電圧を０Ｖにする場合に比べて、書き込みまたは読み出しを行わない時の雑音に対する耐性を強くすることができる。この場合、スタンバイ電圧を（Ｖｔ＋Ｖｂ）／２に設定するのが好ましい。このように構成すれば、書き込みまたは読み出しを行わない時の雑音に対する耐性をより強くすることができる。
【００１７】
請求項２による強誘電体メモリは、請求項１または２の構成において、ビット線とワード線とに非対称な電圧パルスを印加することにより、データの書き込みおよび読み出しの少なくともいずれか一方を行う。このように構成すれば、請求項１の強誘電体メモリを用いて、容易に、データの書き込みまたは読み出しを行うことができる。
【００１８】
請求項３による強誘電体メモリは、請求項１または２の構成において、強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段をさらに備え、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、所定のパルス幅を有する低い電圧のパルスを印加する。このように構成すれば、選択されたメモリセルに対しては、書き込みまたは読み出しを行うことができるとともに、非選択のメモリセルに対しては、ほとんど分極反転を生じないようにすることができる。その結果、非選択のメモリセルにおけるディスターブ耐性をより向上することができる。
【００１９】
請求項４による強誘電体メモリは、請求項１〜３のいずれかの構成において、ダイオードは、ｐ型半導体層とｎ型半導体層との接合により形成されるｐ−ｎ接合ダイオードを含む。このように構成すれば、強誘電体層の結晶化のためのアニール（熱処理）によっても特性が劣化しないダイオードを形成することができる。
【００２０】
請求項５による強誘電体メモリは、請求項１〜３のいずれかの構成において、順方向ダイオードは、半導体基板に形成されたｐ型領域およびｎ型領域の接合により形成されるｐ−ｎ接合ダイオードを含む。このように構成すれば、セルサイズを小さくすることができるとともに、強誘電体層の結晶化のためのアニール（熱処理）によっても特性が劣化しないダイオードを形成することができる。
【００２１】
請求項６による強誘電体メモリは、請求項１〜３のいずれかの構成において、順方向ダイオードは、導電層と半導体層との接合により形成されるショットキーダイオードを含む。このように構成すれば、強誘電体層の結晶化のためのアニール（熱処理）によっても特性が劣化しないダイオードを形成することができる。
【００２２】
なお、上記の強誘電体メモリにおいて、ショットキーダイオードを構成する導電層は、金属とシリコンとを含有し、その金属はＩｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つを含むようにしてもよい。また、ショットキーダイオードを構成する導電層は、金属と窒素とシリコンとを含有し、その金属は、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つを含むようにしてもよい。このように構成すれば、熱的に安定なショットキー接合を形成することができる。
【００２３】
また、請求項３の構成において、ｐ型半導体層とｎ型半導体層とは、アモルファス層を含んでいてもよい。このように構成すれば、微細なｐ−ｎ接合ダイオードを均一に作製することができる。
【００２４】
また、請求項６の構成において、ショットキーダイオードを構成する半導体層は、アモルファス層を含んでいてもよい。このように構成すれば、微細なショットキーダイオードを均一に作製することができる。
【００２５】
また、請求項１〜３のいずれかの構成において、順方向ダイオードは、半導体基板に形成されたｐ型領域またはｎ型領域と、ｐ型領域またはｎ型領域上に形成された導電層との接合により形成されるショットキーダイオードを含んでいてもよい。このように構成すれば、セルサイズを小さくすることができるとともに、強誘電体層の結晶化のためのアニール（熱処理）によっても特性が劣化しないダイオードを形成することができる。
【００２６】
なお、以下のような強誘電体メモリの動作方法に向けた発明も考えられる。すなわち、強誘電体メモリの動作方法は、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置され、強誘電体キャパシタと強誘電体キャパシタに直列に接続されたダイオードとを含むメモリセルとを備えた強誘電体メモリの動作方法であって、ビット線とワード線とに非対称な電圧パルスを印加することにより２値データの書き込みまたは読み出しを行う。このように構成すれば、ダイオードに電流がほとんど流れない電圧範囲では、ダイオードの抵抗がほとんど無限大になるので、大部分の電圧はダイオードにかかり、強誘電体キャパシタにはほとんど電圧がかからない。したがって、データの書き込み時または読み出し時に、ダイオードにほとんど電流が流れない範囲の電圧を非選択セルに印加すれば、強誘電体キャパシタにほとんど電圧がかからないので、単純マトリックス型の強誘電体メモリにおいて非選択セルのディスターブを回避することができる。
【００２７】
上記強誘電体メモリの動作方法において、好ましくは、ダイオードのオン電圧およびブレークダウン電圧をそれぞれＶｔおよびＶｂとした場合に、ビット線とワード線とのスタンバイ電圧は、（Ｖｔ＋Ｖｂ）＜スタンバイ電圧＜０の範囲にある。このように構成すれば、スタンバイ電圧を０Ｖにする場合に比べて、スタンバイ電圧が強誘電体キャパシタとダイオードとで構成されるメモリセルのヒステリシス特性の中心に近くなるので、スタンバイ電圧を０Ｖにする場合に比べて、書き込みまたは読み出しを行わない時の雑音に対する耐性を強くすることができる。この場合、スタンバイ電圧を（Ｖｔ＋Ｖｂ）／２に設定するのが好ましい。このように構成すれば、書き込みまたは読み出しを行わない時の雑音に対する耐性をより強くすることができる。
【００２８】
上記強誘電体メモリの動作方法において、好ましくは、強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスをメモリセルに印加するためのパルス印加手段をさらに備え、データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、所定のパルス幅を有する高い電圧のパルスを印加するとともに、非選択のメモリセルには、所定のパルス幅を有する低い電圧のパルスを印加する。このように構成すれば、選択されたメモリセルに対しては、書き込みまたは読み出しを行うことができるとともに、非選択のメモリセルに対しては、ほとんど分極反転を生じないようにすることができる。その結果、非選択のメモリセルにおけるディスターブ耐性をより向上することができる。
【００２９】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００３０】
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示した回路図である。図２は、図１に示した第１実施形態による強誘電体メモリのメモリセルの構成を説明するための概略図である。
【００３１】
まず、図１および図２を参照して、第１実施形態の単純マトリックス型の強誘電体メモリの全体構成について説明する。この第１実施形態による強誘電体メモリでは、メモリセルアレイ５０は、複数のメモリセル１がマトリックス状に配置されて構成されている（図１では、説明の便宜上、９個のメモリセルのみを示している）。各メモリセル１を構成する強誘電体キャパシタ２の一方の端子は、ビット線ＢＬ0〜ＢＬ2に接続され、強誘電体キャパシタ２の他方の端子は、ダイオード３の一方の端子に接続されている。ダイオード３の他方の端子は、ワード線ＷＬ0〜ＷＬ2に接続されている。すなわち、この第１実施形態では、メモリセル１は、強誘電体キャパシタ２と、強誘電体キャパシタ２に直列に接続された１つのダイオード３とから構成されている。なお、ダイオード３の詳細については後述する。
【００３２】
各ワード線ＷＬ0〜ＷＬ2は、ロウデコーダ３１に接続されている。また、各ビット線ＢＬ0〜ＢＬ2は、カラムデコーダ３２に接続されている。
【００３３】
外部から指定されたロウアドレスおよびカラムアドレスは、アドレスピン３３に入力される。そのロウアドレスおよびカラムアドレスは、アドレスピン３３からアドレスラッチ３４へ転送される。アドレスラッチ３４でラッチされた各アドレスのうち、ロウアドレスは、アドレスバッファ３５を介してロウデコーダ３１へ転送され、カラムアドレスはアドレスバッファ３５を介してカラムデコーダ３２へ転送される。
【００３４】
ロウデコーダ３１は、各ワード線ＷＬ0〜ＷＬ2のうち、アドレスラッチ３４でラッチされたロウアドレスに対応したワード線を選択し、各ワード線の電位を動作モードに対応して制御する。
【００３５】
カラムデコーダ３２は、各ビット線ＢＬ0〜ＢＬ2のうち、アドレスラッチ３４でラッチされたカラムアドレスに対応するビット線を選択し、各ビット線の電位を動作モードの対応して制御する。
【００３６】
また、ロウデコーダ３１およびカラムデコーダ３２は、それぞれ、各ワード線ＷＬ0〜ＷＬ2および各ビット線ＢＬ0〜ＢＬ2に電圧パルスを印加するためのパルス印加回路４１およびパルス印加回路４２を含んでいる。
【００３７】
外部から指定されたデータは、データピン３６に入力される。そのデータは、データピン３６から入力バッファ３７を介してカラムデコーダ３２へ転送される。カラムデコーダ３２は、各ビット線ＢＬ0〜ＢＬ2の電位を、そのデータに対応した電位に制御する。
【００３８】
任意のメモリセル１から読み出されたデータは、各ビット線ＢＬ0〜ＢＬ2からカラムデコーダ３２を介してセンスアンプ３８へ転送される。センスアンプ３８は電圧センスアンプである。センスアンプ３８で判別されたデータは、出力バッファ３９からデータピン３６を介して外部へ出力される。
【００３９】
なお、上記した各回路（３１〜３９、４１、４２）の動作は、制御コア回路４０によって制御される。
【００４０】
ここで、この第１実施形態のメモリセル１を構成するダイオード３は、図２に示すように、正のオン電圧Ｖｔと、オン電圧Ｖｔよりも絶対値の大きい負のブレークダウン電圧Ｖｂとを有する。このメモリセル１の両端における印加電圧Ｖに対する電荷量Ｑは、図３に示すようになる。この場合、電圧（Ｖｔ＋Ｖｂ）／２を中心として、Ｖｂ≦Ｖ≦Ｖｔとなる電圧Ｖにおいて、印加電圧のほとんどはダイオードにかかることになる。すなわち、上記した範囲の電圧Ｖでは、ダイオード３にほとんど電流が流れないので、ダイオード３の抵抗はほとんど無限大になる。このため、印加電圧のほとんどはダイオード３にかかり、強誘電体キャパシタ２にはほとんど電圧がかからない。
【００４１】
図３を参照して、第１実施形態では、（Ｖｔ−Ｖｂ）／２≧１／２Ｖｃｃを満足し、かつ、待機時のスタンバイ電圧を（Ｖｔ＋Ｖｂ）／２とした場合に（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃで十分分極反転する電圧となるように、電源電圧Ｖｃｃを設定する。この場合、（Ｖｔ−Ｖｂ）／２≧１／２Ｖｃｃは、メモリセル１に、（Ｖｔ＋Ｖｂ）／２±１／２Ｖｃｃを印加した場合に、ダイオード３にほとんど電流が流れないような電源電圧Ｖｃｃの条件を示している。
【００４２】
図４は、本発明の第１実施形態による強誘電体メモリの電圧印加方式を説明するための回路図である。図４を参照して、第１実施形態では、選択セルに、（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃまたは（Ｖｔ＋Ｖｂ）／２−Ｖｃｃの電圧パルスを印加するとともに、非選択セルに、（Ｖｔ＋Ｖｂ）／２±１／２Ｖｃｃの電圧パルスを印加する。この選択セルに印加される（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃおよび（Ｖｔ＋Ｖｂ）／２−Ｖｃｃは、０Ｖを中心とすると、非対称な電圧パルスである。また、非選択セルに印加される（Ｖｔ＋Ｖｂ）／２＋１／２Ｖｃｃおよび（Ｖｔ＋Ｖｂ）／２−１／２Ｖｃｃも、０Ｖを中心とすると、非対称な電圧パルスである。このような非対称な電圧パルスを印加すれば、選択セルでは分極反転によりデータの書き込みまたは読み出しを行うことができるとともに、非選択セルの強誘電体キャパシタ２にはほとんど電圧が印加されない。これにより、非選択セルにおけるディスターブを回避することができる。
【００４３】
また、上記した第１実施形態では、待機時に各セルに印加される電圧であるスタンバイ電圧を（Ｖｔ＋Ｖｂ）／２に設定するとともに、選択セルにはスタンバイ電圧に±Ｖｃｃを加えた電圧を印加し、かつ、非選択セルにはスタンバイ電圧に±１／２Ｖｃｃを加えた電圧を印加する。これにより、読み出しまたは書き込みを行わないときに、スタンバイ電圧に対して（Ｖｔ−Ｖｂ）／２までの電圧変動が生じても、ダイオード３にほとんど電流が流れないので、強誘電体キャパシタ２にはほとんど電圧が印加されない。その結果、スタンバイ電圧を０Ｖにする場合に比べて、雑音耐性を高くすることができる。
【００４４】
第１実施形態では、上記のように、強誘電体キャパシタ２と、強誘電体キャパシタ２に直列に接続された１つのダイオード３とを含むメモリセル１を設けることによって、ダイオード３に電流がほとんど流れない電圧範囲では、ダイオード３の抵抗がほとんど無限大になるので、大部分の電圧はダイオード３にかかり、強誘電体キャパシタ２にはほとんど電圧がかからない。したがって、データの書き込み時または読み出し時に、ダイオード３にほとんど電流が流れない範囲の上記した電圧を非選択セルに印加すれば、強誘電体キャパシタ２にほとんど電圧がかからないので、単純マトリックス型の強誘電体メモリにおいて非選択セルのディスターブを回避することができる。その結果、単純マトリックス型の強誘電体メモリを実用化することができる。
【００４５】
図５は、本発明の第１実施形態の変形例による強誘電体メモリの電圧印加方式を説明するための回路図である。図５を参照して、この第１実施形態の変形例では、（Ｖｔ−Ｖｂ）／２≧１／３Ｖｃｃを満足し、かつ、待機時のスタンバイ電圧を（Ｖｔ＋Ｖｂ）／２とした場合に（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃで十分分極反転する電圧となるように、電源電圧Ｖｃｃを設定する。この場合、（Ｖｔ−Ｖｂ）／２≧１／３Ｖｃｃは、メモリセル１に、（Ｖｔ＋Ｖｂ）／２±１／３Ｖｃｃを印加した場合に、ダイオード３にほとんど電流が流れないような電源電圧Ｖｃｃの条件を示している。
【００４６】
そして、第１実施形態の変形例では、図５に示すように、選択セルに、（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃまたは（Ｖｔ＋Ｖｂ）／２−Ｖｃｃの電圧パルスを印加するとともに、非選択セルに、（Ｖｔ＋Ｖｂ）／２±１／３Ｖｃｃの電圧パルスを印加する。この選択セルに印加される（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃおよび（Ｖｔ＋Ｖｂ）／２−Ｖｃｃは、０Ｖを中心とすると、非対称な電圧パルスである。また、非選択セルに印加される（Ｖｔ＋Ｖｂ）／２＋１／３Ｖｃｃおよび（Ｖｔ＋Ｖｂ）／２−１／３Ｖｃｃも、０Ｖを中心とすると、非対称な電圧パルスである。このような非対称な電圧パルスを印加すれば、選択セルでは分極反転によりデータの書き込みまたは読み出しを行うことができるとともに、非選択セルの強誘電体キャパシタ２にはほとんど電圧が印加されない。これにより、非選択セルにおけるディスターブを回避することができる。
【００４７】
なお、上記した第１実施形態の変形例では、第１実施形態と同様、待機時のスタンバイ電圧を（Ｖｔ＋Ｖｂ）／２に設定するともに、選択セルにはスタンバイ電圧に±Ｖｃｃ、非選択セルにはスタンバイ電圧に±１／３Ｖｃｃを印加すればよい。
【００４８】
（第２実施形態）
この第２実施形態では、ダイオード３に電流が流れるような電圧が非選択セルに印加された場合にも、非選択セルのディスターブを抑制する方法について説明する。
【００４９】
すなわち、上記第１実施形態では、非選択セルには、スタンバイ電圧（Ｖｔ＋Ｖｂ）／２を中心として、Ｖｂ≦Ｖ≦Ｖｔとなる電圧Ｖを印加することによって、非選択セルのダイオード３にほとんど電流が流れないので、印加電圧のほとんどがダイオード３にかかる。これに対して、この第２実施形態では、（Ｖｔ−Ｖｂ）／２＜１／２Ｖｃｃを満足し、かつ、（Ｖｔ＋Ｖｂ）／２＋Ｖｃｃで十分分極反転する電圧となるように、電源電圧Ｖｃｃを設定した場合においても、ディスターブを抑制する方法について述べる。この場合の（Ｖｔ−Ｖｂ）／２＜１／２Ｖｃｃは、メモリセル１に、（Ｖｔ＋Ｖｂ）／２±１／２Ｖｃｃを印加した場合に、ダイオード３に電流が流れるような電源電圧Ｖｃｃの条件を示している。
【００５０】
上記のように設定した第２実施形態の電源電圧Ｖｃｃにおいて、図４に示したように、選択セルに、（Ｖｔ＋Ｖｂ）／２±Ｖｃｃ、非選択セルに、（Ｖｔ＋Ｖｂ）／２±１／２Ｖｃｃの電圧パルスを印加する。この場合、選択セルの強誘電体キャパシタ２には、（Ｖｂ−Ｖｔ）／２＋Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−Ｖｃｃの電圧が印加される。また、非選択セルでは、第１実施形態と異なり、ダイオード３に電流が流れるので、非選択セルの強誘電体キャパシタ２には、（Ｖｂ−Ｖｔ）／２＋１／２Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−１／２Ｖｃｃの電圧が印加される。
【００５１】
図６は、強誘電体層としてＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）膜を用いた強誘電体キャパシタにパルスを印加した場合のパルス幅と分極反転電荷量との関係を示した図である。図６から明らかなように、パルス幅が７０ｎｓｅｃ以下では、印加電圧が高い場合（たとえば１．６Ｖ以上）に、分極反転電荷量は、ほぼ飽和して１４μＣ／ｃｍ2〜１５μＣ／ｃｍ2の電荷量になっている。これに対して、パルス幅が７０ｎｓｅｃ以下で印加電圧が低い場合（たとえば０．６Ｖ以下）には、ほとんど分極反転が生じないことがわかる。このように、パルス幅が比較的短い場合には、高電圧では強誘電体層に分極反転が生じるのに対して、低電圧では分極反転がほとんど生じないことがわかる。
【００５２】
この第２実施形態では、上記の特性を利用して、メモリセル１の強誘電体キャパシタ２に（Ｖｂ−Ｖｔ）／２＋Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−Ｖｃｃ程度の高い電圧を印加した場合は、十分な分極反転を生じ、（Ｖｂ−Ｖｔ）／２＋１／２Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−１／２Ｖｃｃ程度の低い電圧を印加した場合には、ほとんど分極反転を生じないようなパルス幅を有するパルスをメモリセル１に印加する。これにより、ダイオード３に電流が流れるような電圧が非選択セルに印加された場合にも、非選択セルのディスターブを抑制することができる。
【００５３】
なお、上記のようなパルスは、図１に示したパルス印加回路４１および４２を用いて印加すればよい。この場合のパルス印加回路４１および４２は、本発明の「パルス印加手段」の一例である。
【００５４】
また、上記した第２実施形態の電源電圧Ｖｃｃにおいて、第２実施形態の変形例として、図５に示したように、選択セルに、（Ｖｔ＋Ｖｂ）／２±Ｖｃｃ、非選択セルに、（Ｖｔ＋Ｖｂ）／２±１／３Ｖｃｃの電圧パルスを印加してもよい。この場合、選択セルの強誘電体キャパシタ２には、（Ｖｂ−Ｖｔ）／２＋Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−Ｖｃｃの電圧が印加される。また、非選択セルの強誘電体キャパシタ２には、（Ｖｂ−Ｖｔ）／２＋１／３Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−１／３Ｖｃｃの電圧が印加される。この第２実施形態の変形例においても、メモリセル１の強誘電体キャパシタ２に（Ｖｂ−Ｖｔ）／２＋Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−Ｖｃｃ程度の高い電圧を印加した場合は、十分な分極反転を生じ、（Ｖｂ−Ｖｔ）／２＋１／３Ｖｃｃまたは（Ｖｔ−Ｖｂ）／２−１／３Ｖｃｃ程度の低い電圧を印加した場合には、ほとんど分極反転を生じないようなパルス幅を有するパルスをメモリセル１に印加する。これにより、ダイオード３に電流が流れるような電圧が非選択セルに印加された場合にも、非選択セルのディスターブを抑制することができる。
【００５５】
（第３実施形態）
図７は、本発明の第３実施形態による強誘電体メモリのメモリセルの構造を示した断面図であり、図８は、図７に示した第３実施形態によるメモリセルの構造を９０°回転した方向からみた断面図である。
【００５６】
図７および図８を参照して、この第３実施形態では、メモリセル１（図１参照）を構成する強誘電体キャパシタ２に接続するダイオード３として、シリコン基板に形成されたｐ−ｎ接合ダイオードを用いる。具体的には、図７に示すように、シリコン基板６１の表面上の所定領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法による素子分離膜６２が形成されている。素子分離膜６２の間に位置するシリコン基板６１の表面には、ｎ型領域６３が形成されている。ｎ型領域６３の中にはｐ型領域６４が形成されている。このｐ型領域６４とｎ型領域６３とによって、第３実施形態によるｐ−ｎ接合ダイオードが構成される。
【００５７】
また、全面を覆うように、層間絶縁膜６５が形成されている。層間絶縁膜６５のコンタクトホール６５ａ内には、ｐ型領域６４に電気的に接続するようにプラグ電極６６が形成されている。プラグ電極６６上には、下部電極６７が形成されている。また、下部電極６７上には、ＳＢＴ膜などからなる強誘電体層６８を介して、上部電極６９が形成されている。この下部電極６７と強誘電体層６８と上部電極６９とによって、第３実施形態による強誘電体キャパシタが構成される。
【００５８】
第３実施形態では、上記のように、シリコン基板６１にｐ−ｎ接合ダイオードを形成することによって、セルサイズを小さくすることができるとともに、強誘電体層６８の結晶化のための６００℃以上のアニール（熱処理）に対しても、特性が劣化することのないダイオードを形成することができる。
【００５９】
図９は、図７および図８に示した第３実施形態の変形例によるメモリセルのダイオード部分の構造を示した断面図である。この第３実施形態の変形例では、図９に示すように、２つの電極７１および７２と、電極７１および７２間に配置されたｐ型半導体薄膜７３およびｎ型半導体薄膜７４とによって、ｐ−ｎ接合ダイオードを形成している。この場合、ｐ型半導体薄膜７３およびｎ型半導体薄膜７４は、アモルファス半導体層や多結晶半導体層を用いて形成する。特に、アモルファス半導体層は、結晶粒界がないため、微細構造を作製してもダイオード特性の均一化を図ることができる。アモルファス半導体層としては、たとえばアモルファスシリコンなどを用いる。
【００６０】
（第４実施形態）
図１０は、本発明の第４実施形態による強誘電体メモリのメモリセルの構造を示した断面図であり、図１１は、図１０に示した第４実施形態によるメモリセルの構造を９０°回転した方向からみた断面図である。
【００６１】
図１０および図１１を参照して、この第４実施形態では、メモリセル１（図１参照）を構成する強誘電体キャパシタ２に接続するダイオード３として、シリコン基板８１上に形成したショットキーダイオードを用いる。具体的には、図１０に示すように、シリコン基板８１上の所定領域に、ＳＴＩ法による素子分離膜８２が形成されている。素子分離膜８２間に位置するシリコン基板８１の表面には、ｎ+型領域８３が形成されている。ｎ+型領域８３の中には、ｎ型領域８４が形成されている。ｎ型領域８４上には、導電層８６が形成されている。ｎ型領域８４と導電層８６との界面にショットキー障壁が形成される。これにより、ｎ型領域８４と導電層８６とによって、第４実施形態によるショットキーダイオードが構成される。なお、図１０および図１１に示したｎ+型領域８３およびｎ型領域８４を、それぞれ、ｐ+型領域およびｐ型領域に変更して、ショットキーダイオードを構成するようにしてもよい。
【００６２】
また、導電層８６および素子分離膜８２を覆うように、層間絶縁膜８５が形成されている。層間絶縁膜８５のコンタクトホール８５ａ内には、プラグ電極８７が導電層８６と接続するように形成されている。プラグ電極８７上には、下部電極８８が形成されている。下部電極８８上には、ＳＢＴ膜などからなる強誘電体層８９を介して、上部電極９０が形成されている。下部電極８８と強誘電体層８９と上部電極９０とによって、第４実施形態による強誘電体キャパシタが構成される。
【００６３】
第４実施形態では、図１０および図１１に示したように、シリコン基板８１にショットキーダイオードを形成することによって、セルサイズを小さくすることができる。
【００６４】
図１２は、図１０および図１１に示した第４実施形態の変形例によるメモリセルのダイオード部分を示した断面図である。この第４実施形態の変形例では、図１２に示すように、ｎ型またはｐ型半導体層９３と、導電層９２との接合を用いてショットキーダイオードを形成する。ｎ型またはｐ型半導体層９３の導電層９２とは反対側の面上には、電極９４が形成されている。この場合、ｎ型またはｐ型半導体層９３は、多結晶半導体層やアモルファス半導体層を用いて形成する。特に、アモルファス半導体層は、結晶粒界がないため、微細構造を作製してもダイオード特性の均一化を図ることができる。アモルファス半導体層としては、アモルファスＳｉなどを用いる。
【００６５】
また、ショットキーダイオードに関しては、半導体素子製造工程において、導電層と半導体層との界面での相互拡散によりオーミック特性を示さないように、熱的安定性が必要になる。図１３および図１４は、それぞれ、ＩｒＳｉ／ポリＳｉサンプルおよびＩｒＳｉＮ／ポリＳｉサンプルに対し、８００℃の熱処理を施した後の各組成の深さ方向のプロファイルを示した図である。
【００６６】
図１３および図１４から明らかなように、８００℃の高温処理後においても、ＩｒＳｉ／ポリＳｉ界面およびＩｒＳｉＮ／ポリＳｉ界面において、顕著な相互拡散は見られず、導電層であるＩｒＳｉまたはＩｒＳｉＮと、半導体層であるポリＳｉとの接合が熱的に安定であることがわかる。なお、このような熱的に安定な接合は、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏの少なくともいずれか１つと、シリコンとを含有する導電物、または、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏの少なくともいずれか１つと、シリコンと、窒素とを含有する導電物によっても得ることができる。
【００６７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６８】
たとえば、上記第２〜第４実施形態では、強誘電体層としてＳＢＴ膜を用いた場合について説明したが、本発明はこれに限らず、ＳｒＢｉ2（Ｎｂ，Ｔａ）2Ｏ9（ＳＢＮＴ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3（ＰＬＺＴ）、（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12（ＢＬＴ）、Ｂｉ4Ｔｉ3Ｏ12（ＢＩＴ）またはこれに準ずる強誘電体層を用いることができる。特に、図６に示したように、強誘電体層に高い電圧を印加した場合には十分な分極反転を生じるとともに、低い電圧を印加した場合にはほとんど分極反転を生じないようなパルス幅が存在する分極反転特性を有する全ての強誘電体層を用いることができる。
【００６９】
また、上記実施形態では、待機時に各セルに印加される電圧であるスタンバイ電圧を（Ｖｔ＋Ｖｂ）／２に設定したが、本発明はこれに限らず、スタンバイ電圧は、（Ｖｔ＋Ｖｂ）＜スタンバイ電圧＜０の範囲にあればよい。このように構成すれば、スタンバイ電圧を０Ｖにする場合に比べて、スタンバイ電圧が強誘電体キャパシタのヒステリシス特性の中心に近くなるので、スタンバイ電圧を０Ｖにする場合に比べて、書き込みまたは読み出しを行わない時の雑音に対する耐性を強くすることができる。ただし、スタンバイ電圧は（Ｖｔ＋Ｖｂ）／２に設定するのが最も好ましい。
【００７０】
【発明の効果】
以上のように、本発明によれば、非選択のメモリセルにおけるディスターブ耐性を向上することが可能な強誘電体メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による強誘電体メモリの全体構成を示した回路図である。
【図２】図１に示した第１実施形態による強誘電体メモリのメモリセルの構成を説明するための概略図である。
【図３】本発明の第１実施形態による強誘電体メモリの効果を説明するための図である。
【図４】本発明の第１実施形態による強誘電体メモリの電圧印加方式を説明するための回路図である。
【図５】本発明の第１実施形態の変形例による強誘電体メモリの電圧印加方式を説明するための回路図である。
【図６】強誘電体層の分極反転量に関するパルス応答特性を示した図である。
【図７】本発明の第３実施形態による強誘電体メモリのメモリセルの構造を示した断面図である。
【図８】図７に示した第３実施形態によるメモリセルの構造を９０°回転した方向からみた断面図である。
【図９】図７および図８に示した第３実施形態の変形例によるメモリセルのダイオード部分の構造を示した断面図である。
【図１０】本発明の第４実施形態による強誘電体メモリのメモリセルの構造を示した断面図である。
【図１１】図１０に示した第４実施形態によるメモリセルの構造を９０°回転した方向からみた断面図である。
【図１２】図１０および図１１に示した第４実施形態の変形例によるメモリセルのダイオード部分を示した断面図である。
【図１３】本発明の第４実施形態によるショットキーダイオードの熱的安定性を説明するための相関図である。
【図１４】本発明の第４実施形態によるショットキーダイオードの熱的安定性を説明するための相関図である。
【図１５】従来の最も一般的に用いられている強誘電体メモリの代表的な回路図である。
【図１６】図１５に示した回路図に対応する断面構造図である。
【図１７】従来の単純マトリックス型の強誘電体メモリのメモリセルアレイの回路構成を示した回路図である。
【図１８】図１７に示した従来の単純マトリックス型の強誘電体メモリの断面構造図である。
【図１９】図１７および図１８に示した従来の単純マトリックス型の強誘電体メモリの１／２Ｖｃｃ法による書き込み動作の際の電圧印加状態を説明するための回路図である。
【図２０】図１７および図１８に示した従来の単純マトリックス型の強誘電体メモリの１／３Ｖｃｃ法による書き込み動作の際の電圧印加状態を説明するための回路図である。
【図２１】従来の単純マトリックス型の強誘電体メモリの問題点を説明するための強誘電体ヒステリシス特性を示した図である。
【符号の説明】
１ メモリセル
２ 強誘電体キャパシタ
３ ダイオード
４１、４２ パルス印加回路（パルス印加手段）
５０ メモリセルアレイ
Claims (6)
- ビット線と、
前記ビット線と交差するように配置されたワード線と、
前記ビット線と前記ワード線との間に配置され、強誘電体キャパシタと前記強誘電体キャパシタに直列に接続された１つの順方向ダイオードとからなるメモリセルとを備え、
前記順方向ダイオードのオン電圧およびブレークダウン電圧をそれぞれＶｔおよびＶｂとした場合に、データの書き込みおよび読み出しの少なくともいずれか一方の時に、非選択のメモリセルにＶｂ≦Ｖ≦Ｖｔの範囲の電圧Ｖを印加するとともに、前記ビット線と前記ワード線とのスタンバイ電圧は、（Ｖｔ＋Ｖｂ）＜スタンバイ電圧＜０の範囲にある、強誘電体メモリ。 - 前記ビット線と前記ワード線とに非対称な電圧パルスを印加することにより、データの書き込みおよび読み出しの少なくともいずれか一方を行う、請求項１に記載の強誘電体メモリ。
- 前記強誘電体キャパシタに高い電圧を印加した場合には分極反転を生じるとともに、前記強誘電体キャパシタに低い電圧を印加した場合には実質的に分極反転を生じないような所定のパルス幅を有するパルスを前記メモリセルに印加するためのパルス印加手段をさらに備え、
データの書き込み時および読み出し時の少なくともいずれか一方の時に、選択されたメモリセルには、前記所定のパルス幅を有する高い電圧のパルスを印加するとともに、前記非選択のメモリセルには、前記所定のパルス幅を有する低い電圧のパルスを印加する、請求項１または２に記載の強誘電体メモリ。 - 前記順方向ダイオードは、ｐ型半導体層とｎ型半導体層との接合により形成されるｐ−ｎ接合ダイオードを含む、請求項１〜３のいずれか１項に記載の強誘電体メモリ。
- 前記順方向ダイオードは、半導体基板に形成されたｐ型領域およびｎ型領域の接合により形成されるｐ−ｎ接合ダイオードを含む、請求項１〜３のいずれか１項に記載の強誘電体メモリ。
- 前記順方向ダイオードは、導電層と半導体層との接合により形成されるショットキーダイオードを含む、請求項１〜３のいずれか１項に記載の強誘電体メモリ。
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